JP2004079036A - 電圧制御回路及び半導体記憶装置 - Google Patents
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Abstract
【課題】本発明は、容量分割回路において分割電位の電圧上昇を抑制する機能を備えた電圧制御回路を提供することを目的とする。
【解決手段】電圧制御回路は、第１の端子に受け取る第１の電位を容量分割することにより第２の端子に第２の電位を生成する容量分割回路と、第１の端子と第２の端子との間に設けられソース電位がゲート電位より常に閾値分低い作用により第１の電位が上昇する際に第２の電位に上限を設けるＮＭＯＳトランジスタを含む。
【選択図】 図４
【解決手段】電圧制御回路は、第１の端子に受け取る第１の電位を容量分割することにより第２の端子に第２の電位を生成する容量分割回路と、第１の端子と第２の端子との間に設けられソース電位がゲート電位より常に閾値分低い作用により第１の電位が上昇する際に第２の電位に上限を設けるＮＭＯＳトランジスタを含む。
【選択図】 図４
Description
【０００１】
【発明の属する技術分野】
本発明は、一般に不揮発性半導体記憶装置に関し、詳しくは内部で発生する高電圧を制御する電圧制御回路を備えた不揮発性半導体記憶装置に関する。
【従来の技術】
不揮発性半導体記憶装置においては、メモリセルトランジスタのゲートに電荷注入するプログラム動作によりデータを書き込み、メモリセルトランジスタのゲートから電荷除去するイレーズ動作によってデータを消去する。このプログラム動作及びイレーズ動作は、メモリセルトランジスタのゲート、ドレイン、ソースの各端子に、各動作に応じた所定の電圧を印加することで実行される。ゲートに電荷を注入したり或いはゲートから電荷を抜き取るためには、一般に不揮発性半導体記憶装置外部から供給される外部電源電圧よりも高い電圧が必要とされ、この高電圧は、不揮発性半導体記憶装置内部の高電圧生成回路により外部電源電圧を昇圧することで生成される。
【０００２】
高電圧生成回路により生成された昇圧電圧は、メモリセルアレイ回路におけるイレーズ動作或いはプログラム動作に伴い電流が消費されると、電流消費の影響により電位が下降してしまう。従って、昇圧電圧をモニターして、所定の電位が保たれているか否かを随時チェックする必要がある。この目的のために高電圧制御回路（高電圧レギュレータ）が用いられる。
【０００３】
高電圧制御回路には、高電圧の制御のために容量分割回路を用いるものがある。図１は、容量分割回路を含む高電圧制御回路の一例を示す回路図である。
【０００４】
図１の高電圧制御回路は、ＰＭＯＳトランジスタ１０、ＮＭＯＳトランジスタ１１乃至１５、Ｐウェルキャパシタ１６、Ｎウェルキャパシタ１７及び１８、及び比較回路１９を含む。なお図１において、点線の丸で囲まれた回路素子は、高電圧用の回路素子である。
【０００５】
図１の回路において、昇圧電位Ｖｐｐを容量分割して分割電位Ｖｄｉｖを生成し、この電位Ｖｄｉｖが比較回路１９の入力となる。比較回路１９は、イネーブル信号ＥＮＢがアサートされると動作し、入力電位と参照電位Ｖｒｅｆとを比較する。入力電位が参照電位Ｖｒｅｆより高い場合には、出力Ｖｃｏｍｐが例えばＨＩＧＨになり、昇圧電位が高すぎるのでディスチャージ動作により電圧を下降させるよう制御が行われる。
【０００６】
ＮＭＯＳトランジスタ１５は、信号ＶｔｒｉｍのＨＩＧＨ／ＬＯＷに応じ、Ｐウェルキャパシタ１６とＮウェルキャパシタ１７及び１８との比率を変化させることによって、昇圧電位Ｖｐｐに対する分割電位Ｖｄｉｖの比率を調整するために使用される。またＮＭＯＳトランジスタ１２及び１４は、電圧制御動作開始前及び終了後にオフ信号ＯＦＦＮがＨＩＧＨになると導通し、キャパシタに蓄積された電荷をある特定の閾値に（図１の例ではＶＳＳに）イニシャライズするためのものである。
【発明が解決しようとする課題】
図１の回路は例えば、昇圧電位Ｖｐｐが３．６Ｖのときの分割電位Ｖｄｉｖが、比較回路１９のセンス対象電位である１．３Ｖ近傍になるように設計されている。この場合、高電圧モードにおいて昇圧電位Ｖｐｐが２０Ｖに上昇すると、分割電位Ｖｄｉｖが７Ｖ程度にまで上昇してしまうことになる。
【０００７】
容量分割回路のＮＭＯＳトランジスタ１５や比較回路１９のＶｄｉｖ入力ゲートには、低電圧用ＮＭＯＳトランジスタが用いられている。近年のテクノロジの進化に伴いトランジスタのゲート耐圧は低くなってきており、例えば３．６Ｖ程度までしか耐えることが出来ない。従って、分割電位Ｖｄｉｖが７Ｖ程度という条件下ではゲート破壊が起きることになる。
【０００８】
これらの部分に高電圧用のトランジスタを用いることが考えられるが、プロセスによる閾値のバラツキの増大、電流能力の低下、更には面積の増大といった問題が発生する。
【０００９】
以上を鑑みて、本発明は、容量分割回路において分割電位の電圧上昇を抑制する機能を備えた電圧制御回路を提供することを目的とする。またそのような電圧制御回路を設けた半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
本発明による電圧制御回路は、第１の端子に受け取る第１の電位を容量分割することにより第２の端子に第２の電位を生成する容量分割回路と、該第１の端子と該第２の端子との間に設けられソース電位がゲート電位より常に閾値分低い作用により該第１の電位が上昇する際に該第２の電位に上限を設けるＮＭＯＳトランジスタを含むことを特徴とする。
【００１０】
上記電圧制御回路においては、分割電位（第２の電位）の高電圧側にＮＭＯＳトランジスタを設ける。このＮＭＯＳトランジスタのゲートに適切な電位を印加することで、分割電位を入力とする比較回路の対象センス電圧を十分に通過させ、且つトリム用トランジスタや比較回路の入力ゲート耐圧を分割電位が越えないように制御することが可能となる。従って、第１の電位が低い低電圧モードの場合には適切なモニタ動作を実行し、第２の電位が高い高電圧モードの場合に回路素子を破壊することを避けることが出来る。
【００１１】
また本発明による半導体記憶装置は、不揮発性メモリセルを含むメモリセルアレイと、該メモリセルアレイを制御するデコーダ回路と、外部電位に基づいて第１の電位を生成し該デコーダ回路及び該メモリセルアレイに該第１の電位を供給する高電圧発生回路と、該高電圧発生回路が生成する該第１の電位を制御する電圧制御回路を含み、該電圧制御回路は、第１の端子に受け取る該第１の電位を容量分割することにより第２の端子に第２の電位を生成する容量分割回路と、該第１の電位の制御のために該第２の電位を入力とし該第２の電位と参照電位とを比較する比較回路と、該第１の端子と該第２の端子との間に設けられ該第１の電位が上昇する際に該第２の電位に上限を設けるＮＭＯＳトランジスタを含むことを特徴とする。
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１２】
図２は、本発明による不揮発性半導体記憶装置の概略構成を示すブロック図である。
【００１３】
図５の不揮発性半導体記憶装置２０は、コントロール回路２１、コマンドレジスタ２２、Ｉ／Ｏコントロール回路２３、アドレスレジスタ２４、ステータスレジスタ２５、メモリセルアレイ２６、ローアドレスデコーダ２７、ローアドレスバッファ２８、コラムデコーダ２９、データレジスタ３０、センスアンプ３１、コラムアドレスバッファ３２、高電圧発生回路３３、ロジックコントロール３４、及びレディ／ビジーレジスタ３５を含む。
【００１４】
ロジックコントロール３４は、チップイネーブル／ＣＥ、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブルＡＬＥ、ライトイネーブル／ＷＥ、リードイネーブル／ＲＥ、ライトプロテクト／ＷＰ、スペアエリアイネーブル／ＳＥ等の制御信号を外部から受け取り、これらの制御信号に基づいてロジックコントロール信号をコントロール回路２１に供給する。
【００１５】
Ｉ／Ｏコントロール回路２３は、入出力信号Ｉ／Ｏ０乃至Ｉ／Ｏ７を外部とやり取りする。Ｉ／Ｏコントロール回路２３は、アドレス信号、データ信号、コマンド信号を外部から受け取り、アドレス信号をアドレスレジスタ２４に、データ信号をデータレジスタ３０に、コマンド信号をコマンドレジスタ２２に供給する。アドレスレジスタ２４は、ローアドレスをローアドレスバッファ２８に供給し、コラムアドレスをコラムアドレスバッファ３２に供給する。
【００１６】
コントロール回路２１は、ロジックコントロール３４からのロジックコントロール信号を受け取ると共に、コマンドレジスタ２２からコマンドを受け取り、これらのロジックコントロール信号及びコマンドに基づいてステートマシンとして動作し、不揮発性半導体記憶装置２０の各部の動作を制御する。
【００１７】
コントロール回路２１は、アドレスレジスタ２４の指示するメモリセルアレイ２６のアドレスからデータを読み出すために、メモリセルアレイ２６、ローアドレスデコーダ２７、コラムデコーダ２９等を制御する。またコントロール回路２１は、メモリセルアレイ２６の書き込みアドレスにデータを書き込むために、メモリセルアレイ２６、ローアドレスデコーダ２７、コラムデコーダ２９等を制御する。またコントロール回路２１は、メモリセルアレイ２６の指定された領域を所定単位で一括消去するために、メモリセルアレイ２６、ローアドレスデコーダ２７、コラムデコーダ２９等を制御する。
【００１８】
メモリセルアレイ２６はメモリセルトランジスタの配列、ワード線、ビット線等を含み、各メモリセルトランジスタにデータを記憶する。データ読み出し時には、活性化ワード線で指定されるメモリセルからのデータが、ビット線に読み出される。プログラム或いはイレーズ時には、ワード線及びビット線をそれぞれの動作に応じた適当な電位に設定することで、メモリセルに対する電荷注入或いは電荷抜き取りの動作を実行する。
【００１９】
センスアンプ３１はコントロール回路２１の制御の下で動作し、ローアドレスデコーダ２７及びコラムデコーダ２９による指定に応じてメモリセルアレイ２６から供給されるデータの電流を、基準電流と比較することでデータが０であるか１であるかの判定を行う。この判定結果は読み出しデータとしてデータレジスタ３０に格納され、更にデータレジスタ３０からＩ／Ｏコントロール回路２３に供給される。
【００２０】
またプログラム動作及びイレーズ動作に伴うベリファイ動作は、ローアドレスデコーダ２７及びコラムデコーダ２９による指定に応じてメモリセルアレイ２６から供給されるデータの電流を、プログラムベリファイ用及びイレーズベリファイ用の基準電流と比較することで行われる。プログラム動作においては、データレジスタ３０に書き込みデータが格納され、このデータに基づいてメモリセルアレイ２６のワード線及びビット線を適当な電位に設定することで、メモリセルに対する電荷注入を実行する
ステータスレジスタ２５は、不揮発性半導体記憶装置２０の動作に関するステータス情報を格納するレジスタであり、このレジスタ内容をＩ／Ｏコントロール回路２３を介して外部から読み出すことで、デバイスがレディ状態であるか、書込み保護モードであるか、又はプログラム／消去動作中かを判断することが出来る。またレディ／ビジーレジスタ３５は、デバイスがレディ状態であるかビジー状態であるかを示すフラグを格納し、これに応じてレディ／ビジー信号が外部に出力される。高電圧発生回路３３は、プログラム動作及びイレーズ動作に用いられる高電位を発生する回路である。
【００２１】
図３は、高電圧制御系の構成を示すブロック図である。
【００２２】
図３において、高電圧発生回路４１、電圧制御回路４２、及び電圧降圧回路４３が図２の高電圧発生回路３３を構成する。高電圧発生回路４１が発生した昇圧電位は、ローアドレスデコーダ２７やメモリセルアレイ２６等に供給されると共に、電圧制御回路４２及び電圧降圧回路４３に供給される。電圧制御回路４２は、高電圧発生回路４１から供給される昇圧電位をモニターし、昇圧電位が所定の電位を維持するように高電圧発生回路４１及び電圧降圧回路４３を制御する。例えば昇圧電位が所定の電位よりも高い場合には、電圧降圧回路４３を動作させ、昇圧電位をディスチャージ動作により降圧する。
【００２３】
図４は、本発明の第１実施例による電圧制御回路４２の構成の一部を示す回路図である。
【００２４】
図４の電圧制御回路は、ＰＭＯＳトランジスタ５０、ＮＭＯＳトランジスタ５１乃至５５、Ｐウェルキャパシタ５６、Ｎウェルキャパシタ５７及び５８、及び比較回路５９を含む。なお図４において、点線の丸で囲まれた回路素子は、高電圧用の回路素子である。
【００２５】
図４の回路において、昇圧電位Ｖｐｐを容量分割して分割電位Ｖｄｉｖを生成し、この電位Ｖｄｉｖが比較回路５９の入力となる。比較回路５９は、イネーブル信号ＥＮＢがアサートされると動作し、入力電位と参照電位Ｖｒｅｆとを比較する。入力電位が参照電位Ｖｒｅｆより高い場合には、出力Ｖｃｏｍｐが例えばＨＩＧＨになり、昇圧電位が高すぎるのでディスチャージ動作により電圧を下降させるよう制御が行われる。
【００２６】
ＮＭＯＳトランジスタ５５は、信号ＶｔｒｉｍのＨＩＧＨ／ＬＯＷに応じ、Ｐウェルキャパシタ５６とＮウェルキャパシタ５７及び５８との比率を変化させることによって、昇圧電位Ｖｐｐに対する分割電位Ｖｄｉｖの比率を調整するために使用される。またＮＭＯＳトランジスタ５２及び５４は、電圧制御動作開始前及び終了後にオフ信号ＯＦＦＮがＨＩＧＨになると導通し、キャパシタに蓄積された電荷量をある特定の値に（図４の例ではＶＳＳに）イニシャライズするためのものである。
【００２７】
図５は、比較回路５９の構成の一例を示す回路図である。
【００２８】
図５の比較回路５９は、ＰＭＯＳトランジスタ６１乃至６３、及びＮＭＯＳトランジスタ６４乃至６７を含む。ＮＭＯＳトランジスタ６４が図４の分割電位Ｖｄｉｖを受け取る入力トランジスタである。この構成において、分割電位Ｖｄｉｖが参照電位Ｖｒｅｆより高い場合には、差動増幅動作により出力電位ＶｃｏｍｐがＨＩＧＨになる。
【００２９】
図４を再び参照して、ＮＭＯＳトランジスタ５３は、容量分割回路のＰウェルキャパシタ５６と出力Ｖｄｉｖとの間に挿入されており、ゲート電圧としてＶｄｄを受け取る高耐圧・低閾値のトランジスタである。このゲート電圧Ｖｄｄを適切な値に設定することで、比較回路５９の対象センス電圧１．３Ｖを十分に通過させ、且つトリム用トランジスタ５５や比較回路５９の入力ゲート耐圧３．６Ｖを分割電位Ｖｄｉｖが越えないように制御する。例えば、ゲート電圧Ｖｄｄは回路使用時に一定電圧２．５Ｖに設定する。
【００３０】
この設定により、低電圧モードで昇圧電位Ｖｐｐが３．６Ｖの場合には、適切なセンス電位を比較回路５９に供給して、モニタ機能を確実に実現することが出来る。また高電圧モードで昇圧電位Ｖｐｐが２０Ｖまで上昇した場合であっても、分割電位Ｖｄｉｖは「Ｖｄｄ−閾値」までしか上がらない。従って、ＮＭＯＳトランジスタ５５や比較回路５９の入力トランジスタは保護されることになる。
またＮＭＯＳトランジスタ５３を挿入しても、Ｐウェルキャパシタ５６とＮウェルキャパシタ５７（及び５８）との間に充電される電荷量には非挿入時と比較して変化がないので、放電時にＶｐｐが３．６Ｖに下がってきた場合にも的確にモニタ機能を果たすことが出来る。また更に、Ｎウェルキャパシタ５７については、薄膜で形成される低電圧用のキャパシタが使用可能であるので、大幅な面積の縮小が可能となる。
【００３１】
上記のように本発明においては、分割電位Ｖｄｉｖの高電圧側にＮＭＯＳトランジスタ５３を設け、そのゲートに適切な電位を印加することで、比較回路の対象センス電圧を十分に通過させ、且つトリム用トランジスタや比較回路の入力ゲート耐圧を分割電位Ｖｄｉｖが越えないように制御することが可能となる。従って、低電圧モードの場合には適切なモニタ動作を実行し、且つ高電圧モードの場合に回路素子を破壊することを避けることが出来る。
【００３２】
図６は、本発明の第２実施例による電圧制御回路４２の構成の一部を示す回路図である。第２実施例の構成は、ＮＡＮＤ型フラッシュメモリのプログラムモードにおいて、選択ワード線の電位ＰＶＰＰ（＝６Ｖ）を検出して制御する電圧制御回路である。
【００３３】
図６の電圧制御回路は、ＮＭＯＳトランジスタ７１乃至７４、Ｐウェルキャパシタ７５、Ｎウェルキャパシタ７６及び７７、比較回路７８、レベルシフタ８０、ＮＭＯＳトランジスタ８１及び８２を含む。なお図６において、点線の丸で囲まれた回路素子は、高電圧用の回路素子である。
【００３４】
図６の回路において、昇圧電位ＰＶＰＰを容量分割して分割電位Ｖｄｉｖを生成し、この電位Ｖｄｉｖが比較回路７８の入力となる。比較回路７８は、イネーブル信号ＥＮＢがアサートされると動作し、入力電位と参照電位Ｖｒｅｆとを比較する。入力電位が参照電位Ｖｒｅｆより高い場合には、出力Ｖｃｏｍｐが例えばＨＩＧＨになり、昇圧電位が高すぎるのでディスチャージ動作により電圧を下降させるよう制御が行われる。比較回路７８は、図５に示される比較回路５９と同一の回路構成であってよい。
【００３５】
ＮＭＯＳトランジスタ７４は、信号ＶｔｒｉｍのＨＩＧＨ／ＬＯＷに応じ、Ｐウェルキャパシタ７５とＮウェルキャパシタ７６及び７７との比率を変化させることによって、昇圧電位ＰＶＰＰに対する分割電位Ｖｄｉｖの比率を調整するために使用される。例えば、昇圧電位ＰＶＰＰが６Ｖの時に、分割電位Ｖｄｉｖが１．３Ｖ程度となるように構成される。
【００３６】
またＮＭＯＳトランジスタ７２及び７３は、電圧制御動作開始前及び終了後にオフ信号ＯＦＦＮがＨＩＧＨになると導通し、キャパシタに蓄積された電荷量をある特定の値（ここではＶＳＳ）にイニシャライズするためのものである。
【００３７】
図６の第２実施例の構成においては、選択ワード線のための昇圧電位ＰＶＰＰと高電圧用Ｐウェルキャパシタ７５との間に、ＮＭＯＳトランジスタ８１及び８２が挿入されている。ＮＭＯＳトランジスタ８１は、非選択ワード線電圧ＥＶＰＰがゲート入力とする高耐圧・低閾値のトランジスタであり、ＮＭＯＳトランジスタ８２は、レベルシフタ８０の出力をゲート入力とする高耐圧・低閾値のトランジスタである。
【００３８】
図７は、レベルシフタ８０の回路構成の一例を示す回路図である。図７のレベルシフタ８０は、ＰＭＯＳトランジスタ９１及び９２、ＮＭＯＳトランジスタ９３乃至９６、及びインバータ９７を含む。プログラムモードのセットアップ動作時にＰＨＳＥＴＵＰ信号がＨＩＧＨになると、ＮＭＯＳトランジスタ９５が導通し、ＰＭＯＳトランジスタ９２が導通し、出力信号ＥＮＤＩＶがＨＩＧＨ（ＰＶＰＰＰＬＵＳと同電位）になる。上記セットアップ動作時以外にＰＨＳＥＴＵＰ信号がＬＯＷになると、ＮＭＯＳトランジスタ９６が導通し、ＰＭＯＳトランジスタ９１が導通し、ＰＭＯＳトランジスタ９２が非導通となり、出力信号ＥＮＤＩＶがＬＯＷになる。このようにして、セットアップ動作期間を指示するＰＨＳＥＴＵＰ信号の信号レベルを、ＰＶＰＰＰＬＵＳと同電位にまで上昇させた出力信号ＥＮＤＩＶが得られる。
【００３９】
この出力信号ＥＮＤＩＶが、図６のＮＭＯＳトランジスタ８１のゲートに入力される。なおここでＰＶＰＰＰＬＵＳは、選択ワード線電位ＰＶＰＰにトランジスタの閾値分の電位を加えた電位であり、従来の通常のフラッシュメモリにおいて昇圧電位ＰＶＰＰを通過させるためのゲートトランジスタにゲート電圧として印加される電圧である。
【００４０】
図６の電圧制御回路を再び参照して、プログラムモードのセットアップ中は、選択ワード線用の昇圧電位ＰＶＰＰは６Ｖとなり、非選択ワード線用の昇圧電位ＥＶＰＰは６Ｖとなる。このときＮＭＯＳトランジスタ８２は、ゲート電位である昇圧電位ＥＶＰＰとドレイン電位である昇圧電位ＰＶＰＰとに差が無く、ソース電位がＰＶＰＰよりトランジスタの閾値分下がるので、比較回路７８により比較する対象となるべき本来のＰＶＰＰを通過させることが出来ない。それに対してＮＭＯＳトランジスタ８１は、セットアップ動作を示す信号ＰＨＳＥＴＵＰをＰＶＰＰＰＬＵＳ（約９Ｖ）と同電位とした信号ＥＮＤＩＶがゲート入力されるので、昇圧電位ＰＶＰＰをそのまま電圧制御対象としてＰウェルキャパシタ７５に伝達することが出来る。
【００４１】
またプログラム動作中（放電時を含む）は、選択ワード線用の昇圧電位ＰＶＰＰは２０Ｖとなり、非選択ワード専用の昇圧電位ＥＶＰＰは１０Ｖとなる。このときＰＶＰＰＰＬＵＳは約２３Ｖとなるが、ＰＨＳＥＴＵＰ信号と同論理である信号ＥＮＤＩＶがｏｆｆとなるので、ＮＭＯＳトランジスタ８１は導通されず高電圧ＰＶＰＰをＰウェルキャパシタ７５に伝達しない。またＮＭＯＳトランジスタ８２については、ゲート電圧ＥＶＰＰが１０Ｖであるので、Ｐウェルキャパシタ７５に伝達される電位は１０Ｖから閾値分差し引いた電位を超えることはない。従って、この場合には分割電位Ｖｄｉｖは約２．２Ｖまでしか上昇することなく、この分割電位Ｖｄｉｖに接続された各トランジスタを適切に保護することが出来る。
【００４２】
上記のように第２実施例においては、ＰＶＰＰ用のゲート駆動電位ＰＶＰＰＰＬＵＳと非選択ワード線電位ＥＶＰＰとを用いて、プログラム時の選択ワード線電位ＰＶＰＰを制御することが可能である。ＰＶＰＰＰＬＵＳとＥＶＰＰとは従来から通常の構成において使用される信号であるので、分割電位の上昇を抑制するために特別に新たな信号を生成する必要は無い。第１実施例においては、ＮＭＯＳトランジスタ５３のゲート入力信号Ｖｄｄとして、２．５Ｖという電位を生成する必要があったが、第２実施例においてはこのような特別な信号は必要ないことになる。
【００４３】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【発明の効果】
本発明においては、分割電位の高電圧側にＮＭＯＳトランジスタを設け、そのゲートに適切な電位を印加することで、比較回路の対象センス電圧を十分に通過させ、且つトリム用トランジスタや比較回路の入力ゲート耐圧を分割電位が越えないように制御することが可能となる。従って、低電圧モードの場合には適切なモニタ動作を実行し、且つ高電圧モードの場合に回路素子を破壊することを避けることが出来る。
【図面の簡単な説明】
【図１】容量分割回路を含む従来の高電圧制御回路の一例を示す回路図である。
【図２】本発明による不揮発性半導体記憶装置の概略構成を示すブロック図である。
【図３】高電圧制御系の構成を示すブロック図である。
【図４】本発明の第１実施例による電圧制御回路の構成の一部を示す回路図である。
【図５】比較回路の構成の一例を示す回路図である。
【図６】本発明の第２実施例による電圧制御回路の構成の一部を示す回路図である。
【図７】レベルシフタの回路構成の一例を示す回路図である。
【符号の説明】
２０ 不揮発性半導体記憶装置
２１ コントロール回路
２２ コマンドレジスタ
２３ Ｉ／Ｏコントロール回路
２４ アドレスレジスタ
２５ ステータスレジスタ
２６ メモリセルアレイ
２７ ローアドレスデコーダ
２８ ローアドレスバッファ
２９ コラムデコーダ
３０ データレジスタ
３１ センスアンプ
３２ コラムアドレスバッファ
３３ 高電圧発生回路
３４ ロジックコントロール
３５ レディ／ビジーレジスタ３５
【発明の属する技術分野】
本発明は、一般に不揮発性半導体記憶装置に関し、詳しくは内部で発生する高電圧を制御する電圧制御回路を備えた不揮発性半導体記憶装置に関する。
【従来の技術】
不揮発性半導体記憶装置においては、メモリセルトランジスタのゲートに電荷注入するプログラム動作によりデータを書き込み、メモリセルトランジスタのゲートから電荷除去するイレーズ動作によってデータを消去する。このプログラム動作及びイレーズ動作は、メモリセルトランジスタのゲート、ドレイン、ソースの各端子に、各動作に応じた所定の電圧を印加することで実行される。ゲートに電荷を注入したり或いはゲートから電荷を抜き取るためには、一般に不揮発性半導体記憶装置外部から供給される外部電源電圧よりも高い電圧が必要とされ、この高電圧は、不揮発性半導体記憶装置内部の高電圧生成回路により外部電源電圧を昇圧することで生成される。
【０００２】
高電圧生成回路により生成された昇圧電圧は、メモリセルアレイ回路におけるイレーズ動作或いはプログラム動作に伴い電流が消費されると、電流消費の影響により電位が下降してしまう。従って、昇圧電圧をモニターして、所定の電位が保たれているか否かを随時チェックする必要がある。この目的のために高電圧制御回路（高電圧レギュレータ）が用いられる。
【０００３】
高電圧制御回路には、高電圧の制御のために容量分割回路を用いるものがある。図１は、容量分割回路を含む高電圧制御回路の一例を示す回路図である。
【０００４】
図１の高電圧制御回路は、ＰＭＯＳトランジスタ１０、ＮＭＯＳトランジスタ１１乃至１５、Ｐウェルキャパシタ１６、Ｎウェルキャパシタ１７及び１８、及び比較回路１９を含む。なお図１において、点線の丸で囲まれた回路素子は、高電圧用の回路素子である。
【０００５】
図１の回路において、昇圧電位Ｖｐｐを容量分割して分割電位Ｖｄｉｖを生成し、この電位Ｖｄｉｖが比較回路１９の入力となる。比較回路１９は、イネーブル信号ＥＮＢがアサートされると動作し、入力電位と参照電位Ｖｒｅｆとを比較する。入力電位が参照電位Ｖｒｅｆより高い場合には、出力Ｖｃｏｍｐが例えばＨＩＧＨになり、昇圧電位が高すぎるのでディスチャージ動作により電圧を下降させるよう制御が行われる。
【０００６】
ＮＭＯＳトランジスタ１５は、信号ＶｔｒｉｍのＨＩＧＨ／ＬＯＷに応じ、Ｐウェルキャパシタ１６とＮウェルキャパシタ１７及び１８との比率を変化させることによって、昇圧電位Ｖｐｐに対する分割電位Ｖｄｉｖの比率を調整するために使用される。またＮＭＯＳトランジスタ１２及び１４は、電圧制御動作開始前及び終了後にオフ信号ＯＦＦＮがＨＩＧＨになると導通し、キャパシタに蓄積された電荷をある特定の閾値に（図１の例ではＶＳＳに）イニシャライズするためのものである。
【発明が解決しようとする課題】
図１の回路は例えば、昇圧電位Ｖｐｐが３．６Ｖのときの分割電位Ｖｄｉｖが、比較回路１９のセンス対象電位である１．３Ｖ近傍になるように設計されている。この場合、高電圧モードにおいて昇圧電位Ｖｐｐが２０Ｖに上昇すると、分割電位Ｖｄｉｖが７Ｖ程度にまで上昇してしまうことになる。
【０００７】
容量分割回路のＮＭＯＳトランジスタ１５や比較回路１９のＶｄｉｖ入力ゲートには、低電圧用ＮＭＯＳトランジスタが用いられている。近年のテクノロジの進化に伴いトランジスタのゲート耐圧は低くなってきており、例えば３．６Ｖ程度までしか耐えることが出来ない。従って、分割電位Ｖｄｉｖが７Ｖ程度という条件下ではゲート破壊が起きることになる。
【０００８】
これらの部分に高電圧用のトランジスタを用いることが考えられるが、プロセスによる閾値のバラツキの増大、電流能力の低下、更には面積の増大といった問題が発生する。
【０００９】
以上を鑑みて、本発明は、容量分割回路において分割電位の電圧上昇を抑制する機能を備えた電圧制御回路を提供することを目的とする。またそのような電圧制御回路を設けた半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
本発明による電圧制御回路は、第１の端子に受け取る第１の電位を容量分割することにより第２の端子に第２の電位を生成する容量分割回路と、該第１の端子と該第２の端子との間に設けられソース電位がゲート電位より常に閾値分低い作用により該第１の電位が上昇する際に該第２の電位に上限を設けるＮＭＯＳトランジスタを含むことを特徴とする。
【００１０】
上記電圧制御回路においては、分割電位（第２の電位）の高電圧側にＮＭＯＳトランジスタを設ける。このＮＭＯＳトランジスタのゲートに適切な電位を印加することで、分割電位を入力とする比較回路の対象センス電圧を十分に通過させ、且つトリム用トランジスタや比較回路の入力ゲート耐圧を分割電位が越えないように制御することが可能となる。従って、第１の電位が低い低電圧モードの場合には適切なモニタ動作を実行し、第２の電位が高い高電圧モードの場合に回路素子を破壊することを避けることが出来る。
【００１１】
また本発明による半導体記憶装置は、不揮発性メモリセルを含むメモリセルアレイと、該メモリセルアレイを制御するデコーダ回路と、外部電位に基づいて第１の電位を生成し該デコーダ回路及び該メモリセルアレイに該第１の電位を供給する高電圧発生回路と、該高電圧発生回路が生成する該第１の電位を制御する電圧制御回路を含み、該電圧制御回路は、第１の端子に受け取る該第１の電位を容量分割することにより第２の端子に第２の電位を生成する容量分割回路と、該第１の電位の制御のために該第２の電位を入力とし該第２の電位と参照電位とを比較する比較回路と、該第１の端子と該第２の端子との間に設けられ該第１の電位が上昇する際に該第２の電位に上限を設けるＮＭＯＳトランジスタを含むことを特徴とする。
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１２】
図２は、本発明による不揮発性半導体記憶装置の概略構成を示すブロック図である。
【００１３】
図５の不揮発性半導体記憶装置２０は、コントロール回路２１、コマンドレジスタ２２、Ｉ／Ｏコントロール回路２３、アドレスレジスタ２４、ステータスレジスタ２５、メモリセルアレイ２６、ローアドレスデコーダ２７、ローアドレスバッファ２８、コラムデコーダ２９、データレジスタ３０、センスアンプ３１、コラムアドレスバッファ３２、高電圧発生回路３３、ロジックコントロール３４、及びレディ／ビジーレジスタ３５を含む。
【００１４】
ロジックコントロール３４は、チップイネーブル／ＣＥ、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブルＡＬＥ、ライトイネーブル／ＷＥ、リードイネーブル／ＲＥ、ライトプロテクト／ＷＰ、スペアエリアイネーブル／ＳＥ等の制御信号を外部から受け取り、これらの制御信号に基づいてロジックコントロール信号をコントロール回路２１に供給する。
【００１５】
Ｉ／Ｏコントロール回路２３は、入出力信号Ｉ／Ｏ０乃至Ｉ／Ｏ７を外部とやり取りする。Ｉ／Ｏコントロール回路２３は、アドレス信号、データ信号、コマンド信号を外部から受け取り、アドレス信号をアドレスレジスタ２４に、データ信号をデータレジスタ３０に、コマンド信号をコマンドレジスタ２２に供給する。アドレスレジスタ２４は、ローアドレスをローアドレスバッファ２８に供給し、コラムアドレスをコラムアドレスバッファ３２に供給する。
【００１６】
コントロール回路２１は、ロジックコントロール３４からのロジックコントロール信号を受け取ると共に、コマンドレジスタ２２からコマンドを受け取り、これらのロジックコントロール信号及びコマンドに基づいてステートマシンとして動作し、不揮発性半導体記憶装置２０の各部の動作を制御する。
【００１７】
コントロール回路２１は、アドレスレジスタ２４の指示するメモリセルアレイ２６のアドレスからデータを読み出すために、メモリセルアレイ２６、ローアドレスデコーダ２７、コラムデコーダ２９等を制御する。またコントロール回路２１は、メモリセルアレイ２６の書き込みアドレスにデータを書き込むために、メモリセルアレイ２６、ローアドレスデコーダ２７、コラムデコーダ２９等を制御する。またコントロール回路２１は、メモリセルアレイ２６の指定された領域を所定単位で一括消去するために、メモリセルアレイ２６、ローアドレスデコーダ２７、コラムデコーダ２９等を制御する。
【００１８】
メモリセルアレイ２６はメモリセルトランジスタの配列、ワード線、ビット線等を含み、各メモリセルトランジスタにデータを記憶する。データ読み出し時には、活性化ワード線で指定されるメモリセルからのデータが、ビット線に読み出される。プログラム或いはイレーズ時には、ワード線及びビット線をそれぞれの動作に応じた適当な電位に設定することで、メモリセルに対する電荷注入或いは電荷抜き取りの動作を実行する。
【００１９】
センスアンプ３１はコントロール回路２１の制御の下で動作し、ローアドレスデコーダ２７及びコラムデコーダ２９による指定に応じてメモリセルアレイ２６から供給されるデータの電流を、基準電流と比較することでデータが０であるか１であるかの判定を行う。この判定結果は読み出しデータとしてデータレジスタ３０に格納され、更にデータレジスタ３０からＩ／Ｏコントロール回路２３に供給される。
【００２０】
またプログラム動作及びイレーズ動作に伴うベリファイ動作は、ローアドレスデコーダ２７及びコラムデコーダ２９による指定に応じてメモリセルアレイ２６から供給されるデータの電流を、プログラムベリファイ用及びイレーズベリファイ用の基準電流と比較することで行われる。プログラム動作においては、データレジスタ３０に書き込みデータが格納され、このデータに基づいてメモリセルアレイ２６のワード線及びビット線を適当な電位に設定することで、メモリセルに対する電荷注入を実行する
ステータスレジスタ２５は、不揮発性半導体記憶装置２０の動作に関するステータス情報を格納するレジスタであり、このレジスタ内容をＩ／Ｏコントロール回路２３を介して外部から読み出すことで、デバイスがレディ状態であるか、書込み保護モードであるか、又はプログラム／消去動作中かを判断することが出来る。またレディ／ビジーレジスタ３５は、デバイスがレディ状態であるかビジー状態であるかを示すフラグを格納し、これに応じてレディ／ビジー信号が外部に出力される。高電圧発生回路３３は、プログラム動作及びイレーズ動作に用いられる高電位を発生する回路である。
【００２１】
図３は、高電圧制御系の構成を示すブロック図である。
【００２２】
図３において、高電圧発生回路４１、電圧制御回路４２、及び電圧降圧回路４３が図２の高電圧発生回路３３を構成する。高電圧発生回路４１が発生した昇圧電位は、ローアドレスデコーダ２７やメモリセルアレイ２６等に供給されると共に、電圧制御回路４２及び電圧降圧回路４３に供給される。電圧制御回路４２は、高電圧発生回路４１から供給される昇圧電位をモニターし、昇圧電位が所定の電位を維持するように高電圧発生回路４１及び電圧降圧回路４３を制御する。例えば昇圧電位が所定の電位よりも高い場合には、電圧降圧回路４３を動作させ、昇圧電位をディスチャージ動作により降圧する。
【００２３】
図４は、本発明の第１実施例による電圧制御回路４２の構成の一部を示す回路図である。
【００２４】
図４の電圧制御回路は、ＰＭＯＳトランジスタ５０、ＮＭＯＳトランジスタ５１乃至５５、Ｐウェルキャパシタ５６、Ｎウェルキャパシタ５７及び５８、及び比較回路５９を含む。なお図４において、点線の丸で囲まれた回路素子は、高電圧用の回路素子である。
【００２５】
図４の回路において、昇圧電位Ｖｐｐを容量分割して分割電位Ｖｄｉｖを生成し、この電位Ｖｄｉｖが比較回路５９の入力となる。比較回路５９は、イネーブル信号ＥＮＢがアサートされると動作し、入力電位と参照電位Ｖｒｅｆとを比較する。入力電位が参照電位Ｖｒｅｆより高い場合には、出力Ｖｃｏｍｐが例えばＨＩＧＨになり、昇圧電位が高すぎるのでディスチャージ動作により電圧を下降させるよう制御が行われる。
【００２６】
ＮＭＯＳトランジスタ５５は、信号ＶｔｒｉｍのＨＩＧＨ／ＬＯＷに応じ、Ｐウェルキャパシタ５６とＮウェルキャパシタ５７及び５８との比率を変化させることによって、昇圧電位Ｖｐｐに対する分割電位Ｖｄｉｖの比率を調整するために使用される。またＮＭＯＳトランジスタ５２及び５４は、電圧制御動作開始前及び終了後にオフ信号ＯＦＦＮがＨＩＧＨになると導通し、キャパシタに蓄積された電荷量をある特定の値に（図４の例ではＶＳＳに）イニシャライズするためのものである。
【００２７】
図５は、比較回路５９の構成の一例を示す回路図である。
【００２８】
図５の比較回路５９は、ＰＭＯＳトランジスタ６１乃至６３、及びＮＭＯＳトランジスタ６４乃至６７を含む。ＮＭＯＳトランジスタ６４が図４の分割電位Ｖｄｉｖを受け取る入力トランジスタである。この構成において、分割電位Ｖｄｉｖが参照電位Ｖｒｅｆより高い場合には、差動増幅動作により出力電位ＶｃｏｍｐがＨＩＧＨになる。
【００２９】
図４を再び参照して、ＮＭＯＳトランジスタ５３は、容量分割回路のＰウェルキャパシタ５６と出力Ｖｄｉｖとの間に挿入されており、ゲート電圧としてＶｄｄを受け取る高耐圧・低閾値のトランジスタである。このゲート電圧Ｖｄｄを適切な値に設定することで、比較回路５９の対象センス電圧１．３Ｖを十分に通過させ、且つトリム用トランジスタ５５や比較回路５９の入力ゲート耐圧３．６Ｖを分割電位Ｖｄｉｖが越えないように制御する。例えば、ゲート電圧Ｖｄｄは回路使用時に一定電圧２．５Ｖに設定する。
【００３０】
この設定により、低電圧モードで昇圧電位Ｖｐｐが３．６Ｖの場合には、適切なセンス電位を比較回路５９に供給して、モニタ機能を確実に実現することが出来る。また高電圧モードで昇圧電位Ｖｐｐが２０Ｖまで上昇した場合であっても、分割電位Ｖｄｉｖは「Ｖｄｄ−閾値」までしか上がらない。従って、ＮＭＯＳトランジスタ５５や比較回路５９の入力トランジスタは保護されることになる。
またＮＭＯＳトランジスタ５３を挿入しても、Ｐウェルキャパシタ５６とＮウェルキャパシタ５７（及び５８）との間に充電される電荷量には非挿入時と比較して変化がないので、放電時にＶｐｐが３．６Ｖに下がってきた場合にも的確にモニタ機能を果たすことが出来る。また更に、Ｎウェルキャパシタ５７については、薄膜で形成される低電圧用のキャパシタが使用可能であるので、大幅な面積の縮小が可能となる。
【００３１】
上記のように本発明においては、分割電位Ｖｄｉｖの高電圧側にＮＭＯＳトランジスタ５３を設け、そのゲートに適切な電位を印加することで、比較回路の対象センス電圧を十分に通過させ、且つトリム用トランジスタや比較回路の入力ゲート耐圧を分割電位Ｖｄｉｖが越えないように制御することが可能となる。従って、低電圧モードの場合には適切なモニタ動作を実行し、且つ高電圧モードの場合に回路素子を破壊することを避けることが出来る。
【００３２】
図６は、本発明の第２実施例による電圧制御回路４２の構成の一部を示す回路図である。第２実施例の構成は、ＮＡＮＤ型フラッシュメモリのプログラムモードにおいて、選択ワード線の電位ＰＶＰＰ（＝６Ｖ）を検出して制御する電圧制御回路である。
【００３３】
図６の電圧制御回路は、ＮＭＯＳトランジスタ７１乃至７４、Ｐウェルキャパシタ７５、Ｎウェルキャパシタ７６及び７７、比較回路７８、レベルシフタ８０、ＮＭＯＳトランジスタ８１及び８２を含む。なお図６において、点線の丸で囲まれた回路素子は、高電圧用の回路素子である。
【００３４】
図６の回路において、昇圧電位ＰＶＰＰを容量分割して分割電位Ｖｄｉｖを生成し、この電位Ｖｄｉｖが比較回路７８の入力となる。比較回路７８は、イネーブル信号ＥＮＢがアサートされると動作し、入力電位と参照電位Ｖｒｅｆとを比較する。入力電位が参照電位Ｖｒｅｆより高い場合には、出力Ｖｃｏｍｐが例えばＨＩＧＨになり、昇圧電位が高すぎるのでディスチャージ動作により電圧を下降させるよう制御が行われる。比較回路７８は、図５に示される比較回路５９と同一の回路構成であってよい。
【００３５】
ＮＭＯＳトランジスタ７４は、信号ＶｔｒｉｍのＨＩＧＨ／ＬＯＷに応じ、Ｐウェルキャパシタ７５とＮウェルキャパシタ７６及び７７との比率を変化させることによって、昇圧電位ＰＶＰＰに対する分割電位Ｖｄｉｖの比率を調整するために使用される。例えば、昇圧電位ＰＶＰＰが６Ｖの時に、分割電位Ｖｄｉｖが１．３Ｖ程度となるように構成される。
【００３６】
またＮＭＯＳトランジスタ７２及び７３は、電圧制御動作開始前及び終了後にオフ信号ＯＦＦＮがＨＩＧＨになると導通し、キャパシタに蓄積された電荷量をある特定の値（ここではＶＳＳ）にイニシャライズするためのものである。
【００３７】
図６の第２実施例の構成においては、選択ワード線のための昇圧電位ＰＶＰＰと高電圧用Ｐウェルキャパシタ７５との間に、ＮＭＯＳトランジスタ８１及び８２が挿入されている。ＮＭＯＳトランジスタ８１は、非選択ワード線電圧ＥＶＰＰがゲート入力とする高耐圧・低閾値のトランジスタであり、ＮＭＯＳトランジスタ８２は、レベルシフタ８０の出力をゲート入力とする高耐圧・低閾値のトランジスタである。
【００３８】
図７は、レベルシフタ８０の回路構成の一例を示す回路図である。図７のレベルシフタ８０は、ＰＭＯＳトランジスタ９１及び９２、ＮＭＯＳトランジスタ９３乃至９６、及びインバータ９７を含む。プログラムモードのセットアップ動作時にＰＨＳＥＴＵＰ信号がＨＩＧＨになると、ＮＭＯＳトランジスタ９５が導通し、ＰＭＯＳトランジスタ９２が導通し、出力信号ＥＮＤＩＶがＨＩＧＨ（ＰＶＰＰＰＬＵＳと同電位）になる。上記セットアップ動作時以外にＰＨＳＥＴＵＰ信号がＬＯＷになると、ＮＭＯＳトランジスタ９６が導通し、ＰＭＯＳトランジスタ９１が導通し、ＰＭＯＳトランジスタ９２が非導通となり、出力信号ＥＮＤＩＶがＬＯＷになる。このようにして、セットアップ動作期間を指示するＰＨＳＥＴＵＰ信号の信号レベルを、ＰＶＰＰＰＬＵＳと同電位にまで上昇させた出力信号ＥＮＤＩＶが得られる。
【００３９】
この出力信号ＥＮＤＩＶが、図６のＮＭＯＳトランジスタ８１のゲートに入力される。なおここでＰＶＰＰＰＬＵＳは、選択ワード線電位ＰＶＰＰにトランジスタの閾値分の電位を加えた電位であり、従来の通常のフラッシュメモリにおいて昇圧電位ＰＶＰＰを通過させるためのゲートトランジスタにゲート電圧として印加される電圧である。
【００４０】
図６の電圧制御回路を再び参照して、プログラムモードのセットアップ中は、選択ワード線用の昇圧電位ＰＶＰＰは６Ｖとなり、非選択ワード線用の昇圧電位ＥＶＰＰは６Ｖとなる。このときＮＭＯＳトランジスタ８２は、ゲート電位である昇圧電位ＥＶＰＰとドレイン電位である昇圧電位ＰＶＰＰとに差が無く、ソース電位がＰＶＰＰよりトランジスタの閾値分下がるので、比較回路７８により比較する対象となるべき本来のＰＶＰＰを通過させることが出来ない。それに対してＮＭＯＳトランジスタ８１は、セットアップ動作を示す信号ＰＨＳＥＴＵＰをＰＶＰＰＰＬＵＳ（約９Ｖ）と同電位とした信号ＥＮＤＩＶがゲート入力されるので、昇圧電位ＰＶＰＰをそのまま電圧制御対象としてＰウェルキャパシタ７５に伝達することが出来る。
【００４１】
またプログラム動作中（放電時を含む）は、選択ワード線用の昇圧電位ＰＶＰＰは２０Ｖとなり、非選択ワード専用の昇圧電位ＥＶＰＰは１０Ｖとなる。このときＰＶＰＰＰＬＵＳは約２３Ｖとなるが、ＰＨＳＥＴＵＰ信号と同論理である信号ＥＮＤＩＶがｏｆｆとなるので、ＮＭＯＳトランジスタ８１は導通されず高電圧ＰＶＰＰをＰウェルキャパシタ７５に伝達しない。またＮＭＯＳトランジスタ８２については、ゲート電圧ＥＶＰＰが１０Ｖであるので、Ｐウェルキャパシタ７５に伝達される電位は１０Ｖから閾値分差し引いた電位を超えることはない。従って、この場合には分割電位Ｖｄｉｖは約２．２Ｖまでしか上昇することなく、この分割電位Ｖｄｉｖに接続された各トランジスタを適切に保護することが出来る。
【００４２】
上記のように第２実施例においては、ＰＶＰＰ用のゲート駆動電位ＰＶＰＰＰＬＵＳと非選択ワード線電位ＥＶＰＰとを用いて、プログラム時の選択ワード線電位ＰＶＰＰを制御することが可能である。ＰＶＰＰＰＬＵＳとＥＶＰＰとは従来から通常の構成において使用される信号であるので、分割電位の上昇を抑制するために特別に新たな信号を生成する必要は無い。第１実施例においては、ＮＭＯＳトランジスタ５３のゲート入力信号Ｖｄｄとして、２．５Ｖという電位を生成する必要があったが、第２実施例においてはこのような特別な信号は必要ないことになる。
【００４３】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【発明の効果】
本発明においては、分割電位の高電圧側にＮＭＯＳトランジスタを設け、そのゲートに適切な電位を印加することで、比較回路の対象センス電圧を十分に通過させ、且つトリム用トランジスタや比較回路の入力ゲート耐圧を分割電位が越えないように制御することが可能となる。従って、低電圧モードの場合には適切なモニタ動作を実行し、且つ高電圧モードの場合に回路素子を破壊することを避けることが出来る。
【図面の簡単な説明】
【図１】容量分割回路を含む従来の高電圧制御回路の一例を示す回路図である。
【図２】本発明による不揮発性半導体記憶装置の概略構成を示すブロック図である。
【図３】高電圧制御系の構成を示すブロック図である。
【図４】本発明の第１実施例による電圧制御回路の構成の一部を示す回路図である。
【図５】比較回路の構成の一例を示す回路図である。
【図６】本発明の第２実施例による電圧制御回路の構成の一部を示す回路図である。
【図７】レベルシフタの回路構成の一例を示す回路図である。
【符号の説明】
２０ 不揮発性半導体記憶装置
２１ コントロール回路
２２ コマンドレジスタ
２３ Ｉ／Ｏコントロール回路
２４ アドレスレジスタ
２５ ステータスレジスタ
２６ メモリセルアレイ
２７ ローアドレスデコーダ
２８ ローアドレスバッファ
２９ コラムデコーダ
３０ データレジスタ
３１ センスアンプ
３２ コラムアドレスバッファ
３３ 高電圧発生回路
３４ ロジックコントロール
３５ レディ／ビジーレジスタ３５
Claims (10)
- 第１の端子に受け取る第１の電位を容量分割することにより第２の端子に第２の電位を生成する容量分割回路と、
該第１の端子と該第２の端子との間に設けられソース電位がゲート電位より常に閾値分低い作用により該第１の電位が上昇する際に該第２の電位に上限を設けるＮＭＯＳトランジスタを含むことを特徴とする電圧制御回路。 - 該第２の電位を入力とし第３の電位の入力まで耐えることが可能な回路ユニットを更に含み、該第１の電位が上昇する際に該第２の電位が該第３の電位を超えないよう該ＮＭＯＳトランジスタの該ゲート電位が設定されることを特徴とする請求項１記載の電圧制御回路。
- 該回路ユニットは該第２の電位を入力とし該第２の電位と参照電位とを比較する比較回路であることを特徴とする請求項２記載の電圧制御回路。
- 該容量分割回路は、高電圧側に設けられる第１の容量及び低電圧側に設けられる第２の容量を含み、該ＮＭＯＳトランジスタは該第１の容量と該第２の端子との間に設けられることを特徴とする請求項１記載の電圧制御回路。
- 該容量分割回路は、高電圧側に設けられる第１の容量及び低電圧側に設けられる第２の容量を含み、該ＮＭＯＳトランジスタは該第１の容量と該第１の端子との間に設けられることを特徴とする請求項１記載の電圧制御回路。
- 不揮発性メモリセルを含むメモリセルアレイと、該メモリセルアレイを制御するデコーダ回路と、
外部電位に基づいて第１の電位を生成し該デコーダ回路及び該メモリセルアレイに該第１の電位を供給する高電圧発生回路と、
該高電圧発生回路が生成する該第１の電位を制御する電圧制御回路を含み、該電圧制御回路は、
第１の端子に受け取る該第１の電位を容量分割することにより第２の端子に第２の電位を生成する容量分割回路と、
該第１の電位の制御のために該第２の電位を入力とし該第２の電位と参照電位とを比較する比較回路と、
該第１の端子と該第２の端子との間に設けられ該第１の電位が上昇する際に該第２の電位に上限を設けるＮＭＯＳトランジスタを含むことを特徴とする半導体記憶装置。 - 該比較回路は第３の電位の入力まで耐えることが可能な構成であり、該第１の電位が上昇する際に該第２の電位が該第３の電位を超えないよう該ＮＭＯＳトランジスタのゲート電位が設定されることを特徴とする請求項６記載の半導体記憶装置。
- 該容量分割回路は、高電圧側に設けられる第１の容量及び低電圧側に設けられる第２の容量を含み、該ＮＭＯＳトランジスタは該第１の容量と該第２の端子との間に設けられることを特徴とする請求項６記載の半導体記憶装置。
- 該容量分割回路は、高電圧側に設けられる第１の容量及び低電圧側に設けられる第２の容量を含み、該ＮＭＯＳトランジスタは該第１の容量と該第１の端子との間に設けられることを特徴とする請求項６記載の半導体記憶装置。
- 該電圧制御回路は該比較回路の比較結果に基づいて該第１の電位を制御する回路を更に含むことを特徴とする請求項６記載の半導体記憶装置。
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