JPS6342100A

JPS6342100A - ３値レベルｒｏｍ

Info

Publication number: JPS6342100A
Application number: JP61185246A
Authority: JP
Inventors: Yasuo Suzuki; 保雄鈴木; Yasuaki Suzuki; 鈴木　保明; Hiroshi Hirao; 平尾　浩
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1986-08-08
Filing date: 1986-08-08
Publication date: 1988-02-23
Also published as: EP0257891B1; KR880003335A; DE3783100D1; EP0257891A2; DE3783100T2; KR900008636B1; EP0257891A3; JPH053080B2; US4809224A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔目　次〕概要産業上の利用分野従来の技術発明が解決しようとする問題点問題点を解決するための手段作用実施例発明の効果〔概　要〕３値レベルＲＯＭにおいて、３値レベルセルに接続され
るセルレベル発生回路と、中間レベルを発生する基準セ
ルレベル発生回路との間に、交差結合された１対のスイ
ッチング素子を設け、これらのスイッチング素子の両端
の電位の組合せによリ３値レベルセルの状態を判別する
ようにし、これにより、基準レベル発生回路の数を低減
したものである。

〔産業上の利用分野〕

本発明は３値レベルリードオンリメモリ　（ＲＯＭ）、
特に、３値レベルセルの読出しレベルのセンス回路の改
良に関する。

〔従来の技術〕

ＲＯＭの集積度を上げるために、多値レベルのメモリセ
ルが注目されている。このような多値レベルのメモリセ
ルの書込みは、ゲート実効幅を変化させることによりセ
ルトランジスタのｇ、を変化させる方法が一般的であり
、３値レベルのメモリセルであれば、第２図に示すごと
く、状態■。

ｎ、ｍに対応する３種のｇ、すなわちｇｅｔ　＋　ｇａ
ｉｎｇｍ３を用意しである。

〔発明が解決しようとする問題点〕上述の３種のｇｓを判別するためには、従来、状態Ｉ、
ＩＩの中間レベルのｇ＋ａ（＝ｇえ、）を有する基準セ
ル、および状６ｎ、ｍの中間レベルのｇｍ　（＝ｇ＊ｚ
）を有する基準セルを設け、これらの基準セルから読出
された出力とメモリセルから読出された出力とを比較し
ていたので、基準セル自身の製造精度の問題点と共に、
回路構成が複雑となり、ＲＯＭの集積度の点で不利であ
るという問題点があった。

〔問題点を解決するための手段〕

本発明の目的は、上述の問題点に鑑み、メモリセルおよ
び基準セルの数を減少させることにより、回路構成が簡
単な３値レベルＲＯＭを提供することであり、その構成
は第１図に示される。

第１図において、セルトランジスタＱのｇｌＩは、ｇＭ
ｌ＋　ｇｖａｚ　＋　ｇｓｉ　（第２図参照）を選択し
得、他方、基準セルトランジスタＱＲのｇ、はｇｌであ
る。セルトランジスタＱの出力はセルレベル発生回路３
により電圧■に変換され、他方、基準セルトランジスタ
Ｑ、の出力は基準セルレベル発生回路４により基準電圧
Ｖえに変換される。負荷Ｑ１とセルレベル発生回路３と
の間にはスイッチング素子Ｑ、が接続され、負荷Ｑ、と
基本セルレベル発生回路４との間にはスイッチング素子
Ｑ４が接続されている。スイッチング素子Ｑ、は基本セ
ルレベル発生回路４の出力Ｖ、によって制御され、他方
、スイッチング素子Ｑ４はセルレベル発生回路３の出力
■によって制御される。この結果、少なくともスイッチ
ング素子Ｑ３．Ｑ、のノードＮ。

Ｎ２の電位の論理組合せによりセルトランジスタＱの状
態すなわちｇイが判別される。

〔作　用〕

上述の構成において、ノードＮ、、Ｎ、の電位とノード
Ｎ＋、Ｎｚの電位の関係は次のごとくなる。

従って、ノードＮ　＋　、　Ｎ　Ｚの電位の論理組合せ
により状Ｂ［、ｎ、ＩＩＩを判別できる。動作マージン
を考慮すれば、ノードＮ、、Ｎ、の電位にノードＮ３＋
Ｎ４の電位を加えた論理組合せによりさらに確実に状！
ｃ、ｔ、ＩＩ、Ｉ［［を判別できる。

〔実施例〕

以下、図面により本発明の詳細な説明する。

第３図は本発明に係る３値レベルＲＯＭの一実施例を示
す回路図である。第３図において、１はローアドレスデ
コーダであって、ローアドレスバッファ（図示せず）か
らのローアドレス信号に応じてワード線ＷＬＯ，ＷＬ＋
、、、、、ＷＬ□１の１つを選択するものであり、２は
コラムアドレスデコーダであって、コラムアドレスバッ
ファ（図示せず）からのコラムアドレス信号に応じてビ
ット線Ｂ　Ｌｏ、　Ｂ　Ｌｌ、、、、、Ｂ　Ｌ−ｔの１
つを選択するものである。各ワード線Ｗ　Ｌ　ｏ、　Ｗ
　Ｌ　１．　、、、、　Ｗ　Ｌ　、、−＋　と各ビット
線Ｂ　ＬＯ，Ｂ　Ｌｌ、、、、、Ｂ　Ｌ−ｔ　との交差
する点には、セルトランジスタＱ（１＋ｌ　ｌ　ＱＯＩ
　１１．、ＩＱ、、−１−＋（Ｎチャネル形エンハンス
メントトランジスタ）が設けられている。これらのセル
トランジスタには、前述のごと（，３種のｇ、が与えら
れる。このようなｇ、の調整、すなわちＲＯＭの書込み
は、各セルトランジスタのゲート直下の不純物（たとえ
ばＢ、Ａｓ、Ｐ）のドープ量を変化させることにより、
具体的にはゲート実効幅Ｗを変化させることにより行わ
れる。

ローアドレスデコーダ１によって１つのワード線たとえ
ばＷＬｏが選択され、またコラムアドレスデコーダ２に
よって１つのビット線たとえばＢＬ、が選択されると、
セルトランジスタＱ０゜が選択され、セルレベル発生回
路３を介してセルトランジスタＱ０゜に流れる。この結
果、ビット線ＢＬＯの電位は、セルトランジスタＱ。。

のｇ、ｈに応じた値がセンスアンプ５に供給される。他
方、ＱＲは基準セルであって、そのｇ、は中間レベルｇ
、！（第２図参照）に調整されているものである。

基準セルレベル発生回路４を介して発生された基準セル
ＱＲの電位■えもまたセンスアンプ５に供給される。な
お、セルレベル発生回路３および基準セルレベル発生回
路４は具体的には負荷回路である。

セルレベル発生回路３の出力電圧■および基準セルレベ
ル発生回路４の基準電圧ＶＩＩはセンスアンプ５に供給
されると共にデコーダ６に供給される。デコーダ６はセ
ンスアンプ５からの出力および回路３．４の出力■、■
えに応じて選択されたセルトランジスタＱ０゜のｇ、す
なわち状Ｅ１．Ｉ［。

■を判別して３出力（０゜、０．．０□）を発生する。

なお、これらの出力は、（１、０、Ｏ）のときに状態１
　　（ｇ−＋）を示し、（０、１、０）のときに状態Ｕ
　（ｇ＠ｚ）を示し、（０，０，１）のときに状態１１
１（ｇ−ｘ）を示す。

次に、センスアンプ５およびデコーダ６について第４図
を参照して詳しく説明する。センスアンプ５は、負荷と
してのＰチャネル形トランジスタＱ＋、Ｑｚ、およびス
イッチング素子としてのＮチャネル形トランジスタＱ３
．Ｑａを具備している。なお、トランジスタＱ、、Ｑ、
は、ドレイン−ゲート接続されたＮチャネル形エンハン
スメントトランジスタあるいはソース−ゲート接続され
たＮチャネル形デプレフショントランジスタでもよい。

トランジスタＱ、は負荷トランジスタＱ、とセルレベル
発生回路３との間に接続され、基準セルレベル発生回路
４の出力■えによって制御され、他方、トランジスタＱ
４は負荷トランジスタＱ２と基準セルレベル発生回路４
との間に接続され、セルレベル発生回路３の出力Ｖによ
って制御される。たとえば、選択されたセルトランジス
タのｇｌが小さい場合（ｇ、”ｇ□）、セルレベル発生
回路３の出力■はハイレベル電位■工（＞Ｖえ）となり
、従って、トランジスタＱ３はオフ、トランジスタＱ４
はオンとなる。この結果、ノードＮｌの電位はハイレベ
ル（ＶＣＣ）　、ノードＮ２の電位はローレベル（＝ｖ
ｑ４）となる。また、選択されたセルトランジスタのｇ
、が中間レベルの場合（ｇ、＝ｇ、り、セルレベル発生
回路３の出力■は基準セルレベル発生回路４の出力ｖ８
と同電位となり、従って、トランジスタＱ３．Ｑ、は共
にオフとなる。

この結果、ノードＮ、、Ｎ、の電位は共にハイレベル（
Ｖｃｃ）となる。さらに、選択されたセルトランジスタ
のｇ、が大きい場合（ｇ　ａ　””　ｇ　１１１３）　
、セルレベル発生回路３の出力■はローレベル電位■。

（く■え）となり、従って、トランジスタＱ３はオン、
トランジスタＱ、はオフとなる。この結果、ノードＮ　
、の電位はローレベル（＝■Ｎ３）、ノードＮ２の電位
はハイレベル（Ｖ　ｃｃ）となる。

デコーダ６は、出力Ｏ０を発生するための差動アンプ６
１およびインバータ６２　、６３　、６４と、出力０□
を発生するための差動アンプ６５およびインバータ６６
　、６７　、６８と、出力Ｏ２を発生するためのノア回
路６９およびインバータ７０　、７１とを具備している
。

たとえば、選択されたセルトランジスタのｇｌが小さい
場合（ｇ、＝ｇ□）、セルレベル発生回路３の出力■（
ノードＮ３）はハイレベル電位■。

であり、他方、ノードＮ２の電位はローレベルであるの
で、差動アンプ６１の出力はローレベル、従って、イン
バータ６４の出力はハイレベル（０゜＝“１１）となる
。他方、基準セルレベル発生回路４の出力Ｖｌ　　（ノ
ードＮ、）に比べてノードＮ。

の電位はローレベルとなるので、差動アンプ６５の出力
はハイレベル、従って、インバータ６８の出力はローレ
ベル（Ｏｚ＝″０”）となり、また、インバータ６２の
出力はハイレベルであるので、ノア回路６９の出力はロ
ーレベルとなり、従って、インバータ７１の出力はロー
レベル（０，＝“０”）となる。つまり、出力（０゜、
０□０２）は（１、０、０）となる。

また、選択されたセルトランジスタのｇ、が中間レベル
の場合（ｇｍ　＝　ｇｍｔ”）　、セルレベル発生回路
３の出力■（ノードＮ３）は基準電位■えであり、他方
、ノードＮ２の電位はハイレベル（Ｖｃｃ）となるので
、差動アンプ６１の出力はハイレベル、従って、インバ
ータ６４の出力はローレベル（０゜＝“０゛）となる。

同様に、差動アンプ６５の出力はハイレベル、従って、
インバータ６８の出力はローレベル（０２＝“０”）と
なる。従って、インバータ６２　、６６の出力は共にロ
ーレベルであるので、ノア回路６９の出力はハイレベル
となり、従って、インバータ７１の出力はハイレベル（
０゜−“１”）となる、つまり、出力（Ｏｏ、　Ｏ＋　
、　Ｏｚ）は（０、１、０）となる。

さらに、選択されたセルトランジスタのｇｌが大きい場
合（ｇｍ　＝ｇ、＋）　、セルレベル発生回路３の出力
■（ノードＮｌ）はローレベル電位■、であり、他方、
ノードＮ２の電位はハイレベル（Ｖｃｃ）であるので、
差動アンプ６１の出力はハイレベル、従って、インバー
タ６４の出力はローレベル（○。＝“０”）となる。他
方、基準セルレベル発生回路４の出力Ｖ＊（ノードＮ４
）に比べてノードＮ１の電位はローレベルとなるので、
差動アンプ６５の出力はローレベル、従って、インバー
タ６８の出力はハイレベル（０２＝″１″）となる。ま
た、インバータ６６の出力はハイレベルであるので、ノ
ア回路６９の出力はローレベルとなり、従って、インバ
ータ７１の出力はローレベル（ｏ１＝″０”）となる。

つまり、出力（０゜、０．０□）は（０，０，１）とな
る。

なお、デコーダ６は、第４図に図示するもの外、ノード
Ｎ、、Ｎ、のみの電位の論理組合せによっても達成でき
る。

〔発明の効果〕

以上説明したように本発明によれば、基準セルの数を減
少でき、従って、回路構成を筒略化でき、集積度の向上
に役立つものである。

【図面の簡単な説明】

第１図は本発明の基本構成を示す回路図、第２図はセル
状態を示すグラフ、第３図は本発明に係る３値レベルＲＯＭの一実施例を示
す回路図、第４図は第３図のセンスアンプおよびデコーダの詳細な
回路図である。１：ローアドレスデコーダ、２：コラムアドレスデコーダ、３：セルレベル発生回路、４：基準セルレベル発生回路、５：センスアンプ、　　　　６：デコーダ、ＷＬＯ，Ｗ
Ｌ＋、、、、　　：ワード線、Ｂ　Ｌ、、　Ｂ　Ｌ、、
、、、　　：ビット線、Ｑｏ。、Ｑｏ、、０９０．セル
トランジスタ、Ｑｐｏ　、　Ｑｐ、　、　、、、：負荷
トランジスタ。

Claims

【特許請求の範囲】１、電源端子手段（Ｖｃｃ）と、３値レベルセル（Ｑ＿０＿０、．．．）に選択的に接続
されるセルレベル発生回路（３）と、前記３値レベルセルの中間レベルを発生する基準セルレ
ベル発生回路（４）と、前記電源端子手段（Ｖｃｃ）に接続された第１、第２の
負荷（Ｑ＿１、Ｑ＿２）と、該第１の負荷と前記セルレベル発生回路の出力との間に
接続され、前記基準セルレベル発生回路の出力によって
制御される第１のスイッチング素子（Ｑ＿３）と、前記第２の負荷と前記基準セルレベル発生回路の出力と
の間に接続され、前記セルレベル発生回路の出力によっ
て制御される第２のスイッチング素子（Ｑ＿４）と、を具備し、少なくとも前記各第１、第２のスイッチング
素子の電位（Ｎ＿１、Ｎ＿２）の論理組合せにより前記
３値レベルセルの状態を判別するようにした３値レベル
ＲＯＭ。