JP3080701B2 - セットリセット型フリップフロップ回路 - Google Patents
セットリセット型フリップフロップ回路Info
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- JP3080701B2 JP3080701B2 JP03196362A JP19636291A JP3080701B2 JP 3080701 B2 JP3080701 B2 JP 3080701B2 JP 03196362 A JP03196362 A JP 03196362A JP 19636291 A JP19636291 A JP 19636291A JP 3080701 B2 JP3080701 B2 JP 3080701B2
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Description
【０００１】
【産業上の利用分野】本発明はセットリセット型フリッ
プフロップ回路に関し、特にセット優先のセットリセッ
ト型フリップフロップに関する。
プフロップ回路に関し、特にセット優先のセットリセッ
ト型フリップフロップに関する。
【０００２】
【従来の技術】従来のセット優先型フリップフロップ
（以下Ｓ−ＲＦＦと称す）は、図４に示すように、Ｐチ
ャンネルトランジスタ（以下ＰｃｈＴｒと称す）４７１
と、Ｎチャンネルトランジスタ（以下ＮｃｈＴｒと称
す）４７２とで構成されるインバータ４７と、ＰｃｈＴ
ｒ４６１，４６２とＮｃｈ４６３，４６４とで構成され
るＮＯＲゲート４６とで構成されるセット優先回路４Ａ
と、ＰｃｈＴｒ４４１，４４２とＮｃｈＴｒ４４３，４
４４とで構成されるＮＯＲゲート４４とＰｃｈＴｒ４５
１，４５２とＮｃｈＴｒ４５３，４５４とで構成される
ＮＯＲゲート４５とで構成されるセットリセット型フリ
ップフロップ４Ｂとを有している。
（以下Ｓ−ＲＦＦと称す）は、図４に示すように、Ｐチ
ャンネルトランジスタ（以下ＰｃｈＴｒと称す）４７１
と、Ｎチャンネルトランジスタ（以下ＮｃｈＴｒと称
す）４７２とで構成されるインバータ４７と、ＰｃｈＴ
ｒ４６１，４６２とＮｃｈ４６３，４６４とで構成され
るＮＯＲゲート４６とで構成されるセット優先回路４Ａ
と、ＰｃｈＴｒ４４１，４４２とＮｃｈＴｒ４４３，４
４４とで構成されるＮＯＲゲート４４とＰｃｈＴｒ４５
１，４５２とＮｃｈＴｒ４５３，４５４とで構成される
ＮＯＲゲート４５とで構成されるセットリセット型フリ
ップフロップ４Ｂとを有している。
【０００３】図４の回路構成において、Ｓ（否定値）に
低（Ｌｏｗ）レベル（以下“Ｌ”と称す），Ｒ（否定
値）＝“Ｌ”が入力されると、インバータ４７の出力は
高レベル（以下“Ｈ”と称す）が出力され、この“Ｈ”
によりＮＯＲゲート４４，ＮＯＲゲート４６の出力は
“Ｌ”となる。ＮＯＲゲート４５の入力は“Ｌ”と
“Ｌ”のため、ＮＯＲゲート４５の出力Ｑは“Ｈ”とな
る。Ｓ（否定値）とＲ（否定値）共にアクティブレベル
の“Ｌ”の時、Ｓ（否定値）が優先され、出力は“Ｈ”
となる。
低（Ｌｏｗ）レベル（以下“Ｌ”と称す），Ｒ（否定
値）＝“Ｌ”が入力されると、インバータ４７の出力は
高レベル（以下“Ｈ”と称す）が出力され、この“Ｈ”
によりＮＯＲゲート４４，ＮＯＲゲート４６の出力は
“Ｌ”となる。ＮＯＲゲート４５の入力は“Ｌ”と
“Ｌ”のため、ＮＯＲゲート４５の出力Ｑは“Ｈ”とな
る。Ｓ（否定値）とＲ（否定値）共にアクティブレベル
の“Ｌ”の時、Ｓ（否定値）が優先され、出力は“Ｈ”
となる。
【０００４】Ｓ（否定値）＝“Ｌ”，Ｒ（否定値）＝
“Ｈ”が入力されると、インバータ４７の出力は
“Ｈ”，ＮＯＲゲート４４とＮＯＲゲート４６の出力は
“Ｌ”，ＮＯＲゲート４５の出力Ｑは“Ｈ”となる。
“Ｈ”が入力されると、インバータ４７の出力は
“Ｈ”，ＮＯＲゲート４４とＮＯＲゲート４６の出力は
“Ｌ”，ＮＯＲゲート４５の出力Ｑは“Ｈ”となる。
【０００５】Ｓ（否定値）＝“Ｈ”，Ｒ（否定値）＝
“Ｌ”が入力されると、インバータ４７の出力は
“Ｌ”，ＮＯＲゲート４５の出力Ｑは“Ｌ”となる。
“Ｌ”が入力されると、インバータ４７の出力は
“Ｌ”，ＮＯＲゲート４５の出力Ｑは“Ｌ”となる。
【０００６】Ｓ（否定値）＝“Ｈ”，Ｒ（否定値）＝
“Ｈ”が入力されると、インバータ４７の出力は
“Ｌ”，ＮＯＲゲート４６の出力は“Ｌ”となり、セッ
トリセット型フリップフロップ４Ｂは、Ｓ（否定値）ま
たはＲ（否定値）またはＳ（否定値）とＲ（否定値）が
変化する直前の値を保持している。すなわち図５の真理
値表の様になる。
“Ｈ”が入力されると、インバータ４７の出力は
“Ｌ”，ＮＯＲゲート４６の出力は“Ｌ”となり、セッ
トリセット型フリップフロップ４Ｂは、Ｓ（否定値）ま
たはＲ（否定値）またはＳ（否定値）とＲ（否定値）が
変化する直前の値を保持している。すなわち図５の真理
値表の様になる。
【０００７】
【発明が解決しようとする課題】従来のＳ−ＲＦＦで
は、各論理ゲートをＭＯＳトランジスタで構成した場
合、少なくとも１４個のトランジスタが必要であるた
め、トランジスタ領域の面積が大きくなる。
は、各論理ゲートをＭＯＳトランジスタで構成した場
合、少なくとも１４個のトランジスタが必要であるた
め、トランジスタ領域の面積が大きくなる。
【０００８】また、Ｓ−ＲＦＦの出力の駆動能力を上げ
る場合は、出力をＮＯＲゲート４５で駆動しているた
め、このＮＯＲゲート４５を構成している少なくとも４
個のトランジスタの電流供給能力を上げることにより、
トランジスタ領域の面積が、さらに大きくなるという問
題点がある。
る場合は、出力をＮＯＲゲート４５で駆動しているた
め、このＮＯＲゲート４５を構成している少なくとも４
個のトランジスタの電流供給能力を上げることにより、
トランジスタ領域の面積が、さらに大きくなるという問
題点がある。
【０００９】本発明の目的は、前記問題点を解決し、ト
ランジスタ数を少なくすることにより面積を小さくし、
駆動能力を上げた時の面積の増加を少なくしたフリップ
フロップ回路を提供することにある。
ランジスタ数を少なくすることにより面積を小さくし、
駆動能力を上げた時の面積の増加を少なくしたフリップ
フロップ回路を提供することにある。
【００１０】
【課題を解決するための手段】本発明の請求項１に係わ
るセットリセット型フリップフロップ回路の構成は、ゲ
ートにリセット信号の反転信号を入力し、ソースを第１
の電源に接続する第１のＰチャネルトランジスタと、ゲ
ートにセット信号の反転信号を入力し、ドレインを前記
第１のＰチャネルトランジスタのドレインに接続し、ソ
ースを出力端に接続するＮチャネルトランジスタと、ゲ
ートにセット信号の反転信号を入力し、ソースを前記出
力端に接続し、ドレインを前記第１の電源よりも低い第
２の電源に接続する第２のＰチャネルトランジスタとを
備えて構成されるセット優先回路と、前記出力端からの
出力信号を保持する保持回路と、を備えている。また、
本発明の請求項２に係わるセットリセット型フリップフ
ロップ回路の構成は、ゲートにリセット信号を入力し、
ドレインを第１の電源に接続する第１のＮチャネルトラ
ンジスタと、ゲートにセット信号を入力し、ソースを前
記第１のＮチャネルトランジスタのソースに接続し、ド
レインを出力端に接続するＰチャネルトランジスタと、
ゲートにセット信号を入力し、ドレインを前記出力端に
接続し、ソースを前記第１の電源よりも低い第２の電源
に接続する第２のＮチャネルトランジスタとを備えて構
成されるセット優先回路と、前記出力端からの出力信号
を保持する保持回路と、を備えている。さらに、本発明
の請求項３に係わるセットリセット型フリップフロップ
回路の構成は、セット信号の反転信号を反転する反転手
段と、ゲートにリセット信号の反転信号を入力し、ソー
スを第１の電源に接続する第１のＰチャネルトランジス
タと、ゲートに前記反転手段の出力信号を入力し、ソー
スを前記第１のＰチャネルトランジスタのドレインに接
続し、ドレインを出力端に接続する第２のＰチャネルト
ランジスタと、ゲートに前記反転手段の出力信号を入力
し、ドレインを前記出力端に接続し、ソースを前記第１
の電源よりも低い第２の電源に接続するＮチャネルトラ
ンジスタとを備えて構成されるセット優先回路と、前記
出力端からの出力信号を保持する保持回路と、を備えて
いる。 また、本発明のセットリセット型フリップフロッ
プ回路を構成する保持回路は、出力を前記出力端に接続
し、前記トランジスタの電流供給能力より低い電流供 給
能力を有する第１のインバータと、ゲートを前記出力端
に接続し、出力を前記第１のインバータの入力に接続す
る第２のインバータとを備えて構成しても良い。
るセットリセット型フリップフロップ回路の構成は、ゲ
ートにリセット信号の反転信号を入力し、ソースを第１
の電源に接続する第１のＰチャネルトランジスタと、ゲ
ートにセット信号の反転信号を入力し、ドレインを前記
第１のＰチャネルトランジスタのドレインに接続し、ソ
ースを出力端に接続するＮチャネルトランジスタと、ゲ
ートにセット信号の反転信号を入力し、ソースを前記出
力端に接続し、ドレインを前記第１の電源よりも低い第
２の電源に接続する第２のＰチャネルトランジスタとを
備えて構成されるセット優先回路と、前記出力端からの
出力信号を保持する保持回路と、を備えている。また、
本発明の請求項２に係わるセットリセット型フリップフ
ロップ回路の構成は、ゲートにリセット信号を入力し、
ドレインを第１の電源に接続する第１のＮチャネルトラ
ンジスタと、ゲートにセット信号を入力し、ソースを前
記第１のＮチャネルトランジスタのソースに接続し、ド
レインを出力端に接続するＰチャネルトランジスタと、
ゲートにセット信号を入力し、ドレインを前記出力端に
接続し、ソースを前記第１の電源よりも低い第２の電源
に接続する第２のＮチャネルトランジスタとを備えて構
成されるセット優先回路と、前記出力端からの出力信号
を保持する保持回路と、を備えている。さらに、本発明
の請求項３に係わるセットリセット型フリップフロップ
回路の構成は、セット信号の反転信号を反転する反転手
段と、ゲートにリセット信号の反転信号を入力し、ソー
スを第１の電源に接続する第１のＰチャネルトランジス
タと、ゲートに前記反転手段の出力信号を入力し、ソー
スを前記第１のＰチャネルトランジスタのドレインに接
続し、ドレインを出力端に接続する第２のＰチャネルト
ランジスタと、ゲートに前記反転手段の出力信号を入力
し、ドレインを前記出力端に接続し、ソースを前記第１
の電源よりも低い第２の電源に接続するＮチャネルトラ
ンジスタとを備えて構成されるセット優先回路と、前記
出力端からの出力信号を保持する保持回路と、を備えて
いる。 また、本発明のセットリセット型フリップフロッ
プ回路を構成する保持回路は、出力を前記出力端に接続
し、前記トランジスタの電流供給能力より低い電流供 給
能力を有する第１のインバータと、ゲートを前記出力端
に接続し、出力を前記第１のインバータの入力に接続す
る第２のインバータとを備えて構成しても良い。
【００１１】
【実施例】図１は本発明の第１の実施例のセットリセッ
ト型フリップフロップ回路を示す回路図である。
ト型フリップフロップ回路を示す回路図である。
【００１２】図１において、本発明の第１の実施例のＳ
−ＲＦＦは、ＰｃｈＴｒ１１，１３とＮｃｈＴｒ１２と
で構成されたセット優先回路１Ａと、このセット優先回
路１Ａの出力を入力とするＰｃｈＴｒ１４１，ＮｃｈＴ
ｒ１４２で構成されるインバータ１４とＰｃｈＴｒ１５
１，ＮｃｈＴｒ１５２で構成されるインバータ１５とで
構成される保持回路１Ｂとを備えている。
−ＲＦＦは、ＰｃｈＴｒ１１，１３とＮｃｈＴｒ１２と
で構成されたセット優先回路１Ａと、このセット優先回
路１Ａの出力を入力とするＰｃｈＴｒ１４１，ＮｃｈＴ
ｒ１４２で構成されるインバータ１４とＰｃｈＴｒ１５
１，ＮｃｈＴｒ１５２で構成されるインバータ１５とで
構成される保持回路１Ｂとを備えている。
【００１３】ここで、インバータ１４の電流供給能力は
ＰｃｈＴｒ１１とＮｃｈＴｒ１２の縦積みトランジスタ
及びＰｃｈＴｒ１３の電流供給能力より小さく設定して
いる。
ＰｃｈＴｒ１１とＮｃｈＴｒ１２の縦積みトランジスタ
及びＰｃｈＴｒ１３の電流供給能力より小さく設定して
いる。
【００１４】次に図１の動作について説明する。Ｓ（否
定値）＝“Ｌ”，Ｒ（否定値）＝“Ｌ”が入力される
と、ＰｃｈＴｒ１１は導通（ＯＮ），ＮｃｈＴｒ１２は
非導通（ＯＦＦ）、ＰｃｈＴｒ１３はＯＮするため、イ
ンバータ１４の出力が“Ｈ”であっても、ＰｃｈＴｒ１
３とインバータ１４の電流供給能力の違いにより、セッ
ト優先回路１Ａの出力１６は“Ｌ”となり、インバータ
１５にこの“Ｌ”が入力され、インバータ１５の出力Ｑ
は“Ｈ”となり、セットとリセットが共にアクティブレ
ベルの時は、セットが優先されている。
定値）＝“Ｌ”，Ｒ（否定値）＝“Ｌ”が入力される
と、ＰｃｈＴｒ１１は導通（ＯＮ），ＮｃｈＴｒ１２は
非導通（ＯＦＦ）、ＰｃｈＴｒ１３はＯＮするため、イ
ンバータ１４の出力が“Ｈ”であっても、ＰｃｈＴｒ１
３とインバータ１４の電流供給能力の違いにより、セッ
ト優先回路１Ａの出力１６は“Ｌ”となり、インバータ
１５にこの“Ｌ”が入力され、インバータ１５の出力Ｑ
は“Ｈ”となり、セットとリセットが共にアクティブレ
ベルの時は、セットが優先されている。
【００１５】Ｓ（否定値）＝“Ｌ”，Ｒ（否定値）＝
“Ｈ”が入力されると、ＮｃｈＴｒ１２はＯＦＦ，Ｐｃ
ｈＴｒ１３はＯＮするため、Ｓ（否定値）＝“Ｌ”，Ｒ
（否定値）＝“Ｌ”と同様に、インバータ１５の出力は
“Ｈ”となる。
“Ｈ”が入力されると、ＮｃｈＴｒ１２はＯＦＦ，Ｐｃ
ｈＴｒ１３はＯＮするため、Ｓ（否定値）＝“Ｌ”，Ｒ
（否定値）＝“Ｌ”と同様に、インバータ１５の出力は
“Ｈ”となる。
【００１６】Ｓ（否定値）＝“Ｈ”，Ｒ（否定値）＝
“Ｌ”が入力されると、ＰｃｈＴｒ１１はＯＮ，Ｎｃｈ
Ｔｒ１２はＯＮ，ＰｃｈＴｒ１３がＯＦＦするため、イ
ンバータ１４の出力が“Ｌ”であっても、ＰｃｈＴｒ１
１，ＮｃｈＴｒ１２とインバータ１４の電流供給能力の
違いにより、セット優先回路１Ａの出力１６は“Ｈ”と
なる。この“Ｈ”がインバータ１５に入力され、このイ
ンバータ１５の出力は“Ｌ”となる。
“Ｌ”が入力されると、ＰｃｈＴｒ１１はＯＮ，Ｎｃｈ
Ｔｒ１２はＯＮ，ＰｃｈＴｒ１３がＯＦＦするため、イ
ンバータ１４の出力が“Ｌ”であっても、ＰｃｈＴｒ１
１，ＮｃｈＴｒ１２とインバータ１４の電流供給能力の
違いにより、セット優先回路１Ａの出力１６は“Ｈ”と
なる。この“Ｈ”がインバータ１５に入力され、このイ
ンバータ１５の出力は“Ｌ”となる。
【００１７】Ｓ（否定値）＝“Ｈ”，Ｒ（否定値）＝
“Ｈ”が入力されると、ＰｃｈＴｒ１１はＯＦＦ、Ｎｃ
ｈＴｒ１２はＯＮ、ＰｃｈＴｒ１３はＯＦＦするため、
保持回路１Ｂには影響を与えず、保持回路１Ｂは、Ｓ
（否定値）＝Ｒ（否定値）＝“Ｈ”になる直前の値を保
持している。
“Ｈ”が入力されると、ＰｃｈＴｒ１１はＯＦＦ、Ｎｃ
ｈＴｒ１２はＯＮ、ＰｃｈＴｒ１３はＯＦＦするため、
保持回路１Ｂには影響を与えず、保持回路１Ｂは、Ｓ
（否定値）＝Ｒ（否定値）＝“Ｈ”になる直前の値を保
持している。
【００１８】この様に、従来少なくとも１４個のトラン
ジスタで構成されていたＳ−ＲＦＦと同様の動作を、７
個のトランジスタで実現できる。
ジスタで構成されていたＳ−ＲＦＦと同様の動作を、７
個のトランジスタで実現できる。
【００１９】また、出力Ｑを駆動しているトランジスタ
は、４個のトランジスタであり、本実施例では２個のト
ランジスタであるため、従来の出力Ｑを駆動しているＮ
ＯＲゲートの面積をＸ，本実施例の出力Ｑを駆動してい
るインバータの面積をＹとすると、出力Ｑを駆動するト
ランジスタ数の違いにより、Ｘ＞Ｙの関係が成り立つ。
は、４個のトランジスタであり、本実施例では２個のト
ランジスタであるため、従来の出力Ｑを駆動しているＮ
ＯＲゲートの面積をＸ，本実施例の出力Ｑを駆動してい
るインバータの面積をＹとすると、出力Ｑを駆動するト
ランジスタ数の違いにより、Ｘ＞Ｙの関係が成り立つ。
【００２０】ここで、出力Ｑの駆動能力をｎ倍にする
と、出力Ｑを駆動する論理ゲートのトランジスタ領域の
面積の差は、（ｎＸ−ｎＹ）となり、ｎが大きくなれば
なる程、（ｎＸ−ｎＹ）は大きくなり、本実施例では駆
動能力を上げる時の面積の増加を抑える事ができる。
と、出力Ｑを駆動する論理ゲートのトランジスタ領域の
面積の差は、（ｎＸ−ｎＹ）となり、ｎが大きくなれば
なる程、（ｎＸ−ｎＹ）は大きくなり、本実施例では駆
動能力を上げる時の面積の増加を抑える事ができる。
【００２１】図２は本発明の第２の実施例のＳ−ＲＦＦ
を示す回路図である。
を示す回路図である。
【００２２】図２において、ＮｃｈＴｒ２１，２３とＰ
ｃｈＴｒ２２とで構成されたセット優先回路２Ａと、こ
のセット優先回路２Ａの出力を入力とする保持回路２Ｂ
とを備えている。インバータ２４の電流供給能力は、Ｎ
ｃｈＴｒ２１とＰｃｈＴｒ２２の縦積みトランジスタ及
びＮｃｈＴｒ２３の電流供給能力より小さく設定してい
る。
ｃｈＴｒ２２とで構成されたセット優先回路２Ａと、こ
のセット優先回路２Ａの出力を入力とする保持回路２Ｂ
とを備えている。インバータ２４の電流供給能力は、Ｎ
ｃｈＴｒ２１とＰｃｈＴｒ２２の縦積みトランジスタ及
びＮｃｈＴｒ２３の電流供給能力より小さく設定してい
る。
【００２３】次に図２の動作について説明する。ＳとＲ
に共にアクティブレベルの“Ｈ”が入力されると、保持
回路２Ｂの出力は“Ｈ”となり、セットが優先される。
に共にアクティブレベルの“Ｈ”が入力されると、保持
回路２Ｂの出力は“Ｈ”となり、セットが優先される。
【００２４】Ｓ＝“Ｈ”，Ｒ＝“Ｌ”の時は保持回路２
Ｂの出力は“Ｈ”となり、Ｓ＝“Ｌ”，Ｒ＝“Ｈ”の時
は保持回路２Ｂの出力は“Ｌ”となり、Ｓ＝“Ｌ”，Ｒ
＝“Ｌ”の時は、Ｓ＝Ｒ＝“Ｌ”になる直前の値（図
６）を、保持回路２Ｂは出力する。
Ｂの出力は“Ｈ”となり、Ｓ＝“Ｌ”，Ｒ＝“Ｈ”の時
は保持回路２Ｂの出力は“Ｌ”となり、Ｓ＝“Ｌ”，Ｒ
＝“Ｌ”の時は、Ｓ＝Ｒ＝“Ｌ”になる直前の値（図
６）を、保持回路２Ｂは出力する。
【００２５】図２においても図１と同様に、トランジス
タ数が少なく、出力Ｑの駆動能力を上げた時の面積の増
加を抑える事ができる。
タ数が少なく、出力Ｑの駆動能力を上げた時の面積の増
加を抑える事ができる。
【００２６】図３は本発明の第３の実施例のＳ−ＲＦＦ
を示す回路図である。図３において、ＮｃｈＴｒ３３，
３７２とＰｃｈＴｒ３１，３２，３７１とで構成された
セット優先回路３Ａと、このセット優先回路３Ａの出力
を入力とする保持回路３Ｂとを備えている。
を示す回路図である。図３において、ＮｃｈＴｒ３３，
３７２とＰｃｈＴｒ３１，３２，３７１とで構成された
セット優先回路３Ａと、このセット優先回路３Ａの出力
を入力とする保持回路３Ｂとを備えている。
【００２７】ここで、インバータ３４の電流供給能力
は、ＰｃｈＴｒ３１，３２の縦積みトランジスタ及びＮ
ｃｈＴｒ３３の電流供給能力より小さく設定している。
は、ＰｃｈＴｒ３１，３２の縦積みトランジスタ及びＮ
ｃｈＴｒ３３の電流供給能力より小さく設定している。
【００２８】次に、図３の動作について説明する。図１
の動作と同様に、Ｓ（否定値）＝“Ｌ”，Ｒ（否定値）
＝“Ｌ”が入力されると、セット信号が優先され、保持
回路３１３の出力Ｑは“Ｈ”となる。
の動作と同様に、Ｓ（否定値）＝“Ｌ”，Ｒ（否定値）
＝“Ｌ”が入力されると、セット信号が優先され、保持
回路３１３の出力Ｑは“Ｈ”となる。
【００２９】Ｓ（否定値）＝“Ｌ”，Ｒ（否定値）＝
“Ｈ”が入力されると、Ｓ（否定値）＝“Ｌ”，Ｒ（否
定値）＝“Ｌ”と同様に保持回路３Ｂの出力Ｑは“Ｈ”
となる。
“Ｈ”が入力されると、Ｓ（否定値）＝“Ｌ”，Ｒ（否
定値）＝“Ｌ”と同様に保持回路３Ｂの出力Ｑは“Ｈ”
となる。
【００３０】Ｓ（否定値）＝“Ｈ”，Ｒ（否定値）＝
“Ｌ”が入力されると、保持回路３Ｂの出力Ｑは“Ｌ”
となる。
“Ｌ”が入力されると、保持回路３Ｂの出力Ｑは“Ｌ”
となる。
【００３１】Ｓ（否定値）＝“Ｈ”，Ｒ（否定値）＝
“Ｈ”が入力されると、Ｓ（否定値）＝Ｒ（否定値）＝
“Ｈ”になる直前の値を、保持回路３Ｂの出力Ｑは出力
し続ける。
“Ｈ”が入力されると、Ｓ（否定値）＝Ｒ（否定値）＝
“Ｈ”になる直前の値を、保持回路３Ｂの出力Ｑは出力
し続ける。
【００３２】図１の構成であると、ＭＯＳトランジスタ
の特性上セット優先回路１Ａの出力１６は、“Ｌ”の時
グランドレベル＋｜ＰｃｈＴｒのしきい値電圧｜とな
り、“Ｈ”の時は電源電圧−ＮｃｈＴｒのしきい値電圧
となる。
の特性上セット優先回路１Ａの出力１６は、“Ｌ”の時
グランドレベル＋｜ＰｃｈＴｒのしきい値電圧｜とな
り、“Ｈ”の時は電源電圧−ＮｃｈＴｒのしきい値電圧
となる。
【００３３】同様に図２の構成では、セット優先回路の
出力１６が“Ｈ”の時電源電圧−ＮｃｈＴｒのしきい値
電圧となる。
出力１６が“Ｈ”の時電源電圧−ＮｃｈＴｒのしきい値
電圧となる。
【００３４】図３の構成では、セット優先回路の出力３
６は、グランド及び電源電圧となる。
６は、グランド及び電源電圧となる。
【００３５】
【発明の効果】以上説明した様に、本発明は、トランジ
スタ数を削減し、出力の駆動能力を上げた時のトランジ
スタ領域の面積の増加を抑えることができるため、半導
体集積回路のチップサイズを小さくできるという効果を
有する。
スタ数を削減し、出力の駆動能力を上げた時のトランジ
スタ領域の面積の増加を抑えることができるため、半導
体集積回路のチップサイズを小さくできるという効果を
有する。
【図１】本発明の第１の実施例のセットリセット型フリ
ップフロップ回路を示す回路図である。
ップフロップ回路を示す回路図である。
【図２】本発明の第２の実施例のセットリセット型フリ
ップフロップ回路を示す回路図である。
ップフロップ回路を示す回路図である。
【図３】本発明の第３の実施例の回路図である。
【図４】従来のフリップフロップ回路を示す回路図であ
る。
る。
【図５】低アクティブ型Ｓ／Ｒフリップフロップの真理
値表を示す図である。
値表を示す図である。
【図６】高アクティブ型Ｓ／Ｒフリップフロップの真理
値表を示す図である。
値表を示す図である。
１１，１３，１４１，１５１，２２，２４１，２５１，
３１，３２，３４１，３５１，３７１，４４１，４４
２，４５１，４５２，４６１，４６２，４７１Ｐチャネ
ルトランジスタ １２，１４２，１５２，２１，２３，２４２，２５２，
３３，３４２，３５２，３７２，４４３，４４４，４５
３，４５４，４６３，４６４，４７２ Ｎチャネルト
ランジスタ １Ａ，２Ａ，３Ａ，４Ａ セット優先回路 １Ｂ，２Ｂ，３Ｂ 保持回路 １４，１５，２４，２５，３４，３５，３７，４７
インバータ ４４，４５，４６ ＮＯＲゲート ４Ｂ セットリセット型フリップフロップ
３１，３２，３４１，３５１，３７１，４４１，４４
２，４５１，４５２，４６１，４６２，４７１Ｐチャネ
ルトランジスタ １２，１４２，１５２，２１，２３，２４２，２５２，
３３，３４２，３５２，３７２，４４３，４４４，４５
３，４５４，４６３，４６４，４７２ Ｎチャネルト
ランジスタ １Ａ，２Ａ，３Ａ，４Ａ セット優先回路 １Ｂ，２Ｂ，３Ｂ 保持回路 １４，１５，２４，２５，３４，３５，３７，４７
インバータ ４４，４５，４６ ＮＯＲゲート ４Ｂ セットリセット型フリップフロップ
Claims (4)
- 【請求項１】 ゲートにリセット信号の反転信号を入力
し、ソースを第１の電源に接続する第１のＰチャネルト
ランジスタと、ゲートにセット信号の反転信号を入力
し、ドレインを前記第１のＰチャネルトランジスタのド
レインに接続し、ソースを出力端に接続するＮチャネル
トランジスタと、ゲートにセット信号の反転信号を入力
し、ソースを前記出力端に接続し、ドレインを前記第１
の電源よりも低い第２の電源に接続する第２のＰチャネ
ルトランジスタとを備えて構成されるセット優先回路
と、 前記出力端からの出力信号を保持する保持回路と、 を備える セットリセット型フリップフロップ回路。 - 【請求項２】 ゲートにリセット信号を入力し、ドレイ
ンを第１の電源に接続する第１のＮチャネルトランジス
タと、ゲートにセット信号を入力し、ソースを前記第１
のＮチャネルトランジスタのソースに接続し、ドレイン
を出力端に接続するＰチャネルトランジスタと、ゲート
にセット信号を入力し、ドレインを前記出力端に接続
し、ソースを前記第１の電源よりも低い第２の電源に接
続する第２のＮチャネルトランジスタとを備えて構成さ
れるセット優先回路と、 前記出力端からの出力信号を保持する保持回路と、 を備えるセットリセット型フリップフロップ回路。 - 【請求項３】 セット信号の反転信号を反転する反転手
段と、ゲートにリセット信号の反転信号を入力し、ソー
スを第１の電源に接続する第１のＰチャネルトランジス
タと、ゲートに前記反転手段の出力信号を入力し、ソー
スを前記第１のＰチャネルトランジスタのドレインに接
続し、ドレインを出力端に接続する第２のＰチャネルト
ランジスタと、ゲートに前記反転手段の出力信号を入力
し、ドレインを前記出力端に接続し、ソースを前記第１
の電源よりも低い第２の電源に接続するＮチャネルトラ
ンジスタとを備えて構成されるセット優先回路と、 前記出力端からの出力信号を保持する保持回路と、 を備えるセットリセット型フリップフロップ回路。 - 【請求項４】 前記保持回路は、出力を前記出力端に接
続し、前記トランジスタの電流供給能力より低い電流供
給能力を有する第１のインバータと、ゲート を前記出力
端に接続し、出力を前記第１のインバータの入力に接続
する第２のインバータとを備えて構成される請求項１乃
至３記載のセットリセット型フリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03196362A JP3080701B2 (ja) | 1991-08-06 | 1991-08-06 | セットリセット型フリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03196362A JP3080701B2 (ja) | 1991-08-06 | 1991-08-06 | セットリセット型フリップフロップ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0541638A JPH0541638A (ja) | 1993-02-19 |
| JP3080701B2 true JP3080701B2 (ja) | 2000-08-28 |
Family
ID=16356588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03196362A Expired - Fee Related JP3080701B2 (ja) | 1991-08-06 | 1991-08-06 | セットリセット型フリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3080701B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100399959B1 (ko) * | 2001-06-30 | 2003-09-29 | 주식회사 하이닉스반도체 | 저전력 및 고속리셋기능을 갖는 데이터 플립플롭 |
| US8508276B2 (en) * | 2010-08-25 | 2013-08-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including latch circuit |
| US9147620B2 (en) * | 2012-03-28 | 2015-09-29 | Teradyne, Inc. | Edge triggered calibration |
-
1991
- 1991-08-06 JP JP03196362A patent/JP3080701B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0541638A (ja) | 1993-02-19 |
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Legal Events
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