JPS59188227A - デジタルデ−タ保持回路 - Google Patents
デジタルデ−タ保持回路Info
- Publication number
- JPS59188227A JPS59188227A JP58062189A JP6218983A JPS59188227A JP S59188227 A JPS59188227 A JP S59188227A JP 58062189 A JP58062189 A JP 58062189A JP 6218983 A JP6218983 A JP 6218983A JP S59188227 A JPS59188227 A JP S59188227A
- Authority
- JP
- Japan
- Prior art keywords
- level
- circuit
- reset
- holding circuit
- inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は例えばデータラッチ回路として使用されるデ
ジタルデータ保持回路に関する。
ジタルデータ保持回路に関する。
〔背景技術〕 。
デジタルデータ保持回路は、例えば第１図に示すように
、論理回路（１１，Ｉ ２．Ｉ ３．Ｎ０Ｒ）によって
正帰Ｒループを形成することにより構成することが考え
られる。同図に示す保持回路は本発明に先だって本願発
明者によって考えられたものである。この保持回路は、
データラッチ回路として使用されるものであって、イン
バータ１１゜１２、Ｉ３と２人力否定論理和回路ＮＯＲ
を用いて構成されている。インバータ１１と１３は３ス
テートコントローラ付のものが使用されている。
、論理回路（１１，Ｉ ２．Ｉ ３．Ｎ０Ｒ）によって
正帰Ｒループを形成することにより構成することが考え
られる。同図に示す保持回路は本発明に先だって本願発
明者によって考えられたものである。この保持回路は、
データラッチ回路として使用されるものであって、イン
バータ１１゜１２、Ｉ３と２人力否定論理和回路ＮＯＲ
を用いて構成されている。インバータ１１と１３は３ス
テートコントローラ付のものが使用されている。
同図において、データ入力ＩＮがＨｎレベルのときにク
ロック信号φが入ると、否定論理和回路ＮＯＨの論理出
力が゛Ｈ′″レベルになるとトモに、その出力状態がイ
ンバータ１３によりて該論理和回路ＮＯＨの一万の論理
入力ａ側に正帰還され、これによりデータ出力ＱＵＴが
゛′Ｈ″レベルに保持される。この場合、否定論理和回
路ＮＯＨの他方の論理入力すにおけるリセット信号Ｒは
Ｌ”レベルに固定されているものとする。また、データ
入力ＩＮが″Ｌルベルのときにクロック信号φが入ると
、否定論理和回路ＮＯＲの出力ＯＵＴがＬ ｎレベルに
保持されるようになる。ここで、上記保持回路の保持状
態を一万の状態（Ｌ“）にリセットする場合は、上記リ
セット信号Ｒを一時的にＨ”レベルに設定する。すると
、否定論理和回路ＮＯＨの一万の論理人力ａの状態に拘
らず、その他方の論理人力すが°゛ＨＨパレベルること
により、該回路ＮＯＨの出力ＯＵＴがｎ Ｌ Ｉ！レベ
ルになり、さらにこの状態がインバータ■３によって正
帰還されることにより保持され、リセットが完了する。
ロック信号φが入ると、否定論理和回路ＮＯＨの論理出
力が゛Ｈ′″レベルになるとトモに、その出力状態がイ
ンバータ１３によりて該論理和回路ＮＯＨの一万の論理
入力ａ側に正帰還され、これによりデータ出力ＱＵＴが
゛′Ｈ″レベルに保持される。この場合、否定論理和回
路ＮＯＨの他方の論理入力すにおけるリセット信号Ｒは
Ｌ”レベルに固定されているものとする。また、データ
入力ＩＮが″Ｌルベルのときにクロック信号φが入ると
、否定論理和回路ＮＯＲの出力ＯＵＴがＬ ｎレベルに
保持されるようになる。ここで、上記保持回路の保持状
態を一万の状態（Ｌ“）にリセットする場合は、上記リ
セット信号Ｒを一時的にＨ”レベルに設定する。すると
、否定論理和回路ＮＯＨの一万の論理人力ａの状態に拘
らず、その他方の論理人力すが°゛ＨＨパレベルること
により、該回路ＮＯＨの出力ＯＵＴがｎ Ｌ Ｉ！レベ
ルになり、さらにこの状態がインバータ■３によって正
帰還されることにより保持され、リセットが完了する。
ところで、上述したようなリセット付保持回路では、そ
のリセットを可能にするためＶＣ２人力否定論理和回路
ＮＯＲが必要になっている。この論理和回路ＮＯＲは、
第２図にその一例を示すように、４つのＭＯ３Ｏ３電界
効果トランジスター１〜Ｑ４いることにより構成するこ
とが考えられる。その４つのトランジスタＱ１〜Ｑ４の
うち、２つ（Ｑｌ、Ｑ２）はＰチャンネル型のものであ
って互いに直列接続され、この直列回路の一端が基準電
位に接続されている。また、他の２つ（Ｑ３．Ｑ４）は
Ｎチャン汗ル型のものであって互いに並列接続され、こ
の並列回路が上記直列回路の他端と電源電位−ｖｂｂの
間に介入されている。
のリセットを可能にするためＶＣ２人力否定論理和回路
ＮＯＲが必要になっている。この論理和回路ＮＯＲは、
第２図にその一例を示すように、４つのＭＯ３Ｏ３電界
効果トランジスター１〜Ｑ４いることにより構成するこ
とが考えられる。その４つのトランジスタＱ１〜Ｑ４の
うち、２つ（Ｑｌ、Ｑ２）はＰチャンネル型のものであ
って互いに直列接続され、この直列回路の一端が基準電
位に接続されている。また、他の２つ（Ｑ３．Ｑ４）は
Ｎチャン汗ル型のものであって互いに並列接続され、こ
の並列回路が上記直列回路の他端と電源電位−ｖｂｂの
間に介入されている。
論理人力ａあるいはｂの少なくとも一万が“′Ｈ゛″レ
ベルのときは、上記直列回路が非導通状態になるととも
に上記並列回路が導通状態になることによりＬ ＋＋レ
ベルが出力され、また２つの論理人力ａとｂが共にＬ
Ｉ＋レベルになると、上記直列回路が導通状態になると
ともに上記並列回路が非導通状態になることにより゛Ｈ
″レベルが出力される。このよう眞、いす、ｌｔか一万
の回路が常に非導通状態になるので、定常状態では回路
電流を流さずにすみ、従って消費電力のきわめて小さな
否定論理回路ＮＯＲとすることができる。
ベルのときは、上記直列回路が非導通状態になるととも
に上記並列回路が導通状態になることによりＬ ＋＋レ
ベルが出力され、また２つの論理人力ａとｂが共にＬ
Ｉ＋レベルになると、上記直列回路が導通状態になると
ともに上記並列回路が非導通状態になることにより゛Ｈ
″レベルが出力される。このよう眞、いす、ｌｔか一万
の回路が常に非導通状態になるので、定常状態では回路
電流を流さずにすみ、従って消費電力のきわめて小さな
否定論理回路ＮＯＲとすることができる。
しかしながら、このようにｃ−Ｍｏｓ構成の論理和回路
ＮＯＲを用いて上記保持回路を構成した場合は、使用す
べきＭＯ５ｌｆｆ界効果トランジスタの数が多くなり、
このことは例えはスペースの限られた半導体基体上に多
数の回路を形成する、いわゆる半導体集積回路装置など
ＶＣ％−いては大きな不利となる。しかるに、上述した
回路では、１）セットを可能にするために用いた否定論
理和回路ＮＯＲが少なくとも４つのＭＯ３電界効果トラ
ンジスタを必要として訃り、これを機能を落とすことな
く一つでも減らすことができれば、その効果は非常に甚
大であるといえよう。
ＮＯＲを用いて上記保持回路を構成した場合は、使用す
べきＭＯ５ｌｆｆ界効果トランジスタの数が多くなり、
このことは例えはスペースの限られた半導体基体上に多
数の回路を形成する、いわゆる半導体集積回路装置など
ＶＣ％−いては大きな不利となる。しかるに、上述した
回路では、１）セットを可能にするために用いた否定論
理和回路ＮＯＲが少なくとも４つのＭＯ３電界効果トラ
ンジスタを必要として訃り、これを機能を落とすことな
く一つでも減らすことができれば、その効果は非常に甚
大であるといえよう。
この発明は以上のような課題を鑑みてなされたもので、
その目的とするところは、上述したごときリセット付の
デジタルデータ保持回路に２いて、機能、特にリセット
の機能を損うことなく、回路の構成に必要なＭＯ８電界
効果トランジスタの数を確実に一つ減らすことができる
ようにすることにある。
その目的とするところは、上述したごときリセット付の
デジタルデータ保持回路に２いて、機能、特にリセット
の機能を損うことなく、回路の構成に必要なＭＯ８電界
効果トランジスタの数を確実に一つ減らすことができる
ようにすることにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図図から明かにな
るであろう。
ついては、本明細書の記述および添附図図から明かにな
るであろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、コンブリメンタルＭＯ８電界効果トランジス
タからなる論理回路によって正帰還ループを形成するこ
とにより構成されるデジタルデータ保持回路に２いて、
この保持回路の出力を２値ノテシタルレベルのいずれか
一万に接続する能動素子を設け、この能動素子をリセッ
ト信号で導通駆動することにより上記保持回路の保持状
態をリセットするようにし、これにより、機能、特にリ
セットの機能を損うことなく、回路の構成に必要なＭＯ
８電界効果トランジスタの数を確実に一つ減らすことが
できるようにするという目的を達成するものである。
タからなる論理回路によって正帰還ループを形成するこ
とにより構成されるデジタルデータ保持回路に２いて、
この保持回路の出力を２値ノテシタルレベルのいずれか
一万に接続する能動素子を設け、この能動素子をリセッ
ト信号で導通駆動することにより上記保持回路の保持状
態をリセットするようにし、これにより、機能、特にリ
セットの機能を損うことなく、回路の構成に必要なＭＯ
８電界効果トランジスタの数を確実に一つ減らすことが
できるようにするという目的を達成するものである。
以下、この発明の代表的な実施例を図面を参照しながら
説明する。
説明する。
なお、図面において同一あるいは相当する部分は同一符
号で示す。
号で示す。
第３図はこの発明によるデジタルデータ保持回路の一実
施例を示す。同図に示す回路は、デジタルデータなビッ
ト単位で一時的に保持するラッテ回路として構成されて
いる。同図に示す回路は、４つのインバータＩＩ、Ｉ２
，１３．Ｉ４によって構成されている。各インバータ１
１〜Ｉ４はそれぞれ０−ＭＯ８電界効果トランジスタに
より構成されている。また、インバータ１１と１３には
３ステートコントローラ付のものが使用されている。同
図に訃いて、データ入力ＩＮが″Ｈルベルのときにクロ
ック信号φが入ると、インバータ１４の論理出力がＨｎ
レベルになるとともに、その出力状態がインバータ１３
によって該インバータ１４０入力ａ側に正帰還され、こ
れによりデータ出力ＯＵＴがＨｎレベルに保持される。
施例を示す。同図に示す回路は、デジタルデータなビッ
ト単位で一時的に保持するラッテ回路として構成されて
いる。同図に示す回路は、４つのインバータＩＩ、Ｉ２
，１３．Ｉ４によって構成されている。各インバータ１
１〜Ｉ４はそれぞれ０−ＭＯ８電界効果トランジスタに
より構成されている。また、インバータ１１と１３には
３ステートコントローラ付のものが使用されている。同
図に訃いて、データ入力ＩＮが″Ｈルベルのときにクロ
ック信号φが入ると、インバータ１４の論理出力がＨｎ
レベルになるとともに、その出力状態がインバータ１３
によって該インバータ１４０入力ａ側に正帰還され、こ
れによりデータ出力ＯＵＴがＨｎレベルに保持される。
また、データ入力ＩＮがＬ”レベルのときにクロック信
号φが入ると、インバータ１４の出力ＯＵＴがＬ”レベ
ルに保持されるようになる。この保持回路の出力部に使
用されているインバータエ４は、前述した否定論理和回
路ＮＯＨに相当するものであるが、第４図に示すように
、その構成に必要なＭＯ８電界効果トランジスタの数は
否定論理和回路のそれに比べて２つ少なくなっている。
号φが入ると、インバータ１４の出力ＯＵＴがＬ”レベ
ルに保持されるようになる。この保持回路の出力部に使
用されているインバータエ４は、前述した否定論理和回
路ＮＯＨに相当するものであるが、第４図に示すように
、その構成に必要なＭＯ８電界効果トランジスタの数は
否定論理和回路のそれに比べて２つ少なくなっている。
すなわち、交互に導通比する１対のＰチャンネルＭＯ８
ｔ界効果トランジスタＱ１とＮチャンネルＭＯ８電界効
果トランジスタＱ３だけで構成することができる。両ト
ランジスタＱ１とＱ３は互いに直列接続嘔れ、その両端
が基準電位と電源電位−ＶｂｂＫ接続される。もちろん
、コンプリメンタリ接続されているから、定常状態では
回路電流が流れず、従ってその消費電力はきわめて小芒
くなっている。
ｔ界効果トランジスタＱ１とＮチャンネルＭＯ８電界効
果トランジスタＱ３だけで構成することができる。両ト
ランジスタＱ１とＱ３は互いに直列接続嘔れ、その両端
が基準電位と電源電位−ＶｂｂＫ接続される。もちろん
、コンプリメンタリ接続されているから、定常状態では
回路電流が流れず、従ってその消費電力はきわめて小芒
くなっている。
ここで、上述した保持回路のリセット回路は、第３図お
よび第４図に示すように、その保持回路の出力ＯＵＴを
電源電位’ −Ｖ ｂ ｂ ｌｌＩのデジタルレベルＩ
Ｉ Ｌ Ｉ＋に接続すべく該出力ＯＵＴと該電位−■ｂ
間に接続された能動素子Ｑ５によって構成されている。
よび第４図に示すように、その保持回路の出力ＯＵＴを
電源電位’ −Ｖ ｂ ｂ ｌｌＩのデジタルレベルＩ
Ｉ Ｌ Ｉ＋に接続すべく該出力ＯＵＴと該電位−■ｂ
間に接続された能動素子Ｑ５によって構成されている。
この能動素子Ｑ５にはＭＯ３電界効来トランジスタが１
つ使用されている。
つ使用されている。
さて、以上のように構成された保持回路では、上記能動
素子Ｑ５の制御信号にリセット信号Ｒを使う。このリセ
ット信号Ｒが”Ｌ １１レベルにあるときは、能動素子
Ｑ５は非導通状態にあるため、保持回路側には何の影響
も与えない。従って、この状態では、上述したようにデ
ータ入力ＩＮとクロック信号φによって入力データの保
持動作だけが行なわれる。ここで、保持回路がＨ＋＋レ
ベルのデータを保持しているときに、上記リセット信号
Ｒを一時的に”Ｈ”レベルにすると、能動素子Ｑ５が導
通駆動され、これによりインバータ■４の出力ＯＵＴが
該能動素子Ｑ５を介して電源電位−ｖｂｂ側ＶＣ接続さ
れて強制的にＬ ｎレベルにされる。この場合クロック
信号φによってインバータ１３の出力がハイインピーダ
ンス状態にされていｔｘケれば、その“Ｌ″レベルされ
た出力ＯＵＴの状態はインバータ１３によってただちに
インバータ１４０入力ａ側に正帰還され、これによりそ
のＬ １ルベルが保持されるようになる。つまり、リセ
ット信号Ｒを一時的にＨ１ルベルに設定することにより
、保持状態を′Ｌ”レベルにリセットすることができる
。
素子Ｑ５の制御信号にリセット信号Ｒを使う。このリセ
ット信号Ｒが”Ｌ １１レベルにあるときは、能動素子
Ｑ５は非導通状態にあるため、保持回路側には何の影響
も与えない。従って、この状態では、上述したようにデ
ータ入力ＩＮとクロック信号φによって入力データの保
持動作だけが行なわれる。ここで、保持回路がＨ＋＋レ
ベルのデータを保持しているときに、上記リセット信号
Ｒを一時的に”Ｈ”レベルにすると、能動素子Ｑ５が導
通駆動され、これによりインバータ■４の出力ＯＵＴが
該能動素子Ｑ５を介して電源電位−ｖｂｂ側ＶＣ接続さ
れて強制的にＬ ｎレベルにされる。この場合クロック
信号φによってインバータ１３の出力がハイインピーダ
ンス状態にされていｔｘケれば、その“Ｌ″レベルされ
た出力ＯＵＴの状態はインバータ１３によってただちに
インバータ１４０入力ａ側に正帰還され、これによりそ
のＬ １ルベルが保持されるようになる。つまり、リセ
ット信号Ｒを一時的にＨ１ルベルに設定することにより
、保持状態を′Ｌ”レベルにリセットすることができる
。
この場合、保持出力ＯＵＴがＨ”レベルからＬ”レベル
に強制的に移行１せられるときに、インバータ１４の基
準電位側からトランジスタＱ１を通って能動素子Ｑ５に
電流が流れ込むが、そのＬ”レベルに移行された状態が
インバータＩ３によって正帰還されて保持されるように
なると、基準電位側のトランジスタＱ１は非導通化され
、これによりその電流は瞬間的にしか流れない。
に強制的に移行１せられるときに、インバータ１４の基
準電位側からトランジスタＱ１を通って能動素子Ｑ５に
電流が流れ込むが、そのＬ”レベルに移行された状態が
インバータＩ３によって正帰還されて保持されるように
なると、基準電位側のトランジスタＱ１は非導通化され
、これによりその電流は瞬間的にしか流れない。
従って、定常状態に２ける消費電力の増加はまったくな
く、またトランジスタＱ１や能動素子Ｑ５を電流で破壊
する心配もない。これにより、前述したものに比べて、
確実に１つ少ないトランジスタでもって、リセット機能
を有するデジタルデータ保持回路が構成されるのである
。さらに、その保持回路は、第５図に示すように、リセ
ットを行なうための上記能動素子Ｑ５を保持回路から離
れたところに設けても、リセットが可能である。これに
より、例えばその能動素子Ｑ５だけをリセット信号源の
近くに設けるといったようなこともできるなど、回路設
計の自由度を大幅に高めることができる。
く、またトランジスタＱ１や能動素子Ｑ５を電流で破壊
する心配もない。これにより、前述したものに比べて、
確実に１つ少ないトランジスタでもって、リセット機能
を有するデジタルデータ保持回路が構成されるのである
。さらに、その保持回路は、第５図に示すように、リセ
ットを行なうための上記能動素子Ｑ５を保持回路から離
れたところに設けても、リセットが可能である。これに
より、例えばその能動素子Ｑ５だけをリセット信号源の
近くに設けるといったようなこともできるなど、回路設
計の自由度を大幅に高めることができる。
以上のように、この発明によるデジタルデータ保持回路
では、機能２％にリセットの機能を損うことなく、回路
の構成に必要なＭＯ８ｔ界効果トランジスタの数を確実
に一つ減らすことができる。
では、機能２％にリセットの機能を損うことなく、回路
の構成に必要なＭＯ８ｔ界効果トランジスタの数を確実
に一つ減らすことができる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記能動素
子Ｑ５を出力ＯＵＴと基単電位側のデジタルレベル″Ｈ
ＩＩの間に接続してＨ”レベルへリセットさせるように
してもよい。
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記能動素
子Ｑ５を出力ＯＵＴと基単電位側のデジタルレベル″Ｈ
ＩＩの間に接続してＨ”レベルへリセットさせるように
してもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるデータラッチ回路に
ついて説明したが、それに限定されるものではなく、例
えば、ＲＳフリップフロッグなどにも適用できる。
をその背景となった利用分野であるデータラッチ回路に
ついて説明したが、それに限定されるものではなく、例
えば、ＲＳフリップフロッグなどにも適用できる。
第１図はこの発明に先だって考えられたデジタルデータ
保持回路の一例を示す回路図である。 第２図は第１図の回路の一部を示す回路図である。 第３図はこの発明によるデジタルデータ保持回路の一実
施例を示す回路図である。 第４図は第１図の回路の一部を示す回路図である。 第５図はこの発明による回路の使用状態の一例を示す回
路図である。 ＩＮ・・・データ入力、Ｒ・リセット信号、φ・・・ク
ロック信号、ＩＩ、Ｉ３・・・インバータ（３ステート
コントローラ付）、Ｉ２，１４・・インバータ、Ｎ Ｏ
Ｒ・・・否定論理和回路、ＯＵ ’Ｉ’・・保行データ
出力、ａ、ｂ・・・論理和入力、Ｑｌ、Ｑ２・・Ｐチャ
ンネルＭＯ８電界効果トランジスタ、Ｑ３．Ｑ４・・Ｎ
チャンネルＭＯ１ｔ界効果トランジスタ、Ｑ５・・・リ
セット用能動素子（Ｐチャン坏ルＭｏ５ｔ界効果トラン
ジスタ９゜ 第 １ 図 −Ｖ漆に 第 ３ 図 第 ４ 図 −Ｖ４り 第 ５ 図 ０（／Ｔ
保持回路の一例を示す回路図である。 第２図は第１図の回路の一部を示す回路図である。 第３図はこの発明によるデジタルデータ保持回路の一実
施例を示す回路図である。 第４図は第１図の回路の一部を示す回路図である。 第５図はこの発明による回路の使用状態の一例を示す回
路図である。 ＩＮ・・・データ入力、Ｒ・リセット信号、φ・・・ク
ロック信号、ＩＩ、Ｉ３・・・インバータ（３ステート
コントローラ付）、Ｉ２，１４・・インバータ、Ｎ Ｏ
Ｒ・・・否定論理和回路、ＯＵ ’Ｉ’・・保行データ
出力、ａ、ｂ・・・論理和入力、Ｑｌ、Ｑ２・・Ｐチャ
ンネルＭＯ８電界効果トランジスタ、Ｑ３．Ｑ４・・Ｎ
チャンネルＭＯ１ｔ界効果トランジスタ、Ｑ５・・・リ
セット用能動素子（Ｐチャン坏ルＭｏ５ｔ界効果トラン
ジスタ９゜ 第 １ 図 −Ｖ漆に 第 ３ 図 第 ４ 図 −Ｖ４り 第 ５ 図 ０（／Ｔ
Claims (1)
- １、 コンブリメンタルＭＯ８電界効果トランジスタか
らなる論理回路によって正帰還ループを形成することに
より構成されるデジタルデータ保持回路において、この
保持回路の出力を２値のデジタルレベルのいずれか一万
に接続する能動素子を設け、この能動素子をリセット信
号で導通駆動することにより上記保持回路の保持状態を
リセン）ｆるようにしたことを特徴とするデジタルデー
タ保持回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58062189A JPS59188227A (ja) | 1983-04-11 | 1983-04-11 | デジタルデ−タ保持回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58062189A JPS59188227A (ja) | 1983-04-11 | 1983-04-11 | デジタルデ−タ保持回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59188227A true JPS59188227A (ja) | 1984-10-25 |
Family
ID=13192938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58062189A Pending JPS59188227A (ja) | 1983-04-11 | 1983-04-11 | デジタルデ−タ保持回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59188227A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0203491A2 (en) * | 1985-05-17 | 1986-12-03 | Nec Corporation | Bistable circuit |
| JPS63314914A (ja) * | 1987-06-18 | 1988-12-22 | Fujitsu Ltd | 半導体集積回路 |
-
1983
- 1983-04-11 JP JP58062189A patent/JPS59188227A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0203491A2 (en) * | 1985-05-17 | 1986-12-03 | Nec Corporation | Bistable circuit |
| JPS63314914A (ja) * | 1987-06-18 | 1988-12-22 | Fujitsu Ltd | 半導体集積回路 |
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