KR100244415B1 - 고속으로 동작하는 단일 또는 이중 에지 트리거 플립플롭 회로 - Google Patents

Abstract

1. 청구 범위에 기재된 발명이 속한 기술분야

저전력 및 고속으로 동작하는 단일 또는 이중 에지 트리거 플립플롭 회로.

2. 발명이 해결하려고 하는 기술적 과제

반전기의 입력단에 인가된 신호의 감소된 전압을 보상하여 저전력 및 고속으로 동작하도록 하고자 함.

3. 발명의 해결방법의 요지

반전기 회로를 이용해 플립플롭 회로를 구성하고, 이 반전기로 인가된 데이타가 하이 값일 때, 이 반전기의 입력단에 인가된 데이타의 전압을 공급전압으로 보상하도록 반전기의 출력신호의 제어를 받는 PMOS 트랜지스터를 더 구비하도록 한다.

4. 발명의 중요한 용도

플립플롭을 사용하는 디지탈 회로에 이용됨.

Description

고속으로 동작하는 단일 또는 이중 에지 트리거 플립플롭 회로

본 발명은 클럭 펄스에 의존하여 데이타의 이동속도를 제어하는 디지탈 시스템에서 저전력 및 고속으로 동작하는 단일 또는 이중 에지 트리거로 동작하는 동적 또는 정적 플립플롭에 관한 것으로, 특히 입력된 신호의 전압 감소를 보상하도록 하므로써 저전력 및 고속으로 동작할 수 있는 플립플롭 회로에 관한 것이다.

플립플롭이나 래치를 이용하는 유한상태기계(FSM: Finite State Machine)를 설계하는데 있어서, 여분 클럭 에지(Edge)를 사용하여 클럭 분배회로의 전력소모를 줄일 수 있다. 최근 대부분의 칩들은 저전압으로 동작할 수 있도록 설계되고 있으며, 특히 베터리에 의하여 동작하는 시스템에서 각 칩들의 저전력화는 필수적이라 할 수 있다.

이러한 요구에 의해 설계된 이중 에지 트리거로 동작하는 플립플롭 회로를 도 1 에 나타내었다.

도 1 은 종래의 동적 이중 에지 트리거 플립플롭의 회로도로서, 도면에서 "7"은 다이나믹 P형 로직, "8, 9"는 다이나믹 N형 로직을 각각 나타낸다.

종래의 동적 플립플롭은 하나의 다이나믹 P형 로직(7)과 두 개의 다이나믹 N형 로직(8, 9)으로 구성된다.

다이나믹 P형 로직(7)은 입력된 데이타가 로우(Low)값이고, 입력된 클럭 신호가 로우값일 경우에만 입력된 데이타의 반전신호인 하이(High) 값을 제1 다이나믹 N형 로직(8)으로 출력하고, 입력된 데이타가 하이 값일 경우에는 이의 반전 신호인 로우 값을 제1 다이나믹 N형 로직(8)으로 출력한다.

제1 다이나믹 N형 로직(8)은 다이나믹 P형 로직(7)으로부터 입력된 신호가 하이값이고, 입력된 클럭 신호가 하이값일 경우에만 로우값을 제2 다이나믹 N형 로직(9)으로 출력하고, 입력된 클럭신호가 로우 값일 경우에는 하이값을 제1 다이나믹 N형 로직(9)으로 출력한다.

제2 다이나믹 N형 로직(9)은 입력된 클럭 신호가 하이값이고, 제1 다이나믹 N형 로직(8)의 출력 신호가 하이값일 경우에만 플립플롭의 부신호(

)를 로우값으로 출력하고, 제1 다이나믹 N형 로직(8)의 출력신호가 로우 값인 경우에는 플립플롭의 부신호(

)를 하이값으로 출력한다. 이와 같은 동작을 통해 종래의 동적 플립플롭은 입력된 데이타를 클럭에 따라 래치하여 한 클럭 이후, 출력하는 플립플롭 기능을 수행한다.

이와 같은 다이나믹 로직을 사용하는 종래의 동적 플립플롭은 두 PMOS 트랜지스터의 직렬 연결이나, 또는 두 NMOS 트랜지스터의 직렬 연결로 인해 전류가 채널을 통과하는데 보다 많은 시간이 요구된다. 그러므로 종래의 동적 플립플롭은 속도가 저하되는 문제점이 있었다.

따라서, 본 발명은 정적 또는 동적 플립플롭을 반전기 회로로 구성하고, 이 반전기로 입력된 전압이 하이 값을 가질 때, 이 입력된 신호의 전압 감소를 보상하도록 하여 동작 속도를 향상시키고, 저전력으로 동작하는 단일 또는 이중 에지 트리거 동적 또는 정적 플립플롭 회로를 제공하는데 그 목적이 있다.

도 1 은 종래의 동적 플립플롭의 회로도,

도 2 는 본 발명에 따른 제1 실시예의 정적 단일 에지 트리거용 플립플롭의 예를 보여주는 회로 구성도,

도 3 은 본 발명에 따른 제2 실시예의 정적 이중 에지 트리거용 플립플롭의 예를 보여주는 회로 구성도,

도 4 는 본 발명에 따른 제3 실시예의 동적 단일 에지 트리거용 플립플롭의 예를 보여주는 회로 구성도,

도 5 는 본 발명에 따른 제4 실시예의 동적 이중 에지 트리거용 플립플롭의 예를 보여주는 회로 구성도.

*도면의 주요부분에 대한 부호의 설명

110, 120, 140, 150, 160, 170, 190 : 전달부

130, 180, 200 : 출력부

상기 목적을 달성하기 위한 본 발명은 플립플롭 회로에 있어서, 클럭신호의 입력에 응답하여 입력데이터를 전송하되, 상기 입력 데이터를 반전 출력하는 제 1 반전수단과 상기 제 1 반전수단의 출력레벨에 응답하여 상기 제 1 반전수단의 입력을 풀업하는 제 1 귀환수단을 포함하여 구성되는 제 1 전달부와, 상기 클럭신호의 입력에 응답하여 상기 입력데이터를 상기 제 1 전달 블록과 상보적으로 전송하되, 상기 입력데이터를 반전 출력하는 제 2 반전수단과 상기 제 2 반전수단의 출력레벨에 응답하여 상기 제 2 반전 수단의 입력을 풀업하는 제 2 귀환수단을 포함하여 구성되는 제 2 전달부와 상기 제 1 및 제 2 전달부의 출력을 선택 입력하되, 상기 선택 입력레벨을 반전출력하는 제 3 반전수단과 상기 제 3 반전수단의 출력레벨에 응답하여 상기 제 3 반전수단의 입력을 풀업하는 제 3 귀환수단을 포함하여 구성되는 출력부를 구비하고, 상기 제 1 및 제 2 전달부가, 상기 제 1 및 제 2 반전수단의 각 출력을 상기 클럭신호의 입력에 응답하여 래치하는 수단을 더 구비한다.

또한, 상기 목적을 달성하기 위한 본 발명은 플립플롭 회로에 있어서, 클럭신호의 입력에 응답하여 입력데이터를 전송하되, 상기 입력데이터를 반전 출력하는 제 1 반전수단과 상기 제 1 반전수단의 출력레벨에 응답하여 상기 반전수단의 입력을 풀업하는 제 1 귀환수단을 포함하여 구성되는 전달부와, 상기 전달부의 출력을 입력하되, 상기 입력레벨을 반전 출력하는 제 2 반전 수단과 상기 제 2 반전수단의 출력레벨에 응답하여 상기 제 2 반전수단의 입력을 풀업하는 제 2 귀환수단을 포함하여 구성되는 출력부를 구비하고, 상기 제 1 전달부가, 상기 제 1 반전수단의 출력을 상기 클럭신호의 입력에 응답하여 래치하는 수단을 더 구비한다.

이하, 첨부된 도2 이하를 참조하여 본 발명의 실시예를 상세히 설명한다.

도 2 는 본 발명에 따른 제1 실시예로서 정적 단일 에지 트리거용 플립플롭의 예를 보여주는 회로도로서, 도면에서 "110, 120"은 두 개의 반전기를 각각 갖는 전달부로서의 래치부, "130"은 출력부로서의 반전기를 각각 나타낸다.

래치부(110, 120)는 입력된 클럭신호의 제어를 받아 입력된 데이타를 전달하는 NMOS 트랜지스터(111, 121)와, 입력된 전압을 래치하기 위해 입력단과 출력단이 서로 연결된 두 개의 반전기(112/113, 122/123)와, 두 반전기의 출력단과 입력단 사이에 연결되어 입력된 클럭의 제어를 받아 입력된 데이타가 래치되도록 하는 PMOS 트랜지스터(114, 124)와, 래치된 데이타를 출력단으로 출력하는 NMOS 트랜지스터(116, 126)를 구비한다. 여기서, 본 발명은 두 개의 반전기 중 어느 하나의 반전기(112, 122)에 반전기의 출력신호 값에 따라 반전기의 입력단에 인가전압을 공급하기 위한 PMOS 트랜지스터(115, 125)를 연결한 것을 특징으로 한다.

마찬가지로, 플립플롭의 정신호(Q)를 출력하기 위한 반전기(131)에도 인가전압을 공급하기 위한 PMOS 트랜지스터(132)를 연결한다.

이와 같은 정적 단일 에지 트리거 플립플롭의 동작을 도 2 를 참조하여 설명한다.

먼저, 제1 래치부(110)의 입력단에 위치한 전달 트랜지스터인 NMOS 트랜지스터(111)는 입력된 클럭신호(CK)가 하이(High) 값일 때, 입력된 데이타를 래치회로로 전달한다. 그리고, 클럭신호(CK)가 로우 값으로 바뀌면 제2 반전기(113)의 출력단과 제1 반전기(112)의 입력단 사이에 위치한 PMOS 트랜지스터(114)가 도통 상태가 되어 입력된 데이타는 제1 및 제2 반전기에 의해 래치된다.

입력된 클럭신호(CK)가 로우 값일 때, 즉 입력된 클럭바신호(

)가 하이 값일 때, NMOS 트랜지스터(116)는 도통되어 래치된 데이타를 출력단으로 제공한다. 그리고, 출력단에 위치한 반전기(131)에 의해 정출력(Q) 신호가 출력된다.

여기에서, 입력된 클럭신호가 하이 값일 때, 입력된 데이타가 하이 값이라면 NMOS 트랜지스터(111)를 통해 입력된 데이타는 VDD-Vt만큼의 감소된 전압을 갖는다. 이로 인해 불필요한 전류 소모가 일어난다.

이를 보상하기 위해 연결된 PMOS 트랜지스터(115)는 제1 반전기(112)의 출력 값이 로우이므로 도통되고, 따라서 PMOS 트랜지스터(115)는 인가 전압 VDD를 제1 반전기(112)의 입력단에 제공한다. 이로 인해 입력되는 데이타가 하이 값일 때, 발생된 전압 감소를 보상할 수 있어, 제1 반전기(112)의 구동 속도는 향상된다.

이렇게 래치된 데이타는 클럭신호(CK)가 로우 값이 될 때, NMOS 트랜지스터(116)를 통해 출력된다. 이때, 래치된 데이타가 하이 값이라면 NMOS 트랜지스터(116)를 통해 출력되면서 VDD-Vt만큼 전압이 감소된다. 이때, PMOS 트랜지스터(132)는 도통되어 인가전압 VDD를 반전기(131)의 입력단에 공급한다. 따라서, 반전기(131)에서의 불필요한 전류 소모를 방지할 수 있고, 반전기(131)의 구동 속도도 빨라진다.

제2 래치부(120)는 제1 래치부(110)와 동일한 구성을 갖지만, 단지 클럭신호(CK)가 로우 값일 때, 입력되는 데이타를 래치하고, 클럭신호(CK)가 하이 값일 때, 래치된 데이타를 출력한다.

따라서, 제2 래치부(120)에서는 클럭바신호(

)가 하이 값이고, 입력된 데이타가 하이 값일 때, PMOS 트랜지스터(125)에 의해 감소된 전압이 보상된다.

도 3 은 본 발명에 따른 제2 실시예로서 정적 이중 에지 트리거용 플립플롭의 예를 보여주는 회로도를 나타낸다.

제1 래치부(140)의 입력단에 위치한 전달 트랜지스터인 NMOS 트랜지스터(141)는 입력된 클럭 신호가 하이(High) 값일 때 도통되어, 입력되는 데이타를 두 개의 반전기(142, 143)로 이루어진 래치회로로 제공한다. 이때, 제2 래치부(150)에는 한 클럭 이전 데이타가 래치되어 있다.

그리고, 입력된 클럭 신호(CK)가 로우 값으로 바뀌면 제2 반전기(143)의 출력단과 제1 반전기(142)의 입력단 사이에 연결된 PMOS 트랜지스터(144)는 도통되어 입력된 데이타는 제1 및 제2 반전기(142, 143)에 의해 래치된다. 이와 동시에 NMOS 트랜지스터(151)는 도통되고, 제1 래치부(140)의 제1 반전기(142)의 출력신호는 제2 래치부(150)의 제3 반전기(152)로 전달된다.

제2 래치부(150)의 제3 반전기(152)는 NMOS 트랜지스터(151)를 통해 전달된 신호를 반전시켜 출력 Q를 출력하고, 이 제3 반전기(152)의 출력 신호는 제4 반전기(153)로 입력된다. 그리고, 제4 반전기(153)의 출력단과 제3 반전기(152)의 입력단 사이에 연결된 PMOS 트랜지스터(154)는 클럭신호(CK)가 하이 값으로 바뀌면 제4 반전기(153)의 반전된 출력신호는 제3 반전기(152)의 입력단에 인가되어 입력된 신호는 래치된다. 이러한 동작을 통해 플립플롭은 정적으로 동작한다.

여기서, 클럭신호(CK)가 하이 값이고, 입력되는 데이타가 하이 값이라면 NMOS 트랜지스터(141)에 의해 반전기(142)의 입력단에는 VDD-Vt만큼 감소된 전압이 공급된다. 이때, PMOS 트랜지스터(145)는 반전기(142)의 출력 값이 로우이므로 도통되어 반전기(142)의 입력단에 인가 전압 VDD를 공급하여 감소된 전압을 보상한다.

마찬가지로, 제2 래치부(150) 또한 입력된 클럭신호(CK)가 로우 값이고, 제1 래치부(140)의 출력 값이 하이일 때, NMOS 트랜지스터(151)에 의해 VDD-Vt 만큼의 전압 강하가 발생되는데, PMOS 트랜지스터(155)는 반전기(152)의 출력신호가 로우 값이므로 도통되어 반전기(152)의 입력단에 인가 전압 VDD를 공급한다. 이것에 의해 불필요한 전류 소모는 방지되며, 반전기의 구동 속도를 향상시킬 수 있다.

도 4 는 본 발명에 따른 제3 실시예로서 동적 단일 에지 트리거용 플립플롭의 예를 보여주는 회로도를 나타낸다.

동적 단일 에지 트리거 플립플롭은 하나의 반전기와 두 개의 전달 트랜지스터를 이용해 입력된 데이타를 래치하는 래치부(160, 170)를 구비한다.

제1 래치부(160)의 전달 트랜지스터인 NMOS 트랜지스터(161)는 입력된 클럭 신호가 하이(High) 값일 경우에 도통되어 입력되는 데이타는 반전기(162)로 인가된다. 그리고, 입력된 클럭 신호(CK)가 로우 값으로 바뀌면 반전기(162)의 출력 신호는 출력단의 반전기(181)로 전달된다.

여기서, 만약 입력된 클럭 신호가 하이 값이고, 입력되는 데이타가 하이 값일 경우 NMOS 트랜지스터(161)에 의해 입력되는 데이타는 VDD-Vt만큼 전압이 감소된체 입력된다. 이때. PMOS 트랜지스터(163)는 반전기(162)의 출력 값이 로우이므로 도통되어 인가전압 VDD를 반전기(162)의 입력단에 공급하여 감소된 전압을 보상한다. 그러므로, 반전기(162)의 구동 속도는 빨라지며, 불필요한 전류 소모가 발생하지 않는다.

제2 래치부(170)도 이와 마찬가지로, 입력된 클럭신호(CK)가 로우 값이고, 입력되는 데이타가 하이 값이면 NMOS 트랜지스터(171)에 의해 감소된 전압을 PMOS 트랜지스터(173)를 통해 보상한다.

출력단의 반전기부(180)는 제1 및 제2 래치부(160, 170)의 출력 신호가 하이 값일 경우 NMOS 트랜지스터(164, 174)에 의해 감소된 전압을 PMOS 트랜지스터(182)를 통해 보상하고, 반전기(181)는 입력된 신호를 반전시켜 출력 Q를 출력한다.

도 5 는 본 발명에 따른 제4 실시예로서 동적 이중 에지 트리거용 플립플롭의 예를 보여주는 회로도를 나타낸다.

래치부(190)의 전달 트랜지스터인 NMOS 트랜지스터(191)는 입력된 클럭신호가 하이(High) 값일 경우에 도통되어 입력되는 데이타를 반전기(192)로 전달한다.

그리고, 입력된 클럭신호(CK)가 로우 값으로 바뀌면 NMOS 트랜지스터(194)는 도통되어 반전기(192)의 출력신호는 출력단의 반전기(201)로 전달된다.

출력단의 반전기(201)는 입력된 신호를 반전시켜 출력 Q를 출력한다.

여기서, 클럭신호가 하이 값이고, 입력된 데이타가 하이 값일 경우 NMOS 트랜지스터(191)에 의해 반전기(192)의 입력단에는 VDD-Vt만큼 감소된 전압이 인가된다. 이때, 반전기(192)의 출력신호를 게이트 단자에 입력받는 PMOS 트랜지스터(193)는 반전기(192)의 출력 값이 로우(Low) 이므로 반전기(192)의 입력단에 인가전압 VDD를 제공한다. 이로 인해, 감소된 전압은 보상된다.

마찬가지로, 래치된 데이타 하이 값일 때, 출력단도 NMOS 트랜지스터(194)에 의해 Vt만큼의 전압 감소가 발생되는데, 이때, PMOS 트랜지스터(202)에 의해 이 감소된 전압은 보상된다.

이상에서 설명한 본 발명은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다. 예를 들어서 본 발명의 도면 제2도 내지 제5도에 도시된 회로들은 본 발명의 실시구성을 각 적용분야로 예로들어 개시한 것으로서, 이들의 구성상 특징은 본 발명의 기술적 사상에 근거함을 밝혀둔다.

상기와 같이 이루어지는 본 발명은 반전기로 입력된 전압이 하이 값을 가질 때, 이 입력된 신호의 전압 감소를 보상하도록 함으로써, 적은 전력을 사용하면서도플립플롭의 동작 속도를 향상시킬 수 있는 효과가 있다.

Claims (4)

1. 플립플롭 회로에 있어서,

   클럭신호의 입력에 응답하여 입력데이터를 전송하되, 상기 입력 데이터를 반전 출력하는 제 1 반전수단과 상기 제 1 반전수단의 출력레벨에 응답하여 상기 제 1 반전수단의 입력을 풀업하는 제 1 귀환수단을 포함하여 구성되는 제 1 전달부와,

   상기 클럭신호의 입력에 응답하여 상기 입력데이터를 상기 제 1 전달 블록과 상보적으로 전송하되, 상기 입력데이터를 반전 출력하는 제 2 반전수단과 상기 제 2 반전수단의 출력레벨에 응답하여 상기 제 2 반전 수단의 입력을 풀업하는 제 2 귀환수단을 포함하여 구성되는 제 2 전달부와

   상기 제 1 및 제 2 전달부의 출력을 선택 입력하되, 상기 선택 입력레벨을 반전출력하는 제 3 반전수단과 상기 제 3 반전수단의 출력레벨에 응답하여 상기 제 3 반전수단의 입력을 풀업하는 제 3 귀환수단을 포함하여 구성되는 출력부를 구비함을 특징으로 하는 플립플롭 회로.
2. 제 1 항에 있어서,

   상기 제 1 및 제 2 전달부가,

   상기 제 1 및 제 2 반전수단의 각 출력을 상기 클럭신호의 입력에 응답하여 래치하는 수단을 더 구비함을 특징으로 하는 플립플롭 회로.
3. 플립플롭 회로에 있어서,

   클럭신호의 입력에 응답하여 입력데이터를 전송하되, 상기 입력데이터를 반전 출력하는 제 1 반전수단과 상기 제 1 반전수단의 출력레벨에 응답하여 상기 반전수단의 입력을 풀업하는 제 1 귀환수단을 포함하여 구성되는 전달부와,

   상기 전달부의 출력을 입력하되, 상기 입력레벨을 반전 출력하는 제 2 반전 수단과 상기 제 2 반전수단의 출력레벨에 응답하여 상기 제 2 반전수단의 입력을 풀업하는 제 2 귀환수단을 포함하여 구성되는 출력부를 구비함을 특징으로 하는 플립플롭 회로.
4. 제 3 항에 있어서,

   상기 제 1 전달부가,

   상기 제 1 반전수단의 출력을 상기 클럭신호의 입력에 응답하여 래치하는 수단을 더 구비함을 특징으로 하는 플립플롭 회로.

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