KR950001433B1 - D플립플롭 회로 - Google Patents

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Description

D플립플롭 회로

제1도는 주사전극 선택회로의 블럭도를 나타내는 것이다.

제2도는 종래의 정적 D플립플롭 회로를 나타내는 것이다.

제3도는 제2도에 나타낸 회로의 문제점을 설명하기 위한 파형도이다.

제4도는 일반적인 마스터와 슬레이브 단을 가진 D플립플롭 회로를 나타내는 것이다.

제5도는 본 발명에 따른 일 실시예의 정적 D플립플롭 회로를 나타내는 것이다.

제6도는 본 발명에 따른 다른 실시예의 정적 D플립플롭 회로를 나타내는 것이다.

제7도는 제5도와 제6도에 나타낸 회로의 동작을 설명하기 위한 동작 타이밍도를 나타내는 것이다.

제8도는 종래의 회로와 본 발명의 회로의 특성 비교표를 나타내는 것이다.

본 발명은 D플립플롭 회로에 관한 것으로, 특히 정적 D플립플롭 회로에 관한 것이다.

요즈음 액정, 플라즈마, EL등 초박형 평판 디스플레이 장치가 차세대 디스플레이로서 그 가능성을 제시하면서 점차 대형화, 고정세화 되어가는 추세에 있으며 수년내에 벽걸이 TV가 일반화될 것으로 기대되고 있다. 이러한 평판 디스플레이들은 매트릭스형 전극구조를 가지며 매트릭스 전극의 선택에 의해서 화상 데이타를 화면에 표시하게 된다.

매트릭스 전극을 선택, 데이타를 표시하는 기능을 갖는 회로는 크게 나누어 주사전극 선택회로와 데이타 전극 선택회로로 구분되며 주사전극 선택용 회로는 화면을 구성하는 매트릭스 전극의 각 라인을 프레임 주파수로 순차 주사하는 기능을 가지며 수십 Hz의 저주파수에서 동작된다. 한편, 데이타 전극 선택회로는 주사전극 선택회로에 의해서 선택된 라인이 주사될 때마다 그 라인에 해당하는 데이타 신호를 출력시켜 화상을 형성하게 되며 수 MHz까지의 데이타 처리 주파수에서 동작하게 된다.

플립플롭 회로는 기본적으로 동적 회로와 정적 회로로 분류되어 동적 회로는 데이타 전달속도가 빠르고 IC내의 회로 점유면적을 줄여 집적도를 증가시킬 수 있는 장점이 있는 반면 정적 회로는 심한 방사환경이나 저주파수에서 동작시 안정한 장점을 갖는다.

그래서, 요즈음은 정적 회로의 특성을 개선하는 도미노 CMOS회로나 종속 전압 스위치 회로가 제시, 사용되고 있다.

제1도는 종래의 주사전극 선택회로를 나타내는 것이다.

제1도에 있어서, 주사전극 선택회로는 기본적으로 플립플롭들로 구성되는 쉬프트 레지스터(1)와 소정의 전압렙레로 전압을 증폭시키는 레벨 쉬프터(2) 및 데이타를 처리 출력시키는 데이타 처리 및 출력버퍼(3)로 구성되어 있다. 이들 회로단 각각이 각 매트릭스 전극 구동하게 되므로 화면이 점차 대형화, 고정세화 되어감에 따라 이들 회로단의 수는 비례하여 증가하게 된다. 이와 같은 증가는 화면을 구동하는 IC의 크기 혹은 IC의 증가를 초래하게 되어 가격 및 전력소모의 증가요인으로 작용하게 되므로 가능한한 IC내의 각 회로단을 구성하는 트랜지스터 수를 최소화시켜 전력소모를 줄이고 또한 IC의 집적도를 증가시키는 방향으로 연구가 진행되고 있다.

제2도는 제1도에 나타낸 쉬프트 레지스터를 구성하는 정적 D플립플롭의 구성을 나타내는 것이다.

제2도에 있어서, 제어신호(ψ)를 반전하는 인버터(4), 제어신호(ψ)에 응답항려 데이타 신호(D)를 전송하는 CMOS전송게이트(5), 상기 CMOS전송게이트(5)의 출력신호를 반전하는 인버터(6), 상기 인버터(6)의 출력신호를 반전하는 인버터(7), 상기 인버터(7)의 출력신호를 제어신호(ψ)에 응답하여 상기 인버터(6)의 입력단자에 전송하는 CMOS전송게이트(8), 상기 인버터(6)의 출력신호를 제어신호(ψ)에 응답하여 전송하기 위한 CMOS전송게이트(9), 상기 CMOS전송게이트(9)의 출력신호를 반전하기 위한 인버터(10), 상기 인버터(10)의 출력신호를 반전하기 위한 인버터(11), 상기 인버터(11)의 출력신호를 제어신호(ψ)에 응답하여 전송하기 위한 CMOS전송게이트(12)으로 구성되어 있다. 상기 구성에서, 전송게이트(8), 인버터들(6,7)은 입력신호를 래치하기 위한 마스터 단(13)이고, 전송게이트(12), 인버터들(10,11)은 출력신호를 래치하기 위한 슬레이브 단(14)이다.

상기 구성에 따른 동작을 설명하면 다음과 같다.

클럭 신호가 ＂하이＂레벨이면, 데이타 신호가 상기 전송게이트(5)를 통하여 인버터(6)에 의해서 반전되고 마스터 단(13)에 래치된다.

클럭신호가 ＂로우＂레벨이면, 상기 인버터(6)에 의해서 반전된 데이타 신호가 상기 전송게이트(9)를 통하여 상기 인버터(10)에 의해서 반전되어 출력되고 슬레이브 단(14)에 래치된다. 즉, 클럭신호가 ＂하이＂레벨일 때 데이타를 입력하고, 클럭신호가 ＂로우＂레벨일 때 데이타를 출력한다. 그래서 클럭신호가 ＂하이＂레벨일 때 데이타 신호의 변화가 없으면 이전 상태를 그대로 유지하게 된다.

상기 회로는 단위상 클럭 체계에 의해서 동작되는 회로는 아니나 각 플립플롭 회로마다 클럭 반전용 인버터를 사용함으로써 단위상 클럭 체계에 의하여 안전하게 동작되도록 설계될 수 있으며 18개의 MOS트랜지스터들로 구성된다. 그러나, 제3도에 나타낸 것처럼 마스터 단 및 슬레이브 단 출력 데이타의 레벨 변이가 클럭신호의 변이시간이 긴 경우에 오동작을 발생할 가능성이 있었다.

본 발명의 목적은 D플립플롭 회로를 구성하는 트랜지스터의 갯수를 줄임으로써 집적화시에 칩 면적을 줄일 수 있는 D플립플롭 회로를 제공하는 데 있다.

본 발명의 다른 목적은 저주파수, 즉 클럭신호의 변이시간이 긴 경우에도 안정하게 동작하는 D플립플롭 회로를 제공하는데 있다.

이와 같은 목적을 달성하기 위한 본 발명에 따른 D플립플롭 회로는 제1상태의 클럭신호에 응답하여 입력되는 데이타 신호를 전송하기 위한 제1전송 게이트 수단, 제2상태의 클럭신호에 응답하여 궤환되는 제1출력신호를 래치하여 출력하고 상기 제1상태의 클럭신호에 응답하여 상기 제1전송 게이트 수단을 출력신호를 반전하여 출력하기 위한 마스터 단, 상기 제2상태의 클럭신호에 응답하여 상기 제1출력신호를 전송하기 위한 제2전송 게이트 수단 및 상기 제1상태의 클럭신호에 응답하여 궤환되는 제2출력신호를 래치하여 출력하고 상기 제2상태의 클럭신호에 응답하여 상기 제2전송 게이트 수단의 출력신호를 반전하여 출력하기 위한 슬레이브 단을 구비한 것을 특징으로 하는 것과, 제1상태의 클럭신호에 응답하여 입력되는 데이타 신호를 전송하기 위한 제1전송 게이트 수단, 상기 제2상태의 클럭신호에 응답하여 제1출력신호를 궤환하여 출력하여 상기 제1상태의 클럭신호에 응답하여 상기 제1전송 게이트 수단의 출력신호를 반전하여 출력하기 위한 마스터 단, 상기 제1상태의 클럭신호에 응답하여 상기 제1출력신호를 전송하기 위한 제2전송 게이트 수단 및 상기 제2상태의 클럭신호에 응답하여 제2출력신호를 궤환하여 출력하고 상기 제1상태의 클럭신호에 응답하여 상기 제2전송 게이트 수단의 출력신호를 출력하기 위한 슬레이브 단을 구비한 것을 특징으로 한다.

첨부된 도면을 참고로 하여 본 발명에 따른 정적 D플립플롭 회로를 설명하면 다음과 같다.

제4도는 본 발명에 따른 정적 D플립플롭 회로를 나타내는 것이다.

제4도에 있어서, 클럭신호에 응답하여 데이타 신호를 전송하기 위하여 NMOS전송게이트(20), 상기 NMOS전송게이트의 출력신호를 래치시키기 위한 마스터 단(21), 클럭신호에 응답하여 마스터 단(21)의 출력신호를 전송하기 위한 PMOS전송게이트(22), 상기 PMOS전송게이트(22)의 출력신호를 래치시키기 위한 슬레이브 단(23)로 구성되어 있다.

제4도에 나타낸 회로는 NMOS전송게이트가 가능한한 클럭신호의 고레벨(약 3V 이상)에서 데이타가 전달되도록 하고 PMOS전송게이트가 클럭신호의 저레벨(약 2V 이하)에서 데이타가 전달되도록 한다. 이러한 조건을 만족시키는 마스터 슬레이브 플립플롭은 안전성에 있어서, 기존의 많은 수의 NMOS트랜지스터들을 사용하는 플립플롭 회로에 비해서 성능이 떨어지지는 않는다. 한편, 이러한 데이타 전달 방식의 회로는 안전성이 증가한 만큼 반대로 데이타의 전달 속도가 낮아지게 되는 문제점을 가진다. 그러나, 2㎛ 게이트 공정에서 약 250MHz의 데이타 처리속도를 가지므로 수 십 kHz의 저주파수로 동작시에는 전혀 문제가 되지 않는다.

제4도에 나타낸 회로를 이용하여, NMOS전송게이트에 의한 데이타 전송시는 클럭신호의 고레벨에서 데이타가 전송되고 반대로 PMOS전송게이트에 의한 데이타 전송시에는 클럭신호의 저레벨에서 데이타가 전송되도록 플립플롭 회로의 마스터 단과 슬레이브 단 간에 데이타 전송시에 요구되는 클럭신호 레벨의 차가 항상 존재하므로 클럭신호의 긴 변이시간에 대하여 플립플롭의 크로스토오크(crosstalk)에 의한 오동작이 전혀 발생하지 않는다.

제5도는 본 발명에 따른 일실시예의 정적 D플립플롭 회로를 나타내는 것이다.

제5도에 있어서, 데이타 신호를 입력하여 전송하기 위한 NMOS전송게이트들(34),(35), 마스터 단(21)은 전원전압에 연결된 소오스 전극과 NMOS전송게이트(34)의 출력신호를 궤환 입력하는 게이트 전극을 가진 PMOS트랜지스터(24), 상기 PMOS트랜지스터(24)의 드레인 전극에 연결된 소오스 전극과 클럭신호를 입력하는 게이트 전극을 가진 PMOS트랜지스터(25), 상기 PMOS트랜지스터(25)의 드레인 전극에 연결된 드레인 전극과 NMOS전송게이트(35)의 출력신호를 궤환 입력하는 게이트 전극과 접지전압에 연결된 소오스 전극을 가진 NMOS트랜지스터(26)과 상기 PMOS트랜지스터(24)의 드레인 전극에 연결된 게이트 전극과 전원전압에 연결된 소오스 전극과 상기 PMOS트랜지스터(27), 상기 PMOS트랜지스터(25)의 드레인 전극에 연결된 게이트 전극과 상기 PMOS트랜지스터(27)의 드레인 전극에 연결된 드레인 전극과 접지전압에 연결된 소오스 전극을 가진 NMOS트랜지스터(28)로 구성되어 있다.

제5도에 있어서, 상기 마스터 단(21)의 출력신호를 입력하여 전송하기 위한 PMOS트랜지스터(36), (37), 슬레이브 단(23)은 전원전압에 연결된 소오스 전극과 슬레이브 단(23)의 출력신호를 궤환 입력하는 게이트 전극을 가진 NMOS트랜지스터(30), 상기 NMOS트랜지스터(30)의 소오스 전극에 연결된 드레인 전극과 슬레이브 단의 출력신호를 궤환 입력하는 게이트 전극과 접지전압에 연결된 소오스 전극을 가진 NMOS트랜지스터(31)와 상기 PMOS트랜지스터(29)의 드레인 전극에 연결된 게이트 전극과 전원전압에 연결된 소오스 전극을 가진 PMOS트랜지스터(32), 상기 PMOS트랜지스터(32)의 드레인 전극에 연결된 드레인 전극과 상기 NMOS트랜지스터(30)의 소오스 전극에 연결된 게이트 전극과 접지전압에 연결된 소오스 전극을 가진 NMOS트랜지스터(33)로 구성되어 있다.

제7도는 제5도에 나타낸 회로의 동작을 설명하기 위한 동작 타이밍도를 나타내는 것이다.

기간(A)에서 클럭신호(CLK)가 ＂하이＂ 레벨이고 데이타 신호(D)가 ＂하이＂레벨이면, NMOS전송게이트들(34)(35)가 턴온되어 ＂하이＂레벨의 데이타 신호를 전송하여 NMOS트랜지스터(28)를 턴온한다. 그래서 마스터 단(21)의 출력신호는 ＂로우＂레벨이 된다. 그리고 상기 ＂로우＂레벨의 출력신호는 PMOS트랜지스터(24)를 턴온하고 PMOS(27)을 완전히 턴오프한다. 이때, 슬레이브 단(23)으로 데이타가 전달되지 않는다.

기간(B)에서 클럭신호가 ＂로우＂레벨이고 데이타 신호가 ＂히아＂레벨이면 NMOS전송게이트들(34)(35)는 턴오프되고 PMOS트랜지스터(25)가 턴온되고 NMOS트랜지스터(28)는 ON상태를 유지, 마스터 단(21)의 출력신호는 ＂로우＂레벨을 유지한다. 즉, 마스터 단(21)의 출력신호가 래치된다. 그리고 트랜지스터(36)(37)이 턴온되어 ＂로우＂레벨의 상기 마스터 단(21)의 출력신호가 전송되어 PMOS트랜지스터(32)가 턴온되어 슬레이브 단(23)의 출력신호는 ＂하이＂레벨이 된다. 그리고 ＂하이＂레벨의 출력신호는 궤환되어 NMOS트랜지스터(31)을 턴온하고 NMOS트랜지스터(33)을 완전히 턴오프한다.

기간(C)에서 클럭신호가 ＂로우＂레벨이고 데이타 신호가 ＂로우＂레벨이 되면 ＂로우＂레벨의 데이타 신호가 전송이 되지 않는다. 그래서 플립플롭은 이전 상태를 유지하게 된다. 즉, ＂하이＂레벨을 유지하게 된다.

기간(D)에서 클럭신호가 ＂하이＂레벨이고 데이타 신호가＂로우＂레벨이면 NMOS전송게이트(34)(35)가 턴온되어 PMOS트랜지스터(27)을 턴온하여 마스터 단(21)의 출력신호는 ＂하이＂레벨이 된다. 그리고 ＂하이＂레벨의 출력신호는 궤환되어 NMOS트랜지스터(26)을 턴온한다. 이때, 슬레이브 단(23)은 이전 상태를 유지한다.

기간(E)에서 클럭신호가 ＂로우＂레벨이고 마스터 단 출력이＂하이＂레벨이면 PMOS트랜지스터(36)(37) 이 턴온되고 NMOS트랜지스터(33)가 턴온되어 슬레이브 단(23)의 출력신호는 ＂로우＂레벨이 된다. 그리고 ＂로우＂레벨의 신호는 궤환되어 PMOS트랜지스터(29)를 턴온하고 PMOS트랜지스터(32)를 오프상태로 유지시킨다. 그리고 PMOS트랜지스터(25)를 턴온하고 PMOS트랜지스터(27)을 턴온하여 마스터 단(21)은 ＂하이＂레벨의 출력신호를 래치한다.

제6도는 본 발명에 따른 다른 실시예의 정적 D플립플롭 회로를 나타내는 것이다.

제6도에 나타낸 회로는 제5도에 나타낸 회로와 그 구성이 유사하나, 제5도의 PMOS트랜지스터(36)(37)이 NMOS트랜지스터(38)(39)로 대체되었다. 그리고 NMOS트랜지스터(38)(39)와 PMOS트랜지스터(30)의 게이트 전극에 인가되는 신호가 반전된 클럭신호(CLKB)이다. 이 경우에는 제2도와 같이 각 플립플롭 마다 혹은 전 플립플롭에 대하여 클럭신호를 반전하기 위한 반전용 인버터가 추가된다.

제7도는 제6도에 나타낸 회로의 동작을 설명하기 위한 동작 타이밍도를 나타내는 것이다.

기간(A)에서 클럭신호가＂하이＂레벨이고 데이타 신호가 ＂하이＂레벨일 때, NMOS전송게이트(34)(35)가 턴온되고, NMOS트랜지스터(28)가 턴온되어 마스터 단(21)의 출력신호는 ＂하이＂레벨이 된다. 마스터 단(21)의 출력신호는 궤환되어 PMOS트랜지스터(24)를 턴온하고 PMOS트랜지스터(27)를 완전히 턴오프한다.

기간(B)에서 클럭신호가 ＂로우＂레벨이고 마스터 단 출력이 ＂로우＂레벨일 때 NMOS전송게이트(38)(39)가 턴온되고 PMOS트랜지스터(32)가 턴온되어 슬레이브 단(23)의 출력신호는 ＂하이＂레벨이 된다.

기간(C)에서 클럭신호가 ＂로우＂레벨이고 데이타 신호가 ＂로우＂레벨일 때 NMOS전송게이트(34)(35)이 턴오프 됨으로 이전의 출력상태를 유지하게 된다.

기간(D)에서 클럭신호가 ＂하이＂레벨이고 데이타 신호가＂로우＂레벨일 때 NMOS전송게이트(34)(35)이 턴온되고 PMOS트랜지스터(27)가 턴온되어 마스터 단(21)의 출력신호는 ＂하이＂레벨이 되고 상기 마스터단(21)의 출력신호는 궤환되어 NMOS트랜지스터(26)을 오프상태로 유지한다.

기간(E)에서 클릭신호가＂로우＂레벨이고 마스터 단 출력이 ＂하이＂레벨이면 NMOS전송게이트(38)(39)가 턴온되어 ＂하이＂레벨의 마스터 단(21)의 출력신호를 ＂로우＂레벨로 한다. 이와 같은 동작을 수행하여 D플립플롭의 동작을 수행하게 된다.

제5도에 나타낸 회로의 클럭신호의 변이에 따른 동작 특성을 설명하면 다음과 같다.

먼저, 클럭신호가 ＂로우＂레벨에서 ＂하이＂레벨로 천이하는 경우를 살펴보기로 하자.

데이타 신호와 슬레이브 단의 출력신호가 ＂하이＂레벨이고 마스터 단의 출력신호가＂로우＂레벨일 때, 각 단의 출력은 이전 상태를 유지한다.

데이타 신호와 마스터 단의 출력신호가 ＂하이＂레벨이고 슬레이브 단의 출력신호가 ＂로우＂레벨일 때, 마스터 단은 NMOS트랜지스터(26),PMOS트랜지스터(25)(27)에 의한 궤환이 일어나고 있는 상태에서 NMOS전송게이트(34)(35)가 온되기 시작하여 NMOS트랜지스터(26)(35)에 의한 전압 분배가 발생하기 시작하나 PMOS트랜지스터(25)가 온 상태에 있으므로 NMOS전송게이트(34),PMOS트랜지스터(25),NMOS트랜지스터(26)에 의한 통로도 형성되어 있고 초기에 NMOS전송게이트들의 저항도 작아지므로 NMOS트랜지스터(26)의 드레인 전극의 전압 상승이 매우 완만하며 클럭신호의 레벨이 증가함에 따라 PMOS트랜지스터(25)의 저항이 커지게 되고 따라서 상기 PMOS트랜지스터(27)은 쉽게 오프상태로 되며, NMOS전송게이트(35), NMOS트랜지스터(26)의 통로가 주된 전류 통로가 되고 NMOS전송게이트(35)의 저항도 작아지므로 NMOS트랜지스터(26)의 드레인 전극의 전압 상승이 급격해지며 클럭신호가 고레벨에 근접하게 되면 상기통로만 작용하게 되어 NMOS전송게이트(35)의 저항이 매우 작아져 상기 NMOS트랜지스터(26)의 드레인 전극의 전압이 증가하게 되어 NMOS트랜지스터(28)을 온 상태로 만들고 상대적으로 이때의 NMOS트랜지스터(27)의 저항은 매우 크므로 마스터 단의 출력신호가 ＂로우＂레벨로 떨어지게 되고 전압 변이가 발생하게 된다. 이때의 마스터 단의 출력단자의 ＂로우＂레벨로의 전압 변이는 PMOS전송게이트(36)(37)이 거의 오프상태에 있으므로 슬레이브 단에 영향을 미치지 않게 된다. 슬레이브 단의 출력단자는 ＂로우＂레벨에 있으므로 클럭신호가 증가하면서 PMOS트랜지스터(29)와 NMOS트랜지스터들(30)(33)에 의한 궤환 루프가 형성되어 클럭신호가 2V를 초과하면서부터는 마스터 단의 출력신호의 변화에 영향을 받지 않는다. 즉,궤환통로가 안정화 된 상태로 된다.

데이타 신호가 ＂로우＂레벨이고 슬레이브 단의 출력신호가 ＂하이＂레벨인 경우는 마스터 단은 데이타 신호와 마스터 단의 출력신호가 ＂하이＂레벨일 경우와 같은 동작이 수행되며 마스터 단의 출력신호의 상태와 전압 분배 통로가 반대로 된다. 클럭신호가 고레벨에 근접하면서 마스터 단의 출력단자는 ＂하이＂레벨로 변하게 되고 이때의 마스터 단의 ＂하이＂레벨로의 전압 변이는 PMOS전송게이트 (36)(37)가 거의 오프상태에 있으므로 슬레이브 단에는 영향을 미치지 않게 된다. 그리고 슬레이브 단은 데이타 신호와 마스터 단의 출력신호가 ＂하이＂레벨일 경우와 같은 동작을 수행하며 슬레이브 단의 출력상태와 궤환 통로가 반대로 된다.

클럭신호가 ＂하이＂레벨이고 슬레이브 단의 출력신호가 ＂하이＂레벨인 경우는 이전상태로 계속해서 유지한다. 그리고, 또한 마스터 단 출력신호가 ＂하이＂레벨이고 슬레이브 단 출력신호가 ＂로우＂레벨일 경우도 마찬가지로 이전상태가 유지된다.

데이타 신호가 ＂하이＂레벨이고 마스터 단과 슬레이브 단의 출력신호가 ＂로우＂레벨일 경우에 마스터 단은 마스터 단의 출력단자가 ＂로우＂레벨에 있으며 클럭신호가 감소하면서 PMOS트랜지스터(24)(25),NMOS트랜지스터(28)에 의한 궤환 통로가 형성되기 시작하며 클럭신호가 3V이하로 떨어지면서부터는 데이타 신호의 변화에 영향을 받지 않는다.

즉, 궤환 통로가 안정화된 상태로 된다. 슬레이브 단은 PMOS트랜지스터(29),NMOS트랜지스터(30)(33)에 의한 궤환 통로가 동작중인 상태에서 PMOS전송게이트(36)(37)가 돈되기 시작하며 PMOS전송게이트(36) PMOS트랜지스터(29)에 의하여 전압 분배가 발생하기 시작하나 NMOS트랜지스터(30)가 온 상태에 있으므로 PMOS전송게이트(37),NMOS트랜지스터(30),PMOS트랜지스터(29)에 의한 통로도 형성되어 있고, 또한 초기에 PMOS전송게이트(36)(37)의 저항도 크므로 상기 PMOS트랜지스터(29)의 드레인 전극의 전압 하강이 매우 완만하며 클럭신호의 레벨이 감소함에 따라서 NMOS트랜지스터(30)의 저항이 커지게 되고 따라서, 상기 NMOS트랜지스터(33)는 쉽게 오프상태로 되며, PMOS전송게이트(36), PMOS트랜지스터(29)에 의한 통로가 주된 통로가 되며 PMOS트랜지스터(29)의 드레인 전극의 전압 하강이 급격해지며 클럭신호가 저레벨에 근접하게 되면 상기 PMOS전송게이트(36), PMOS트랜지스터(29)에 의한 통로만이 작용하게 되고 PMOS전송게이트(36)의 저항에 매우 작아져 상기 PMOS트랜지스터(29)의 드레인 전극의 전압이 하강하게 되어 PMOS트랜지스터(32)를 온상태로 만들며 상대적으로 이 순간의 NMOS트랜지스터(33)의 저항은 매우 크므로 슬레이브 단의 출력신호가＂하이＂레벨로 상승하게 되고 전압변이가 발생하게 된다.이때의 슬레이브 단의 출력신호의 ＂하이＂레벨로의 전압변이는 다음 마스터 단의 전송게이트가 거의 오프상태에 있으므로 다음단에 영향을 미치지 않게 된다.

데이타 신호가 ＂로우＂레벨이고 마스터 단의 출력신호와 슬레이브 단의 출력신호가 ＂하이＂레벨일 경우에 마스터 단은 마스터 단의 출력신호가 ＂로우＂레벨일 경우와 같은 동작을 수행하며 마스터 단의 출력상태와 궤화 통로가 반대로 된다. 클럭신호가 저레벨에 가까와지면서 슬레이브 단의 출력신호는 ＂로우＂레벨로 변하게 되고 이때의 슬레이브 단의 ＂로우＂레벨로의 전압변이는 다음 마스터 단의 전송게이트가 거의 오프상태에 있으므로 다음단에 영향을 미치지 않는다.

본 발명의 정적 D플립플롭 회로는 데이타 전송게이트가 마스터 단에서는 NMOS전송게이트가 병렬로 2개, 슬레이브 단에서는 PMOS전송게이트가 병렬로 2개 사용되며 궤환기능은 각각 분리 출력용 회로가 사용되는 것이며 NMOS전송게이트에 의한 ＂하이＂레벨 데이타의 감소 및 PMOS전송게이트에 의한＂로우＂레벨 데이타의 증가에 따른 PMOS,NMOS트랜지스터의 턴온 문제는 각각 궤환기능에 의해서 제거된다.

따라서 제5도와 제6도에 나타낸 회로는 단지 14개 또는 16개의 NMOS트랜지스터만 있으면 D플립플롭회로의 동작을 수행할 수 있다.

제8도는 제2도에 나타낸 종래의 회로와 제5,6도에 나타낸 본 발명의 회로의 2㎛ CMOS SPICE Parameter를 이요한 시뮬에이션을 적용하여 특성을 비교한 특성 비교표를 나타내는 것이다.

제8도에 나타낸 바와 같이 종래의 정적 D플립플롭 회로는 데이타의 고속 처리시에 우수한 특성을 가지나 저주파수 특히 클럭신호의 변이 시간이 긴 경우에는 플립플롭간의 크로스토오크에 의한 오동작 발생 가능성이 높다. 반면에 본 발명의 플립플롭 회로들은 데이타의 고속 처리 특성이 종래의 플립플롭 보다 떨어지나 제5도의 회로는 클럭신호 레벨이 마스터 단의 경우에는 마스터 단이 3.4V이상에서 전압변이가 발생하나 제5,6도에 나타낸 회로에서 PMOS트랜지스터(24)이 크기를 크게하면 5V근처에서 전압변이가 발생하게 된다. 따라서 저주파수, 특히 클럭신호의 변이시간이 긴 경우도 안전하게 사용할 수 있는 장점을 가지며 제5,6도에 나타낸 회로에서 PMOS트랜지스터(24),NMOS트랜지스터(31)의 트랜지스터 크기를 가변시키면 극히 낮은 주파수에서도 안전하게 동작하는 회로를 설계할 수 있다. 이들 회로들은 또한 저주파수의 사인파에 의한 동작특성도 우수하며 트랜지스터의 수도 절약된다.

본 발명에서는 매크릭스 전극 선택용 회로내의 쉬프트 레지스터를 구성하는 플립플롭 회로가 새로이 제시되며 이 회로는 단위상 클럭체계를 사용함으로써 클럭간의 지연 시간차에 의한 오동작 문제를 방지하며 클럭신호의 긴 변이시간에 대하여 안전하게 동작하는 특성을 가지므로 특히 저주파수에서의 동작에 효과적이며 또한 최소한의 트랜지스터를 사용함으로써 IC의 집접도를 증가시키는 장점을 갖는다.

Claims (10)

1. 제1상태의 클럭신호에 응답하여 입력되는 데이타 신호를 전송하기 위한 제1전송 게이트 수단 : 제2상태의 클럭신호에 응답하여 궤환되는 제1출력신호를 래치하여 출력하고 상기 제1상태의 클럭신호에 응답하여 상기 제1전송 게이트 수단을 출력신호를 반전하여 출력하기 위한 마스터 단 : 상기 제2상태의 크럭신호에 응답하여 상기 제1출력신호를 전송하기 위한 제2전송 게이트 수단:및 상기 제1상태의 클럭신호에 응답하여 궤환되는 제2출력신호를 래치하여 출력하고 상기 제2상태의 클럭신호에 응답하여 상기 제2전송 게이트 수단의 츨력신호를 반전하여 출력하기 위한 슬레이브 단을 구비한 것을 특징으로 하는 정적 D플립플롭 회로.
2. 제1항에 있어서, 상기 제1전송 게이트 수단은 상기 데이타 신호가 인가되는 드레인 전극과 클럭신호가 인가되는 게이트 전극을 가진 제1NMOS트랜지스터; 및 상기 데이타 신호가 인가되는 드레인 전극과 클럭신호가 인가되는 게이트 전극을 가진 제2NMOS트랜지스터를 구비한 것을 특징으로 하느 정적 D플립플롭 회로.
3. 제2항에 있어서, 상기 마스터 단은 전원전압에 연결된 소오스 전극과 상기 제1NMOS트랜지스터의 소오스 전극에 연결된 드레인 전극과 상기 제1출력신호가 인가되는 게이트 전극을 가진 제1PMOS트랜지스터; 상기 클럭신호가 인가되는 게이트 전극과 상기 제1PMOS트랜지스터의 드레인 전극에 연결된 소오스 전극과 상기 제2NMOS트랜지스터의 소오스 전극에 연결된 드레인 전극을 가진 제2PMOS트랜지스터; 상기 제1출력신호가 인가되는 게이트 전극과 상기 제2PMOS트랜지스터의 드레인

   전극에 연결된 드레인 전극과 접지전압이 인가되는 소오스 전극을 가진 제3NMOS트랜지스터의; 상기 제1NMOS트랜지스터의 소오스 전극에 연결된 게이트 전극과 전원전압이 인가되는 소오스 전극을 가진 제3PMOS트랜지스터; 상기 제3PMOS트랜지스터의 드레인 전극에 연결되고 제1출력신호를 발생하는 드레인 전극과 접지전압이 인가되는 소오스 전극과 상기 제2NMOS트랜지스터의 소오스 전극에 연결된 드레인 전극을 가진 제4NMOS트랜지스터를 구비한 것을 특징으로 하는 정적 D플립플롭 회로.
4. 제3항에 있어서, 상기 제2전송 게이트 수단은 상기 제1출력신호가 인가되는 소오스 전극과 상기 클럭신호가 인가되는 게이트 전극을 가진 제4PMOS크랜지스터 : 및 상기 제1출력신호가 인가되는 소오스 전극과 상기 클럭신호가 인가되는 게이트 전극을 가진 제5PMOS트랜지스터를 구비한 것을 특징으로 하는 정적 D플립플롭 회로.
5. 제4항에 있어서, 상기 슬레이브 단은 전원전압이 인가되는 소오스 전극과 상기 제2출력신호가 인가되는 게이트 전극과 상기 제4PMOS트랜지스터의 드레인 전극에 연결된 드레인 전극을 가진 제6PMOS트랜지스터 : 상기 제6PMOS트랜지스터의 드레인 전극에 연결된 드레인 전극과 상기 클럭신호가 인가되는 게이트 전극을 가진 제5PMOS트랜지스터 : 상기 제5PMOS트랜지스터의 소오스 전극에 연결된 드레인 전극과 상기 제2출력신호가 인가되는 게이트 전극과 접지전압이 인가되는 소오스 전극을 가진 제6 NMOS트랜지스터 : 상기 제4PMOS트랜지스터의 드레인 전극에 연결된 게이트 전극과 전원전압이 인가되는 소오스 전극을 가진 제7PMOS트랜지스터 : 및 상기 제7PMOS트랜지스터의 드레인 전극에 연결되고 제2출력신호를 발생하기 위한 드레인 전극과 접지전압이 인가되는 소오스 전극과 상기 제5PMOS트랜지스터의 드레인 전극에 연결된 게이트 전극을 가진 제7NMOS트랜지스터를 구비한 것을 특징으로 하는 정적 D플립플롭 회로.
6. 제1상태의 클럭신호에 응답하여 입력되는 데이타 신호를 전송하기 위한 제1전송 게이트 수단 : 상기 제2상태의 클럭신호에 응답하여 제1출력신호를 궤환하여 출력하고 상기 제1상태의 클럭신호에 응답하여 상기 제1전송 게이트 수단의 출럭신호를 반전하여 출력하기 위한 마스터 단 : 상기 제1상태의 클럭신호에 응답하여 상기 제1출력신호를 전송하기 위한 제2전송 게이트 수단 : 상기 제2상태의 클럭신호에 응답하여 제2출력신호를 궤환하여 출력하고 상기 제1상태의 클럭신호에 응답하여 상기 제2전송 게이트 수단의 출력신호를 출력하기 위한 슬레이브 단을 구비한 것을 특징으로 하는 정적 D플립플롭 회로.
7. 제6항에 있어서, 상기 제1전송 게이트 수단은 상기 클럭신호가 인가되는 게이트 전극과 상기 데이타 신호가 인가되는 드레인 전극을 가진 제1NMOS트랜지스터: 상기 클럭신호가 인가되는 게이트 전극과 상기 데이타 신호가 인가되는 드레인 전극을 가진 제2NMOS트랜지스터를 구비한 것을 특징으로 하는 정적 D플립플롭 회로.
8. 제7항에 있어서, 상기 마스터 단은 상기 제1출력신호가 인가되는 게이트 전극과 전원전압이 인가되는 소오스 전극을 가진 제1PMOS트랜지스터: 상기 클럭신호가 인가되는 게이트 전극과 상기 제1PMOS트랜지스터의 드레인 전극에 연결된 소오스 전극을 가진 제2PMOS트랜지스터: 상기 제1출력신호가 인가되는 게이트 전극과 상기 제2PMOS트랜지스터의 드레인 전극에 연결된 드레인 전극과 접지전압이 인가되는 소오스 전극을 가진 제3NMOS트랜지스터: 전원전압이 인가되는 소오스 전극과 상기 제1NMOS트랜지스터의 소오스 전극에 연결된 게이트 전극을 가진 제3PMOS트랜지스터: 상기 제3PMOS트랜지스터의 드레인 전극에 연결되고 상기 제1출력신호를 발생하는 드레인 전극과 상기 제2NMOS트랜지스터의 소오스 전극에 연결된 게이트 전극과 접지전압이 인가되는 소오스 전극을 가진 제4NMOS트랜지스터를 구비한 것을 특징으로 하는 정적 D플립플롭 회로.
9. 제8항에 있어서, 상기 제2전송 게이트 수단은 상기 제1출력신호가 인가되는 드레인 전극과 상기 클럭신호의 반전된 신호가 인가되는 게이트 전극을 가진 제4NMOS트랜지스터: 상기 제1출력신호가 인가되는 드레인 전극과 상기 클럭신호의 반전된 신호가 인가되는 게이트 전극을 가진 제5NMOS트랜지스터를 구비한 것을 특징으로 하는 정적 D플립플롭 회로.
10. 제9항에 있어서, 상기 슬레이브 단은 전원전압이 인가되는 소오스 전극과 상기 제2출력신호가 인가되는 게이트 전극을 가진 제4PMOS트랜지스터: 상기 클럭신호의 반전된 신호가 인가되는 게이트 전극과 상기 제4PMOS트랜지스터의 드레인 전극에 연결된 소오스 전극을 가진 제5PMOS트랜지스터: 상기 제5PMOS트랜지스터의 드레인 전극에 연결된 드레인 전극과 상기 제2출력신호가 인가되는 게이트 전극과 접지전압이 인가되는 소오스 전극을 가진 제7PMOS트랜지스터; 전원전압이 인가되는 소오스 전극과 상기 제5NMOS트랜지스터의 소오스 전극에 연결된 게이트 전극을 가진 제6PMOS트랜지스터; 및 상기 제6PMOS트랜지스터의 드레인 전극에 연결되고 상기 제2출력신호를 발생하기 위한 드레인 전극과 상기 제6NMOS트랜지스터의 소오스 전극에 연결로된 게이트 전극과 접지전압이 인가되는 소오스 전극을 가진 제8NMOS트랜지스터를 구비한 것을 특징으로 하는 정적 D플립플롭 회로.