JP3120492B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に機能ブロックを接続することにより構成される半導
体集積回路に関する。
特に機能ブロックを接続することにより構成される半導
体集積回路に関する。
【０００２】
【従来の技術】従来、機能ブロックを接続することによ
り構成される半導体集積回路に関し、これを構成する機
能ブロックの１例としてマスタースレイブ型のフリップ
フロップ回路をＣＭＯＳ構成で実現した例を図３に示
す。ここで３４はデータ入力端子、３６，３７，４０，
４１はトランスファゲート（ＣＭＯＳ）、３８，３９，
４２，４３，４４，４５，４８，４９はインバータ（Ｃ
ＭＯＳ）、３５はクロック入力端子、４６，４７は出力
端子である。また図４は、このフリップフロップ回路の
構成要素の１つであるトランスファゲート（ＣＭＯＳ）
３６，３７，４０，４１のトランジスタレベルの回路図
であり、５０，５５は双方向端子、５１は電源端子、５
２は接続端子、５３，５４はスイッチング入力端子、５
６はＰチャネルＭＯＳトランジスタ、５７はＮチャネル
ＭＯＳトランジスタを示す。このトランスファゲートに
おいて、スイッチング入力端子５３，５４がそれぞれＬ
レベルとＨレベルになるとＰチャネルＭＯＳトランジス
タ５６、ＮチャネルＭＯＳトランジスタ５７共にＯＮ状
態となり、双方向端子５０，５５の間で信号の伝搬が可
能となる。また、スイッチング入力端子５３，５４がそ
れぞれＨレベルとＬレベルになると、ＰチャネルＭＯＳ
トランジスタ５６，ＮチャネルＭＯＳトランジスタ５７
が共にＯＦＦ状態となり、双方向端子５０と５５の間は
絶縁される。従って、図３のフリップフロップ回路のク
ロック入力端子３５がＬレベルになると、トランスファ
ゲート（ＣＭＯＳ）３６，４１がＯＮ状態、トランスフ
ァゲート（ＣＭＯＳ）３７，４０がＯＦＦ状態となり、
トランスファゲート（ＣＭＯＳ）３７、インバータ（Ｃ
ＭＯＳ）３８，３９からなるループ（以下第１のループ
とする）はデータがスルーの状態、トランスファゲート
（ＣＭＯＳ）４１、インバータ（ＣＭＯＳ）４２，４４
からなるループ（以下第２のループとする）はラッチ状
態となりこの時出力端子４６，４７に出力される信号は
データ入力端子３４に入力される入力信号に依存せず、
常に第２のループにラッチされているデータが出力され
る。一方、クロック入力端子がＨレベルになると、トラ
ンスファゲート（ＣＭＯＳ）３６，４１がＯＦＦ状態、
トランスファゲート（ＣＭＯＳ）３７，４０がＯＮ状態
となり、第１のループはラッチ状態、第２のループはス
ルー状態となり、第１のループにラッチされているデー
タが出力端子４６，４７に出力され、この時の出力信号
はデータ入力端子３４に入力される入力信号に依存しな
い。また、第１のループにラッチされるデータは、クロ
ック入力端子３５がＬレベルからＨレベルに変化する時
にデータ入力端子に入力されている入力信号である。従
来、このフリップフロップ回路のように、データの入出
力をトランスファゲートで制御する機能ブロックにおい
て、トランスファゲートの双方向端子が入力端子に直接
接続されているものが存在した。また、データの入出力
をトランスファゲートで制御する機能ブロック以外に
も、トランスファゲートを用いた機能ブロックにおい
て、トランスファゲートの双方向端子が入力端子に直接
接続されているものが存在した。
り構成される半導体集積回路に関し、これを構成する機
能ブロックの１例としてマスタースレイブ型のフリップ
フロップ回路をＣＭＯＳ構成で実現した例を図３に示
す。ここで３４はデータ入力端子、３６，３７，４０，
４１はトランスファゲート（ＣＭＯＳ）、３８，３９，
４２，４３，４４，４５，４８，４９はインバータ（Ｃ
ＭＯＳ）、３５はクロック入力端子、４６，４７は出力
端子である。また図４は、このフリップフロップ回路の
構成要素の１つであるトランスファゲート（ＣＭＯＳ）
３６，３７，４０，４１のトランジスタレベルの回路図
であり、５０，５５は双方向端子、５１は電源端子、５
２は接続端子、５３，５４はスイッチング入力端子、５
６はＰチャネルＭＯＳトランジスタ、５７はＮチャネル
ＭＯＳトランジスタを示す。このトランスファゲートに
おいて、スイッチング入力端子５３，５４がそれぞれＬ
レベルとＨレベルになるとＰチャネルＭＯＳトランジス
タ５６、ＮチャネルＭＯＳトランジスタ５７共にＯＮ状
態となり、双方向端子５０，５５の間で信号の伝搬が可
能となる。また、スイッチング入力端子５３，５４がそ
れぞれＨレベルとＬレベルになると、ＰチャネルＭＯＳ
トランジスタ５６，ＮチャネルＭＯＳトランジスタ５７
が共にＯＦＦ状態となり、双方向端子５０と５５の間は
絶縁される。従って、図３のフリップフロップ回路のク
ロック入力端子３５がＬレベルになると、トランスファ
ゲート（ＣＭＯＳ）３６，４１がＯＮ状態、トランスフ
ァゲート（ＣＭＯＳ）３７，４０がＯＦＦ状態となり、
トランスファゲート（ＣＭＯＳ）３７、インバータ（Ｃ
ＭＯＳ）３８，３９からなるループ（以下第１のループ
とする）はデータがスルーの状態、トランスファゲート
（ＣＭＯＳ）４１、インバータ（ＣＭＯＳ）４２，４４
からなるループ（以下第２のループとする）はラッチ状
態となりこの時出力端子４６，４７に出力される信号は
データ入力端子３４に入力される入力信号に依存せず、
常に第２のループにラッチされているデータが出力され
る。一方、クロック入力端子がＨレベルになると、トラ
ンスファゲート（ＣＭＯＳ）３６，４１がＯＦＦ状態、
トランスファゲート（ＣＭＯＳ）３７，４０がＯＮ状態
となり、第１のループはラッチ状態、第２のループはス
ルー状態となり、第１のループにラッチされているデー
タが出力端子４６，４７に出力され、この時の出力信号
はデータ入力端子３４に入力される入力信号に依存しな
い。また、第１のループにラッチされるデータは、クロ
ック入力端子３５がＬレベルからＨレベルに変化する時
にデータ入力端子に入力されている入力信号である。従
来、このフリップフロップ回路のように、データの入出
力をトランスファゲートで制御する機能ブロックにおい
て、トランスファゲートの双方向端子が入力端子に直接
接続されているものが存在した。また、データの入出力
をトランスファゲートで制御する機能ブロック以外に
も、トランスファゲートを用いた機能ブロックにおい
て、トランスファゲートの双方向端子が入力端子に直接
接続されているものが存在した。
【０００３】
【発明が解決しようとする課題】しかしながら、半導体
集積回路の構成要素としてトランスファゲートの双方向
端子が直接接続された入力端子を有する機能ブロック
（説明の便宜上、以下この機能ブロックの１例として、
図２を用いて説明する）を含む場合に、以下に示す２つ
の問題点を持つ。
集積回路の構成要素としてトランスファゲートの双方向
端子が直接接続された入力端子を有する機能ブロック
（説明の便宜上、以下この機能ブロックの１例として、
図２を用いて説明する）を含む場合に、以下に示す２つ
の問題点を持つ。
【０００４】まず第１の問題点は、図３に示す機能ブロ
ックにおいて、トランスファゲート３６を構成するＰチ
ャネルＭＯＳトランジスタ５６の基板電位以上の電圧を
データ入力端子３４に印加すると、トランスファゲート
のスイッチング動作が保証されない点である。これは、
図４に示すトランスファゲートにおいて双方向端子５０
に電源端子にかかる基板電位以上の電圧を印加すると電
源端子が接続された基板のＮ+ 拡散層と双方向端子が接
続されたＰチャネルＭＯＳトランジスタ５６のＰ+ 拡散
層の間に順方向電流が流れ、トランスファゲート本来の
スイッチング動作が阻害されるという理由による。この
ため、このブロックを含むＣＭＯＳ回路において、複数
の電源を用いた時、例えば、電源電圧５Ｖ系の回路と
３．３Ｖ系の回路を有する半導体集積回路において、図
３に示す機能ブロックを電源電圧３．３Ｖで動作させる
ことを考えた場合に、データ入力端子３４に５Ｖ系の回
路の信号を直接印加できないといった不都合を生じる。
従って複数の電源を有する半導体集積回路設計する場
合、このようなブロックについて入力信号の振幅を考慮
する必要があり、回路設計を複雑にする一因となってい
た。
ックにおいて、トランスファゲート３６を構成するＰチ
ャネルＭＯＳトランジスタ５６の基板電位以上の電圧を
データ入力端子３４に印加すると、トランスファゲート
のスイッチング動作が保証されない点である。これは、
図４に示すトランスファゲートにおいて双方向端子５０
に電源端子にかかる基板電位以上の電圧を印加すると電
源端子が接続された基板のＮ+ 拡散層と双方向端子が接
続されたＰチャネルＭＯＳトランジスタ５６のＰ+ 拡散
層の間に順方向電流が流れ、トランスファゲート本来の
スイッチング動作が阻害されるという理由による。この
ため、このブロックを含むＣＭＯＳ回路において、複数
の電源を用いた時、例えば、電源電圧５Ｖ系の回路と
３．３Ｖ系の回路を有する半導体集積回路において、図
３に示す機能ブロックを電源電圧３．３Ｖで動作させる
ことを考えた場合に、データ入力端子３４に５Ｖ系の回
路の信号を直接印加できないといった不都合を生じる。
従って複数の電源を有する半導体集積回路設計する場
合、このようなブロックについて入力信号の振幅を考慮
する必要があり、回路設計を複雑にする一因となってい
た。
【０００５】また、第２の問題点は、図３に示す機能ブ
ロックにおいてトランスファゲート３６がＯＮである時
にデータ入力端子１８から見える容量は、インバータ３
８の入力ゲート容量と、トランスファゲート３７を構成
するＰチャネルＭＯＳトランジスタ５６とＮチャネルＭ
ＯＳトランジスタ５７のデータ入力端子１８が接続され
た側の、それぞれＰ+ 拡散層容量及びＮ+ 拡散層容量と
の和であるが、トランスファゲート３６がＯＦＦである
時は、トランスファゲート３６を構成するＰチャネルＭ
ＯＳトランジスタ５６とＮチャネルＭＯＳトランジスタ
５７のデータ入力端子３４が接続された側の、それぞれ
Ｐ+ 拡散層容量とＮ+ 拡散層容量のみであり、トランス
ファゲート３６がＯＮであるかＯＦＦであるかにより、
データ入力端子３４から見える容量が変化することに起
因する。すなわちこのために、図３に示すブロックを含
む半導体集積回路に対して、遅延を考慮した論理シミュ
レーションを行う際、この機能ブロックのデータ入力端
子３４に接続された前段のブロックの信号伝搬遅延時間
の算出時に、トランスファゲート３４がＯＮであるかＯ
ＦＦであるかを考慮しなければならなくなり、タイミン
グ設計が難しくなる。
ロックにおいてトランスファゲート３６がＯＮである時
にデータ入力端子１８から見える容量は、インバータ３
８の入力ゲート容量と、トランスファゲート３７を構成
するＰチャネルＭＯＳトランジスタ５６とＮチャネルＭ
ＯＳトランジスタ５７のデータ入力端子１８が接続され
た側の、それぞれＰ+ 拡散層容量及びＮ+ 拡散層容量と
の和であるが、トランスファゲート３６がＯＦＦである
時は、トランスファゲート３６を構成するＰチャネルＭ
ＯＳトランジスタ５６とＮチャネルＭＯＳトランジスタ
５７のデータ入力端子３４が接続された側の、それぞれ
Ｐ+ 拡散層容量とＮ+ 拡散層容量のみであり、トランス
ファゲート３６がＯＮであるかＯＦＦであるかにより、
データ入力端子３４から見える容量が変化することに起
因する。すなわちこのために、図３に示すブロックを含
む半導体集積回路に対して、遅延を考慮した論理シミュ
レーションを行う際、この機能ブロックのデータ入力端
子３４に接続された前段のブロックの信号伝搬遅延時間
の算出時に、トランスファゲート３４がＯＮであるかＯ
ＦＦであるかを考慮しなければならなくなり、タイミン
グ設計が難しくなる。
【０００６】
【課題を解決するための手段】本発明の半導体集積回路
は、所定の電源電圧で動作する第１の機能ブロックと、
第１の機能ブロックに対して所定の電源電圧の値よりも
振幅の大きい出力信号を出力する第２の機能ブロックと
を有する半導体集積回路において、第１の機能ブロック
は、出力信号を受ける入力端子と、入力端子にゲートが
接続された第１のＭＯＳトランジスタと、拡散層に第１
のＭＯＳトランジスタの出力を受ける第２のＭＯＳトラ
ンジスタであるトランスファゲートとを備え、この第２
のＭＯＳトランジスタの基板電位は所定の電源電圧とな
っている。
は、所定の電源電圧で動作する第１の機能ブロックと、
第１の機能ブロックに対して所定の電源電圧の値よりも
振幅の大きい出力信号を出力する第２の機能ブロックと
を有する半導体集積回路において、第１の機能ブロック
は、出力信号を受ける入力端子と、入力端子にゲートが
接続された第１のＭＯＳトランジスタと、拡散層に第１
のＭＯＳトランジスタの出力を受ける第２のＭＯＳトラ
ンジスタであるトランスファゲートとを備え、この第２
のＭＯＳトランジスタの基板電位は所定の電源電圧とな
っている。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の第１の実施例である半導体
集積回路を構成する機能ブロックの１例として示した、
マスタースレーブ型のフリップフロップをＣＭＯＳ構成
で実現した回路である。１はデータ入力端子、２，５，
６，８，９，１１，１２，１６，１７はインバータ（Ｃ
ＭＯＳ）、３，４，７，１０はトランスファゲート（Ｃ
ＭＯＳ）、１３，１４は出力端子、１５はクロック入力
端子である。この様な構成であるから、データ入力端子
１から見える容量は常にインバータ（ＣＭＯＳ）２のゲ
ート入力容量のみであり、トランスファゲート（ＣＭＯ
Ｓ）３のＯＮ，ＯＦＦに影響されない。従って、遅延を
考慮した論理シミュレーションを行うにあたって図３に
示した機能ブロックに対してシミュレーションを実行す
る時の様に、データ入力端子から見える容量の変化を考
慮する必要がなく、タイミング設計を容易化できる。更
に、入力端子は全てＰチャネルＭＯＳトランジスタ及び
ＮチャネルＭＯＳトランジスタのゲート電極に接続され
ているため、入力ゲート耐圧の許容範囲内において入力
端子に電源電圧よりも高い電圧を印加しても動作が保証
される。このため、例えば電源電圧５Ｖ系の回路と３．
３Ｖ系の回路を有する多電源のＣＭＯＳ回路において、
図１に示すブロックが電源電圧３．３Ｖで動作する場合
においても、インバータ（ＣＭＯＳ）２の入力ゲート耐
圧が５Ｖ以上である限り、データ入力端子１に電源電圧
５Ｖ系の回路の信号を直接入力することができ、回路設
計の際に入力信号の振幅のことを、図３に示した機能ブ
ロックのように考慮する必要がなく、回路設計を効率化
できる。
集積回路を構成する機能ブロックの１例として示した、
マスタースレーブ型のフリップフロップをＣＭＯＳ構成
で実現した回路である。１はデータ入力端子、２，５，
６，８，９，１１，１２，１６，１７はインバータ（Ｃ
ＭＯＳ）、３，４，７，１０はトランスファゲート（Ｃ
ＭＯＳ）、１３，１４は出力端子、１５はクロック入力
端子である。この様な構成であるから、データ入力端子
１から見える容量は常にインバータ（ＣＭＯＳ）２のゲ
ート入力容量のみであり、トランスファゲート（ＣＭＯ
Ｓ）３のＯＮ，ＯＦＦに影響されない。従って、遅延を
考慮した論理シミュレーションを行うにあたって図３に
示した機能ブロックに対してシミュレーションを実行す
る時の様に、データ入力端子から見える容量の変化を考
慮する必要がなく、タイミング設計を容易化できる。更
に、入力端子は全てＰチャネルＭＯＳトランジスタ及び
ＮチャネルＭＯＳトランジスタのゲート電極に接続され
ているため、入力ゲート耐圧の許容範囲内において入力
端子に電源電圧よりも高い電圧を印加しても動作が保証
される。このため、例えば電源電圧５Ｖ系の回路と３．
３Ｖ系の回路を有する多電源のＣＭＯＳ回路において、
図１に示すブロックが電源電圧３．３Ｖで動作する場合
においても、インバータ（ＣＭＯＳ）２の入力ゲート耐
圧が５Ｖ以上である限り、データ入力端子１に電源電圧
５Ｖ系の回路の信号を直接入力することができ、回路設
計の際に入力信号の振幅のことを、図３に示した機能ブ
ロックのように考慮する必要がなく、回路設計を効率化
できる。
【０００９】図２は本発明の第２の実施例である半導体
集積回路を構成する機能ブロックの１例として、マスタ
ースレーブ型のフリップフロップをｎＭＯＳ構成で実現
した回路である。１８はデータ入力端子、２１，２２，
２４，２５，２７，２８，３２，３３，３４はインバー
タ（ｎＭＯＳ）、１９，２０，２３，２６はトランスフ
ァゲート（ｎＭＯＳ）、２９，３０は出力端子、３１は
クロック入力端子である。このような構成であるからデ
ータ入力端子１８はトランスファゲート１９のＯＮ，Ｏ
ＦＦに関係なく常にインバータ（ｎＭＯＳ）のゲート入
力容量のみである。従って遅延を考慮した論理シミュレ
ーションを行うにあたってデータ入力端子４２が直接ト
ランスファゲート（ｎＭＯＳ）１９のＮ+ 拡散層に接続
された機能ブロックに対してシミュレーションを実行す
る時の様に、データ入力端子から見える容量の変化を考
慮する必要がなく、タイミング設計が容易になる。
集積回路を構成する機能ブロックの１例として、マスタ
ースレーブ型のフリップフロップをｎＭＯＳ構成で実現
した回路である。１８はデータ入力端子、２１，２２，
２４，２５，２７，２８，３２，３３，３４はインバー
タ（ｎＭＯＳ）、１９，２０，２３，２６はトランスフ
ァゲート（ｎＭＯＳ）、２９，３０は出力端子、３１は
クロック入力端子である。このような構成であるからデ
ータ入力端子１８はトランスファゲート１９のＯＮ，Ｏ
ＦＦに関係なく常にインバータ（ｎＭＯＳ）のゲート入
力容量のみである。従って遅延を考慮した論理シミュレ
ーションを行うにあたってデータ入力端子４２が直接ト
ランスファゲート（ｎＭＯＳ）１９のＮ+ 拡散層に接続
された機能ブロックに対してシミュレーションを実行す
る時の様に、データ入力端子から見える容量の変化を考
慮する必要がなく、タイミング設計が容易になる。
【００１０】以上、実施例１で示したのはＣＭＯＳ回
路、実施例２で示したのはｎＭＯＳ回路の例であった
が、実施例１で述べた複数の電源を用いた場合の回路設
計の効率化という効果については、ＣＭＯＳ回路、Ｂｉ
ＣＭＯＳ回路について有効であり、また、実施例１，２
で述べたタイミング設計の容易化という効果について
は、ＣＭＯＳ回路，ｎＭＯＳ回路，ＢｉＣＭＯＳ回路に
ついて有効である。
路、実施例２で示したのはｎＭＯＳ回路の例であった
が、実施例１で述べた複数の電源を用いた場合の回路設
計の効率化という効果については、ＣＭＯＳ回路、Ｂｉ
ＣＭＯＳ回路について有効であり、また、実施例１，２
で述べたタイミング設計の容易化という効果について
は、ＣＭＯＳ回路，ｎＭＯＳ回路，ＢｉＣＭＯＳ回路に
ついて有効である。
【００１１】
【発明の効果】以上説明したように、本発明の機能ブロ
ックを接続することにより構成される半導体集積回路
は、構成要素である全ての機能ブロックについて、全て
の入力端子がＭＯＳトランジスタのゲート電極のみに接
続されているため、ｎＭＯＳ回路，ＣＭＯＳ回路及びＢ
ｉＣＭＯＳ回路についてはタイミング設計の効率化を、
またＣＭＯＳ回路及びＢｉＣＭＯＳ回路については、複
数の電源を有する回路の設計の効率化を実現するという
効果を有する。
ックを接続することにより構成される半導体集積回路
は、構成要素である全ての機能ブロックについて、全て
の入力端子がＭＯＳトランジスタのゲート電極のみに接
続されているため、ｎＭＯＳ回路，ＣＭＯＳ回路及びＢ
ｉＣＭＯＳ回路についてはタイミング設計の効率化を、
またＣＭＯＳ回路及びＢｉＣＭＯＳ回路については、複
数の電源を有する回路の設計の効率化を実現するという
効果を有する。
【図１】本発明の第１の実施例の半導体集積回路を構成
する機能ブロックの１例を示す回路ブロック図。
する機能ブロックの１例を示す回路ブロック図。
【図２】本発明の第２の実施例の半導体集積回路を構成
する機能ブロックの１例を示す回路ブロック図。
する機能ブロックの１例を示す回路ブロック図。
【図３】従来の半導体集積回路を構成する機能ブロック
の１例を示す回路ブロック図。
の１例を示す回路ブロック図。
【図４】トランスファゲートのトランジスタレベルの回
路図。
路図。
１，１８，３４ データ入力端子 ３，７，１０，３６，３７，４０，４１ トランスフ
ァゲート（ＣＭＯＳ） ２，５，６，８，９，１１，１２，１６，１７，３８，
３９，４２，４３，４４，４５，４８，４９ インバ
ータ（ＣＭＯＳ） ２１，２２，２４，２５，２７，２８，３２，３３，３
４ インバータ（ｎＭＯＳ） １９，２０，２３，２６ トランスファゲート（ｎＭ
ＯＳ） １５，３１，３５ クロック入力端子 ５０，５５ 双方向端子 ５１ 電源端子 ５２ 接地端子 ５３，５４ スイッチング入力端子 ５６ ＰチャネルＭＯＳトランジスタ ５７ ＮチャネルＭＯＳトランジスタ
ァゲート（ＣＭＯＳ） ２，５，６，８，９，１１，１２，１６，１７，３８，
３９，４２，４３，４４，４５，４８，４９ インバ
ータ（ＣＭＯＳ） ２１，２２，２４，２５，２７，２８，３２，３３，３
４ インバータ（ｎＭＯＳ） １９，２０，２３，２６ トランスファゲート（ｎＭ
ＯＳ） １５，３１，３５ クロック入力端子 ５０，５５ 双方向端子 ５１ 電源端子 ５２ 接地端子 ５３，５４ スイッチング入力端子 ５６ ＰチャネルＭＯＳトランジスタ ５７ ＮチャネルＭＯＳトランジスタ
Claims (1)
- 【請求項１】 所定の電源電圧で動作する第１の機能ブ
ロックと、前記第１の機能ブロックに対して前記所定の
電源電圧の値よりも振幅の大きい出力信号を出力する第
２の機能ブロックとを有する半導体集積回路において、
前記第１の機能ブロックは、前記出力信号を受ける入力
端子と、前記入力端子にゲートが接続された第１のＭＯ
Ｓトランジスタと、拡散層に前記第１のＭＯＳトランジ
スタの出力を受ける第２のＭＯＳトランジスタであるト
ランスファゲートとを備え、この第２のＭＯＳトランジ
スタの基板電位は前記所定の電源電圧であることを特徴
とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03261555A JP3120492B2 (ja) | 1991-10-09 | 1991-10-09 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03261555A JP3120492B2 (ja) | 1991-10-09 | 1991-10-09 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05102312A JPH05102312A (ja) | 1993-04-23 |
| JP3120492B2 true JP3120492B2 (ja) | 2000-12-25 |
Family
ID=17363528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03261555A Expired - Fee Related JP3120492B2 (ja) | 1991-10-09 | 1991-10-09 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3120492B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6911856B2 (en) * | 2003-07-31 | 2005-06-28 | Qualcomm Inc. | Delay matching for clock distribution in a logic circuit |
| JP4296492B2 (ja) | 2003-12-01 | 2009-07-15 | ソニー株式会社 | ラッチ回路、シフトレジスタ回路、表示装置の駆動回路、表示装置 |
| JP2006279621A (ja) * | 2005-03-30 | 2006-10-12 | Yamaha Corp | 順序回路 |
| JP4856458B2 (ja) * | 2006-03-28 | 2012-01-18 | 富士通株式会社 | 高速動的周波数分周器 |
| US8471597B2 (en) | 2008-05-27 | 2013-06-25 | Qualcomm Incorporated | Power saving circuit using a clock buffer and multiple flip-flops |
| JP5594191B2 (ja) * | 2011-03-08 | 2014-09-24 | 株式会社リコー | 半導体集積回路の出力バッファ回路、及び半導体集積回路 |
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