JPH0254617A - 入出力バッファ回路 - Google Patents
入出力バッファ回路Info
- Publication number
- JPH0254617A JPH0254617A JP63205832A JP20583288A JPH0254617A JP H0254617 A JPH0254617 A JP H0254617A JP 63205832 A JP63205832 A JP 63205832A JP 20583288 A JP20583288 A JP 20583288A JP H0254617 A JPH0254617 A JP H0254617A
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- JP
- Japan
- Prior art keywords
- input
- control signal
- level
- signal
- pull
- Prior art date
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- Pending
Links
- LKKMLIBUAXYLOY-UHFFFAOYSA-N 3-Amino-1-methyl-5H-pyrido[4,3-b]indole Chemical compound N1C2=CC=CC=C2C2=C1C=C(N)N=C2C LKKMLIBUAXYLOY-UHFFFAOYSA-N 0.000 abstract 1
- 102100031413 L-dopachrome tautomerase Human genes 0.000 abstract 1
- 101710093778 L-dopachrome tautomerase Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は人出力バッファ回路、特に、半導体集積回路で
プルアップ用、またはプルダウン用トランジスタを有す
る人出力バッファ回路に関する。
プルアップ用、またはプルダウン用トランジスタを有す
る人出力バッファ回路に関する。
従来の入出力バッファ回路について図面を参照して詳細
に説明する。
に説明する。
第２図は従来の入出力バッファ回路の一例を示す回路図
である。
である。
第２図に示す人出力バッファ回路は、ラッチ回路３．１
５と、スリーステートバッファ８とを含んで構成される
。
５と、スリーステートバッファ８とを含んで構成される
。
入出力制御信号１は、出力モードでＨレベル。
入力モードでＬレベルになるもので、スリーステートバ
ッファ８と、インバータ２１に供給される。
ッファ８と、インバータ２１に供給される。
プルアップ制御信号１０は、ラッチ回路１３に供給され
る。
る。
データ信号１２は、ラッチ回Ｆ＃ｒ１５を介してスリー
ステートバッファ８に供給される。
ステートバッファ８に供給される。
ラッチ信号１４とインバータ２１の出力信号は、ＮＡＮ
Ｄ回路１７を介してプルアップ用のトランジスタＰ３の
ゲートに印加される。
Ｄ回路１７を介してプルアップ用のトランジスタＰ３の
ゲートに印加される。
出力モード、すなわち入出力制御信号１がＨレベルであ
れば、スリーステートバッファ８はアクティブとなり、
ラッチ信号１６と同じ値を入出力端子７に伝達する。
れば、スリーステートバッファ８はアクティブとなり、
ラッチ信号１６と同じ値を入出力端子７に伝達する。
この時、インバータ２１はＬレベルを出力するので、Ｎ
ＡＮＤ回路１７はラッチ信号１４の値にかかわらずＨレ
ベルを出力し、Ｐチャンネルでプルアップ用のトランジ
スタＰ３は０ＦＦＬ、ているため、プルアップ動作は行
なわない。
ＡＮＤ回路１７はラッチ信号１４の値にかかわらずＨレ
ベルを出力し、Ｐチャンネルでプルアップ用のトランジ
スタＰ３は０ＦＦＬ、ているため、プルアップ動作は行
なわない。
入力モード、すなわち入出力制御信号１がＬレベルてあ
れば、スリーステートバッファ８はインアクティブとな
り、ラッチ信号１６の値は入出力端子７へ伝達されない
。
れば、スリーステートバッファ８はインアクティブとな
り、ラッチ信号１６の値は入出力端子７へ伝達されない
。
この時、プルアップ制御信号１０をラッチした値がＨレ
ベルならば、ラッチ信号１４もＨレベルであり、トラン
ジスタＰ３がＯＮし入出力端子７をＩ（レベルにする。
ベルならば、ラッチ信号１４もＨレベルであり、トラン
ジスタＰ３がＯＮし入出力端子７をＩ（レベルにする。
（ラッチ信号１４がＬレベルならばプルアップ動作を行
なわない） 第３図は従来の人出力バッファ回路の一使用例を示すブ
ロック図である。
なわない） 第３図は従来の人出力バッファ回路の一使用例を示すブ
ロック図である。
第２図に示す入出力バッファ回路を数ビット並べる場合
、プルアップ制御信号１０がすべてのビット分に共通で
あれば、ラッチ回路１３は１個設ければ良いが、ビット
毎にプルアップ制御信号１０を操作したい場合は、各ビ
ット毎にラッチ回路１３を設ける必要があった。
、プルアップ制御信号１０がすべてのビット分に共通で
あれば、ラッチ回路１３は１個設ければ良いが、ビット
毎にプルアップ制御信号１０を操作したい場合は、各ビ
ット毎にラッチ回路１３を設ける必要があった。
上述した従来の人出力バッファ回路は、プルアップ制御
信号用とデータ信号用の２個のラッチ回路を有しており
、各々、入力モードあるいは出力モードのみにしか使用
しないため無駄があり、マスクパターン設計を行なう際
に面積が大きくなるという欠点があった。
信号用とデータ信号用の２個のラッチ回路を有しており
、各々、入力モードあるいは出力モードのみにしか使用
しないため無駄があり、マスクパターン設計を行なう際
に面積が大きくなるという欠点があった。
本発明の入出力バッファ回路は、
（Ａ）データ／プルアップ制御信号をラッチし、ラッチ
信号を出力するラッチ回路、 （Ｂ）入出力制御信号と前記ラッチ信号が同時にＬレベ
ルになった場合、プルアップ信号を出力するプルアップ
回路、 （Ｃ）制御端に前記入出力制御信号が供給され、入力端
に前記ラッチ信号が供給され、入出力端子として使用さ
れる出力端に前記プルアップ信号が供給されるスリース
テートバッファ回路、とを含んで構成される。
信号を出力するラッチ回路、 （Ｂ）入出力制御信号と前記ラッチ信号が同時にＬレベ
ルになった場合、プルアップ信号を出力するプルアップ
回路、 （Ｃ）制御端に前記入出力制御信号が供給され、入力端
に前記ラッチ信号が供給され、入出力端子として使用さ
れる出力端に前記プルアップ信号が供給されるスリース
テートバッファ回路、とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す回路図である。
第１図に示す入出力バッファ回路は、
（Ａ）データ／プルアップ制御信号２をラッチし、ラッ
チ信号４を出力するラッチ回路３、（Ｂ）入出力制御信
号１とラッチ信号４が同時にＬレベルになった場合、プ
ルアップ信号９１を出力するプルアップ回路９、 （Ｃ）制御端に入出力制御信号１が供給され、入力端に
ラッチ信号４が供給され、入出力端子として使用される
出力端に前記プルアップ信号９１が供給されるスリース
テートバッファ回路８、とを含んで構成される。
チ信号４を出力するラッチ回路３、（Ｂ）入出力制御信
号１とラッチ信号４が同時にＬレベルになった場合、プ
ルアップ信号９１を出力するプルアップ回路９、 （Ｃ）制御端に入出力制御信号１が供給され、入力端に
ラッチ信号４が供給され、入出力端子として使用される
出力端に前記プルアップ信号９１が供給されるスリース
テートバッファ回路８、とを含んで構成される。
入出力制御信号１が１４レベルの場合は、出力モードと
なり、スリーステートバッファ８はアクティブ状態とな
り、ラッチ回路３に供給される信号はデータ信号で、ラ
ッチ信号４と同じレベルが入出力端子７に伝達される。
なり、スリーステートバッファ８はアクティブ状態とな
り、ラッチ回路３に供給される信号はデータ信号で、ラ
ッチ信号４と同じレベルが入出力端子７に伝達される。
この時、ＰチャンネルのトランジスタＰ１はＯＦＦとな
っているので、プルアップ動作は行なわれない。
っているので、プルアップ動作は行なわれない。
入出力制御信号１がＬレベルの場合は、入力モードとな
り、スリーステートバッファ８はインアクティブ状態と
なり、ラッチ回路３に供給される信号はプルアップ制御
信号で、プルアップ制御信号がＨレベルならばＰチャン
ネルのトランジスタＰ２はＯＮになり、同時にトランジ
スタＰ１もＯＮとなるから、プルアップ動作が行なわれ
、電源レベルが入出力端子７に伝達され、レベルの浮き
を防ぐ。
り、スリーステートバッファ８はインアクティブ状態と
なり、ラッチ回路３に供給される信号はプルアップ制御
信号で、プルアップ制御信号がＨレベルならばＰチャン
ネルのトランジスタＰ２はＯＮになり、同時にトランジ
スタＰ１もＯＮとなるから、プルアップ動作が行なわれ
、電源レベルが入出力端子７に伝達され、レベルの浮き
を防ぐ。
入力モードで、プルアップ制御信号がＬレベルの場合は
、トランジスタＰ２がＯＦＦするので、プルアップ動作
は行なわれない。
、トランジスタＰ２がＯＦＦするので、プルアップ動作
は行なわれない。
本実施例では、プルアップ動作について述べたが、プル
ダウンにおいても同様の効果が得られる。
ダウンにおいても同様の効果が得られる。
本発明の入出力バッファ回路は、各ビット毎にプルアッ
プ制御信号を制御できるので、入力端子数の多い集積回
路、および各ビット毎にプルアップ制御信号を制御した
いような集積回路において特に有効である。
プ制御信号を制御できるので、入力端子数の多い集積回
路、および各ビット毎にプルアップ制御信号を制御した
いような集積回路において特に有効である。
本発明の人出力バッファ回路は、データ線およびデータ
用ラッチ回路と、プルアップ制御信号線およびプルアッ
プ制御信号用ラッチ回路を共通にしたことにより、回路
素子数を少なくでき、マスクパターン設計を行なう際に
面積を小さくできるという効果がある。
用ラッチ回路と、プルアップ制御信号線およびプルアッ
プ制御信号用ラッチ回路を共通にしたことにより、回路
素子数を少なくでき、マスクパターン設計を行なう際に
面積を小さくできるという効果がある。
図は従来の一例を示す回路図、第３図は従来の入出力バ
ッファ回路の一使用例を示すブロック図である。
ッファ回路の一使用例を示すブロック図である。
１・・・・・・入出力制御信号、２・・・・・・データ
／プルアップ制御信号、３・・・・・・ラッチ回路、４
・・・・・・ラッチ信号、７・・・・・・入出力端子、
８・・・・・・スリーステートバッファ、９・・・・・
・プルアップ回路、９１・・・・・・プルアップ信号、 ＰＩ、Ｐ２・・・・・・トランジスタ。
／プルアップ制御信号、３・・・・・・ラッチ回路、４
・・・・・・ラッチ信号、７・・・・・・入出力端子、
８・・・・・・スリーステートバッファ、９・・・・・
・プルアップ回路、９１・・・・・・プルアップ信号、 ＰＩ、Ｐ２・・・・・・トランジスタ。
代理人 弁理士 内 原 晋
第１図は本発明の一実施例を示す回路図、第２第 １
羽 男 ３ 父
羽 男 ３ 父
Claims (1)
- 【特許請求の範囲】 （Ａ）データ／プルアップ制御信号をラッチし、ラッチ
信号を出力するラッチ回路、 （Ｂ）入出力制御信号と前記ラッチ信号が同時にＬレベ
ルになった場合、プルアップ信号を出力するプルアップ
回路、 （Ｃ）制御端に前記入出力制御信号が供給され、入力端
に前記ラッチ信号が供給され、入出力端子として使用さ
れる出力端に前記プルアップ信号が供給されるスリース
テートバッファ回路、とを含むことを特徴とする入出力
バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63205832A JPH0254617A (ja) | 1988-08-18 | 1988-08-18 | 入出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63205832A JPH0254617A (ja) | 1988-08-18 | 1988-08-18 | 入出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0254617A true JPH0254617A (ja) | 1990-02-23 |
Family
ID=16513452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63205832A Pending JPH0254617A (ja) | 1988-08-18 | 1988-08-18 | 入出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0254617A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5614842A (en) * | 1994-09-02 | 1997-03-25 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit with buffer circuit and manufacturing method thereof |
| DE19545940C2 (de) * | 1994-12-15 | 2000-01-20 | Mitsubishi Electric Corp | Halbleitereinrichtung |
-
1988
- 1988-08-18 JP JP63205832A patent/JPH0254617A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5614842A (en) * | 1994-09-02 | 1997-03-25 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit with buffer circuit and manufacturing method thereof |
| DE19545940C2 (de) * | 1994-12-15 | 2000-01-20 | Mitsubishi Electric Corp | Halbleitereinrichtung |
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