JPH06140911A - トライステートバッファ - Google Patents
トライステートバッファInfo
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- JPH06140911A JPH06140911A JP4288602A JP28860292A JPH06140911A JP H06140911 A JPH06140911 A JP H06140911A JP 4288602 A JP4288602 A JP 4288602A JP 28860292 A JP28860292 A JP 28860292A JP H06140911 A JPH06140911 A JP H06140911A
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- JP
- Japan
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- signal
- enable signal
- bipolar transistor
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Abstract
(57)【要約】
【目的】 信号出力端子の接続点がＨi-Ｚ状態で、その
レベルが「Ｈ」であったとしてもプルアップ用のバイポ
ーラトランジスタの破壊を未然に防止することのできる
スリーステートバッファを得る。 【構成】 バイポーラトランジスタ(14)のエミッタ側に
ＭＯＳトランジスタ(16)を直列に接続し、出力イネーブ
ル信号(EN)がアクティブのとき、入力信号レベルの変化
に応じてオン、オフの状態が逆転するようにトランジス
タの一方をオン状態に、他方をオフ状態に制御し、出力
イネーブル信号が非アクティブのとき、トランジスタの
両方をオフ状態に制御する場合、バイポーラトランジス
タのベース・エミッタ間に両チャネルトランスファゲー
ト(20)を接続し、出力イネーブル信号(EN)がアクティブ
のとき、両チャネルトランスファゲート(20)をオフ状態
に保持し、出力イネーブル信号(EN)が非アクティブのと
き、両チャネルトランスファゲート(20)をオン状態に保
持するようにする。
レベルが「Ｈ」であったとしてもプルアップ用のバイポ
ーラトランジスタの破壊を未然に防止することのできる
スリーステートバッファを得る。 【構成】 バイポーラトランジスタ(14)のエミッタ側に
ＭＯＳトランジスタ(16)を直列に接続し、出力イネーブ
ル信号(EN)がアクティブのとき、入力信号レベルの変化
に応じてオン、オフの状態が逆転するようにトランジス
タの一方をオン状態に、他方をオフ状態に制御し、出力
イネーブル信号が非アクティブのとき、トランジスタの
両方をオフ状態に制御する場合、バイポーラトランジス
タのベース・エミッタ間に両チャネルトランスファゲー
ト(20)を接続し、出力イネーブル信号(EN)がアクティブ
のとき、両チャネルトランスファゲート(20)をオフ状態
に保持し、出力イネーブル信号(EN)が非アクティブのと
き、両チャネルトランスファゲート(20)をオン状態に保
持するようにする。
Description
【０００１】
【産業上の利用分野】本発明は、バイポーラトランジス
タのエミッタ側にＭＯＳトランジスタ（ＭＯＳＦＥＴ）
を直列に接続し、これら両トランジスタの相互接続点を
出力点として、論理レベルの「Ｈ」、「Ｌ」及びハイ・
インピーダンス（以下、Ｈi-Ｚと略記する）の３つの状
態をとらせるスリーステートバッファに関する。
タのエミッタ側にＭＯＳトランジスタ（ＭＯＳＦＥＴ）
を直列に接続し、これら両トランジスタの相互接続点を
出力点として、論理レベルの「Ｈ」、「Ｌ」及びハイ・
インピーダンス（以下、Ｈi-Ｚと略記する）の３つの状
態をとらせるスリーステートバッファに関する。
【０００２】
【従来の技術】この種の従来のスリーステートバッファ
として図２に示すものがあった。これは、入力信号Ａを
加える信号入力端子２、出力イネーブル信号ＥＮを加え
る信号入力端子４を有している。このうち、信号入力端
子２はＮＡＮＤゲート６の一方の入力端子と、ＮＯＲゲ
ート10の一方の入力端子とにそれぞれ接続されている。
また、信号入力端子４はＮＯＲゲート10の他方の入力端
子と、ＮＯＴ回路８の入力端子とにそれぞれ接続されて
いる。ＮＯＴ回路８の出力端子はＮＡＮＤゲート６の他
方の入力端子に接続されている。また、ＮＡＮＤゲート
６の出力端子はＮＯＴ回路12の入力端子に接続されてい
る。ＮＯＴ回路12の出力端子はＮＰＮ形のバイポーラト
ランジスタ14のベースに接続されている。バイポーラト
ランジスタ14は、そのエミッタ側に直列に接続されたＮ
形ＭＯＳトランジスタ16と共に出力段を形成し、このト
ランジスタ直列回路の一端が電源Ｖccに接続され、他端
が接地されている。そして、これらのトランジスタの相
互接続点が信号出力端子18に接続されている。なお、前
述のＮＯＲゲート10の出力端子がＮ形ＭＯＳトランジス
タ16のゲートに接続されている。
として図２に示すものがあった。これは、入力信号Ａを
加える信号入力端子２、出力イネーブル信号ＥＮを加え
る信号入力端子４を有している。このうち、信号入力端
子２はＮＡＮＤゲート６の一方の入力端子と、ＮＯＲゲ
ート10の一方の入力端子とにそれぞれ接続されている。
また、信号入力端子４はＮＯＲゲート10の他方の入力端
子と、ＮＯＴ回路８の入力端子とにそれぞれ接続されて
いる。ＮＯＴ回路８の出力端子はＮＡＮＤゲート６の他
方の入力端子に接続されている。また、ＮＡＮＤゲート
６の出力端子はＮＯＴ回路12の入力端子に接続されてい
る。ＮＯＴ回路12の出力端子はＮＰＮ形のバイポーラト
ランジスタ14のベースに接続されている。バイポーラト
ランジスタ14は、そのエミッタ側に直列に接続されたＮ
形ＭＯＳトランジスタ16と共に出力段を形成し、このト
ランジスタ直列回路の一端が電源Ｖccに接続され、他端
が接地されている。そして、これらのトランジスタの相
互接続点が信号出力端子18に接続されている。なお、前
述のＮＯＲゲート10の出力端子がＮ形ＭＯＳトランジス
タ16のゲートに接続されている。
【０００３】この回路はバイポーラトランジスタとＣＭ
ＯＳとで構成されるため、「Ｂi ーＣＭＯＳトライステ
ートバッファ」として知られるもので、次に、その概略
動作を説明する。
ＯＳとで構成されるため、「Ｂi ーＣＭＯＳトライステ
ートバッファ」として知られるもので、次に、その概略
動作を説明する。
【０００４】先ず、信号入力端子４に加えられる出力イ
ネーブル信号ＥＮがアクティブであるとき、すなわち、
「Ｌ」であるときＮＯＴ回路８の出力は「Ｈ」である。
この状態で入力信号Ａが「Ｈ」であったとすれば、ＮＡ
ＮＤゲート６の出力は「Ｌ」である。従って、ＮＯＴ回
路12の出力は「Ｈ」となってバイポーラトランジスタ14
をオン状態にする。また、このとき、ＮＯＲゲート10の
出力は「Ｌ」であるから、Ｎ形ＭＯＳトランジスタ16は
オフ状態を保つ。よって、信号出力端子18には「Ｈ」の
出力信号Ｚが現れる。
ネーブル信号ＥＮがアクティブであるとき、すなわち、
「Ｌ」であるときＮＯＴ回路８の出力は「Ｈ」である。
この状態で入力信号Ａが「Ｈ」であったとすれば、ＮＡ
ＮＤゲート６の出力は「Ｌ」である。従って、ＮＯＴ回
路12の出力は「Ｈ」となってバイポーラトランジスタ14
をオン状態にする。また、このとき、ＮＯＲゲート10の
出力は「Ｌ」であるから、Ｎ形ＭＯＳトランジスタ16は
オフ状態を保つ。よって、信号出力端子18には「Ｈ」の
出力信号Ｚが現れる。
【０００５】また、出力イネーブル信号ＥＮが「Ｌ」で
あるとき、入力信号Ａが「Ｌ」であったとすれば、ＮＡ
ＮＤゲート６の出力は「Ｈ」である。従って、ＮＯＴ回
路12の出力は「Ｌ」となってバイポーラトランジスタ14
をオフ状態にする。このとき、ＮＯＲゲート10の出力は
「Ｈ」であるから、Ｎ形ＭＯＳトランジスタ16はオン状
態となる。よって、信号出力端子18には「Ｌ」の出力信
号Ｚが現れる。
あるとき、入力信号Ａが「Ｌ」であったとすれば、ＮＡ
ＮＤゲート６の出力は「Ｈ」である。従って、ＮＯＴ回
路12の出力は「Ｌ」となってバイポーラトランジスタ14
をオフ状態にする。このとき、ＮＯＲゲート10の出力は
「Ｈ」であるから、Ｎ形ＭＯＳトランジスタ16はオン状
態となる。よって、信号出力端子18には「Ｌ」の出力信
号Ｚが現れる。
【０００６】次に、信号入力端子４に加えられ出力イネ
ーブル信号ＥＮが非アクティブであるとき、すなわち、
「Ｈ」であるとき、ＮＯＴ回路８の出力は「Ｌ」で、Ｎ
ＡＮＤゲート６の出力は「Ｈ」であり、ＮＯＴ回路12の
出力は「Ｌ」となってバイポーラトランジスタ14をオフ
状態にする。また、出力イネーブル信号ＥＮが非アクテ
ィブであるとき、ＮＯＲゲート10の出力は「Ｌ」となっ
てＮ形ＭＯＳトランジスタ16をオフ状態にする。かくし
て、直列接続されたバイポーラトランジスタ14及びＮ形
ＭＯＳトランジスタ16の両方がオフ状態になるから、信
号出力端子18が接続されたトランジスタ相互接続点はＨ
i-Ｚ状態となる。
ーブル信号ＥＮが非アクティブであるとき、すなわち、
「Ｈ」であるとき、ＮＯＴ回路８の出力は「Ｌ」で、Ｎ
ＡＮＤゲート６の出力は「Ｈ」であり、ＮＯＴ回路12の
出力は「Ｌ」となってバイポーラトランジスタ14をオフ
状態にする。また、出力イネーブル信号ＥＮが非アクテ
ィブであるとき、ＮＯＲゲート10の出力は「Ｌ」となっ
てＮ形ＭＯＳトランジスタ16をオフ状態にする。かくし
て、直列接続されたバイポーラトランジスタ14及びＮ形
ＭＯＳトランジスタ16の両方がオフ状態になるから、信
号出力端子18が接続されたトランジスタ相互接続点はＨ
i-Ｚ状態となる。
【０００７】
【発明が解決しようとする課題】上述したＨi-Ｚ状態
で、信号出力端子18のレベルは「Ｌ」である場合と、
「Ｈ」である場合とがある。この出力端子レベルが
「Ｌ」であれば、バイポーラトランジスタ14のベース及
びエミッタの両方が「Ｌ」になっているため、その逆耐
圧ＶBEを超えることはない。
で、信号出力端子18のレベルは「Ｌ」である場合と、
「Ｈ」である場合とがある。この出力端子レベルが
「Ｌ」であれば、バイポーラトランジスタ14のベース及
びエミッタの両方が「Ｌ」になっているため、その逆耐
圧ＶBEを超えることはない。
【０００８】しかるに、Ｈi-Ｚ状態で出力端子レベルが
「Ｈ」であれば、バイポーラトランジスタ14のベースが
「Ｌ」で、エミッタが「Ｈ」になっているため、逆耐圧
ＶBEを超えることが有り得る。このとき、プルアップ用
のバイポーラトランジスタ14が破壊されるという問題が
あった。
「Ｈ」であれば、バイポーラトランジスタ14のベースが
「Ｌ」で、エミッタが「Ｈ」になっているため、逆耐圧
ＶBEを超えることが有り得る。このとき、プルアップ用
のバイポーラトランジスタ14が破壊されるという問題が
あった。
【０００９】この発明は上記の問題点を解決するために
なされたもので、Ｈi-Ｚ状態で出力端子レベルが「Ｈ」
であったとしてもプルアップ用のバイポーラトランジス
タの破壊を未然に防止することのできるスリーステート
バッファを得ることを目的とする。
なされたもので、Ｈi-Ｚ状態で出力端子レベルが「Ｈ」
であったとしてもプルアップ用のバイポーラトランジス
タの破壊を未然に防止することのできるスリーステート
バッファを得ることを目的とする。
【００１０】
【課題を解決するための手段】本発明は、バイポーラト
ランジスタのエミッタ側にＭＯＳトランジスタを直列に
接続し、出力イネーブル信号がアクティブのとき、入力
信号レベルの変化に応じてオン、オフの状態が逆転する
ようにトランジスタの一方をオン状態に、他方をオフ状
態に制御し、出力イネーブル信号が非アクティブのと
き、トランジスタの両方をオフ状態に制御するトライス
テートバッファにおいて、バイポーラトランジスタのベ
ース・エミッタ間に接続された両チャネルトランスファ
ゲートと、出力イネーブル信号がアクティブのとき、両
チャネルトランスファゲートをオフ状態に保持し、出力
イネーブル信号が非アクティブのとき、両チャネルトラ
ンスファゲートをオン状態に保持する手段とを備えたこ
とを特徴とするものである。
ランジスタのエミッタ側にＭＯＳトランジスタを直列に
接続し、出力イネーブル信号がアクティブのとき、入力
信号レベルの変化に応じてオン、オフの状態が逆転する
ようにトランジスタの一方をオン状態に、他方をオフ状
態に制御し、出力イネーブル信号が非アクティブのと
き、トランジスタの両方をオフ状態に制御するトライス
テートバッファにおいて、バイポーラトランジスタのベ
ース・エミッタ間に接続された両チャネルトランスファ
ゲートと、出力イネーブル信号がアクティブのとき、両
チャネルトランスファゲートをオフ状態に保持し、出力
イネーブル信号が非アクティブのとき、両チャネルトラ
ンスファゲートをオン状態に保持する手段とを備えたこ
とを特徴とするものである。
【００１１】
【作用】この発明においては、バイポーラトランジスタ
のベース・エミッタ間に両チャネルトランスファゲート
を接続し、出力イネーブル信号がアクティブのとき、こ
れをオフ状態に保持し、出力イネーブル信号が非アクテ
ィブのとき、これをオン状態に保持するので、バイポー
ラトランジスタのベース・エミッタ間に逆耐電圧を超え
る電圧が印加されることはなくなり、その破壊を未然に
防止することができる。
のベース・エミッタ間に両チャネルトランスファゲート
を接続し、出力イネーブル信号がアクティブのとき、こ
れをオフ状態に保持し、出力イネーブル信号が非アクテ
ィブのとき、これをオン状態に保持するので、バイポー
ラトランジスタのベース・エミッタ間に逆耐電圧を超え
る電圧が印加されることはなくなり、その破壊を未然に
防止することができる。
【００１２】
【実施例】以下、本発明を図面に示す実施例によって詳
細に説明する。図１はこの発明の一実施例の構成を示す
回路図であり、図中、図２と同一の符号を付したものは
それぞれ同一の要素を示している。ここで、ＮＯＴ回路
12はＣＭＯＳで構成され、Ｐ形ＭＯＳトランジスタ121
とＮ形ＭＯＳトランジスタ122とを直列にして電源に接
続すると共に、Ｐ形ＭＯＳトランジスタ121 のゲートに
ＮＡＮＤゲート６の出力端子が接続され、Ｎ形ＭＯＳト
ランジスタ122 のゲートにＮＯＲゲート10の出力端子が
接続されており、さらに、両トランジスタの相互接続点
がバイポーラトランジスタ14のベースに接続されてい
る。そして、新たに両チャネルトランスファゲート20
と、Ｐ形ＭＯＳトランジスタ22とが設けられている。こ
のうち、両チャネルトランスファゲート20はバイポーラ
トランジスタ14のベース・エミッタ間に接続され、これ
を構成するＮ形ＭＯＳトランジスタのゲートが信号入力
端子４に接続され、Ｐ形ＭＯＳトランジスタのゲートが
ＮＯＴ回路８の出力端子に接続されている。また、Ｐ形
ＭＯＳトランジスタ22のソースは電源Ｖccに、ドレイン
は信号出力端子18にそれぞれ接続され、ゲートがＮＡＮ
Ｄゲート６の出力端子に接続されている。
細に説明する。図１はこの発明の一実施例の構成を示す
回路図であり、図中、図２と同一の符号を付したものは
それぞれ同一の要素を示している。ここで、ＮＯＴ回路
12はＣＭＯＳで構成され、Ｐ形ＭＯＳトランジスタ121
とＮ形ＭＯＳトランジスタ122とを直列にして電源に接
続すると共に、Ｐ形ＭＯＳトランジスタ121 のゲートに
ＮＡＮＤゲート６の出力端子が接続され、Ｎ形ＭＯＳト
ランジスタ122 のゲートにＮＯＲゲート10の出力端子が
接続されており、さらに、両トランジスタの相互接続点
がバイポーラトランジスタ14のベースに接続されてい
る。そして、新たに両チャネルトランスファゲート20
と、Ｐ形ＭＯＳトランジスタ22とが設けられている。こ
のうち、両チャネルトランスファゲート20はバイポーラ
トランジスタ14のベース・エミッタ間に接続され、これ
を構成するＮ形ＭＯＳトランジスタのゲートが信号入力
端子４に接続され、Ｐ形ＭＯＳトランジスタのゲートが
ＮＯＴ回路８の出力端子に接続されている。また、Ｐ形
ＭＯＳトランジスタ22のソースは電源Ｖccに、ドレイン
は信号出力端子18にそれぞれ接続され、ゲートがＮＡＮ
Ｄゲート６の出力端子に接続されている。
【００１３】上記のように構成された本実施例の動作に
ついて、特に、図２と構成を異にする部分を中心にして
以下に説明する。
ついて、特に、図２と構成を異にする部分を中心にして
以下に説明する。
【００１４】出力イネーブル信号ＥＮが「Ｌ」であれ
ば、入力信号Ａのレベルに応じて信号出力端子18の出力
信号Ｚも「Ｌ」または「Ｈ」になる。出力イネーブル信
号ＥＮが「Ｈ」になったとき、入力信号Ａのレベルには
関係なく信号出力端子18はＨi-Ｚ状態におかれる。この
場合、Ｐ形ＭＯＳトランジスタ22のゲートにはＮＡＮＤ
ゲート６の出力信号がそのまま加えられているので、バ
イポーラトランジスタ14のオン、オフに併せてオン、オ
フする。したがって、信号出力端子18の出力信号Ｚをフ
ルスィングさせることができる。
ば、入力信号Ａのレベルに応じて信号出力端子18の出力
信号Ｚも「Ｌ」または「Ｈ」になる。出力イネーブル信
号ＥＮが「Ｈ」になったとき、入力信号Ａのレベルには
関係なく信号出力端子18はＨi-Ｚ状態におかれる。この
場合、Ｐ形ＭＯＳトランジスタ22のゲートにはＮＡＮＤ
ゲート６の出力信号がそのまま加えられているので、バ
イポーラトランジスタ14のオン、オフに併せてオン、オ
フする。したがって、信号出力端子18の出力信号Ｚをフ
ルスィングさせることができる。
【００１５】ところで、バイポーラトランジスタ14のベ
ース・エミッタ間に接続された両チャネルトランスファ
ゲート20のＮ形ＭＯＳトランジスタのゲートは信号入力
端子４に接続され、Ｐ形ＭＯＳトランジスタのゲートは
ＮＯＴ回路８の出力端子に接続されている。よって、出
力イネーブル信号ＥＮが「Ｌ」であるとき、両方のトラ
ンジスタは共にオフ状態となり、信号出力端子18の出力
信号Ｚに何等の影響も与えない。しかるに、出力イネー
ブル信号ＥＮが「Ｈ」であるときには、両方のトランジ
スタは共にオン状態となってバイポーラトランジスタ14
のベース・エミッタ間を外部で短絡させる。しかして、
出力イネーブル信号ＥＮが「Ｌ」から「Ｈ」に変化した
ときに、出力信号Ｚが「Ｈ」であったとしても、その電
荷が両チャネルトランスファゲート20を通してベースに
伝搬される。
ース・エミッタ間に接続された両チャネルトランスファ
ゲート20のＮ形ＭＯＳトランジスタのゲートは信号入力
端子４に接続され、Ｐ形ＭＯＳトランジスタのゲートは
ＮＯＴ回路８の出力端子に接続されている。よって、出
力イネーブル信号ＥＮが「Ｌ」であるとき、両方のトラ
ンジスタは共にオフ状態となり、信号出力端子18の出力
信号Ｚに何等の影響も与えない。しかるに、出力イネー
ブル信号ＥＮが「Ｈ」であるときには、両方のトランジ
スタは共にオン状態となってバイポーラトランジスタ14
のベース・エミッタ間を外部で短絡させる。しかして、
出力イネーブル信号ＥＮが「Ｌ」から「Ｈ」に変化した
ときに、出力信号Ｚが「Ｈ」であったとしても、その電
荷が両チャネルトランスファゲート20を通してベースに
伝搬される。
【００１６】この結果、プルアップ用のＮＰＮ形バイポ
ーラトランジスタ14のベース・エミッタ間に逆耐圧ＶBE
を超える電圧が印加されることはなく、その破壊を未然
に防止することができる。
ーラトランジスタ14のベース・エミッタ間に逆耐圧ＶBE
を超える電圧が印加されることはなく、その破壊を未然
に防止することができる。
【００１７】なお、バイポーラトランジスタ14のベース
・エミッタ間の外部回路での短絡は単一のＭＯＳトラン
ジスタでも可能であるが、本実施例のように、両チャネ
ルトランスファゲートを用いることによって、二つのゲ
ートに加えられる信号レベルの変化に時間差があったと
しても、いずれか早期に変化した側に応答させることが
できるため、バイポーラトランジスタ14をより確実に破
壊から防止することができる。
・エミッタ間の外部回路での短絡は単一のＭＯＳトラン
ジスタでも可能であるが、本実施例のように、両チャネ
ルトランスファゲートを用いることによって、二つのゲ
ートに加えられる信号レベルの変化に時間差があったと
しても、いずれか早期に変化した側に応答させることが
できるため、バイポーラトランジスタ14をより確実に破
壊から防止することができる。
【００１８】なお、上記実施例では、入力信号Ａ及び出
力イネーブル信号ＥＮに対して、ＮＡＮＤゲート６、Ｎ
ＯＴ回路８、ＮＯＲゲート10及びＮＯＴ回路12に論理演
算を施し、その結果によって出力段を形成するバイポー
ラトランジスタ14、Ｎ形ＭＯＳトランジスタ16及び両チ
ャネルトランスファゲート20を制御したが、上述したと
同様な動作を行なわせ得るものであれば論理回路の構成
はどのようなものであってもよい。
力イネーブル信号ＥＮに対して、ＮＡＮＤゲート６、Ｎ
ＯＴ回路８、ＮＯＲゲート10及びＮＯＴ回路12に論理演
算を施し、その結果によって出力段を形成するバイポー
ラトランジスタ14、Ｎ形ＭＯＳトランジスタ16及び両チ
ャネルトランスファゲート20を制御したが、上述したと
同様な動作を行なわせ得るものであれば論理回路の構成
はどのようなものであってもよい。
【００１９】また、上記実施例では、ＮＰＮ形バイポー
ラトランジスタ14とＮ形ＭＯＳトランジスタ16とで出力
段を構成したが、ＮＰＮ形バイポーラトランジスタ14の
代わりにＰＮＰ形バイポーラトランジスタを採用して
も、あるいは、Ｎ形ＭＯＳトランジスタ16の代わりにＰ
形ＭＯＳトランジスタを用いることも、原理的には可能
である。
ラトランジスタ14とＮ形ＭＯＳトランジスタ16とで出力
段を構成したが、ＮＰＮ形バイポーラトランジスタ14の
代わりにＰＮＰ形バイポーラトランジスタを採用して
も、あるいは、Ｎ形ＭＯＳトランジスタ16の代わりにＰ
形ＭＯＳトランジスタを用いることも、原理的には可能
である。
【００２０】
【発明の効果】以上の説明によって明らかなように、こ
の発明によれば、出力イネーブル信号がアクティブのと
きオフ状態に保持し、非アクティブのときオン状態に保
持する両チャネルトランスファゲートをバイポーラトラ
ンジスタのベース・エミッタ間に接続したので、Ｈi-Ｚ
状態で懸念されるトランジスタ破壊を未然に防止するこ
とができる。
の発明によれば、出力イネーブル信号がアクティブのと
きオフ状態に保持し、非アクティブのときオン状態に保
持する両チャネルトランスファゲートをバイポーラトラ
ンジスタのベース・エミッタ間に接続したので、Ｈi-Ｚ
状態で懸念されるトランジスタ破壊を未然に防止するこ
とができる。
【図１】本発明の一実施例の構成を示す回路図。
【図２】従来のスリーステートバッファの構成を示す回
路図。
路図。
２，４ 信号入力端子 ６ ＮＡＮＤゲート ８，１２ ＮＯＴ回路 １０ ＮＯＲゲート １４ バイポーラトランジスタ １６ Ｎ形ＭＯＳトランジスタ １８ 信号出力端子 ２０ 両チャネルトランスファゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 原 浩 幸 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝多摩川工場内 (72)発明者 櫻 井 貴 康 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝多摩川工場内
Claims (1)
- 【請求項１】バイポーラトランジスタのエミッタ側にＭ
ＯＳトランジスタを直列に接続し、出力イネーブル信号
がアクティブのとき、入力信号レベルの変化に応じてオ
ン、オフの状態が逆転するように前記トランジスタの一
方をオン状態に、他方をオフ状態に制御し、前記出力イ
ネーブル信号が非アクティブのとき、前記トランジスタ
の両方をオフ状態に制御するトライステートバッファに
おいて、前記バイポーラトランジスタのベース・エミッ
タ間に接続された両チャネルトランスファゲートと、前
記出力イネーブル信号がアクティブのとき、前記両チャ
ネルトランスファゲートをオフ状態に保持し、前記出力
イネーブル信号が非アクティブのとき、前記両チャネル
トランスファゲートをオン状態に保持する手段とを備え
たことを特徴とするスリーステートバッファ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4288602A JPH06140911A (ja) | 1992-10-27 | 1992-10-27 | トライステートバッファ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4288602A JPH06140911A (ja) | 1992-10-27 | 1992-10-27 | トライステートバッファ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06140911A true JPH06140911A (ja) | 1994-05-20 |
Family
ID=17732360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4288602A Pending JPH06140911A (ja) | 1992-10-27 | 1992-10-27 | トライステートバッファ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06140911A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6313661B1 (en) * | 2000-03-31 | 2001-11-06 | Intel Corporation | High voltage tolerant I/O buffer |
-
1992
- 1992-10-27 JP JP4288602A patent/JPH06140911A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6313661B1 (en) * | 2000-03-31 | 2001-11-06 | Intel Corporation | High voltage tolerant I/O buffer |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010321 |