JPH01246861A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01246861A JPH01246861A JP7498188A JP7498188A JPH01246861A JP H01246861 A JPH01246861 A JP H01246861A JP 7498188 A JP7498188 A JP 7498188A JP 7498188 A JP7498188 A JP 7498188A JP H01246861 A JPH01246861 A JP H01246861A
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- power supply
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 230000005669 field effect Effects 0.000 claims description 2
- 239000000758 substrate Substances 0.000 claims description 2
- 239000000872 buffer Substances 0.000 abstract description 20
- 238000000034 method Methods 0.000 abstract description 2
- 230000001105 regulatory effect Effects 0.000 abstract 3
- 238000010586 diagram Methods 0.000 description 9
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に、相補なチャンネル型
の絶縁ゲート電界効果トランジスタで構成される０ＭＯ
８構造の半導体装置に関する。
の絶縁ゲート電界効果トランジスタで構成される０ＭＯ
８構造の半導体装置に関する。
従来、この種の半導体装置では、プロセスの微細化及び
高電界化に伴なうトランジスタの耐圧の低下のため、さ
らには消費電力の低減を目的として低電圧化が進められ
ようとしているが、一般に低電圧においては汎用ロジッ
クとのインターフェイスが確立されておらず、周辺の製
品な５ｖ単一電源のものが主であるために、電源として
は５ｖ単一電源を要求されることが多い。
高電界化に伴なうトランジスタの耐圧の低下のため、さ
らには消費電力の低減を目的として低電圧化が進められ
ようとしているが、一般に低電圧においては汎用ロジッ
クとのインターフェイスが確立されておらず、周辺の製
品な５ｖ単一電源のものが主であるために、電源として
は５ｖ単一電源を要求されることが多い。
すなわち、従来のＣＭＯ８集積回路の回路例を第５図に
示すように、入力パッド５０１に接続される入力バッフ
ァ５０２と出力パッド５０５に接続される出力バッファ
５０４とこれらの間に接続される内部セル領域の論理回
路５０３とはいずれもＮチャンネルＭＯ８ＦＥＴとＰチ
ャンネルＭＯ８ＦＥＴとで形成される０ＭＯ３構造をし
ており、これらは共通に電源線３０７とＧＮＤ線５０６
とで給電されている。
示すように、入力パッド５０１に接続される入力バッフ
ァ５０２と出力パッド５０５に接続される出力バッファ
５０４とこれらの間に接続される内部セル領域の論理回
路５０３とはいずれもＮチャンネルＭＯ８ＦＥＴとＰチ
ャンネルＭＯ８ＦＥＴとで形成される０ＭＯ３構造をし
ており、これらは共通に電源線３０７とＧＮＤ線５０６
とで給電されている。
上述した従来の半導体装置は、内部セル領域の論理回路
５０３の動作電源電位は入出力セル領域の入出力バッフ
ァ５０２，５０５の動作電源電位と同電位（主として５
Ｖ）となっているので、内部セル領域の論理回路５０３
は定格電圧が７〜８Ｖ以上である比較的大きなトランジ
スタを用いて設計する必要がある。このため、内部セル
領域の論理回路５０３の動作速度および消費電力をさら
に改善することは困難であるという欠点がある。
５０３の動作電源電位は入出力セル領域の入出力バッフ
ァ５０２，５０５の動作電源電位と同電位（主として５
Ｖ）となっているので、内部セル領域の論理回路５０３
は定格電圧が７〜８Ｖ以上である比較的大きなトランジ
スタを用いて設計する必要がある。このため、内部セル
領域の論理回路５０３の動作速度および消費電力をさら
に改善することは困難であるという欠点がある。
本発明によれば、半導体基板上に入出力セル領域と、内
部セル領域と、電源端子と少なくとも１つのダイオード
とを有し、入出力セル領域に形成される回路の電源線は
電源端子に直接接続され、内部セル領域に形成される回
路の電源線はダイオードを介して電源端子に接続された
半導体装置を得る。このダイオードとしてはＰＮ接合ダ
イオードやゲートとドレインとが接続されたＭＯＳＦＥ
Ｔ等のダイオードが利用される。
部セル領域と、電源端子と少なくとも１つのダイオード
とを有し、入出力セル領域に形成される回路の電源線は
電源端子に直接接続され、内部セル領域に形成される回
路の電源線はダイオードを介して電源端子に接続された
半導体装置を得る。このダイオードとしてはＰＮ接合ダ
イオードやゲートとドレインとが接続されたＭＯＳＦＥ
Ｔ等のダイオードが利用される。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の回路図である。
入力信号は、入力パッド１０１から入出力セル領域上の
入力バッファ１０２を通じて低電圧動作の内部セル領域
の論理回路１０３に入力される。低電圧動作の内部セル
領域の論理回路１０３からの出力信号は、出力バッファ
１０４から出力パッド１０５を通して出力される。ＧＮ
Ｄ線１０６の電位は、入出力セル領域の入出力バッファ
１０２゜１０４と内部セル領域の論理回路１０３とで同
電位であるのに対し、電源側は、入出力セル領域の入出
力バッファ１０２，１０７の電源線１０７は電源端子Ｖ
ＤＤに接続されており、その電位がＶＤＤレベルに設定
されているのに対し、電圧調整用ダイオード１０８を通
して内部セル領域の論理回路１０３の電源線１０９に電
源端子ＶＤＩ）から電源電位が与えられるので、論理回
路１０３の電源線１０９の電位ＶＤＤレベルより電圧調
整用ダイオード１０８分低くなっている。
入力バッファ１０２を通じて低電圧動作の内部セル領域
の論理回路１０３に入力される。低電圧動作の内部セル
領域の論理回路１０３からの出力信号は、出力バッファ
１０４から出力パッド１０５を通して出力される。ＧＮ
Ｄ線１０６の電位は、入出力セル領域の入出力バッファ
１０２゜１０４と内部セル領域の論理回路１０３とで同
電位であるのに対し、電源側は、入出力セル領域の入出
力バッファ１０２，１０７の電源線１０７は電源端子Ｖ
ＤＤに接続されており、その電位がＶＤＤレベルに設定
されているのに対し、電圧調整用ダイオード１０８を通
して内部セル領域の論理回路１０３の電源線１０９に電
源端子ＶＤＩ）から電源電位が与えられるので、論理回
路１０３の電源線１０９の電位ＶＤＤレベルより電圧調
整用ダイオード１０８分低くなっている。
第２図は本発明の第２の実施例の回路図であり、電源端
子ｖｔ＋ｎは入出力セル領域の入出力バッファ２０２．
２０４の電源線２０７には直接接続されているが、内部
セル領域の論理回路２０３の電源線２０９には電圧調整
用ダイオード２０８を２段直列に介して接続されている
。このため、内部セル領域の論理回路２０３の電源線２
０９の電位を第１図の第１の実施例に比べ、さらに０．
７〜０．９Ｖ程度低く設定できる。
子ｖｔ＋ｎは入出力セル領域の入出力バッファ２０２．
２０４の電源線２０７には直接接続されているが、内部
セル領域の論理回路２０３の電源線２０９には電圧調整
用ダイオード２０８を２段直列に介して接続されている
。このため、内部セル領域の論理回路２０３の電源線２
０９の電位を第１図の第１の実施例に比べ、さらに０．
７〜０．９Ｖ程度低く設定できる。
第３図は本発明の第３の実施例の回路図である。
入力信号は入力パッド３０１から入出力セル領域の入力
バッファ３０２を通じて低電圧動作の内部セル領域の論
理回路３０３に入力される。低電圧動作の内部セル領域
の論理回路３０３からの出力信号は、入出力セル領域の
出力バッファ３０４から出力パッド３０５を通して出力
される。ＧＮＤ線３０６の電位は、入出力セル領域の人
出カバッファ３０２と３０４と内部セル領域の論理回路
３０３とで同電位であるのに対し、電源側では、入出力
セル領域の入出力バッファ３０２と３０４の電源線３０
７が電源端子ｖｎｎに直接接続されて、その電位がｖＤ
Ｄレベルに設定されているのに対し、内部セル領域の論
理回路３０３の電源線３０９にはゲートとドレインが短
絡された電圧調整用ｎチャンネルトランジスタ３０８を
通して電源端子に接続されており、内部セル領域の論理
回路３０３の電源線３０９にはｖｎｎレベルから電圧調
整用ｎチャンネルトランジスタ３０８の電圧降下分低い
電位が与えられている。
バッファ３０２を通じて低電圧動作の内部セル領域の論
理回路３０３に入力される。低電圧動作の内部セル領域
の論理回路３０３からの出力信号は、入出力セル領域の
出力バッファ３０４から出力パッド３０５を通して出力
される。ＧＮＤ線３０６の電位は、入出力セル領域の人
出カバッファ３０２と３０４と内部セル領域の論理回路
３０３とで同電位であるのに対し、電源側では、入出力
セル領域の入出力バッファ３０２と３０４の電源線３０
７が電源端子ｖｎｎに直接接続されて、その電位がｖＤ
Ｄレベルに設定されているのに対し、内部セル領域の論
理回路３０３の電源線３０９にはゲートとドレインが短
絡された電圧調整用ｎチャンネルトランジスタ３０８を
通して電源端子に接続されており、内部セル領域の論理
回路３０３の電源線３０９にはｖｎｎレベルから電圧調
整用ｎチャンネルトランジスタ３０８の電圧降下分低い
電位が与えられている。
第４図は本発明の第４の実施例の回路図である。
入出力セル領域の入出力バッファ４０２，４０４の電源
線４０７は電源端子Ｖ、）Ｄに直接接続されているが、
内部セル領域の論理回路４０３の電源線４０９には電源
端子■Ｄｆ、から電圧調整用にゲートとドレインが短絡
されたｎチャンネルトランスシタ４０８を２段直列に介
して接続されており、内部セル領域の論理回路４０３の
電源線４０９の電位を第３図の実施例に比べ、さらに０
．５〜１．０ｖ程度低く設定している。
線４０７は電源端子Ｖ、）Ｄに直接接続されているが、
内部セル領域の論理回路４０３の電源線４０９には電源
端子■Ｄｆ、から電圧調整用にゲートとドレインが短絡
されたｎチャンネルトランスシタ４０８を２段直列に介
して接続されており、内部セル領域の論理回路４０３の
電源線４０９の電位を第３図の実施例に比べ、さらに０
．５〜１．０ｖ程度低く設定している。
以上説明したように、本発明は、内部セル領域の論理回
路の電源電位を入出力セル領域の入出力バッファの電源
電位より電圧調整用ダイオードを設けて低くすることに
よって、内部セル内のトランジスタのチャンネル長を短
くシ、内部セル領域を低電圧動作させることが可能とな
り、これによって、従来の外部との５ｖ単一電源を用い
た回路とインタテフェイスを保ちながら、内部セル領域
の論理回路の動作速度を上げ、消費電力を低減すること
ができる。
路の電源電位を入出力セル領域の入出力バッファの電源
電位より電圧調整用ダイオードを設けて低くすることに
よって、内部セル内のトランジスタのチャンネル長を短
くシ、内部セル領域を低電圧動作させることが可能とな
り、これによって、従来の外部との５ｖ単一電源を用い
た回路とインタテフェイスを保ちながら、内部セル領域
の論理回路の動作速度を上げ、消費電力を低減すること
ができる。
第１図は本発明の第１の実施例を示す回路図、第２図は
本発明の第２の実施例を示す回路図、第３図は本発明の
第３の実施例を示す回路図、第４図は本発明の第４の実
施例を示す回路図、第５図は従来の例を示す回路図であ
る。 １０１．２０１，３０１，４０１，５０１・・・・・・
入力パッド、１０２，２０２，３０２，４０２，５０２
・・・・・・入力バッファ、１０３，２０３，３０３，
４０３゜５０３・・・・・・内部セル領域の論理回路、
１０４゜２０４．３０４，４０４，５０４・・・・・・
出力バッファ、１０５．２０５，３０５，４０５，５０
５・・・・・・出力パッド、１０６，２０６，３０６，
４０６，５０６・・・・・・ＧＮＤ線、１０７，２０７
，３０７，４０７・・・・・・人出カバラフアミ原線、
５０７・・・・・・電源線、１０８゜２０８・・・・・
・電圧調整用ダイオード、３０８，４０８・・・・・・
電圧調整用ｎチャンネルトランジスタ、１０９゜２０９
．３０９，４０９・・・・・・内部セル電源線。 代理人 弁理士 内 原 晋
本発明の第２の実施例を示す回路図、第３図は本発明の
第３の実施例を示す回路図、第４図は本発明の第４の実
施例を示す回路図、第５図は従来の例を示す回路図であ
る。 １０１．２０１，３０１，４０１，５０１・・・・・・
入力パッド、１０２，２０２，３０２，４０２，５０２
・・・・・・入力バッファ、１０３，２０３，３０３，
４０３゜５０３・・・・・・内部セル領域の論理回路、
１０４゜２０４．３０４，４０４，５０４・・・・・・
出力バッファ、１０５．２０５，３０５，４０５，５０
５・・・・・・出力パッド、１０６，２０６，３０６，
４０６，５０６・・・・・・ＧＮＤ線、１０７，２０７
，３０７，４０７・・・・・・人出カバラフアミ原線、
５０７・・・・・・電源線、１０８゜２０８・・・・・
・電圧調整用ダイオード、３０８，４０８・・・・・・
電圧調整用ｎチャンネルトランジスタ、１０９゜２０９
．３０９，４０９・・・・・・内部セル電源線。 代理人 弁理士 内 原 晋
Claims (1)
- 【特許請求の範囲】 １）半導体基板上に入出力セル領域と内部セル領域と電
源端子とを有し、前記入出力セル領域に形成される回路
の電源線は前記電源端子に直接接続され、前記内部セル
領域に形成される回路の電源線はダイオードを順方向に
介して前記電源端子に接続されている事を特徴とする半
導体装置。 ２）前記ダイオードはＰＮ接合ダイオードである事を特
徴とする特許請求の範囲第１項記載の半導体装置。 ３）前記ダイオードはゲート電極とドレイン電極とを接
続した絶縁ゲート電界効果トランジスタである事を特徴
とする特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63074981A JPH0750771B2 (ja) | 1988-03-28 | 1988-03-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63074981A JPH0750771B2 (ja) | 1988-03-28 | 1988-03-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01246861A true JPH01246861A (ja) | 1989-10-02 |
| JPH0750771B2 JPH0750771B2 (ja) | 1995-05-31 |
Family
ID=13562973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63074981A Expired - Fee Related JPH0750771B2 (ja) | 1988-03-28 | 1988-03-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750771B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6008510A (en) * | 1996-05-30 | 1999-12-28 | Nec Corporation | Silicon on insulator master slice semiconductor integrated circuit |
| WO2005083767A1 (ja) * | 2004-02-26 | 2005-09-09 | Renesas Technology Corp. | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62119960A (ja) * | 1985-11-20 | 1987-06-01 | Fujitsu Ltd | 相補型半導体集積回路装置 |
-
1988
- 1988-03-28 JP JP63074981A patent/JPH0750771B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62119960A (ja) * | 1985-11-20 | 1987-06-01 | Fujitsu Ltd | 相補型半導体集積回路装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6008510A (en) * | 1996-05-30 | 1999-12-28 | Nec Corporation | Silicon on insulator master slice semiconductor integrated circuit |
| WO2005083767A1 (ja) * | 2004-02-26 | 2005-09-09 | Renesas Technology Corp. | 半導体装置 |
| US7701063B2 (en) | 2004-02-26 | 2010-04-20 | Renesas Technology Corp. | Semiconductor device |
| US8178981B2 (en) | 2004-02-26 | 2012-05-15 | Renesas Electronics Corporation | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0750771B2 (ja) | 1995-05-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |