JP2555046Y2 - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JP2555046Y2 JP2555046Y2 JP1991039820U JP3982091U JP2555046Y2 JP 2555046 Y2 JP2555046 Y2 JP 2555046Y2 JP 1991039820 U JP1991039820 U JP 1991039820U JP 3982091 U JP3982091 U JP 3982091U JP 2555046 Y2 JP2555046 Y2 JP 2555046Y2
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Description
【考案の詳細な説明】
【０００１】
【産業上の利用分野】この考案は相補型ＭＯＳ集積回路
（以下ＣＭＯＳ−ＩＣと記す）に関し、特に出力バッフ
ァ回路に関する。
（以下ＣＭＯＳ−ＩＣと記す）に関し、特に出力バッフ
ァ回路に関する。
【０００２】
【従来の技術】従来、この種の出力バッファ回路は、図
５の回路図に示すように、高電位側電源（ＶＤＤ）に接
続するＰ型ＭＯＳトランジスタＭ１と、低電位側電源
（グランド）に接続するＮ型ＭＯＳトランジスタからな
る回路となっていた。
５の回路図に示すように、高電位側電源（ＶＤＤ）に接
続するＰ型ＭＯＳトランジスタＭ１と、低電位側電源
（グランド）に接続するＮ型ＭＯＳトランジスタからな
る回路となっていた。
【０００３】入力端子ＩＮは両トランジスタのゲートに
並列接続され、出力端子ＯＵＴはＰ型ＭＯＳトランジス
タＭ１とＮ型ＭＯＳトランジスタＭ２の直列接続された
接続点より導出されている。
並列接続され、出力端子ＯＵＴはＰ型ＭＯＳトランジス
タＭ１とＮ型ＭＯＳトランジスタＭ２の直列接続された
接続点より導出されている。
【０００４】なお、通常Ｐ型ＭＯＳトランジスタＭ１の
バックゲートはＶＤＤに，Ｎ型ＭＯＳトランジスタのバ
ックゲートはグランドに接続されている。
バックゲートはＶＤＤに，Ｎ型ＭＯＳトランジスタのバ
ックゲートはグランドに接続されている。
【０００５】
【考案が解決しようとする課題】ところで、上記の従来
の出力バッファ回路は、スイッチング速度（立上りの速
度または立下りの速度）を変えられないという欠点があ
った。
の出力バッファ回路は、スイッチング速度（立上りの速
度または立下りの速度）を変えられないという欠点があ
った。
【０００６】一般的にはスイッチング速度は速いほうが
好ましいが、出力端子に接続される負荷の特性によって
は速すぎるとオーバーシュートを生じてノイズとなる等
の現象もあり、適正なスイッチング速度が所望される場
合がある。
好ましいが、出力端子に接続される負荷の特性によって
は速すぎるとオーバーシュートを生じてノイズとなる等
の現象もあり、適正なスイッチング速度が所望される場
合がある。
【０００７】また、電源ＶＤＤが前段回路の電源と共用
される場合に出力端子ＯＵＴに接続する負荷に流れる電
流が大きい場合は、出力バッファ回路のスイッチング時
間が速すぎると電源電圧の低下が生じ、前段回路が誤動
作する恐れがある。
される場合に出力端子ＯＵＴに接続する負荷に流れる電
流が大きい場合は、出力バッファ回路のスイッチング時
間が速すぎると電源電圧の低下が生じ、前段回路が誤動
作する恐れがある。
【０００８】そこで、出力バッファ回路のスイッチング
時間を容易に制御もしくは設計する手段が望まれてい
る。
時間を容易に制御もしくは設計する手段が望まれてい
る。
【０００９】
【課題を解決するための手段】この考案の出力バッファ
回路は、電圧降下手段を介して電源の一端に接続される
一導電型チャンネルのＭＯＳトランジスタと電圧降下手
段を介し，もしくは介さずに電源の他端に接続される他
の導電型チャンネルのＭＯＳトランジスタとを直列に接
続し、少なくとも前記一導電型チャンネルのＭＯＳトラ
ンジスタにはバックゲート端子を設け、入力端子を前記
両ＭＯＳトランジスタのゲートに並列に接続し、出力端
子を前記両ＭＯＳトランジスタの直列接続点より導出し
たことを特徴とする。
回路は、電圧降下手段を介して電源の一端に接続される
一導電型チャンネルのＭＯＳトランジスタと電圧降下手
段を介し，もしくは介さずに電源の他端に接続される他
の導電型チャンネルのＭＯＳトランジスタとを直列に接
続し、少なくとも前記一導電型チャンネルのＭＯＳトラ
ンジスタにはバックゲート端子を設け、入力端子を前記
両ＭＯＳトランジスタのゲートに並列に接続し、出力端
子を前記両ＭＯＳトランジスタの直列接続点より導出し
たことを特徴とする。
【００１０】前記電圧降下手段は、ゲート−ドレイン間
を短絡したＭＯＳトランジスタで構成できる。
を短絡したＭＯＳトランジスタで構成できる。
【００１１】さらに前記電圧降下手段はダイオードを順
方向に用いても良い。
方向に用いても良い。
【００１２】前記バックゲート端子は、集積回路外部端
子とすることができる。さらに前記バックゲート端子に
は集積回路内部において生成した電圧を与えることもで
きる。
子とすることができる。さらに前記バックゲート端子に
は集積回路内部において生成した電圧を与えることもで
きる。
【００１３】
【作用】上記の構成によると、バックゲート端子に印加
される電圧を変化させることにより、一導電型チャンネ
ルのＭＯＳトランジスタのＯＮ抵抗を変化させることが
できるので、スイッチングの立上り，もしくは立下りの
速度を、もしくは両方の速度を変化させることができ
る。
される電圧を変化させることにより、一導電型チャンネ
ルのＭＯＳトランジスタのＯＮ抵抗を変化させることが
できるので、スイッチングの立上り，もしくは立下りの
速度を、もしくは両方の速度を変化させることができ
る。
【００１４】なお、バックゲートは他の導電型で形成さ
れ、一導電型で形成されるドレインやソースと逆バイア
スの電圧を印加する必要があるが、一導電型チャンネル
のＭＯＳトランジスタは電圧降下手段を介して電源の一
端に接続されているので、高電位側電源（ＶＤＤ）をこ
えた高電圧や、低電位側電源（グランド）をこえた低電
圧を用意する必要はない。
れ、一導電型で形成されるドレインやソースと逆バイア
スの電圧を印加する必要があるが、一導電型チャンネル
のＭＯＳトランジスタは電圧降下手段を介して電源の一
端に接続されているので、高電位側電源（ＶＤＤ）をこ
えた高電圧や、低電位側電源（グランド）をこえた低電
圧を用意する必要はない。
【００１５】さらに、バックゲート端子を集積回路の外
部端子として備えれば、負荷の特性に応じた電圧を外よ
り与えてスイッチング速度を最適化することができる。
負荷の特性は、定まったものであるならば、集積回路内
部に所望の電圧を生成して与えればよいので、出力バッ
ファ回路の設計は容易である。
部端子として備えれば、負荷の特性に応じた電圧を外よ
り与えてスイッチング速度を最適化することができる。
負荷の特性は、定まったものであるならば、集積回路内
部に所望の電圧を生成して与えればよいので、出力バッ
ファ回路の設計は容易である。
【００１６】
【実施例】以下、この考案について図面を参照して説明
する。図１はこの考案の一実施例の出力バッファ回路の
回路図でる。この実施例はＮ型半導体基板にＰ型ＭＯＳ
トランジスタを形成し、同基板に形成したＰウェル内に
形成したＮ型ＭＯＳトランジスタよりなるＣＭＯＳ−Ｉ
Ｃに本考案を適用したものである。
する。図１はこの考案の一実施例の出力バッファ回路の
回路図でる。この実施例はＮ型半導体基板にＰ型ＭＯＳ
トランジスタを形成し、同基板に形成したＰウェル内に
形成したＮ型ＭＯＳトランジスタよりなるＣＭＯＳ−Ｉ
Ｃに本考案を適用したものである。
【００１７】一導電型としてのＮチャンネルを有するＮ
型ＭＯＳトランジスタＭ１２は電圧降下手段となるゲー
ト−ドレイン間を短絡したＮ型ＭＯＳトランジスタＭ４
を介して、電源の一端であるグランドに接続されてい
る。
型ＭＯＳトランジスタＭ１２は電圧降下手段となるゲー
ト−ドレイン間を短絡したＮ型ＭＯＳトランジスタＭ４
を介して、電源の一端であるグランドに接続されてい
る。
【００１８】また、他の導電型であるＰ型ＭＯＳトラン
ジスタＭ１は電圧降下手段であるゲート−ドレイン間を
短絡したＰ型ＭＯＳトランジスタＭ３を介して電源の他
端であるＶＤＤに接続されている。ＭＯＳトランジスタ
Ｍ１およびＭ１２は直列に接続され、その接続点から出
力端子ＯＵＴが導出される。
ジスタＭ１は電圧降下手段であるゲート−ドレイン間を
短絡したＰ型ＭＯＳトランジスタＭ３を介して電源の他
端であるＶＤＤに接続されている。ＭＯＳトランジスタ
Ｍ１およびＭ１２は直列に接続され、その接続点から出
力端子ＯＵＴが導出される。
【００１９】一方、入力端子ＩＮは両ＭＯＳトランジス
タＭ１およびＭ１２のゲートに並列に接続されて両トラ
ンジスタを制御する。ここにおいて、Ｎ型ＭＯＳトラン
ジスタ１２のバックゲートには独立した端子ＶB が設け
られている。Ｎ型ＭＯＳトランジスタ１２のバックゲー
トはＰウェル部であって、独立に端子を設けることがで
き、Ｎ型のドレイン，ソースに対し逆方向の（すなわち
低い）電圧を与えることによって、Ｎ型ＭＯＳトランジ
スタ１２のＯＮ抵抗値を制御する。従って、出力電圧の
立下り速度を制御する。
タＭ１およびＭ１２のゲートに並列に接続されて両トラ
ンジスタを制御する。ここにおいて、Ｎ型ＭＯＳトラン
ジスタ１２のバックゲートには独立した端子ＶB が設け
られている。Ｎ型ＭＯＳトランジスタ１２のバックゲー
トはＰウェル部であって、独立に端子を設けることがで
き、Ｎ型のドレイン，ソースに対し逆方向の（すなわち
低い）電圧を与えることによって、Ｎ型ＭＯＳトランジ
スタ１２のＯＮ抵抗値を制御する。従って、出力電圧の
立下り速度を制御する。
【００２０】Ｎ型ＭＯＳトランジスタＭ１２のソース電
極は電圧降下手段Ｍ４を介してグランドに接続している
ので正の電位であり、バックゲート端子ＶB に与える電
圧を正の電圧として別に負の電源を用意する必要をなく
している。
極は電圧降下手段Ｍ４を介してグランドに接続している
ので正の電位であり、バックゲート端子ＶB に与える電
圧を正の電圧として別に負の電源を用意する必要をなく
している。
【００２１】バックゲート端子ＶB は、集積回路の外部
端子として設けて、出力端子ＯＵＴに接続する負荷の特
性に応じて電圧を与え、立下りの速度を最適にすること
ができる。接続される負荷が一定ならば、集積回路内部
に必要な電圧を生成して印加すれば、出力電圧の立下り
速度予定のごとくすることができるので設計が容易であ
る。
端子として設けて、出力端子ＯＵＴに接続する負荷の特
性に応じて電圧を与え、立下りの速度を最適にすること
ができる。接続される負荷が一定ならば、集積回路内部
に必要な電圧を生成して印加すれば、出力電圧の立下り
速度予定のごとくすることができるので設計が容易であ
る。
【００２２】なお、この実施例におけるＰ型ＭＯＳトラ
ンジスタＭ３は、出力電圧の高・低レベルのバランスの
ために設けたもので、立下り速度の制御には関係なく省
略することができる。
ンジスタＭ３は、出力電圧の高・低レベルのバランスの
ために設けたもので、立下り速度の制御には関係なく省
略することができる。
【００２３】また、Ｎ型ＭＯＳトランジスタＭ４は複数
個としてバックゲートのコントロール範囲を拡大できる
ことはいうまでもない。
個としてバックゲートのコントロール範囲を拡大できる
ことはいうまでもない。
【００２４】しかしながら、この実施例においては、Ｐ
型ＭＯＳトランジスタのバックゲートは独立していない
ので出力電圧の立上り速度をコントロールする手段は有
しない。
型ＭＯＳトランジスタのバックゲートは独立していない
ので出力電圧の立上り速度をコントロールする手段は有
しない。
【００２５】
【実施例２】前記第１の実施例と同様なＣＭＯＳ−ＩＣ
に本考案を適用した他の実施例について、図２の回路図
を参照して説明する。
に本考案を適用した他の実施例について、図２の回路図
を参照して説明する。
【００２６】図１と異なる点は、電圧降下手段がＭＯＳ
トランジスタＭ３，Ｍ４よりダイオードＤ１，Ｄ２に変
わっている点のみであるので、同一部分は符号を同一と
して説明を省略する。
トランジスタＭ３，Ｍ４よりダイオードＤ１，Ｄ２に変
わっている点のみであるので、同一部分は符号を同一と
して説明を省略する。
【００２７】この実施例においてもダイオードＤ１，Ｄ
２を複数としてバックゲートのコントロール範囲を適当
に確保することは当然であるので特に図示はしていな
い。
２を複数としてバックゲートのコントロール範囲を適当
に確保することは当然であるので特に図示はしていな
い。
【００２８】
【実施例３】前記の実施例とは異なる方式のＣＭＯＳ−
ＩＣに本考案を適用した実施例について図面を用いて説
明する。
ＩＣに本考案を適用した実施例について図面を用いて説
明する。
【００２９】このＣＭＯＳ−ＩＣはＮ型基板に形成した
Ｐウェル内に形成したＮ型ＭＯＳトランジスタと、Ｎ型
基板に形成したＰウェル内にさらにＮウェルを形成して
二重ウェルとし、その内に形成したＰ型ＭＯＳトランジ
スタとで形成するものである。このようなＩＣにおいて
は、図３に示す回路図のようにＰウェル内に形成したＮ
型ＭＯＳトランジスタＭ１２のみならず、二重ウェル内
に形成したＰ型ＭＯＳトランジスタＭ１１にもそれぞれ
独立してバックゲート端子ＶB2，ＶB1を設けて、それぞ
れ独立に制御することができ、従って出力電圧の立上り
速度と立下り速度とを独立に制御できる。ここで電圧降
下手段がＭＯＳトランジスタＭ４，Ｍ１３に限らず他の
手段でもかまわないことはいうまでもない。
Ｐウェル内に形成したＮ型ＭＯＳトランジスタと、Ｎ型
基板に形成したＰウェル内にさらにＮウェルを形成して
二重ウェルとし、その内に形成したＰ型ＭＯＳトランジ
スタとで形成するものである。このようなＩＣにおいて
は、図３に示す回路図のようにＰウェル内に形成したＮ
型ＭＯＳトランジスタＭ１２のみならず、二重ウェル内
に形成したＰ型ＭＯＳトランジスタＭ１１にもそれぞれ
独立してバックゲート端子ＶB2，ＶB1を設けて、それぞ
れ独立に制御することができ、従って出力電圧の立上り
速度と立下り速度とを独立に制御できる。ここで電圧降
下手段がＭＯＳトランジスタＭ４，Ｍ１３に限らず他の
手段でもかまわないことはいうまでもない。
【００３０】電圧降下手段Ｍ１３があるので、バックゲ
ート端子ＶB1に印加する電圧を電源電圧ＶＤＤにより低
い電圧とすることができる点も説明するまでもない。
ート端子ＶB1に印加する電圧を電源電圧ＶＤＤにより低
い電圧とすることができる点も説明するまでもない。
【００３１】
【実施例４】図４はこの考案の第４実施例の回路図で
る。この実施例はＰ型半導体基板に形成したＮ型ＭＯＳ
トランジスタと、Ｐ型半導体基板に形成したＮウェルに
形成したＰ型ＭＯＳトランジスタにより形成したＣＭＯ
Ｓ−ＩＣに本考案を適用したものである。前記第１の実
施例のバックゲート端子ＶB がＮ型ＭＯＳトランジスタ
Ｍ１２のバックゲートに接続されていたのに代えて、Ｐ
型ＭＯＳトランジスタＭ２１のバックゲートに接続され
るバックゲート端子ＶB3となる点を除いては第１の実施
例と同様であるため、その説明を省略する。この実施例
では、Ｐ型ＭＯＳトランジスタＭ２１のＯＮ抵抗を変化
させるため、立上り速度を制御できるという利点があ
る。
る。この実施例はＰ型半導体基板に形成したＮ型ＭＯＳ
トランジスタと、Ｐ型半導体基板に形成したＮウェルに
形成したＰ型ＭＯＳトランジスタにより形成したＣＭＯ
Ｓ−ＩＣに本考案を適用したものである。前記第１の実
施例のバックゲート端子ＶB がＮ型ＭＯＳトランジスタ
Ｍ１２のバックゲートに接続されていたのに代えて、Ｐ
型ＭＯＳトランジスタＭ２１のバックゲートに接続され
るバックゲート端子ＶB3となる点を除いては第１の実施
例と同様であるため、その説明を省略する。この実施例
では、Ｐ型ＭＯＳトランジスタＭ２１のＯＮ抵抗を変化
させるため、立上り速度を制御できるという利点があ
る。
【００３２】同様にＰ型半導体基板を用いるＣＭＯＳ−
ＩＣにおいて、前記第２，第３の実施例と同様な変形的
適用ができることは容易に理解できると思われるのでそ
れらの説明は省略する。
ＩＣにおいて、前記第２，第３の実施例と同様な変形的
適用ができることは容易に理解できると思われるのでそ
れらの説明は省略する。
【００３３】
【考案の効果】以上説明したように、この考案はＰ型Ｍ
ＯＳトランジスタ，またはＮ型ＭＯＳトランジスタまた
は双方のバックゲート電圧を変化させることにより、立
上り速度，または立下り速度または双方を制御できる効
果がある。
ＯＳトランジスタ，またはＮ型ＭＯＳトランジスタまた
は双方のバックゲート電圧を変化させることにより、立
上り速度，または立下り速度または双方を制御できる効
果がある。
【図１】 この考案の一実施例を示す回路図
【図２】 この考案の第２の実施例を示す回路図
【図３】 この考案の第３の実施例を示す回路図
【図４】 この考案の第４の実施例を示す回路図
【図５】 従来の出力バッファ回路を示す回路図
Ｍ１，Ｍ１１，Ｍ１２，Ｍ２２ ＭＯＳ型トランジスタ ＩＮ 入力端子 ＯＵＴ 出力端子 ＶB ，ＶB1，ＶB2，ＶB3 バックゲート端子 Ｄ１，Ｄ２，Ｍ３，Ｍ４，Ｍ１３，Ｍ２３，Ｍ２４ 電
圧降下手段
圧降下手段
Claims (1)
- 【請求項１】ダイオード接続のＭＯＳトランジスタまた
はダイオードを介して電源の一端に接続される一導電型
チャンネルのＭＯＳトランジスタと、ダイオード接続の
ＭＯＳトランジスタまたはダイオードを介しもしくは介
さずに電源の他端に接続される他の導電型チャンネルの
ＭＯＳトランジスタとを直列に接続し、少なくとも前記
一導電型チャンネルのＭＯＳトランジスタにはバックゲ
−ト端子を設け、入力端子を前記両ＭＯＳトランジスタ
のゲ−トに並列に接続し、出力端子を前記両ＭＯＳトラ
ンジスタの直列接続点より導出した出力バッファ回路で
あって、前記バックゲ−ト端子に印加される電圧が前記
電源の電圧以内であることを特徴とする出力バッファ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1991039820U JP2555046Y2 (ja) | 1991-05-30 | 1991-05-30 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1991039820U JP2555046Y2 (ja) | 1991-05-30 | 1991-05-30 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04132748U JPH04132748U (ja) | 1992-12-09 |
| JP2555046Y2 true JP2555046Y2 (ja) | 1997-11-19 |
Family
ID=31920998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1991039820U Expired - Fee Related JP2555046Y2 (ja) | 1991-05-30 | 1991-05-30 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2555046Y2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008065762A1 (fr) * | 2006-11-30 | 2008-06-05 | Panasonic Corporation | Amplificateur opérationnel |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020240341A1 (ja) * | 2019-05-31 | 2020-12-03 | 株式会社半導体エネルギー研究所 | 半導体装置、または発振器 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58171126A (ja) * | 1982-03-31 | 1983-10-07 | Toshiba Corp | アナログスイッチ装置 |
| JPS58147234A (ja) * | 1982-02-26 | 1983-09-02 | Toshiba Corp | Ｍｏｓ ｆｅｔスイツチ回路 |
| JPH0222917A (ja) * | 1988-07-11 | 1990-01-25 | Fujitsu Ltd | 半導体装置 |
| JPH02222212A (ja) * | 1989-02-22 | 1990-09-05 | Sony Corp | Ｐｗｍ波出力回路 |
| JPH036920A (ja) * | 1989-06-02 | 1991-01-14 | Mitsubishi Electric Corp | 半導体集積回路 |
-
1991
- 1991-05-30 JP JP1991039820U patent/JP2555046Y2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008065762A1 (fr) * | 2006-11-30 | 2008-06-05 | Panasonic Corporation | Amplificateur opérationnel |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04132748U (ja) | 1992-12-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |