JPH0222917A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0222917A JPH0222917A JP63173600A JP17360088A JPH0222917A JP H0222917 A JPH0222917 A JP H0222917A JP 63173600 A JP63173600 A JP 63173600A JP 17360088 A JP17360088 A JP 17360088A JP H0222917 A JPH0222917 A JP H0222917A
- Authority
- JP
- Japan
- Prior art keywords
- output
- mos
- inverting
- mos transistor
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 16
- 239000000872 buffer Substances 0.000 claims abstract description 26
- 230000010354 integration Effects 0.000 abstract description 6
- 230000000694 effects Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 102100030393 G-patch domain and KOW motifs-containing protein Human genes 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 229910052982 molybdenum disulfide Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
従来の技術 （第４．５図）発明が解決
しようとする課題 課題を解決するための手段 作用 実施例 本発明の一実施例 （第１〜３図）発明の効果 〔概要〕 半導体装置に関し、 簡単な回路構成で高速化、高集積化を妨げることな（、
ノイズを低減できる半導体装置を提供することを目的と
し、 高電位側の第１のＭＯＳトランジスタと、低電位側の第
２のＭＯＳ）ランジスタとを備え、入力信号を反転させ
て出力するバッファ回路を構成する半導体装置において
、前記バッファ回路の出力信号を反転してラッチする反
転ラッチ手段と、前記バッファ回路の出力端子と低電位
源との間に介挿され、第２のＭＯＳ）ランジスタよりも
駆動能力の小さい第３のＭＯＳ）ランジスタと、を設け
、反転ラッチ手段のランチ出力を前記第２のＭＯＳトラ
ンジスタのバンクゲートに供給するとともに、該ランチ
出力を第３のＭＯＳトランジスタのゲートに供給して入
力信号を反転させたバッファ出力を取り出すように構成
する。
しようとする課題 課題を解決するための手段 作用 実施例 本発明の一実施例 （第１〜３図）発明の効果 〔概要〕 半導体装置に関し、 簡単な回路構成で高速化、高集積化を妨げることな（、
ノイズを低減できる半導体装置を提供することを目的と
し、 高電位側の第１のＭＯＳトランジスタと、低電位側の第
２のＭＯＳ）ランジスタとを備え、入力信号を反転させ
て出力するバッファ回路を構成する半導体装置において
、前記バッファ回路の出力信号を反転してラッチする反
転ラッチ手段と、前記バッファ回路の出力端子と低電位
源との間に介挿され、第２のＭＯＳ）ランジスタよりも
駆動能力の小さい第３のＭＯＳ）ランジスタと、を設け
、反転ラッチ手段のランチ出力を前記第２のＭＯＳトラ
ンジスタのバンクゲートに供給するとともに、該ランチ
出力を第３のＭＯＳトランジスタのゲートに供給して入
力信号を反転させたバッファ出力を取り出すように構成
する。
本発明は、半導体装置に係り、詳しくは、大駆動の出カ
バソファの出力リンギングノイズ等を軽減する半導体装
置に関する。
バソファの出力リンギングノイズ等を軽減する半導体装
置に関する。
ＣＭＯＳ半導体装置は高速化、多ピンパツケージ化、大
駆動の出カバソファ化を要求されている。
駆動の出カバソファ化を要求されている。
また、高密度実装に伴いプリント板等の配線も縮小され
、電源ライン（ＶＤＤ、ＶＳＳ等）のプリントパターン
も細くなってきている。この様な状況下で使用されるＣ
ＭＯＳ半導体装置においては、（イ）大駆動の出カバソ
ファの０Ｎ−ＯＦＦ時に発生する出力リンギングノイズ
、 （ロ）多くの出力バッファが同時間に０Ｎ−ＯＦＦする
時に発生するノイズ、 が回路誤動作の誘因となっており、その対策が重要であ
る。
、電源ライン（ＶＤＤ、ＶＳＳ等）のプリントパターン
も細くなってきている。この様な状況下で使用されるＣ
ＭＯＳ半導体装置においては、（イ）大駆動の出カバソ
ファの０Ｎ−ＯＦＦ時に発生する出力リンギングノイズ
、 （ロ）多くの出力バッファが同時間に０Ｎ−ＯＦＦする
時に発生するノイズ、 が回路誤動作の誘因となっており、その対策が重要であ
る。
従来のバッファ回路としては、例えば第４図に示すよう
なものがある。同図において、１はＰチャンネルＭＯ３
）ランジスタ（以下、ＰＭＯ３という）、２はＮチャン
ネルＭＯ３Ｉ−ランジスタ（以下、ＮＭＯＳという）で
あり、ＰＭＯ３Ｉのバンクゲートは電源ＶＤＤ側に、Ｎ
ＭＯＳ２のバンクゲートは電源ＶＳＳ側に接続されてい
る。しだがって、第５図にタイミングチャートを示すよ
うに、入力信号Ｓｉが“Ｌ″から“Ｈ”に立ち上がると
、ＰＭＯ３Ｉがオフ、ＮＭＯＳ２がオンとなって、出力
信号Ｓｏが”Ｌ″レベルプルダウンし、バッファ出力と
して取り出される。
なものがある。同図において、１はＰチャンネルＭＯ３
）ランジスタ（以下、ＰＭＯ３という）、２はＮチャン
ネルＭＯ３Ｉ−ランジスタ（以下、ＮＭＯＳという）で
あり、ＰＭＯ３Ｉのバンクゲートは電源ＶＤＤ側に、Ｎ
ＭＯＳ２のバンクゲートは電源ＶＳＳ側に接続されてい
る。しだがって、第５図にタイミングチャートを示すよ
うに、入力信号Ｓｉが“Ｌ″から“Ｈ”に立ち上がると
、ＰＭＯ３Ｉがオフ、ＮＭＯＳ２がオンとなって、出力
信号Ｓｏが”Ｌ″レベルプルダウンし、バッファ出力と
して取り出される。
しかしながら、このような従来のバッファ回路にあって
は、入力信号Ｓｉが“Ｌ”から“Ｌ″に立ち上がるとき
第５図に示すように、出力信号ＳＯにノイズの原因とな
るオーバシュート（又はアンダーシュート）が発生し、
次段の回路の誤動作を誘発するという問題点があった。
は、入力信号Ｓｉが“Ｌ”から“Ｌ″に立ち上がるとき
第５図に示すように、出力信号ＳＯにノイズの原因とな
るオーバシュート（又はアンダーシュート）が発生し、
次段の回路の誤動作を誘発するという問題点があった。
すなわち、上記バッファ回路を構成するＣＭＯＳ半導体
装置では瞬時に起こる電圧の変動、寄生抵抗、パッケー
ジ等のインダクタンス及びプリント板等の配線パターン
の抵抗に起因して第５図に示すような出力波形の変動が
発生し、これがノイズを引き起こす。第４図に示す従来
例では回路自体については何ら対策が施されておらず、
ノイズ成分を小さくするために、例えば電源ＶＳＳライ
ンを強化することが行われている。しかし、この方法に
よると、高密度な実装の妨げとなり、また大きな効果も
望めない。さらに、他の方法として、例えばノイズ除去
回路を設けることも考えられるが、高速化、高集積化を
達成する上では得策とはいえない。
装置では瞬時に起こる電圧の変動、寄生抵抗、パッケー
ジ等のインダクタンス及びプリント板等の配線パターン
の抵抗に起因して第５図に示すような出力波形の変動が
発生し、これがノイズを引き起こす。第４図に示す従来
例では回路自体については何ら対策が施されておらず、
ノイズ成分を小さくするために、例えば電源ＶＳＳライ
ンを強化することが行われている。しかし、この方法に
よると、高密度な実装の妨げとなり、また大きな効果も
望めない。さらに、他の方法として、例えばノイズ除去
回路を設けることも考えられるが、高速化、高集積化を
達成する上では得策とはいえない。
そこで本発明は、簡単な回路構成で高速化、高集積化を
妨げることなく、ノイズを低減できる半導体装置を提供
することを目的としている。
妨げることなく、ノイズを低減できる半導体装置を提供
することを目的としている。
本発明による半導体装置は上記目的達成のため、高電位
側の第１のＭＯＳトランジスタと、低電位側の第２のＭ
ＯＳトランジスタとを備え、入力信号を反転させて出力
するバッファ回路を構成する半導体装置において、前記
バッファ回路の出力信号を反転してラッチする反転ラッ
チ手段と、前記バッファ回路の出力端子と低電位源との
間に介挿され、第２のＭＯＳ）ランジスタよりも駆動能
力の小さい第３のＭＯＳ）ランジスタと、を設け、反転
ラッチ手段のラッチ出力を前記第２のＭＯＳトランジス
タのバックゲートに供給するとともに、該ラッチ出力を
第３のＭＯＳ）ランジスタのゲートに供給して入力信号
を反転させたバッファ出力を取り出すようにしている。
側の第１のＭＯＳトランジスタと、低電位側の第２のＭ
ＯＳトランジスタとを備え、入力信号を反転させて出力
するバッファ回路を構成する半導体装置において、前記
バッファ回路の出力信号を反転してラッチする反転ラッ
チ手段と、前記バッファ回路の出力端子と低電位源との
間に介挿され、第２のＭＯＳ）ランジスタよりも駆動能
力の小さい第３のＭＯＳ）ランジスタと、を設け、反転
ラッチ手段のラッチ出力を前記第２のＭＯＳトランジス
タのバックゲートに供給するとともに、該ラッチ出力を
第３のＭＯＳ）ランジスタのゲートに供給して入力信号
を反転させたバッファ出力を取り出すようにしている。
本発明では、反転ラッチ手段のラッチ出力が第２のＭＯ
Ｓ）ランジスタのバックゲートに供給されるとともに、
第３のＭＯＳトランジスタのゲートに供給されて入力信
号を反転させたバッファ出力が取り出される。この場合
、特に入力電圧に°“Ｈ”が印加されるときには、最初
に第２のＭＯＳトランジスタがオンして出力のレベルが
下がり、ある程度下がった時点でラッチ出力が”Ｈ”と
なり、第２のＭＯＳ）ランジスタがオフすると同時に、
第３のＭＯＳトランジスタがオンして出力レベルがシュ
ートなしに所定の低電位レベルに反転する。
Ｓ）ランジスタのバックゲートに供給されるとともに、
第３のＭＯＳトランジスタのゲートに供給されて入力信
号を反転させたバッファ出力が取り出される。この場合
、特に入力電圧に°“Ｈ”が印加されるときには、最初
に第２のＭＯＳトランジスタがオンして出力のレベルが
下がり、ある程度下がった時点でラッチ出力が”Ｈ”と
なり、第２のＭＯＳ）ランジスタがオフすると同時に、
第３のＭＯＳトランジスタがオンして出力レベルがシュ
ートなしに所定の低電位レベルに反転する。
したがって、入力信号のレベル変化に対してバッファ出
力の変動が抑制され、ノイズが低減する。
力の変動が抑制され、ノイズが低減する。
以下、本発明を図面に基づいて説明する。
第１〜３図は本発明に係る半導体装置の一実施例を示す
図である。まず、構成を説明する。第１図において、１
１は高電位側（Ｖａｎ側ンに設けられたＰＭＯ３（第１
のＭＯＳトランジスタに相当）であり、そのバックゲー
トは電源■Ｉ、Ｄ側に接続される。Ｉ２は低電位側（■
８．側）に設けられたＮＭＯＳ（第２のＭＯＳトランジ
スタに相当）であり、そのバンクゲートはインバータラ
ッチ（反転ラッチ手段に相当）１３の出力側に接続され
る。ＰＭＯ３ｌｌおよびＮＭＯＳ１２のゲートは共通接
続され、人力信号Ｓｉが印加される。また、ＰＭＯ３Ｉ
ＩのソースとＮＭＯＳ１２のドレインとは共通接続され
、入力信号Ｓｉを反転させた信号がバッファ出力信号Ｓ
ｏとして取り出される。
図である。まず、構成を説明する。第１図において、１
１は高電位側（Ｖａｎ側ンに設けられたＰＭＯ３（第１
のＭＯＳトランジスタに相当）であり、そのバックゲー
トは電源■Ｉ、Ｄ側に接続される。Ｉ２は低電位側（■
８．側）に設けられたＮＭＯＳ（第２のＭＯＳトランジ
スタに相当）であり、そのバンクゲートはインバータラ
ッチ（反転ラッチ手段に相当）１３の出力側に接続され
る。ＰＭＯ３ｌｌおよびＮＭＯＳ１２のゲートは共通接
続され、人力信号Ｓｉが印加される。また、ＰＭＯ３Ｉ
ＩのソースとＮＭＯＳ１２のドレインとは共通接続され
、入力信号Ｓｉを反転させた信号がバッファ出力信号Ｓ
ｏとして取り出される。
インバークラッチ１３はインバータ１４およびインバー
タ１５からなり、インバーター４の方がインバーター５
よりも駆動能力が大きくなっている。ここで、入力信号
の変化に対しては駆動能力の大きいインバータ１４の方
が速く追随する。一方、駆動能力の大きい方がノイズを
発生しやすいという特質かある。
タ１５からなり、インバーター４の方がインバーター５
よりも駆動能力が大きくなっている。ここで、入力信号
の変化に対しては駆動能力の大きいインバータ１４の方
が速く追随する。一方、駆動能力の大きい方がノイズを
発生しやすいという特質かある。
インバークラッチ１３は上記出力信号ＳＯを反転させた
信号をラッチし、このラッチ信号ＳＬをＮＭＯＳ１２の
バンクゲートおよびＮＭＯＳ１６のゲートに供給する。
信号をラッチし、このラッチ信号ＳＬをＮＭＯＳ１２の
バンクゲートおよびＮＭＯＳ１６のゲートに供給する。
ＮＭＯＳ１６はバッファ出力信号ＳＯが取り出されるラ
イン１７と低電位電源Ｖ。との間に介挿されており、そ
のバックゲートは低電位型Ｂ Ｖ ｓ ｓ側に接続され
る。ここで、Ｎ Ｍ ＯＳ １６は第２図に示すように
Ｎ Ｍ ＯＳ １２よりも駆動能力が小さいものが用い
られる。駆動能力の大小による＼ 特質は前述した通りである。
イン１７と低電位電源Ｖ。との間に介挿されており、そ
のバックゲートは低電位型Ｂ Ｖ ｓ ｓ側に接続され
る。ここで、Ｎ Ｍ ＯＳ １６は第２図に示すように
Ｎ Ｍ ＯＳ １２よりも駆動能力が小さいものが用い
られる。駆動能力の大小による＼ 特質は前述した通りである。
次に、作用を説明する。
まず、ＰＭＯ３１１およびＮＭＯＳ１６はそ（７） ハ
ックゲートが何れも通常の使用方法と同様に高電位側あ
るいは低電位側に接続されているため、ゲートの印加電
圧によって一義的に通常通りオン／オフする。一方、Ｎ
ＭＯＳ１２はそのバンクゲートに加わる電圧によって作
動が異なる。すなわち、バックゲート電圧がＬ ”であ
るときはＮＭＯＳ１６と同じくＮチャンネルＭＯＳと同
様の動作をする。
ックゲートが何れも通常の使用方法と同様に高電位側あ
るいは低電位側に接続されているため、ゲートの印加電
圧によって一義的に通常通りオン／オフする。一方、Ｎ
ＭＯＳ１２はそのバンクゲートに加わる電圧によって作
動が異なる。すなわち、バックゲート電圧がＬ ”であ
るときはＮＭＯＳ１６と同じくＮチャンネルＭＯＳと同
様の動作をする。
一方、バックゲート電圧が“Ｈ”になると、ＮＭＯＳ１
２のゲート電圧のレベルに拘わりなくＮＭＯＳ１２は常
にオフ状態となる。
２のゲート電圧のレベルに拘わりなくＮＭＯＳ１２は常
にオフ状態となる。
以上を前提にして、最初に入力信号Ｓｉが第３図（ａ）
に示すように′Ｌ”から“Ｈ”へ立ち上がる場合の動作
を説明する。まず、入力信号Ｓｉが“Ｌ”のときはＰＭ
Ｏ３ＩＩがオン、ＮＭＯＳ１２がオフで、出力信号Ｓｏ
が“Ｈ”状態にあり、したがって、インバータ１４の出
力は“Ｌ″、インバータ１５の出力は“Ｈ”となり、ま
たＮＭＯＳ１６はオフとなっている。この状態は次の表
で示される。
に示すように′Ｌ”から“Ｈ”へ立ち上がる場合の動作
を説明する。まず、入力信号Ｓｉが“Ｌ”のときはＰＭ
Ｏ３ＩＩがオン、ＮＭＯＳ１２がオフで、出力信号Ｓｏ
が“Ｈ”状態にあり、したがって、インバータ１４の出
力は“Ｌ″、インバータ１５の出力は“Ｈ”となり、ま
たＮＭＯＳ１６はオフとなっている。この状態は次の表
で示される。
なお、このときＮＭＯＳ１２のバックゲート電圧には“
Ｌ゛レベルラッチ信号Ｓ ｒ、が印加されるため、ＮＭ
ＯＳ１２は通常動作をしている。
Ｌ゛レベルラッチ信号Ｓ ｒ、が印加されるため、ＮＭ
ＯＳ１２は通常動作をしている。
但し、Ｐ ＋＋ ： Ｐ ＭＯ５ｌｌ
Ｎ Ｉｔ ： Ｎ Ｍ Ｏ５１２
Ｉ Ｉａ ： ＮＭＯＳ１６
■１．：インバータ１５
Ｎ Ｉａ ： Ｎ Ｍ ＯＳ １６
次に、入力信号Ｓｉが“Ｌ”から立ち上がりを開始する
と、表に示すように、まずＰＭＯ５ＩＩがオフし、ＮＭ
ＯＳ１２がオンする。これにより、出力信号Ｓｏのレベ
ルが下がり始め、インバータ１４の反転レベルまで下が
るとインバータ１４が反転してそのラッチ信号ＳＬが“
Ｌ″から“Ｈ″に立ち上がる。このため、ＮＭＯＳ１２
のバックゲート電圧が“Ｈ”となり、ＮＭＯＳ１２が直
ちにオフ状態に固定され、いわゆるハイインピーダンス
状態（表ではＺで示す）となる、一方、上記ラッチ信号
ＳＬはＮＭＯＳ１６にも供給されているため、ランチ信
号ＳＬがＮＭＯＳ１６の反転レベルまで立ち上がると、
ＮＭＯＳ１６が直ちにオンとなり、ライン１７における
出力信号Ｓｏのレベルが今度はＮＭＯＳ１６を通して引
き下げられる。
と、表に示すように、まずＰＭＯ５ＩＩがオフし、ＮＭ
ＯＳ１２がオンする。これにより、出力信号Ｓｏのレベ
ルが下がり始め、インバータ１４の反転レベルまで下が
るとインバータ１４が反転してそのラッチ信号ＳＬが“
Ｌ″から“Ｈ″に立ち上がる。このため、ＮＭＯＳ１２
のバックゲート電圧が“Ｈ”となり、ＮＭＯＳ１２が直
ちにオフ状態に固定され、いわゆるハイインピーダンス
状態（表ではＺで示す）となる、一方、上記ラッチ信号
ＳＬはＮＭＯＳ１６にも供給されているため、ランチ信
号ＳＬがＮＭＯＳ１６の反転レベルまで立ち上がると、
ＮＭＯＳ１６が直ちにオンとなり、ライン１７における
出力信号Ｓｏのレベルが今度はＮＭＯＳ１６を通して引
き下げられる。
このように、入力信号Ｓｉが“Ｌ″から“Ｈ”に変化す
るときには、最初に駆動能力の大きいＮＭＯＳ１２がオ
ンすることにより急速に出力信号ＳＯのレベルが下がり
、ＮＭＯＳ１６の反転レベルまで下がった時点でＮＭＯ
Ｓ１２がオフすると同時に、今度は駆動能力の小さいＮ
ＭＯＳ１６がオンして出力信号Ｓｏのレベルが引き下げ
られる。このとき、ＮＭＯＳ１６は駆動能力が小さいた
め、オーバシュー４を起こさず第３図に示すように波形
の変動が全くないものとなる。したがって、瞬時に起こ
る電圧の変動に起因するノイズを抑制することができる
。
るときには、最初に駆動能力の大きいＮＭＯＳ１２がオ
ンすることにより急速に出力信号ＳＯのレベルが下がり
、ＮＭＯＳ１６の反転レベルまで下がった時点でＮＭＯ
Ｓ１２がオフすると同時に、今度は駆動能力の小さいＮ
ＭＯＳ１６がオンして出力信号Ｓｏのレベルが引き下げ
られる。このとき、ＮＭＯＳ１６は駆動能力が小さいた
め、オーバシュー４を起こさず第３図に示すように波形
の変動が全くないものとなる。したがって、瞬時に起こ
る電圧の変動に起因するノイズを抑制することができる
。
特に、本発明をＣＭＯＳゲートアレイに適用した場合に
は、出カバソファの出力リンギングノイズや出カバソフ
ァの同時変化によって起こる同時変化ノイズを有効に軽
減することができる。この場合、本実施例では電源（Ｖ
ｓｓ）ラインの強化をする必要はなく、また単にインバ
ークラッチ１３およびＮＭＯＳ１６を追加するだけの簡
単な構成でよく、しかもこれらの素子は通常のＣＭＯ３
で形成できるから、高速化、高集積化を害することもな
い。
は、出カバソファの出力リンギングノイズや出カバソフ
ァの同時変化によって起こる同時変化ノイズを有効に軽
減することができる。この場合、本実施例では電源（Ｖ
ｓｓ）ラインの強化をする必要はなく、また単にインバ
ークラッチ１３およびＮＭＯＳ１６を追加するだけの簡
単な構成でよく、しかもこれらの素子は通常のＣＭＯ３
で形成できるから、高速化、高集積化を害することもな
い。
一方、入力信号Ｓｉが第３図（ｂ）に示すように“Ｈ″
から“Ｌ″に立ち下がる場合は、まずＰＭＯ３ＩＩがオ
ンし、ＮＭＯＳ１２がオフする。これにより、出力信号
Ｓｏのレベルが上昇し始め、インバータ１４の反転レベ
ルまで上昇すると、インバータ１４が反転してそのラッ
チ信号ＳＬが“Ｈ”からＬ″に変わる。このため、ＮＭ
ＯＳ１２のバックゲート電圧が“Ｌ“となり、ＮＭＯＳ
１２が通常動作に戻る（オフ状態を維持する）。一方、
上記ラッチ信号ＳＬがＮＭＯＳ１６の反転レベルまで低
下すると、ＮＭＯＳ１６が直ちにオフとなり、出力信号
Ｓｏが急速に正規の“Ｈ”レベルまで引き上げられる。
から“Ｌ″に立ち下がる場合は、まずＰＭＯ３ＩＩがオ
ンし、ＮＭＯＳ１２がオフする。これにより、出力信号
Ｓｏのレベルが上昇し始め、インバータ１４の反転レベ
ルまで上昇すると、インバータ１４が反転してそのラッ
チ信号ＳＬが“Ｈ”からＬ″に変わる。このため、ＮＭ
ＯＳ１２のバックゲート電圧が“Ｌ“となり、ＮＭＯＳ
１２が通常動作に戻る（オフ状態を維持する）。一方、
上記ラッチ信号ＳＬがＮＭＯＳ１６の反転レベルまで低
下すると、ＮＭＯＳ１６が直ちにオフとなり、出力信号
Ｓｏが急速に正規の“Ｈ”レベルまで引き上げられる。
この場合も、第３図（ｂ）に示すように出力波形に変動
がないのは勿論である。
がないのは勿論である。
なお、本発明はＣＭＯＳゲートアレイに適用して多大の
効果があるが、その他の集積回路に適用しても同様の効
果がある。
効果があるが、その他の集積回路に適用しても同様の効
果がある。
本発明によれば、簡単な回路素子を追加するのみで、高
速化、高集積化を妨げることなく、出力信号の変動を抑
制することができ、ノイズを有効に軽減することができ
る。
速化、高集積化を妨げることなく、出力信号の変動を抑
制することができ、ノイズを有効に軽減することができ
る。
第１〜３図は本発明に係る半導体装置の一実施例を示す
図であり、 第１図はその回路図、 第２図はそのＮＨＯ３）ランジスタの駆動能力の特性を
示す図、 第３図はその作用を説明するタイミングチャート、 第４図は従来のバッファ回路を示す回路図、第５図は第
４図に示す回路のタイミングチャートである。 １１・・・・・・ＰＭＯ３（第１のＭＯＳトランジスタ
）、１２・・・・・・ＮＨＯ５（第２のＭＯ３Ｉ−ラン
ジスタ）、１３・・・・・・インバークラッチ（反転ラ
ッチ手段）、１４．１５・・・・・・インバータ、 １６・・・・・・ＮＨＯ３（第３のＭＯＳ）ランジスタ
）、１７・・・・・・ライン。 一実功性樫釦ＮＭＯ３）−ランジスタの１際口阪１ｂ刀
の堵ト圧乞示す図第２図 ｔｔ ＝ ＰＭＯ５＜：名１のＭＯＳ）ランジス７）ｔ
Ｚ ： ＮＨＯ３（１１ｙＺｃｙｒＭＯ５ｈランジス７
）１１インｔＸ−９ラゲ＋（反転うＶチ１−負）１＋、
Ｉｓ：インバータ Ｉｂ ： ＮＭｏ５ （専３Ｌ：ｙ）ＭＯＳ）ランジ
ス７）１７ｔライン ー実漁例の回）聞 第１図 第３図
図であり、 第１図はその回路図、 第２図はそのＮＨＯ３）ランジスタの駆動能力の特性を
示す図、 第３図はその作用を説明するタイミングチャート、 第４図は従来のバッファ回路を示す回路図、第５図は第
４図に示す回路のタイミングチャートである。 １１・・・・・・ＰＭＯ３（第１のＭＯＳトランジスタ
）、１２・・・・・・ＮＨＯ５（第２のＭＯ３Ｉ−ラン
ジスタ）、１３・・・・・・インバークラッチ（反転ラ
ッチ手段）、１４．１５・・・・・・インバータ、 １６・・・・・・ＮＨＯ３（第３のＭＯＳ）ランジスタ
）、１７・・・・・・ライン。 一実功性樫釦ＮＭＯ３）−ランジスタの１際口阪１ｂ刀
の堵ト圧乞示す図第２図 ｔｔ ＝ ＰＭＯ５＜：名１のＭＯＳ）ランジス７）ｔ
Ｚ ： ＮＨＯ３（１１ｙＺｃｙｒＭＯ５ｈランジス７
）１１インｔＸ−９ラゲ＋（反転うＶチ１−負）１＋、
Ｉｓ：インバータ Ｉｂ ： ＮＭｏ５ （専３Ｌ：ｙ）ＭＯＳ）ランジ
ス７）１７ｔライン ー実漁例の回）聞 第１図 第３図
Claims (1)
- 【特許請求の範囲】 高電位側の第１のＭＯＳトランジスタと、低電位側の第
２のＭＯＳトランジスタとを備え、入力信号を反転させ
て出力するバッファ回路を構成する半導体装置において
、 前記バッファ回路の出力信号を反転してラッチする反転
ラッチ手段と、 前記バッファ回路の出力端子と低電位源との間に介挿さ
れ、第２のＭＯＳトランジスタよりも駆動能力の小さい
第３のＭＯＳトランジスタと、を設け、 反転ラッチ手段のラッチ出力を前記第２のＭＯＳトラン
ジスタのバックゲートに供給するとともに、該ラッチ出
力を第３のＭＯＳトランジスタのゲートに供給して入力
信号を反転させたバッファ出力を取り出すようにしたこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63173600A JPH0222917A (ja) | 1988-07-11 | 1988-07-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63173600A JPH0222917A (ja) | 1988-07-11 | 1988-07-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0222917A true JPH0222917A (ja) | 1990-01-25 |
Family
ID=15963609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63173600A Pending JPH0222917A (ja) | 1988-07-11 | 1988-07-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0222917A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04252512A (ja) * | 1990-09-28 | 1992-09-08 | Nec Corp | 出力端子電圧プリセット回路 |
| JPH04132748U (ja) * | 1991-05-30 | 1992-12-09 | 関西日本電気株式会社 | 出力バツフア回路 |
| EP0520470A2 (en) * | 1991-06-27 | 1992-12-30 | Fujitsu Limited | Output circuit and semiconductor integrated circuit device |
| FR2730367A1 (fr) * | 1995-02-08 | 1996-08-09 | Bull Sa | Coupleur d'entree sortie de circuit integre |
| US7764085B2 (en) | 2002-07-19 | 2010-07-27 | Nec Electronics Corporation | Buffer circuit, buffer tree, and semiconductor device |
-
1988
- 1988-07-11 JP JP63173600A patent/JPH0222917A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04252512A (ja) * | 1990-09-28 | 1992-09-08 | Nec Corp | 出力端子電圧プリセット回路 |
| JPH04132748U (ja) * | 1991-05-30 | 1992-12-09 | 関西日本電気株式会社 | 出力バツフア回路 |
| EP0520470A2 (en) * | 1991-06-27 | 1992-12-30 | Fujitsu Limited | Output circuit and semiconductor integrated circuit device |
| FR2730367A1 (fr) * | 1995-02-08 | 1996-08-09 | Bull Sa | Coupleur d'entree sortie de circuit integre |
| EP0726667A1 (fr) * | 1995-02-08 | 1996-08-14 | Bull S.A. | Coupleur d'entrée sortie de circuit intégré |
| US5644254A (en) * | 1995-02-08 | 1997-07-01 | Bull, S.A. | Rapid switching input-output couplers for high rate data transfer buses |
| US7764085B2 (en) | 2002-07-19 | 2010-07-27 | Nec Electronics Corporation | Buffer circuit, buffer tree, and semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0780983B1 (en) | Voltage level shifter | |
| JP3562725B2 (ja) | 出力バッファ回路、および入出力バッファ回路 | |
| CA2113987A1 (en) | Very low voltage inter-chip cmos logic signaling for large numbers of high-speed output lines each associated with large capacitive loads | |
| JPH04345317A (ja) | ドライバ回路、低ノイズドライバ回路及び低ノイズ低電圧スイングドライバ・レシーバ回路 | |
| JPH055407B2 (ja) | ||
| US6351421B1 (en) | Data output buffer | |
| KR950001761A (ko) | 반도체 집적회로의 데이타 출력버퍼 | |
| JP3759314B2 (ja) | オフ・チップ・ドライバ | |
| US5434519A (en) | Self-resetting CMOS off-chip driver | |
| JPH0222917A (ja) | 半導体装置 | |
| JPH0389624A (ja) | 半導体集積回路 | |
| US20060071695A1 (en) | Signal driving circuits including inverters | |
| US5493232A (en) | Disturbance immune output buffer with switch and hold stages | |
| JP3142416B2 (ja) | 半導体集積回路 | |
| US5530401A (en) | Single source differential circuit | |
| JP2669346B2 (ja) | 半導体集積回路装置 | |
| KR940003399B1 (ko) | 저잡음 데이타 출력 버퍼 | |
| US11356096B2 (en) | Logic circuit | |
| JP3240402B2 (ja) | 出力バッファ回路 | |
| KR20060104905A (ko) | 반도체 소자의 데이터 입력 버퍼 | |
| JPH0490620A (ja) | 半導体装置 | |
| KR950012028B1 (ko) | 저잡음 출력 구조를 가지는 반도체 메모리 장치 | |
| KR20000027367A (ko) | 반도체소자의 출력버퍼 | |
| JPH04242319A (ja) | Ｃｍｏｓ集積回路 | |
| KR930014568A (ko) | 노이즈 감소를 위한 데이타 출력 컨트롤러 |