JPH04132748U

JPH04132748U - 出力バツフア回路

Info

Publication number: JPH04132748U
Application number: JP3982091U
Authority: JP
Inventors: 正晴高橋
Original assignee: 関西日本電気株式会社
Priority date: 1991-05-30
Filing date: 1991-05-30
Publication date: 1992-12-09
Anticipated expiration: 2006-05-30
Also published as: JP2555046Y2

Abstract

(57)【要約】【目的】ＣＭＯＳ型の出力バッファ回路のスイッチン
グ速度を制御する。【構成】ゲート−ドレイン間を短絡したＮ型ＭＯＳト
ランジスタＭ４を介してＮ型ＭＯＳトランジスタＭ１２
をグランドに接続し、ゲート−ドレイン間を短絡したＰ
型ＭＯＳトランジスタＭ３を介して電源ＶＤＤに接続し
たＰ型ＭＯＳトランジスタＭ１とを直列に接続し、この
接続点より出力端子ＯＵＴを導出し、入力端子ＩＮをＭ
ＯＳトランジスタＭ１，Ｍ１２双方のゲートに並列接続
し、ＭＯＳトランジスタＭ１２のバックゲートに独立に
端子ＶB を設ける。【効果】バックゲート端子ＶB にバイアス電圧を与え
ることにより、ＭＯＳトランジスタＭ１２のＯＮ抵抗値
を制御することができ、したがって出力電圧の立下り速
度を制御することができる。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

この考案は相補型ＭＯＳ集積回路（以下ＣＭＯＳ−ＩＣと記す）に関し、特に出力バッファ回路に関する。

【０００２】

【従来の技術】

従来、この種の出力バッファ回路は、図５の回路図に示すように、高電位側電源（ＶＤＤ）に接続するＰ型ＭＯＳトランジスタＭ１と、低電位側電源（グランド）に接続するＮ型ＭＯＳトランジスタからなる回路となっていた。

【０００３】入力端子ＩＮは両トランジスタのゲートに並列接続され、出力端子ＯＵＴはＰ型ＭＯＳトランジスタＭ１とＮ型ＭＯＳトランジスタＭ２の直列接続された接続点より導出されている。

【０００４】なお、通常Ｐ型ＭＯＳトランジスタＭ１のバックゲートはＶＤＤに，Ｎ型ＭＯＳトランジスタのバックゲートはグランドに接続されている。

【０００５】

【考案が解決しようとする課題】

ところで、上記の従来の出力バッファ回路は、スイッチング速度（立上りの速度または立下りの速度）を変えられないという欠点があった。

【０００６】一般的にはスイッチング速度は速いほうが好ましいが、出力端子に接続される負荷の特性によっては速すぎるとオーバーシュートを生じてノイズとなる等の現象もあり、適正なスイッチング速度が所望される場合がある。

【０００７】また、電源ＶＤＤが前段回路の電源と共用される場合に出力端子ＯＵＴに接続する負荷に流れる電流が大きい場合は、出力バッファ回路のスイッチング時間が速すぎると電源電圧の低下が生じ、前段回路が誤動作する恐れがある。

【０００８】そこで、出力バッファ回路のスイッチング時間を容易に制御もしくは設計する手段が望まれている。

【０００９】

【課題を解決するための手段】

この考案の出力バッファ回路は、電圧降下手段を介して電源の一端に接続される一導電型チャンネルのＭＯＳトランジスタと電圧降下手段を介し，もしくは介さずに電源の他端に接続される他の導電型チャンネルのＭＯＳトランジスタとを直列に接続し、少なくとも前記一導電型チャンネルのＭＯＳトランジスタにはバックゲート端子を設け、入力端子を前記両ＭＯＳトランジスタのゲートに並列に接続し、出力端子を前記両ＭＯＳトランジスタの直列接続点より導出したことを特徴とする。

【００１０】前記電圧降下手段は、ゲート−ドレイン間を短絡したＭＯＳトランジスタで構成できる。

【００１１】さらに前記電圧降下手段はダイオードを順方向に用いても良い。

【００１２】前記バックゲート端子は、集積回路外部端子とすることができる。さらに前記バックゲート端子には集積回路内部において生成した電圧を与えることもできる。

【００１３】

【作用】

上記の構成によると、バックゲート端子に印加される電圧を変化させることにより、一導電型チャンネルのＭＯＳトランジスタのＯＮ抵抗を変化させることができるので、スイッチングの立上り，もしくは立下りの速度を、もしくは両方の速度を変化させることができる。

【００１４】なお、バックゲートは他の導電型で形成され、一導電型で形成されるドレインやソースと逆バイアスの電圧を印加する必要があるが、一導電型チャンネルのＭＯＳトランジスタは電圧降下手段を介して電源の一端に接続されているので、高電位側電源（ＶＤＤ）をこえた高電圧や、低電位側電源（グランド）をこえた低電圧を用意する必要はない。

【００１５】さらに、バックゲート端子を集積回路の外部端子として備えれば、負荷の特性に応じた電圧を外より与えてスイッチング速度を最適化することができる。負荷の特性は、定まったものであるならば、集積回路内部に所望の電圧を生成して与えればよいので、出力バッファ回路の設計は容易である。

【００１６】

【実施例】

以下、この考案について図面を参照して説明する。図１はこの考案の一実施例の出力バッファ回路の回路図でる。この実施例はＮ型半導体基板にＰ型ＭＯＳトランジスタを形成し、同基板に形成したＰウェル内に形成したＮ型ＭＯＳトランジスタよりなるＣＭＯＳ−ＩＣに本考案を適用したものである。

【００１７】一導電型としてのＮチャンネルを有するＮ型ＭＯＳトランジスタＭ１２は電圧降下手段となるゲート−ドレイン間を短絡したＮ型ＭＯＳトランジスタＭ４を介して、電源の一端であるグランドに接続されている。

【００１８】また、他の導電型であるＰ型ＭＯＳトランジスタＭ１は電圧降下手段であるゲート−ドレイン間を短絡したＰ型ＭＯＳトランジスタＭ３を介して電源の他端であるＶＤＤに接続されている。ＭＯＳトランジスタＭ１およびＭ２は直列に接続され、その接続点から出力端子ＯＵＴが導出される。

【００１９】一方、入力端子ＩＮは両ＭＯＳトランジスタＭ１およびＭ１２のゲートに並列に接続されて両トランジスタを制御する。ここにおいて、Ｎ型ＭＯＳトランジスタ１２のバックゲートには独立した端子ＶB が設けられている。Ｎ型ＭＯＳトランジスタ１２のバックゲートはＰウェル部であって、独立に端子を設けることができ、Ｎ型のドレイン，ソースに対し逆方向の（すなわち低い）電圧を与えることによって、Ｎ型ＭＯＳトランジスタ１２のＯＮ抵抗値を制御する。従って、出力電圧の立下り速度を制御する。

【００２０】Ｎ型ＭＯＳトランジスタＭ１２のソース電極は電圧降下手段Ｍ４を介してグランドに接続しているので正の電位であり、バックゲート端子ＶB に与える電圧を正の電圧として別に負の電源を用意する必要をなくしている。

【００２１】バックゲート端子ＶB は、集積回路の外部端子として設けて、出力端子ＯＵＴに接続する負荷の特性に応じて電圧を与え、立下りの速度を最適にすることができる。接続される負荷が一定ならば、集積回路内部に必要な電圧を生成して印加すれば、出力電圧の立下り速度予定のごとくすることができるので設計が容易である。

【００２２】なお、この実施例におけるＰ型ＭＯＳトランジスタＭ３は、出力電圧の高・低レベルのバランスのために設けたもので、立下り速度の制御には関係なく省略することができる。

【００２３】また、Ｎ型ＭＯＳトランジスタＭ４は複数個としてバックゲートのコントロール範囲を拡大できることはいうまでもない。

【００２４】しかしながら、この実施例においては、Ｐ型ＭＯＳトランジスタのバックゲートは独立していないので出力電圧の立上り速度をコントロールする手段は有しない。

【００２５】

【実施例２】前記第１の実施例と同様なＣＭＯＳ−ＩＣに本考案を適用した他の実施例について、図２の回路図を参照して説明する。

【００２６】図１と異なる点は、電圧降下手段がＭＯＳトランジスタＭ３，Ｍ４よりダイオードＤ１，Ｄ２に変わっている点のみであるので、同一部分は符号を同一として説明を省略する。

【００２７】この実施例においてもダイオードＤ１，Ｄ２を複数としてバックゲートのコントロール範囲を適当に確保することは当然であるので特に図示はしていない。

【００２８】

【実施例３】前記の実施例とは異なる方式のＣＭＯＳ−ＩＣに本考案を適用した実施例について図面を用いて説明する。

【００２９】このＣＭＯＳ−ＩＣはＮ型基板に形成したＰウェル内に形成したＮ型ＭＯＳトランジスタと、Ｎ型基板に形成したＰウェル内にさらにＮウェルを形成して二重ウェルとし、その内に形成したＰ型ＭＯＳトランジスタとで形成するものである。このようなＩＣにおいては、図３に示す回路図のようにＰウェル内に形成したＮ型ＭＯＳトランジスタＭ１２のみならず、二重ウェル内に形成したＰ型ＭＯＳトランジスタＭ１１にもそれぞれ独立してバックゲート端子ＶB2，ＶB1を設けて、それぞれ独立に制御することができ、従って出力電圧の立上り速度と立下り速度とを独立に制御できる。ここで電圧降下手段がＭＯＳトランジスタＭ４，Ｍ１３に限らず他の手段でもかまわないことはいうまでもない。

【００３０】電圧降下手段Ｍ１３があるので、バックゲート端子ＶB1に印加する電圧を電源電圧ＶＤＤにより低い電圧とすることができる点も説明するまでもない。

【００３１】

【実施例４】図４はこの考案の第４実施例の回路図でる。この実施例はＰ型半導体基板に形成したＮ型ＭＯＳトランジスタと、Ｐ型半導体基板に形成したＮウェルに形成したＰ型ＭＯＳトランジスタにより形成したＣＭＯＳ−ＩＣに本考案を適用したものである。前記第１の実施例のバックゲート端子ＶB がＮ型ＭＯＳトランジスタＭ１２のバックゲートに接続されていたのに代えて、Ｐ型ＭＯＳトランジスタＭ２１のバックゲートに接続されるバックゲート端子ＶB3となる点を除いては第１の実施例と同様であるため、その説明を省略する。この実施例では、Ｐ型ＭＯＳトランジスタＭ２１のＯＮ抵抗を変化させるため、立上り速度を制御できるという利点がある。

【００３２】同様にＰ型半導体基板を用いるＣＭＯＳ−ＩＣにおいて、前記第２，第３の実施例と同様な変形的適用ができることは容易に理解できると思われるのでそれらの説明は省略する。

【００３３】

【考案の効果】

以上説明したように、この考案はＰ型ＭＯＳトランジスタ，またはＮ型ＭＯＳトランジスタまたは双方のバックゲート電圧を変化させることにより、立上り速度，または立下り速度または双方を制御できる効果がある。

【図面の簡単な説明】

【図１】この考案の一実施例を示す回路図

【図２】この考案の第２の実施例を示す回路図

【図３】この考案の第３の実施例を示す回路図

【図４】この考案の第４の実施例を示す回路図

【図５】従来の出力バッファ回路を示す回路図

【符号の説明】

Ｍ１，Ｍ１１，Ｍ１２，Ｍ２２ＭＯＳ型トランジスタＩＮ入力端子ＯＵＴ出力端子ＶB ，ＶB1，ＶB2，ＶB3 バックゲート端子Ｄ１，Ｄ２，Ｍ３，Ｍ４，Ｍ１３，Ｍ２３，Ｍ２４電
圧降下手段

Claims

【実用新案登録請求の範囲】

【請求項１】電圧降下手段を介して電源の一端に接続さ
れる一導電型チャンネルのＭＯＳトランジスタと、電圧
降下手段を介しもしくは介さずに電源の他端に接続され
る他の導電型チャンネルのＭＯＳトランジスタとを直列
に接続し、少なくとも前記一導電型チャンネルのＭＯＳ
トランジスタにはバックゲート端子を設け、入力端子を
前記両ＭＯＳトランジスタのゲートに並列に接続し、出
力端子を前記両ＭＯＳトランジスタの直列接続点より導
出したことを特徴とする出力バッファ回路。
【請求項２】前記電圧降下手段がゲート−ドレイン間を
短絡したＭＯＳトランジスタであることを特徴とする請
求項１の出力バッファ回路。
【請求項３】前記電圧降下手段がダイオードであること
を特徴とする請求項１の出力バッファ回路。
【請求項４】前記バックゲート端子が集積回路の外部端
子として導出されていることを特徴とする請求項１また
は請求項２または請求項３の出力バッファ回路。
【請求項５】前記バックゲート端子を集積回路の内部に
備え、その集積回路内で生成するバイアス電圧が印加さ
れていることを特徴とする請求項１または請求項２また
は請求項３の出力バッファ回路。