JP2001044818A - 入力回路 - Google Patents
入力回路Info
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- JP2001044818A JP2001044818A JP11216026A JP21602699A JP2001044818A JP 2001044818 A JP2001044818 A JP 2001044818A JP 11216026 A JP11216026 A JP 11216026A JP 21602699 A JP21602699 A JP 21602699A JP 2001044818 A JP2001044818 A JP 2001044818A
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Abstract
(57)【要約】
【課題】 ３．３Ｖ系電源電圧で動作し、ＣＭＯＳ回路
とのインターフェースが可能な入力回路を提供する。 【解決手段】 入力端子ＩＮにローレベルを入力した場
合、トランジスタ８，９で構成された入力バッファＢ２
への入力電圧は０Ｖとなり、出力端子ＯＵＴは３．３Ｖ
が出力され、次に入力端子ＩＮにハイレベルが入力され
た場合、入力バッファＢ２への入力電圧は抵抗６，７に
より分圧されて約４．６Ｖとなり、ＰＭＯトランジスタ
８はオフしＮＭＯＳトランジスタ９はオンして、出力端
子ＯＵＴは０Ｖが出力され、トランジスタ８，９に印可
されるゲート電圧はそれらの耐圧を超えない０Ｖから
４．６Ｖとなり、ＣＭＯＳインターフェースである２．
５Ｖ付近でスイッチングしても、安定した特性が得られ
る。
とのインターフェースが可能な入力回路を提供する。 【解決手段】 入力端子ＩＮにローレベルを入力した場
合、トランジスタ８，９で構成された入力バッファＢ２
への入力電圧は０Ｖとなり、出力端子ＯＵＴは３．３Ｖ
が出力され、次に入力端子ＩＮにハイレベルが入力され
た場合、入力バッファＢ２への入力電圧は抵抗６，７に
より分圧されて約４．６Ｖとなり、ＰＭＯトランジスタ
８はオフしＮＭＯＳトランジスタ９はオンして、出力端
子ＯＵＴは０Ｖが出力され、トランジスタ８，９に印可
されるゲート電圧はそれらの耐圧を超えない０Ｖから
４．６Ｖとなり、ＣＭＯＳインターフェースである２．
５Ｖ付近でスイッチングしても、安定した特性が得られ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
おける高電圧側回路の信号を低電圧側回路に適切なレベ
ルに変換するための入力回路に関するものである。
おける高電圧側回路の信号を低電圧側回路に適切なレベ
ルに変換するための入力回路に関するものである。
【０００２】
【従来の技術】近年、半導体集積回路（以下、ＬＳＩと
記す）は、高性能化のため高速化かつ高集積化が行わ
れ、これに伴い消費電力が増加してきており、この消費
電力を抑えるためＬＳＩの電源電圧を下げるに際しても
全てのＬＳＩの電源電圧が下げられない場合があり、こ
の場合には高電圧側回路の信号を低電圧側回路で受ける
ことも必要となり、そのような際には、高電圧側回路の
信号を低電圧側回路に適切なレベルに変換するための入
力回路が使用されている。
記す）は、高性能化のため高速化かつ高集積化が行わ
れ、これに伴い消費電力が増加してきており、この消費
電力を抑えるためＬＳＩの電源電圧を下げるに際しても
全てのＬＳＩの電源電圧が下げられない場合があり、こ
の場合には高電圧側回路の信号を低電圧側回路で受ける
ことも必要となり、そのような際には、高電圧側回路の
信号を低電圧側回路に適切なレベルに変換するための入
力回路が使用されている。
【０００３】このような従来の入力回路について、図面
を参照しながら以下に説明する。図１は従来の入力回路
の構成を示す回路図である。図１において、ＩＮは高電
圧回路からの信号を入力とする入力端子、ＯＵＴは低電
圧回路への信号を出力する出力端子、２，４はＰチャネ
ル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタ
と記す）、１，３，５はＮチャネル型ＭＯＳトランジス
タ（以下、ＮＭＯＳトランジスタと記す）である。
を参照しながら以下に説明する。図１は従来の入力回路
の構成を示す回路図である。図１において、ＩＮは高電
圧回路からの信号を入力とする入力端子、ＯＵＴは低電
圧回路への信号を出力する出力端子、２，４はＰチャネ
ル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタ
と記す）、１，３，５はＮチャネル型ＭＯＳトランジス
タ（以下、ＮＭＯＳトランジスタと記す）である。
【０００４】入力端子ＩＮには電源電圧ＶL（例えば３
Ｖ）以上の電圧ＶH（例えば０〜５Ｖ）が印可される
が、ＮＭＯＳトランジスタ１のゲートが電源電圧ＶLの
電位となっているため、入力バッファＢ１内のＮＭＯＳ
トランジスタ５のゲートに接続されるノードＮ１の電圧
は、電源電圧ＶLよりＮＭＯＳトランジスタ１の閾値電
圧ＶT分下がった電圧（ＶL−ＶT）となる。
Ｖ）以上の電圧ＶH（例えば０〜５Ｖ）が印可される
が、ＮＭＯＳトランジスタ１のゲートが電源電圧ＶLの
電位となっているため、入力バッファＢ１内のＮＭＯＳ
トランジスタ５のゲートに接続されるノードＮ１の電圧
は、電源電圧ＶLよりＮＭＯＳトランジスタ１の閾値電
圧ＶT分下がった電圧（ＶL−ＶT）となる。
【０００５】これにより、ＮＭＯＳトランジスタ５のゲ
ート電圧は耐圧以下とすることができ、図１で構成され
た回路により、電源電圧ＶLよりも高い電圧ＶHを入力で
きる入力回路となる。
ート電圧は耐圧以下とすることができ、図１で構成され
た回路により、電源電圧ＶLよりも高い電圧ＶHを入力で
きる入力回路となる。
【０００６】
【発明が解決しようとする課題】しかしながら上記のよ
うな従来の入力回路では、電源電圧ＶLとして例えば３
Ｖよりも少し高い３．３Ｖ系の電圧で動作させた場合で
も、ＮＭＯＳトランジスタ１のゲート電圧が３．３Ｖと
なっているため、ＮＭＯＳトランジスタ３，５のゲート
とＰＭＯＳトランジスタ４のゲートに加わる最大電圧は
３．３ＶよりもＮＭＯＳトランジスタ１の閾値電圧ＶT
分下がった約２．５Ｖとなり、０〜３Ｖの振幅が必要な
ＣＭＯＳ系回路に対してはインターフェースすることが
できず、ＣＭＯＳインターフェースとして動作させるこ
とが困難になるという問題点を有していた。
うな従来の入力回路では、電源電圧ＶLとして例えば３
Ｖよりも少し高い３．３Ｖ系の電圧で動作させた場合で
も、ＮＭＯＳトランジスタ１のゲート電圧が３．３Ｖと
なっているため、ＮＭＯＳトランジスタ３，５のゲート
とＰＭＯＳトランジスタ４のゲートに加わる最大電圧は
３．３ＶよりもＮＭＯＳトランジスタ１の閾値電圧ＶT
分下がった約２．５Ｖとなり、０〜３Ｖの振幅が必要な
ＣＭＯＳ系回路に対してはインターフェースすることが
できず、ＣＭＯＳインターフェースとして動作させるこ
とが困難になるという問題点を有していた。
【０００７】本発明は、上記従来の問題点を解決するも
ので、３．３Ｖ系電源電圧でも動作することができ、Ｃ
ＭＯＳ系回路に対してインターフェースすることができ
る入力回路を提供する。
ので、３．３Ｖ系電源電圧でも動作することができ、Ｃ
ＭＯＳ系回路に対してインターフェースすることができ
る入力回路を提供する。
【０００８】
【課題を解決するための手段】上記の課題を解決するた
めに本発明の入力回路は、入力バッファ部への入力電圧
として、入力バッファの耐圧以下でかつ大きい振幅が得
られることを特徴とする。以上により、３．３Ｖ系電源
電圧でも動作することができ、ＣＭＯＳ系回路に対して
インターフェースすることができる。
めに本発明の入力回路は、入力バッファ部への入力電圧
として、入力バッファの耐圧以下でかつ大きい振幅が得
られることを特徴とする。以上により、３．３Ｖ系電源
電圧でも動作することができ、ＣＭＯＳ系回路に対して
インターフェースすることができる。
【０００９】
【発明の実施の形態】本発明の請求項１に記載の入力回
路は、第１の電圧と接地電圧の間で変化する信号を入力
する入力端子と、前記第１の電圧よりも低い電圧である
第２の電圧と前記接地電圧の間で変化する信号を出力す
る出力端子と、前記入力端子と接地の間に直列接続した
第１の抵抗および第２の抵抗と、前記第１の抵抗と第２
の抵抗との接続点にゲートを接続したＰチャネル型ＭＯ
ＳトランジスタおよびＮチャネル型ＭＯＳトランジスタ
とからなり、前記Ｐチャネル型ＭＯＳトランジスタのソ
ースを前記第２の電圧に接続し、前記Ｎチャネル型ＭＯ
Ｓトランジスタのソースを前記接地に接続し、前記Ｐチ
ャネル型ＭＯＳトランジスタのドレインと前記Ｎチャネ
ル型ＭＯＳトランジスタのドレインとを前記出力端子に
接続した構成とする。
路は、第１の電圧と接地電圧の間で変化する信号を入力
する入力端子と、前記第１の電圧よりも低い電圧である
第２の電圧と前記接地電圧の間で変化する信号を出力す
る出力端子と、前記入力端子と接地の間に直列接続した
第１の抵抗および第２の抵抗と、前記第１の抵抗と第２
の抵抗との接続点にゲートを接続したＰチャネル型ＭＯ
ＳトランジスタおよびＮチャネル型ＭＯＳトランジスタ
とからなり、前記Ｐチャネル型ＭＯＳトランジスタのソ
ースを前記第２の電圧に接続し、前記Ｎチャネル型ＭＯ
Ｓトランジスタのソースを前記接地に接続し、前記Ｐチ
ャネル型ＭＯＳトランジスタのドレインと前記Ｎチャネ
ル型ＭＯＳトランジスタのドレインとを前記出力端子に
接続した構成とする。
【００１０】この構成によると、第１の抵抗と第２の抵
抗を調整することにより、入力バッファ部への入力電圧
として、入力バッファの耐圧以下でかつ大きい振幅が得
られる。請求項２に記載の入力回路は、第１の電圧と接
地電圧の間で変化する信号を入力する入力端子と、前記
第１の電圧よりも低い電圧である第２の電圧と前記接地
電圧の間で変化する信号を出力する出力端子と、順次直
列接続した第１のＮチャネル型ＭＯＳトランジスタおよ
び第１のＰチャネル型ＭＯＳトランジスタおよび第２の
Ｎチャネル型ＭＯＳトランジスタと、ソースを第１の電
源に接続しドレインを前記第１のＮチャネル型ＭＯＳト
ランジスタと前記第１のＰチャネル型ＭＯＳトランジス
タとの前記直列接続による接続点に接続しゲートを前記
入力端子に接続した第２のＰチャネル型ＭＯＳトランジ
スタと、ソースを前記入力端子に接続しドレインを前記
第１のＮチャネル型ＭＯＳトランジスタのゲートと前記
第１のＰチャネル型ＭＯＳトランジスタのゲートと前記
第２のＮチャネル型ＭＯＳトランジスタのゲートに接続
した第３のＮチャネル型ＭＯＳトランジスタと、前記第
１の電源と前記第３のＮチャネル型ＭＯＳトランジスタ
のゲートの間にそのゲートから前記第１の電源の向きに
接続した第１のダイオードと、前記第３のＮチャネル型
ＭＯＳトランジスタのゲートと前記第１の電源の間にそ
の電源から前記第３のＮチャネル型ＭＯＳトランジスタ
のゲートの向きに接続した第２のダイオードとからな
り、前記第１のＮチャネル型ＭＯＳトランジスタのソー
スを前記第１の電源に接続し、前記第２のＮチャネル型
ＭＯＳトランジスタのソースを接地に接続し、前記第１
のＰチャネル型ＭＯＳトランジスタのドレインと前記第
２のＮチャネル型ＭＯＳトランジスタのドレインとを前
記出力端子に接続した構成とする。
抗を調整することにより、入力バッファ部への入力電圧
として、入力バッファの耐圧以下でかつ大きい振幅が得
られる。請求項２に記載の入力回路は、第１の電圧と接
地電圧の間で変化する信号を入力する入力端子と、前記
第１の電圧よりも低い電圧である第２の電圧と前記接地
電圧の間で変化する信号を出力する出力端子と、順次直
列接続した第１のＮチャネル型ＭＯＳトランジスタおよ
び第１のＰチャネル型ＭＯＳトランジスタおよび第２の
Ｎチャネル型ＭＯＳトランジスタと、ソースを第１の電
源に接続しドレインを前記第１のＮチャネル型ＭＯＳト
ランジスタと前記第１のＰチャネル型ＭＯＳトランジス
タとの前記直列接続による接続点に接続しゲートを前記
入力端子に接続した第２のＰチャネル型ＭＯＳトランジ
スタと、ソースを前記入力端子に接続しドレインを前記
第１のＮチャネル型ＭＯＳトランジスタのゲートと前記
第１のＰチャネル型ＭＯＳトランジスタのゲートと前記
第２のＮチャネル型ＭＯＳトランジスタのゲートに接続
した第３のＮチャネル型ＭＯＳトランジスタと、前記第
１の電源と前記第３のＮチャネル型ＭＯＳトランジスタ
のゲートの間にそのゲートから前記第１の電源の向きに
接続した第１のダイオードと、前記第３のＮチャネル型
ＭＯＳトランジスタのゲートと前記第１の電源の間にそ
の電源から前記第３のＮチャネル型ＭＯＳトランジスタ
のゲートの向きに接続した第２のダイオードとからな
り、前記第１のＮチャネル型ＭＯＳトランジスタのソー
スを前記第１の電源に接続し、前記第２のＮチャネル型
ＭＯＳトランジスタのソースを接地に接続し、前記第１
のＰチャネル型ＭＯＳトランジスタのドレインと前記第
２のＮチャネル型ＭＯＳトランジスタのドレインとを前
記出力端子に接続した構成とする。
【００１１】この構成によると、第３のＮＭＯＳトラン
ジスタのドレイン−ゲート間に存在する寄生容量と第１
のダイオードと第２のダイオードにより、入力端子がハ
イレベルの時の第３のＮＭＯＳトランジスタのゲート電
圧は第１の電源よりも第１のダイオードの順方向電圧分
高くなり、第３のＮＭＯＳトランジスタのソース電圧は
ゲート電圧より閾値分低い値となることにより、入力バ
ッファ部の入力電圧振幅は第１の電源の電圧からＧＮＤ
電圧となる。
ジスタのドレイン−ゲート間に存在する寄生容量と第１
のダイオードと第２のダイオードにより、入力端子がハ
イレベルの時の第３のＮＭＯＳトランジスタのゲート電
圧は第１の電源よりも第１のダイオードの順方向電圧分
高くなり、第３のＮＭＯＳトランジスタのソース電圧は
ゲート電圧より閾値分低い値となることにより、入力バ
ッファ部の入力電圧振幅は第１の電源の電圧からＧＮＤ
電圧となる。
【００１２】請求項３に記載の入力回路は、第１の電圧
と接地電圧の間で変化する信号を入力する入力端子と、
前記第１の電圧よりも低い電圧である第２の電圧と前記
接地電圧の間で変化する信号を出力する出力端子と、ゲ
ートを前記入力端子に接続したＰチャネル型ＭＯＳトラ
ンジスタと、前記Ｐチャネル型ＭＯＳトランジスタのソ
ースと第１の電源との間に接続した第１の抵抗と、前記
Ｐチャネル型ＭＯＳトランジスタのドレインと接地との
間に接続した第２の抵抗と、前記第１の電源と接地との
間で直列接続した第３の抵抗および第４の抵抗と、プラ
ス側入力端子を前記Ｐチャネル型ＭＯＳトランジスタの
ドレインに接続しマイナス側入力端子を前記第３の抵抗
と第４の抵抗との接続点に接続したオペアンプとからな
り、前記オペアンプの出力側端子を前記出力端子に接続
した構成とする。
と接地電圧の間で変化する信号を入力する入力端子と、
前記第１の電圧よりも低い電圧である第２の電圧と前記
接地電圧の間で変化する信号を出力する出力端子と、ゲ
ートを前記入力端子に接続したＰチャネル型ＭＯＳトラ
ンジスタと、前記Ｐチャネル型ＭＯＳトランジスタのソ
ースと第１の電源との間に接続した第１の抵抗と、前記
Ｐチャネル型ＭＯＳトランジスタのドレインと接地との
間に接続した第２の抵抗と、前記第１の電源と接地との
間で直列接続した第３の抵抗および第４の抵抗と、プラ
ス側入力端子を前記Ｐチャネル型ＭＯＳトランジスタの
ドレインに接続しマイナス側入力端子を前記第３の抵抗
と第４の抵抗との接続点に接続したオペアンプとからな
り、前記オペアンプの出力側端子を前記出力端子に接続
した構成とする。
【００１３】この構成によると、第１の抵抗と第２の抵
抗により第１のオペアンプのプラス側入力電圧の上限値
は耐圧以下で任意に設定可能とするとともに、オペアン
プのマイナス側入力電圧は第３の抵抗と第４の抵抗によ
り任意に設定可能とすることにより、入力バッファのス
イッチング電圧を任意に設定可能とする。以下、本発明
の実施の形態を示す入力回路について、図面を参照しな
がら具体的に説明する。 （実施の形態１）本発明の実施の形態１の入力回路を説
明する。
抗により第１のオペアンプのプラス側入力電圧の上限値
は耐圧以下で任意に設定可能とするとともに、オペアン
プのマイナス側入力電圧は第３の抵抗と第４の抵抗によ
り任意に設定可能とすることにより、入力バッファのス
イッチング電圧を任意に設定可能とする。以下、本発明
の実施の形態を示す入力回路について、図面を参照しな
がら具体的に説明する。 （実施の形態１）本発明の実施の形態１の入力回路を説
明する。
【００１４】図２は本実施の形態１の入力回路の構成を
示す回路図である。図２において、ＩＮは５Ｖと０Ｖの
間で動作する信号を受ける入力端子、ＯＵＴは３．３Ｖ
と０Ｖの間で動作する出力端子、６，７は入力端子ＩＮ
の電圧を分圧するために入力端子ＩＮとＧＮＤ間に直列
接続した抵抗、８，９は入力バッファＢ２としてインバ
ータ構成したＰＭＯＳトランジスタとＮＭＯＳトランジ
スタで、３．３Ｖで動作し、かつ入力を抵抗６，７の接
続点に接続するとともに出力を出力端子ＯＵＴに接続し
ている。また、トランジスタ８、９のゲート耐圧は４．
６Ｖである。
示す回路図である。図２において、ＩＮは５Ｖと０Ｖの
間で動作する信号を受ける入力端子、ＯＵＴは３．３Ｖ
と０Ｖの間で動作する出力端子、６，７は入力端子ＩＮ
の電圧を分圧するために入力端子ＩＮとＧＮＤ間に直列
接続した抵抗、８，９は入力バッファＢ２としてインバ
ータ構成したＰＭＯＳトランジスタとＮＭＯＳトランジ
スタで、３．３Ｖで動作し、かつ入力を抵抗６，７の接
続点に接続するとともに出力を出力端子ＯＵＴに接続し
ている。また、トランジスタ８、９のゲート耐圧は４．
６Ｖである。
【００１５】図２で構成された入力回路において、入力
端子ＩＮにローレベル（０Ｖ）を入力した場合、トラン
ジスタ８，９で構成されたインバータの入力電圧は０Ｖ
となり、出力端子ＯＵＴには３．３Ｖが出力される。次
に入力端子ＩＮにハイレベル（５Ｖ）が入力された場
合、その５Ｖが抵抗６，７により分圧され、トランジス
タ８，９で構成されたインバータの入力電圧は約４．６
Ｖとなり、ＰＭＯＳトランジスタ８はオフし、かつＮＭ
ＯＳトランジスタ９はオンして、出力端子ＯＵＴには０
Ｖが出力される。
端子ＩＮにローレベル（０Ｖ）を入力した場合、トラン
ジスタ８，９で構成されたインバータの入力電圧は０Ｖ
となり、出力端子ＯＵＴには３．３Ｖが出力される。次
に入力端子ＩＮにハイレベル（５Ｖ）が入力された場
合、その５Ｖが抵抗６，７により分圧され、トランジス
タ８，９で構成されたインバータの入力電圧は約４．６
Ｖとなり、ＰＭＯＳトランジスタ８はオフし、かつＮＭ
ＯＳトランジスタ９はオンして、出力端子ＯＵＴには０
Ｖが出力される。
【００１６】このとき、トランジスタ８，９に印可され
るゲート電圧はその耐圧４．６Ｖを超えることはない。
これにより、トランジスタ８，９によるインバータの入
力電圧は０Ｖから４．６Ｖとなり、ＣＭＯＳインターフ
ェースである２．５Ｖ付近でスイッチングしても安定し
た特性が得られる。 （実施の形態２）本発明の実施の形態２の入力回路を説
明する。なお、実施の形態１の入力回路では、入力端子
ＩＮにハイレベルの信号が入力された場合、入力端子Ｉ
ＮとＧＮＤ間の抵抗により電力が消費されるが、実施の
形態２の入力回路では、定常的に電力が消費される個所
がないように構成される。
るゲート電圧はその耐圧４．６Ｖを超えることはない。
これにより、トランジスタ８，９によるインバータの入
力電圧は０Ｖから４．６Ｖとなり、ＣＭＯＳインターフ
ェースである２．５Ｖ付近でスイッチングしても安定し
た特性が得られる。 （実施の形態２）本発明の実施の形態２の入力回路を説
明する。なお、実施の形態１の入力回路では、入力端子
ＩＮにハイレベルの信号が入力された場合、入力端子Ｉ
ＮとＧＮＤ間の抵抗により電力が消費されるが、実施の
形態２の入力回路では、定常的に電力が消費される個所
がないように構成される。
【００１７】図３は本実施の形態２の入力回路の構成を
示す回路図である。図３において、ＩＮは５Ｖから０Ｖ
の間で変化する信号を受ける入力端子、ＯＵＴは３．３
Ｖから０Ｖの間で変化する出力端子、１３，１４，１
５，１６のトランジスタは３．３Ｖで動作する入力バッ
ファＢ３を構成し、１３，１５はＰＭＯＳトランジスタ
で、１４，１６はＮＭＯＳトランジスタである。１０は
入力端子ＩＮと入力バッファＢ３の間に挿入したＮＭＯ
Ｓトランジスタ、１１，１２は３．３Ｖの電源とＮＭＯ
Ｓトランジスタ１０のゲートの間に接続したダイオード
で、ダイオード１１をＮＭＯＳトランジスタ１０から電
源の向きに接続し、ダイオード１２を電源からＮＭＯＳ
トランジスタ１０の向きに接続している。また、トラン
ジスタ１３，１４，１５，１６のゲート耐圧は４．６Ｖ
である。
示す回路図である。図３において、ＩＮは５Ｖから０Ｖ
の間で変化する信号を受ける入力端子、ＯＵＴは３．３
Ｖから０Ｖの間で変化する出力端子、１３，１４，１
５，１６のトランジスタは３．３Ｖで動作する入力バッ
ファＢ３を構成し、１３，１５はＰＭＯＳトランジスタ
で、１４，１６はＮＭＯＳトランジスタである。１０は
入力端子ＩＮと入力バッファＢ３の間に挿入したＮＭＯ
Ｓトランジスタ、１１，１２は３．３Ｖの電源とＮＭＯ
Ｓトランジスタ１０のゲートの間に接続したダイオード
で、ダイオード１１をＮＭＯＳトランジスタ１０から電
源の向きに接続し、ダイオード１２を電源からＮＭＯＳ
トランジスタ１０の向きに接続している。また、トラン
ジスタ１３，１４，１５，１６のゲート耐圧は４．６Ｖ
である。
【００１８】上記構成の入力回路において、ＮＭＯＳト
ランジスタ１０のゲート電圧は、ダイオード１２によ
り、電源電圧３．３Ｖよりもダイオードの順バイアス電
圧分下がった電圧である約２．６Ｖになっている。この
とき入力端子ＩＮにローレベル（０Ｖ）を入力した場
合、ＮＭＯＳトランジスタ１０は、そのゲート電圧が約
２．６Ｖとなっているためオンして、ドレイン、ソース
とも０Ｖとなる。
ランジスタ１０のゲート電圧は、ダイオード１２によ
り、電源電圧３．３Ｖよりもダイオードの順バイアス電
圧分下がった電圧である約２．６Ｖになっている。この
とき入力端子ＩＮにローレベル（０Ｖ）を入力した場
合、ＮＭＯＳトランジスタ１０は、そのゲート電圧が約
２．６Ｖとなっているためオンして、ドレイン、ソース
とも０Ｖとなる。
【００１９】このときＮＭＯＳトランジスタ１６はゲー
ト電圧が０Ｖとなっているためオフし、ＰＭＯＳトラン
ジスタ１３，１５はゲート電圧が０Ｖとなっているため
オンする。したがって、出力端子ＯＵＴには３．３Ｖが
出力される。次に入力端子ＩＮが５Ｖとなった場合、Ｎ
ＭＯＳトランジスタ１０のゲートと入力端子ＩＮの間に
寄生容量が存在しているため、ＮＭＯＳトランジスタ１
０のゲート電圧は上昇する。
ト電圧が０Ｖとなっているためオフし、ＰＭＯＳトラン
ジスタ１３，１５はゲート電圧が０Ｖとなっているため
オンする。したがって、出力端子ＯＵＴには３．３Ｖが
出力される。次に入力端子ＩＮが５Ｖとなった場合、Ｎ
ＭＯＳトランジスタ１０のゲートと入力端子ＩＮの間に
寄生容量が存在しているため、ＮＭＯＳトランジスタ１
０のゲート電圧は上昇する。
【００２０】しかし、ダイオード１１によりＮＭＯＳト
ランジスタ１０のゲート電圧は電源電圧３．３Ｖよりも
ダイオードの順バイアス電圧分あがった約４Ｖとなる。
ＮＭＯＳトランジスタ１０と入力バッファＢ３の接続部
の電圧は、ＮＭＯＳトランジスタ１０のゲート電圧約４
Ｖより閾値電圧分下がった約３．３Ｖとなる。したがっ
て、ＰＭＯＳトランジスタ１５はゲート電圧が約３．３
Ｖとなりオフし、ＰＭＯＳトランジスタ１３はゲート電
圧が５Ｖとなりオフする。一方、ＮＭＯＳトランジスタ
１６はゲート電圧が約３．３Ｖとなりオンし、出力端子
ＯＵＴには０Ｖが出力される。
ランジスタ１０のゲート電圧は電源電圧３．３Ｖよりも
ダイオードの順バイアス電圧分あがった約４Ｖとなる。
ＮＭＯＳトランジスタ１０と入力バッファＢ３の接続部
の電圧は、ＮＭＯＳトランジスタ１０のゲート電圧約４
Ｖより閾値電圧分下がった約３．３Ｖとなる。したがっ
て、ＰＭＯＳトランジスタ１５はゲート電圧が約３．３
Ｖとなりオフし、ＰＭＯＳトランジスタ１３はゲート電
圧が５Ｖとなりオフする。一方、ＮＭＯＳトランジスタ
１６はゲート電圧が約３．３Ｖとなりオンし、出力端子
ＯＵＴには０Ｖが出力される。
【００２１】このとき、トランジスタ１０，１３，１
４，１５，１６はゲート耐圧値４．６Ｖ以下で動作し、
入力バッファＢ３への入力電圧は３．３Ｖから０Ｖの大
きな振幅が得られ、スイッチング電圧を高くしても安定
した特性となり、ＣＭＯＳインターフェースを実現する
ことができる。 （実施の形態３）本発明の実施の形態３の入力回路を説
明する。なお、本実施の形態３の入力回路は、オペアン
プを使用して基準電圧を入力することにより、スイッチ
ング電圧を安易に調整できるように構成される。
４，１５，１６はゲート耐圧値４．６Ｖ以下で動作し、
入力バッファＢ３への入力電圧は３．３Ｖから０Ｖの大
きな振幅が得られ、スイッチング電圧を高くしても安定
した特性となり、ＣＭＯＳインターフェースを実現する
ことができる。 （実施の形態３）本発明の実施の形態３の入力回路を説
明する。なお、本実施の形態３の入力回路は、オペアン
プを使用して基準電圧を入力することにより、スイッチ
ング電圧を安易に調整できるように構成される。
【００２２】図４は本実施の形態３の入力回路の構成を
示す回路図である。図４において、ＩＮは５Ｖから０Ｖ
の間で変化する信号を受ける入力端子、ＯＵＴは３．３
Ｖから０Ｖの間で変化する出力端子、２２は入力バッフ
ァＢ４を構成し出力を出力端子ＯＵＴに接続したオペア
ンプ、２０，２１は３．３Ｖの電源とＧＮＤの間に直列
接続した抵抗で中点をオペアンプ２２のマイナス側入力
に接続している。１７はゲートを入力端子ＩＮに接続し
たＰＭＯＳトランジスタ、１８は電源とＰＭＯＳトラン
ジスタ１７のソース間に挿入した抵抗、１９はＧＮＤと
ＰＭＯＳトランジスタ１７のドレイン間に挿入した抵抗
である。また、オペアンプ２２のゲート耐圧は４．６Ｖ
である。
示す回路図である。図４において、ＩＮは５Ｖから０Ｖ
の間で変化する信号を受ける入力端子、ＯＵＴは３．３
Ｖから０Ｖの間で変化する出力端子、２２は入力バッフ
ァＢ４を構成し出力を出力端子ＯＵＴに接続したオペア
ンプ、２０，２１は３．３Ｖの電源とＧＮＤの間に直列
接続した抵抗で中点をオペアンプ２２のマイナス側入力
に接続している。１７はゲートを入力端子ＩＮに接続し
たＰＭＯＳトランジスタ、１８は電源とＰＭＯＳトラン
ジスタ１７のソース間に挿入した抵抗、１９はＧＮＤと
ＰＭＯＳトランジスタ１７のドレイン間に挿入した抵抗
である。また、オペアンプ２２のゲート耐圧は４．６Ｖ
である。
【００２３】上記構成の入力回路において、入力端子Ｉ
Ｎに５Ｖが入力された場合、ＰＭＯＳトランジスタ１７
はオフして、オペアンプ２２のプラス側入力電圧は０Ｖ
となり、オペアンプ２２のマイナス側入力電圧は、電源
電圧３．３Ｖを抵抗２０，２１で分圧した値１．６５Ｖ
となっている。したがって、出力端子ＯＵＴは０Ｖが出
力される。
Ｎに５Ｖが入力された場合、ＰＭＯＳトランジスタ１７
はオフして、オペアンプ２２のプラス側入力電圧は０Ｖ
となり、オペアンプ２２のマイナス側入力電圧は、電源
電圧３．３Ｖを抵抗２０，２１で分圧した値１．６５Ｖ
となっている。したがって、出力端子ＯＵＴは０Ｖが出
力される。
【００２４】次に入力端子ＩＮに０Ｖが入力された場
合、ＰＭＯＳトランジスタ１７はオンして、オペアンプ
２２のプラス側入力電圧は約２．８Ｖとなる。オペアン
プ２２のマイナス側入力電圧は、電源電圧３．３Ｖを抵
抗２０，２１で分圧した値１．６５Ｖとなっている。し
たがって、出力端子ＯＵＴは３．３Ｖが出力される。ま
た、入力端子ＩＮにＣＭＯＳインターフェースのスイッ
チング電圧である２．５Ｖを入力したときのオペアンプ
２２のプラス側入力電圧とマイナス側入力電圧とが等し
くなるように、抵抗１８，１９，２０，２１は選択され
ている。
合、ＰＭＯＳトランジスタ１７はオンして、オペアンプ
２２のプラス側入力電圧は約２．８Ｖとなる。オペアン
プ２２のマイナス側入力電圧は、電源電圧３．３Ｖを抵
抗２０，２１で分圧した値１．６５Ｖとなっている。し
たがって、出力端子ＯＵＴは３．３Ｖが出力される。ま
た、入力端子ＩＮにＣＭＯＳインターフェースのスイッ
チング電圧である２．５Ｖを入力したときのオペアンプ
２２のプラス側入力電圧とマイナス側入力電圧とが等し
くなるように、抵抗１８，１９，２０，２１は選択され
ている。
【００２５】このとき、オペアンプ２２は入力電圧がゲ
ート耐圧以下で動作し、入力端子ＩＮの電圧が２．５Ｖ
のときにスイッチングするＣＭＯＳインターフェースの
入力回路となる。
ート耐圧以下で動作し、入力端子ＩＮの電圧が２．５Ｖ
のときにスイッチングするＣＭＯＳインターフェースの
入力回路となる。
【００２６】
【発明の効果】以上のように、請求項１に記載の発明に
よれば、第１の抵抗と第２の抵抗を調整することによ
り、入力バッファ部への入力電圧として、入力バッファ
の耐圧以下でかつ大きい振幅を得ることができる。ま
た、請求項２に記載の発明によれば、第３のＮＭＯＳト
ランジスタのドレイン−ゲート間に存在する寄生容量と
第１のダイオードと第２のダイオードにより、入力端子
がハイレベルの時の第３のＮＭＯＳトランジスタのゲー
ト電圧は第１の電源よりも第１のダイオードの順方向電
圧分高くなり、第３のＮＭＯＳトランジスタのソース電
圧はゲート電圧より閾値分低い値となることにより、入
力バッファ部の入力電圧振幅を第１の電源の電圧からＧ
ＮＤ電圧の間とすることができる。
よれば、第１の抵抗と第２の抵抗を調整することによ
り、入力バッファ部への入力電圧として、入力バッファ
の耐圧以下でかつ大きい振幅を得ることができる。ま
た、請求項２に記載の発明によれば、第３のＮＭＯＳト
ランジスタのドレイン−ゲート間に存在する寄生容量と
第１のダイオードと第２のダイオードにより、入力端子
がハイレベルの時の第３のＮＭＯＳトランジスタのゲー
ト電圧は第１の電源よりも第１のダイオードの順方向電
圧分高くなり、第３のＮＭＯＳトランジスタのソース電
圧はゲート電圧より閾値分低い値となることにより、入
力バッファ部の入力電圧振幅を第１の電源の電圧からＧ
ＮＤ電圧の間とすることができる。
【００２７】また、請求項３に記載の発明によれば、第
１の抵抗と第２の抵抗により第１のオペアンプのプラス
側入力電圧の上限値は耐圧以下で任意に設定可能とする
とともに、オペアンプのマイナス側入力電圧は第３の抵
抗と第４の抵抗により任意に設定可能とすることによ
り、入力バッファのスイッチング電圧を任意に設定する
ことができる。
１の抵抗と第２の抵抗により第１のオペアンプのプラス
側入力電圧の上限値は耐圧以下で任意に設定可能とする
とともに、オペアンプのマイナス側入力電圧は第３の抵
抗と第４の抵抗により任意に設定可能とすることによ
り、入力バッファのスイッチング電圧を任意に設定する
ことができる。
【００２８】以上により、３．３Ｖ系電源電圧でも動作
することができ、ＣＭＯＳ系回路に対してインターフェ
ースすることができる。
することができ、ＣＭＯＳ系回路に対してインターフェ
ースすることができる。
【図１】従来の入力回路の構成を示す回路図
【図２】本発明の実施の形態１の入力回路の構成を示す
回路図
回路図
【図３】本発明の実施の形態２の入力回路の構成を示す
回路図
回路図
【図４】本発明の実施の形態３の入力回路の構成を示す
回路図
回路図
１、３、５ Ｎチャネル型ＭＯＳトランジスタ ２、４ Ｐチャネル型ＭＯＳトランジスタ ６、７、１８、１９、２０、２１ 抵抗 ８ Ｐチャネル型ＭＯＳトランジスタ ９、１０ Ｎチャネル型ＭＯＳトランジスタ １１、１２ ダイオード １３、１５、１７ Ｐチャネル型ＭＯＳトランジスタ １４、１６ Ｎチャネル型ＭＯＳトランジスタ ２２ オペアンプ
Claims (3)
- 【請求項１】 第１の電圧と接地電圧の間で変化する信
号を入力する入力端子と、前記第１の電圧よりも低い電
圧である第２の電圧と前記接地電圧の間で変化する信号
を出力する出力端子と、前記入力端子と接地の間に直列
接続した第１の抵抗および第２の抵抗と、前記第１の抵
抗と第２の抵抗との接続点にゲートを接続したＰチャネ
ル型ＭＯＳトランジスタおよびＮチャネル型ＭＯＳトラ
ンジスタとからなり、前記Ｐチャネル型ＭＯＳトランジ
スタのソースを前記第２の電圧に接続し、前記Ｎチャネ
ル型ＭＯＳトランジスタのソースを前記接地に接続し、
前記Ｐチャネル型ＭＯＳトランジスタのドレインと前記
Ｎチャネル型ＭＯＳトランジスタのドレインとを前記出
力端子に接続した入力回路。 - 【請求項２】 第１の電圧と接地電圧の間で変化する信
号を入力する入力端子と、前記第１の電圧よりも低い電
圧である第２の電圧と前記接地電圧の間で変化する信号
を出力する出力端子と、順次直列接続した第１のＮチャ
ネル型ＭＯＳトランジスタおよび第１のＰチャネル型Ｍ
ＯＳトランジスタおよび第２のＮチャネル型ＭＯＳトラ
ンジスタと、ソースを第１の電源に接続しドレインを前
記第１のＮチャネル型ＭＯＳトランジスタと前記第１の
Ｐチャネル型ＭＯＳトランジスタとの前記直列接続によ
る接続点に接続しゲートを前記入力端子に接続した第２
のＰチャネル型ＭＯＳトランジスタと、ソースを前記入
力端子に接続しドレインを前記第１のＮチャネル型ＭＯ
Ｓトランジスタのゲートと前記第１のＰチャネル型ＭＯ
Ｓトランジスタのゲートと前記第２のＮチャネル型ＭＯ
Ｓトランジスタのゲートに接続した第３のＮチャネル型
ＭＯＳトランジスタと、前記第１の電源と前記第３のＮ
チャネル型ＭＯＳトランジスタのゲートの間にそのゲー
トから前記第１の電源の向きに接続した第１のダイオー
ドと、前記第３のＮチャネル型ＭＯＳトランジスタのゲ
ートと前記第１の電源の間にその電源から前記第３のＮ
チャネル型ＭＯＳトランジスタのゲートの向きに接続し
た第２のダイオードとからなり、前記第１のＮチャネル
型ＭＯＳトランジスタのソースを前記第１の電源に接続
し、前記第２のＮチャネル型ＭＯＳトランジスタのソー
スを接地に接続し、前記第１のＰチャネル型ＭＯＳトラ
ンジスタのドレインと前記第２のＮチャネル型ＭＯＳト
ランジスタのドレインとを前記出力端子に接続した入力
回路。 - 【請求項３】 第１の電圧と接地電圧の間で変化する信
号を入力する入力端子と、前記第１の電圧よりも低い電
圧である第２の電圧と前記接地電圧の間で変化する信号
を出力する出力端子と、ゲートを前記入力端子に接続し
たＰチャネル型ＭＯＳトランジスタと、前記Ｐチャネル
型ＭＯＳトランジスタのソースと第１の電源との間に接
続した第１の抵抗と、前記Ｐチャネル型ＭＯＳトランジ
スタのドレインと接地との間に接続した第２の抵抗と、
前記第１の電源と接地との間で直列接続した第３の抵抗
および第４の抵抗と、プラス側入力端子を前記Ｐチャネ
ル型ＭＯＳトランジスタのドレインに接続しマイナス側
入力端子を前記第３の抵抗と第４の抵抗との接続点に接
続したオペアンプとからなり、前記オペアンプの出力側
端子を前記出力端子に接続した入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11216026A JP2001044818A (ja) | 1999-07-30 | 1999-07-30 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11216026A JP2001044818A (ja) | 1999-07-30 | 1999-07-30 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001044818A true JP2001044818A (ja) | 2001-02-16 |
Family
ID=16682143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11216026A Pending JP2001044818A (ja) | 1999-07-30 | 1999-07-30 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001044818A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009159111A (ja) * | 2007-12-25 | 2009-07-16 | Sanyo Electric Co Ltd | レベルシフト回路 |
| CN113641546A (zh) * | 2021-08-12 | 2021-11-12 | 苏州浪潮智能科技有限公司 | 一种检测风扇转数的电路和服务器 |
-
1999
- 1999-07-30 JP JP11216026A patent/JP2001044818A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009159111A (ja) * | 2007-12-25 | 2009-07-16 | Sanyo Electric Co Ltd | レベルシフト回路 |
| CN113641546A (zh) * | 2021-08-12 | 2021-11-12 | 苏州浪潮智能科技有限公司 | 一种检测风扇转数的电路和服务器 |
| CN113641546B (zh) * | 2021-08-12 | 2023-08-22 | 苏州浪潮智能科技有限公司 | 一种检测风扇转数的电路和服务器 |
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