JP4031373B2 - 小振幅出力バッファ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電源とグラウンド間の電圧幅よりも小さい振幅の信号を出力する小振幅出力バッファに関する。
【０００２】
【従来の技術】
従来より、回路内部で生成された信号を出力端子を介して、回路外部に出力するために出力バッファが用いられる。ここで、出力バッファはチップ外部に接続された負荷を駆動するために、出力バッファを構成するトランジスタサイズは、内部回路で用いられるトランジスタサイズと比較してサイズの大きなものが用いられる。特に、ボード上のシステムクロック等を供給する場合、このような大容量の負荷に応じた高い駆動能力を有するトランジスタサイズを必要とする。
【０００３】
図１２は、ＣＭＯＳインバータにより構成される従来の出力バッファの一例を示す図である。
【０００４】
図１２に示す出力バッファ２０（ＣＭＯＳインバータ）は、そのソースが電源ＶＤＤに、ドレインが出力端子２０ｂに、ゲートが入力端子２０ａにそれぞれ接続されるＰＭＯＳトランジスタ２１と、ソースがグラウンドＶＳＳに、ドレインが出力端子２０ｂに、ゲートが入力端子２０ａにそれぞれ接続されるＮＭＯＳトランジスタ２２とにより構成される。
【０００５】
この出力バッファ２０の入力端子２０ａにＨレベルの信号Ｓｉが入力されると、出力端子２０ｂからＬレベル（＝ＶＳＳ）の信号Ｓｏが出力され、入力端子２０ａにＬレベルの信号Ｓｉが入力されると、出力端子２０ｂからＨレベル（＝ＶＤＤ）の信号Ｓｏが出力される。
【０００６】
上述したような高い駆動能力を有する出力バッファは、その動作により電源電圧やグラウンドにノイズを発生する。このノイズ対策のため、通常出力バッファ用に専用電源ピン等を設けてノイズの低減を図っているが、基板を介してのある程度のノイズ干渉は避けられない。
【０００７】
特に、近年、システムＬＳＩを始めとする、アナログ回路とデジタル回路が搭載されたチップや、無線通信のＲＦフロントエンドチップのような微少なアナログ信号を扱うチップ等では、そのチップ内におけるノイズの発生を極力避ける必要がある。
【０００８】
そこで、このような出力バッファが発生するノイズを抑制するために、例えば、出力信号の立ち上がり時間あるいは立ち下がり時間が短いほど出力バッファが大きなノイズを発生することに着目し、出力バッファが駆動する負荷回路の動作には影響を与えない程度に、出力バッファの出力信号を緩やかに立ち上げ、あるいは緩やかに立ち下げることにより出力バッファが発生するノイズを抑制する技術が従来から提案されている（例えば、特許文献１，特許文献２，特許文献３，特許文献４参照。）。
【０００９】
【特許文献１】
特開平５−２１８８４７号公報（段落番号００１０−００１８，図１）
【特許文献２】
特開平７−１３５４５６号公報（段落番号０００７−００２９，図１）
【特許文献３】
特開平５−２９９１４号公報（段落番号００１０−００２３，図１）
【特許文献４】
特開２０００−２４４３０４号公報（段落番号００２２−００４１，図１）
【００１０】
【発明が解決しようとする課題】
しかしながら、特許文献１から４に示されている出力バッファでは、出力信号を緩やかに立ち上げ、あるいは緩やかに立ち下げることによりノイズを抑制しているために、出力バッファの動作速度が犠牲になるという問題がある。
【００１１】
ここで、出力バッファが大きなノイズを発生する原因として、出力信号の立ち上がり時間あるいは立ち下がり時間が短いことの他に、出力信号の振幅が大きいことが挙げられる。
【００１２】
本発明は、上記事情に鑑み、その出力振幅を抑えることによりチップ内で発生するノイズを低減し、ノイズによるチップ上の回路等に及ぼす影響を極力抑えた小振幅出力バッファを提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成する本発明の小振幅出力バッファのうちの第１の小振幅出力バッファは、
電源電圧よりも低いＨレベルと、グラウンドよりも高いＬレベルのいずれか一方又は両方を発生する手段と、
上記Ｈレベルと上記Ｌレベルとの間、又は上記電源電圧とＬレベルとの間、又は上記Ｈレベルと上記グラウンドとの間の電位を調節する調節手段とを備え、
上記調節手段により調節された電位を振幅電圧として出力することを特徴とする。
【００１４】
本発明の小振幅出力バッファは、電源電圧よりも低いＨレベルと、グラウンドよりも高いＬレベルのいずれか一方又は両方を発生する手段を備えているため、図１２に示す出力バッファ２０と比較して、振幅の小さな信号が出力される。従って、本発明の第１の小振幅出力バッファから発生するノイズが抑制される。
【００１５】
ここで、本発明の第１の小振幅出力バッファにおいて、上記調節手段は、抵抗素子から形成されることが好ましい。
【００１６】
本発明の第１の小振幅出力バッファでは、設計時に、上記抵抗素子の抵抗値を調節することにより、出力信号の上記Ｈレベルと上記Ｌレベルとの間、又は上記電源電圧とＬレベルとの間、又は上記Ｈレベルと上記グラウンドとの間の電位を任意に設定することができる。
【００１７】
また、上記調節手段は、さらに上記抵抗素子を流れる電流経路を導通遮断するスイッチ手段を備えたものであることが好ましい。
【００１８】
本発明の第１の小振幅出力バッファでは、上記スイッチ手段により上記抵抗素子を流れる電流経路を遮断することにより、この電流経路に不要な電流が流れるのを防止することができる。
【００１９】
また本発明の小振幅出力バッファのうちの第２の小振幅出力バッファは、
ソースが電源に接続され、ゲートとドレインを共通接続する第１のＰＭＯＳトランジスタと、
ソースがグラウンドに接続され、ゲートとドレインを共通接続する第１のＮＭＯＳトランジスタと、
ソースが上記第１のＰＭＯＳトランジスタのゲートおよびドレインに、ゲートが入力端子に、ドレインが出力端子に接続される第２のＰＭＯＳトランジスタと、
ドレインが上記出力端子に、ゲートが上記入力端子に、ソースが上記第１のＮＭＯＳトランジスタのゲートおよびドレインに接続される第２のＮＭＯＳトランジスタと、
上記第２のＰＭＯＳトランジスタおよび上記第２のＮＭＯＳトランジスタの各ソースを接続する抵抗素子とから構成されることを特徴とする。
【００２０】
本発明の第２の小振幅出力バッファでは、上記抵抗素子を介して、上記第１のＰＭＯＳトランジスタと上記第１のＮＭＯＳトランジスタに定常電流が流れるため、上記第１のＰＭＯＳトランジスタのドレイン電圧は、電源電圧よりも上記第１のＰＭＯＳトランジスタの閾値電圧だけレベルの低下した電位以下で安定し、上記第１のＮＭＯＳトランジスタのドレイン電圧はグラウンドレベルよりもほぼ上記第１のＮＭＯＳトランジスタの閾値電圧だけレベルの上昇した電位以上で安定する。従って、本発明の第２の小振幅出力バッファでは、少なくとも上記第１のＰＭＯＳトランジスタの閾値電圧と上記第１のＮＭＯＳトランジスタの閾値電圧とを加算したレベル分だけ、図１２に示す従来の出力バッファ２０よりも小さな振幅の信号が出力される。
【００２１】
また、本発明の第２の小振幅出力バッファでは、設計時に、上記抵抗素子の抵抗値を調節することにより、出力信号の振幅を任意に設定することができる。
【００２２】
ここで、上記小振幅出力バッファは、さらに上記抵抗素子を流れる電流経路を導通遮断するスイッチ手段を備えたことが好ましい。
【００２３】
このようにすると、電流経路に不要な電流が流れるのを防止することができる。
【００２４】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
【００２５】
図１は、本発明の小振幅出力バッファの第１実施形態を示す回路ブロック図である。
【００２６】
図１に示す小振幅出力バッファ１０は、ソースが電源ＶＤＤに、ゲートとドレインがノードＮ１で共通に接続された第１のＰＭＯＳトランジスタ１１と、ソースがグラウンドＶＳＳに、ゲートとドレインがノードＮ２で共通に接続された第１のＮＭＯＳトランジスタ１２と、ソースがノードＮ１に接続され、ゲートが入力端子１０ａに、ドレインが出力端子１０ｂに接続された第２のＰＭＯＳトランジスタ１３ａと、ドレインが出力端子１０ｂに、ゲートが入力端子１０ａに、ソースがノードＮ２に接続された第２のＮＭＯＳトランジスタ１３ｂと、ノードＮ１およびノードＮ２の間に挿入される抵抗素子１４とから構成される。
【００２７】
ここで、第１のＰＭＯＳトランジスタ１１は、そのゲートおよびドレインを共通接続とするダイオードを形成し、本発明におけるＨレベル生成手段に該当する。第１のＮＭＯＳトランジスタ１２は、そのゲートおよびドレインを共通接続とするダイオードを形成し、本発明におけるＬレベル生成手段に該当する。また、第２のＰＭＯＳトランジスタ１３ａと第２のＮＭＯＳトランジスタ１３ｂとでインバータ１３を構成する。
【００２８】
このようにダイオード接続された第１のＰＭＯＳトランジスタ１１、インバータ１３、ダイオード接続された第１のＮＭＯＳトランジスタ１２が、電源ＶＤＤとグラウンドＶＳＳの間に直列に挿入され、さらに、本発明の特徴である抵抗素子１４がノードＮ１とノードＮ２の間に接続されている。
【００２９】
次に、この第１実施形態の小振幅出力バッファ１０の動作について説明する。
【００３０】
まず、本出願の発明者は、出力バッファのノイズを低減するために図２に示す小振幅出力バッファ３０を考案した。この小振幅出力バッファ３０は、図１に示す小振幅出力バッファ１０とは本発明の特徴である抵抗素子１４が存在しない点のみが異なる。
【００３１】
図２は、図１に示す小振幅出力バッファから、抵抗素子を除いた小振幅出力バッファを示す回路ブロック図である。
【００３２】
図２に示す小振幅出力バッファ３０では、ダイオード接続された第１のＰＭＯＳトランジスタ３１のソースが電源ＶＤＤに接続されることにより、ノードＮ１はソース電位（ＶＤＤ）よりもほぼ第１のＰＭＯＳトランジスタ３１の閾値電圧Ｖｔｈｐだけレベルの低下した電位で安定する。また、ダイオード接続された第１のＮＭＯＳトランジスタ３２のソースがグラウンドＶＳＳに接続されることにより、ノードＮ２はグラウンド電位（ＶＳＳ）よりもほぼ第１のＮＭＯＳトランジスタ３２の閾値電圧Ｖｔｈｎだけレベルの上昇した電位で安定する。従って、ノードＮ１とノードＮ２の間に挿入されたインバータ３３は、入力信号Ｓｉの信号レベルがＬレベル（例えばＶＳＳ）ならばＨレベル≒ＶＤＤ−Ｖｔｈｐを、Ｈレベル（例えばＶＤＤ）ならばＬレベル≒ＶＳＳ＋Ｖｔｈｎを反転出力する。即ち、図２に示す小振幅出力バッファ３０は、前述した図１２に示す従来の出力バッファ２０よりもＶｔｈｐ＋Ｖｔｈｎ分だけ振幅が抑圧された出力信号Ｓｏを出力する。
【００３３】
しかしながら、図２に示す小振幅出力バッファ３０には、ダイオード接続された第１のＰＭＯＳトランジスタ３１、第１のＮＭＯＳトランジスタ３２は一種のフィードバック回路となっているため、動作速度は遅い。以下、図２に示す小振幅出力バッファ３０の動作速度が遅い理由について説明する。例えば出力信号ＳｏのレベルがＬレベルからＨレベルに切り替わる場合、オンする第２のＰＭＯＳトランジスタ３３ａが図示しない負荷容量（寄生容量を含む）を充電しきったところで完全なＨレベルに達する。図１２に示す従来の出力バッファ２０では、ＰＭＯＳトランジスタ２１がオンする瞬間は、ゲートがＬレベル（例えばＶＳＳ）に固定されＰＭＯＳトランジスタ２１が完全にオン状態（オン抵抗が一番低い状態）になるため、このオン抵抗と図示しない負荷容量とで構成される時定数が一番小さい状態（即ち動作速度が一番速い状態）のまま出力信号ＳｏのレベルがＨレベルに到達する。しかし、図２に示す小振幅出力バッファ３０においては、スイッチング用の第２のＰＭＯＳトランジスタ３３ａがオンした瞬間、もともとＶＤＤ−Ｖｔｈｐの電位を保っていたダイオード接続された第１のＰＭＯＳトランジスタ３１のドレイン電圧＝ゲート電圧は一気に下がるが、負荷容量を充電しながら徐々に元の電圧ＶＤＤ−Ｖｔｈｐに戻っていく。その戻り方は、まずはゲート電圧が下がったことで第１のＰＭＯＳトランジスタ３１のオン抵抗が下がりドレイン電圧が急速に上がっていく。しかしドレイン電圧が上がると同時にゲート電圧も上がるので、それにつれて第１のＰＭＯＳトランジスタ３１のオン抵抗は徐々に大きくなっていき、それに伴い上記の時定数も徐々に大きくなる。この第１のＰＭＯＳトランジスタ３１の動作と同様に、第２のＮＭＯＳトランジスタ３３ｂがオンした瞬間には、第１のＮＭＯＳトランジスタ３２のオン抵抗は徐々に大きくなっていく。このため、ノードＮ１またはノードＮ２に変動が生じた場合、本来のＨレベル（例えば、ＶＤＤ−Ｖｔｈｐ）またはＬレベル（例えば、ＶＳＳ＋Ｖｔｈｎ）に落ち着くまでに所定の時間を要する。
【００３４】
図３は、図２に示す小振幅出力バッファおよび図１に示す小振幅出力バッファの出力信号の波形を示す図である。
【００３５】
図３（ａ）には、図２に示す小振幅出力バッファ３０を３０ＭＨｚのクロックで動作させた場合の出力信号の波形が示されている。また、図３（ｂ）には、図１に示す小振幅出力バッファ１０を３０ＭＨｚのクロックで動作させた場合の出力信号の波形が示されている。
【００３６】
図３（ａ）に示す出力信号Ｓｏの波形から明らかなように、図２に示す小振幅出力バッファ３０の出力信号Ｓｏは、必要とする振幅レベルまで到達するのに所定の時間を要する。即ち、図２に示す小振幅出力バッファ３０を高速で動作させようとすると十分な電位に達しないため、必要な出力振幅Ｖ１を得ることができない。一方、以下に説明する小振幅出力バッファ１０では、図３（ｂ）に示すように、出力信号Ｓｏのレベルは高速に所定のレベルにまで達している。
【００３７】
次に、図１に示す小振幅出力バッファ１０の動作について説明する。
【００３８】
図４は、図１に示す小振幅出力バッファ１０の動作点を説明するためのグラフである。ここでは、図４を用いて図１に示す小振幅出力バッファ１０の動作について説明する。
【００３９】
図１に示すダイオード接続された第１のＰＭＯＳトランジスタ１１において、ソース電位を電源電圧ＶＤＤに固定し、ドレイン（ゲート）電位を変化させた場合のドレイン電流Ｉｄをプロットしたものが、図４に示すラインＩｄｐである。一方、ラインＩｄｎは、ダイオード接続された第１のＮＭＯＳトランジスタ１２において、ソース電位をグラウンドレベル（０Ｖ）に固定し、ドレイン（ゲート）電位を変化させた場合のドレイン電流Ｉｄをプロットしたものである。
【００４０】
これら２つのトランジスタ１１，１２のドレインどうしを接続すると、それぞれのドレイン電流Ｉｄは同じ電流となり、またドレイン電圧も同じになるので、図４に示すグラフ中の２本のラインＩｄｐ，Ｉｄｎの交点Ｐがこれら２つのトランジスタ１１，１２のドレインどうしを接続した回路の動作点となる。次に、これら２つのトランジスタのドレインどうしを直接つなぐのではなく、図１に示す小振幅出力バッファ１０のように抵抗素子１４を介してつなぐと、両ドレイン間には、このときのドレイン電流Ｉｄｒと抵抗素子１４の抵抗値とで決まる電位差ΔＶが発生する。この電位差ΔＶが発生している状態が、図１に示す小振幅出力バッファ１０の動作点を表している。つまり、動作電流Ｉｄｒ（ドレイン電流）と、出力信号の振幅ΔＶ（両ドレイン間の電位差）は、両ドレイン間に挿入される抵抗素子１４の抵抗値によってある程度自由に変えることができる。さらに、両トランジスタ１１，１２のサイズによって図４に示すグラフにおける２本のラインＩｄｐ，Ｉｄｎの傾きが変わるので、トランジスタのサイズ変更によっても動作電流Ｉｄｒ、出力信号の振幅ΔＶを調整することが可能である。
【００４１】
このように本発明の小振幅出力バッファによれば出力信号の振幅ΔＶの自由度が確保でき、小振幅出力を達成することができる。また、本発明の小振幅出力バッファによれば動作速度を向上させることができる。例えば、図１に示す小振幅出力バッファ１０の第１のＰＭＯＳトランジスタ１１を見てみると、最終的に落ち着くことになるゲート電圧は、図２に示す小振幅出力バッファ３０に比べ低いため、低いオン抵抗を保ったまま最終目的電圧に達する。また、出力側から見ると、第１のＰＭＯＳトランジスタ１１のオン抵抗と、第１のＮＭＯＳトランジスタ１２のオン抵抗＋抵抗素子１４の抵抗値とが並列になったものが出力インピーダンスとなるので、図２に示す小振幅出力バッファ３０に比べると、出力インピーダンスが半分以下になっている。従って、この出力インピーダンスと図示しない負荷容量とで構成される時定数は大幅に小さくなり、さらに出力信号の振幅ΔＶが小さいことも手伝って、高速動作を実現することが可能となる。
【００４２】
図１に示す小振幅出力バッファ１０では、期待する十分な出力振幅を高速に得るために、ノードＮ１とノードＮ２の間に抵抗素子１４を接続するものである。
【００４３】
このようにノードＮ１とノードＮ２の間に抵抗素子１４を接続することにより、両ノード間には抵抗素子１４を介して定常電流Ｉｄが流れるため、各ノードの電位を安定にすることが可能となる。即ち、ダイオード接続された第１のＰＭＯＳトランジスタ１１のソースが電源ＶＤＤに接続されることにより、ノードＮ１は電源電圧（ＶＤＤ）よりも第１のＰＭＯＳトランジスタ１１の閾値電圧Ｖｔｈｐ以下の電位Ｖｐで安定する。また、ダイオード接続された第１のＮＭＯＳトランジスタ１２のソースがグラウンドＶＳＳに接続されることにより、ノードＮ２はグラウンド電位（ＶＳＳ）よりも第１のＮＭＯＳトランジスタ１２の閾値電圧Ｖｔｈｎ以上の電位Ｖｎで安定する。従って、ノードＮ１とノードＮ２の間に挿入されたインバータ１３は、入力信号ＳｉのレベルがＬレベル（例えば、ＶＳＳ）ならばＨレベルＶｐ＜ＶＤＤ−Ｖｔｈｐを、Ｈレベル（例えば、ＶＤＤ）ならばＬレベルＶｎ＞ＶＳＳ＋Ｖｔｈｎを出力する。即ち、図１に示す小振幅出力バッファ１０は、図１２に示す従来の出力バッファ２０よりもＶｔｈｐ＋Ｖｔｈｎ分以上、振幅が抑圧された出力信号Ｓｏを出力する。
【００４４】
また、図２に示す小振幅出力バッファ３０の出力振幅電圧がＶＤＤ−Ｖｔｈｐ−Ｖｔｈｎに固定であるのに対し、図１に示す小振幅出力バッファ１０の出力振幅電圧は、設計時に抵抗素子１４の抵抗値を調節することにより、任意に設定可能となる。例えば、電源電圧がＶＤＤ＝２．５Ｖ、第１のＰＭＯＳトランジスタ１１および第１のＮＭＯＳトランジスタ１２の閾値電圧がともに０．５Ｖであるとすると、図２に示す小振幅出力バッファ３０の出力振幅電圧は１．５Ｖの固定値となる。これに対し、図１に示す小振幅出力バッファ１０の出力振幅電圧は、抵抗素子１４の抵抗値により所望の値が設定される。例えば、抵抗素子１４の抵抗値を２．５ＫΩとすると、小振幅出力バッファ１０の出力振幅電圧は１．１Ｖになる。尚、小振幅出力バッファ１０が動作する場合には、瞬時的に電圧変動（グリッジ）が発生するが、抵抗素子１４によりＨレベル（＜ＶＤＤ−Ｖｔｈｐ）またはＬレベル（＞ＶＳＳ＋Ｖｔｈｎ）に復帰する時間を短縮することができる。
【００４５】
尚、本発明の第１の小振幅出力バッファは、ダイオード接続されたＰＭＯＳトランジスタまたはＮＭＯＳトランジスタの一方だけを挿入してもよく、この場合は従来の出力バッファ２０と比較し、ＶｐまたはＶｎ分だけ振幅が抑圧された信号を出力する。
【００４６】
図５は、本発明の小振幅出力バッファの第２実施形態を示す図である。
【００４７】
図５に示す小振幅出力バッファ４０は、図１に示す小振幅出力バッファ１０と比較して、ダイオード接続された第１のＮＭＯＳトランジスタ１２が除かれている点のみが異なる。このようにして、出力信号波形の振幅を小さく抑えてノイズを低減してもよい。
【００４８】
図６は、本発明の小振幅出力バッファの第３実施形態を示す図である。
【００４９】
図６に示す小振幅出力バッファ５０は、図５に示す小振幅出力バッファ４０と比較し、以下の点が異なる。即ち、ノードＮ１と抵抗素子１４の間に制御信号Ｃをゲートの入力とし、ソースがノードＮ１、ドレインが抵抗素子１４の一端に接続された第３のＰＭＯＳトランジスタ５１、および制御信号Ｃの反転信号ＣＮをゲートの入力とし、ソースがノードＮ１、ドレインが抵抗素子１４の一端に接続された第３のＮＭＯＳトランジスタ５２が備えられている。
【００５０】
図６に示す小振幅出力バッファ５０においては、小振幅出力バッファ５０が機能を停止している時には、図６に示す第１のＰＭＯＳトランジスタ１１、抵抗素子１４を介して流れる定常電流Ｉを、上記の第３のＰＭＯＳトランジスタ５１および第３のＮＭＯＳトランジスタ５２をオフすることにより遮断する。このようにして、小振幅出力バッファ５０が機能を停止している時に不要な電流が流れるのを防止してもよい。
【００５１】
図７は、図５に示す小振幅出力バッファおよび図６に示す小振幅出力バッファの動作を説明する図である。
【００５２】
図５に示す小振幅出力バッファ４０および図６に示す小振幅出力バッファ５０において、抵抗素子１４に電圧をかけると電流はリニアに変わるので、両者の関係は図７に示すラインＩｒのような直線となる。また、図７に示すラインＩｄｐは、ダイオード接続された第１のＰＭＯＳトランジスタ１１のドレイン電圧とドレイン電流の関係を示すものである。これら２本のラインＩｒ，Ｉｄｐの交点Ｐが、上記の抵抗素子１４を介して流れる定常電流Ｉ、および図５に示す小振幅出力バッファ４０および図６に示す小振幅出力バッファ５０の出力信号ＳｏのＨレベルＶｈを示す。これらの値も上記第１のＰＭＯＳトランジスタ１１のサイズと抵抗素子１４の抵抗値である程度自由度を持っている。
【００５３】
図８は、本発明の小振幅出力バッファの第４実施形態を示す図である。
【００５４】
図８に示す小振幅出力バッファ６０は、図１に示す小振幅出力バッファ１０と比較して、ダイオード接続された第１のＰＭＯＳトランジスタ１１が除かれている点のみが異なる。このように構成して、出力信号波形の振幅を小さくしてノイズを低減してもよい。
【００５５】
図９は、本発明の小振幅出力バッファの第５実施形態を示す図である。
【００５６】
図９に示す小振幅出力バッファ７０は、図８に示す小振幅出力バッファ６０と比較し、以下の点が異なる。即ち、ノードＮ１と抵抗素子１４の間に、制御信号Ｃをゲートの入力とし、ソースがノードＮ１、ドレインが抵抗素子１４の一端に接続された第３のＰＭＯＳトランジスタ７１、および制御信号Ｃの反転信号ＣＮをゲートの入力とし、ソースがノードＮ１、ドレインが抵抗素子１４の一端に接続された第３のＮＭＯＳトランジスタ７２が備えられている。
【００５７】
図９に示す小振幅出力バッファ７０においては、図６に示す小振幅出力バッファ５０と同様に、小振幅出力バッファ７０が機能を停止している時に不要な電流が流れるのを、上記の第３のＰＭＯＳトランジスタ７１および第３のＮＭＯＳトランジスタ７２をオフすることにより防止している
図１０は、図８に示す小振幅出力バッファおよび図９に示す小振幅出力バッファの動作を説明する図である。
【００５８】
図８に示す小振幅出力バッファ６０および図９に示す小振幅出力バッファ７０において、抵抗素子１４を介して流れる定常電流Ｉおよび、図８に示す小振幅出力バッファ６０および図９に示す小振幅出力バッファ７０の出力信号ＳｏのＬレベルＶｌが、図１０において、抵抗素子１４における電圧と電流の関係を示すラインＩｒと、ダイオード接続された第１のＮＭＯＳトランジスタ１２のドレイン電圧とドレイン電流の関係を示すラインＩｄｎとの交点Ｐとして示されている。
【００５９】
尚、上述した第１から第５実施形態では、インバータと電源の間またはインバータとグラウンドの間あるいはその両方に、ダイオード接続されたトランジスタを１つ接続した構成を例に挙げて説明したが、ダイオード接続されたトランジスタの個数は１つに限定されるものではなく、多段直列に接続した構成であってもよい。ダイオード接続されたトランジスタを多段直列に接続した場合、直列接続したトランジスタの閾値電圧分、出力振幅をさらに抑圧することが可能となる。
【００６０】
また、第１，第２および第３実施形態では、小振幅出力バッファにおけるＨレベル生成手段はダイオード接続されたＰＭＯＳトランジスタにより構成されているが、これらに限られるものではなく、電源電圧よりも低いＨレベルを生成するものであればどのような構成であってもよい。例えば、ゲートとドレインを電源ＶＤＤに共通接続とするＮＭＯＳトランジスタで構成されていてもよい。同様に、第１，第４および第５実施形態では、本発明の第１の小振幅出力バッファにおけるＬレベル生成手段はダイオード接続されたＮＭＯＳトランジスタにより構成されているが、これに限られるものではなく、グラウンドレベルよりも高いＬレベルを生成するものであればどのような構成であってもよい。例えば、ゲートとドレインをグラウンドＶＳＳに共通接続とするＰＭＯＳトランジスタで構成されていてもよい。また、第１から第５実施形態における抵抗素子は、図１に示すノードＮ１とノードＮ２の間に定常電流を流すものであれば、どのようなインピーダンス素子であってもよい。例えば、ゲートを一定バイアスされたＰＭＯＳトランジスタやＮＭＯＳトランジスタ等で構成される抵抗素子であってもよい。
【００６１】
次に、本発明の小振幅出力バッファの第６実施形態について説明する。
【００６２】
図１１は、本発明の小振幅出力バッファの第６実施形態を示す回路ブロック図である。
【００６３】
図１１に示す小振幅出力バッファ８０は、図１に示す小振幅バッファ１０と比較し、以下の点が異なる。即ち、ノードＮ１と抵抗素子１４の間に、制御信号Ｃをゲートの入力とし、ソースがノードＮ１、ドレインが抵抗素子１４の一端に接続される第３のＰＭＯＳトランジスタ８１および、制御信号Ｃの反転信号ＣＮをゲートの入力とし、ドレインがノードＮ１、ソースが抵抗素子１４の一端に接続する第３のＮＭＯＳトランジスタ８２をさらに備える。また、第２のＰＭＯＳトランジスタ１３ａのゲートには第１のバッファ８３を介して第１の入力信号ＰＩＮが入力される。第２のＮＭＯＳトランジスタ１３ｂのゲートには第２のバッファ８４を介して、第１の入力信号ＰＩＮと反転関係にある第２の入力信号ＮＩＮが入力される。さらに、ドレインが出力端子１０ａに、ソースがグラウンドＶＳＳに接続され、制御信号Ｚをゲートの入力とする第４のＮＭＯＳトランジスタ８５を備える。図１１に示す小振幅出力バッファ８０と図１に示す小振幅出力バッファ１０の上記相違点以外の同一構成要素には同一の符号を付し、詳細な説明は省略する。
【００６４】
本実施形態においては、まず第２のＰＭＯＳトランジスタ１３ａおよび第２のＮＭＯＳトランジスタ１３ｂを反転関係にある別信号で制御する。このように両トランジスタを別々の信号で制御することにより、瞬間的に両トランジスタが同時にオンして貫通電流が流れることを防止することができる。また、小振幅出力バッファ８０が機能を停止中、例えば、スタンバイ中等に第２のＰＭＯＳトランジスタ１３ａおよび第２のＮＭＯＳトランジスタ１３ｂをともにオフすることにより、小振幅出力バッファ８０をハイインピーダンス状態とすることができる。
【００６５】
次に、第３のＰＭＯＳトランジスタ８１および第３のＮＭＯＳトランジスタ８２により、小振幅出力バッファ８０が機能停止している時に不要な電流が流れるのを防ぐことができる。図１に示す小振幅出力バッファ１０では、第１のＰＭＯＳトランジスタ１１、抵抗素子１４、第１のＮＭＯＳトランジスタ１２を介して定常的に電流が流れる。本実施形態では、小振幅出力バッファ８０が機能停止の状態では、これらのトランジスタにより貫通電流を流さないように制御する。また、第４のＮＭＯＳトランジスタ８５は、小振幅出力バッファ８０をハイインピーダンス状態とした時に、一定電位（本実施形態ではＶＳＳ）に固定することが可能となる。尚、このような制御は小振幅出力バッファ８０の使用方法により、必要に応じて適宜その制御方法を選択すればよい。
【００６６】
ところで、本発明の第１から第６実施形態の全てにおいて、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタからなるインバータ構成の出力バッファについて説明したが、このようなインバータで構成される出力バッファ以外にも、ＮＡＮＤ型やＮＯＲ型で構成されるもの、或いは、電源とグラウンド間にＮＭＯＳトランジスタを直列接続して構成する出力バッファ等にも適用することができることは言うまでもない。
【００６７】
また、前述した本発明の第１から第６実施形態の全てにおいて、出力バッファについて説明したが、本発明は出力バッファに限られず、大きな負荷を駆動する必要があるバッファについても適用できる。即ち、出力バッファ以外の回路であっても、上述したようにその回路動作によりノイズが発生し、他の微少信号を扱うような回路に影響を及ぼす場合には、本発明を適用することによりノイズの影響を回避する有効な手段となる。
【００６８】
次に、本発明の小振幅出力バッファを実際に半導体基板上に製造する場合について説明する。
【００６９】
本発明の小振幅出力バッファは、特にこれに限定するものではないがＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ ＩＣ）で用いられる出力バッファにより適している。ＡＳＩＣとは、配線工程前まで（以降、下地と呼ぶ）を既に製造しておき、最終の配線工程のみで、必要とする回路を作り上げるものであり、製造工程時間の短縮とともに、改版等を容易に行うことが可能となる。
【００７０】
通常、ＡＳＩＣにおける出力バッファは入力バッファを含めた、それぞれの回路を構成するのに必要な部品を備えた共通の下地を有するＩ／Ｏ（入出力）バッファとしてライブラリ化されているものが多い。このように共通の下地を有することにより、配線工程により出力バッファ、入力バッファ、Ｉ／Ｏバッファのいずれも構成することが可能である。また、Ｉ／Ｏバッファを形成する駆動用トランジスタは、最大駆動能力時に必要とする大きさを備えており、配線工程により駆動能力に応じて必要な大きさのものが製造される。本発明による小振幅出力バッファは、このように従来のＩ／Ｏバッファ内に用意された個々の部品であるトランジスタや抵抗素子を用いて構成することが可能であり、本発明の小振幅出力バッファ用に新たな下地を用意する必要はない。
【００７１】
尚、図１，図５，図６，図８，図９，図１１に示す第２のＰＭＯＳトランジスタ１３ａ、第２のＮＭＯＳトランジスタ１３ｂのバックゲートは、必要に応じてそれぞれのソース端子に接続してもよい。即ち、ｐ型基板プロセスならば第２のＰＭＯＳトランジスタ１３ａのソースはＮウェルに、ｎ型基板プロセスならば第２のＮＭＯＳトランジスタ１３ｂのソースをＰウェルに接続する。
【００７２】
【発明の効果】
以上説明したように、本発明によれば、高速性を損なうことなく出力信号の振幅を小さくすることができ、これによりチップ内で発生するノイズを低減し、アナログ回路やＲＦフロントエンドチップなどの微少な信号を扱う回路の特性を向上させることが可能となる。また、本発明によれば、上述した効果とともに、回路がその機能停止中に不要な電流が流れるのを防止することもできる。さらに、本発明によれば、上述の２つの効果に加えてさらに、出力トランジスタのスイッチングの際に発生する貫通電流を低減することもできる。
【図面の簡単な説明】
【図１】本発明の小振幅出力バッファの第１実施形態を示す回路ブロック図である。
【図２】図１に示す小振幅出力バッファから、抵抗素子を除いた小振幅出力バッファを示す回路ブロック図である。
【図３】図２に示す小振幅出力バッファおよび図１に示す小振幅出力バッファの出力信号の波形を示す図である。
【図４】図１に示す小振幅出力バッファの動作点を説明するためのグラフである。
【図５】本発明の小振幅出力バッファの第２実施形態を示す図である。
【図６】本発明の小振幅出力バッファの第３実施形態を示す図である。
【図７】図５に示す小振幅出力バッファおよび図６に示す小振幅出力バッファの動作を説明する図である。
【図８】本発明の小振幅出力バッファの第４実施形態を示す図である。
【図９】本発明の小振幅出力バッファの第５実施形態を示す図である。
【図１０】図８に示す小振幅出力バッファおよび図９に示す小振幅出力バッファの動作を説明する図である。
【図１１】本発明の小振幅出力バッファの第６実施形態を示す回路ブロック図である。
【図１２】従来の出力バッファの回路ブロック図である。
【符号の説明】
１０，３０，４０，５０，６０，７０，８０ 小振幅出力バッファ
２０ 出力バッファ
１０ａ，２０ａ 入力端子
１０ｂ，２０ｂ 出力端子
２１ Ｐチャネルトランジスタ
２２ Ｎチャネルトランジスタ
１１，３１ 第１のＰチャネルトランジスタ
１２，３２ 第１のＮチャネルトランジスタ
１３，３３ インバータ
１３ａ，３３ａ 第２のＰチャネルトランジスタ
１３ｂ，３３ｂ 第２のＮチャネルトランジスタ
１４ 抵抗素子
５１，７１，８１ 第３のＰチャネルトランジスタ
５２，７２，８２ 第３のＮチャネルトランジスタ
８５ 第４のＮチャネルトランジスタ
８３ 第１のバッファ
８４ 第２のバッファ
【発明の属する技術分野】
本発明は、電源とグラウンド間の電圧幅よりも小さい振幅の信号を出力する小振幅出力バッファに関する。
【０００２】
【従来の技術】
従来より、回路内部で生成された信号を出力端子を介して、回路外部に出力するために出力バッファが用いられる。ここで、出力バッファはチップ外部に接続された負荷を駆動するために、出力バッファを構成するトランジスタサイズは、内部回路で用いられるトランジスタサイズと比較してサイズの大きなものが用いられる。特に、ボード上のシステムクロック等を供給する場合、このような大容量の負荷に応じた高い駆動能力を有するトランジスタサイズを必要とする。
【０００３】
図１２は、ＣＭＯＳインバータにより構成される従来の出力バッファの一例を示す図である。
【０００４】
図１２に示す出力バッファ２０（ＣＭＯＳインバータ）は、そのソースが電源ＶＤＤに、ドレインが出力端子２０ｂに、ゲートが入力端子２０ａにそれぞれ接続されるＰＭＯＳトランジスタ２１と、ソースがグラウンドＶＳＳに、ドレインが出力端子２０ｂに、ゲートが入力端子２０ａにそれぞれ接続されるＮＭＯＳトランジスタ２２とにより構成される。
【０００５】
この出力バッファ２０の入力端子２０ａにＨレベルの信号Ｓｉが入力されると、出力端子２０ｂからＬレベル（＝ＶＳＳ）の信号Ｓｏが出力され、入力端子２０ａにＬレベルの信号Ｓｉが入力されると、出力端子２０ｂからＨレベル（＝ＶＤＤ）の信号Ｓｏが出力される。
【０００６】
上述したような高い駆動能力を有する出力バッファは、その動作により電源電圧やグラウンドにノイズを発生する。このノイズ対策のため、通常出力バッファ用に専用電源ピン等を設けてノイズの低減を図っているが、基板を介してのある程度のノイズ干渉は避けられない。
【０００７】
特に、近年、システムＬＳＩを始めとする、アナログ回路とデジタル回路が搭載されたチップや、無線通信のＲＦフロントエンドチップのような微少なアナログ信号を扱うチップ等では、そのチップ内におけるノイズの発生を極力避ける必要がある。
【０００８】
そこで、このような出力バッファが発生するノイズを抑制するために、例えば、出力信号の立ち上がり時間あるいは立ち下がり時間が短いほど出力バッファが大きなノイズを発生することに着目し、出力バッファが駆動する負荷回路の動作には影響を与えない程度に、出力バッファの出力信号を緩やかに立ち上げ、あるいは緩やかに立ち下げることにより出力バッファが発生するノイズを抑制する技術が従来から提案されている（例えば、特許文献１，特許文献２，特許文献３，特許文献４参照。）。
【０００９】
【特許文献１】
特開平５−２１８８４７号公報（段落番号００１０−００１８，図１）
【特許文献２】
特開平７−１３５４５６号公報（段落番号０００７−００２９，図１）
【特許文献３】
特開平５−２９９１４号公報（段落番号００１０−００２３，図１）
【特許文献４】
特開２０００−２４４３０４号公報（段落番号００２２−００４１，図１）
【００１０】
【発明が解決しようとする課題】
しかしながら、特許文献１から４に示されている出力バッファでは、出力信号を緩やかに立ち上げ、あるいは緩やかに立ち下げることによりノイズを抑制しているために、出力バッファの動作速度が犠牲になるという問題がある。
【００１１】
ここで、出力バッファが大きなノイズを発生する原因として、出力信号の立ち上がり時間あるいは立ち下がり時間が短いことの他に、出力信号の振幅が大きいことが挙げられる。
【００１２】
本発明は、上記事情に鑑み、その出力振幅を抑えることによりチップ内で発生するノイズを低減し、ノイズによるチップ上の回路等に及ぼす影響を極力抑えた小振幅出力バッファを提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成する本発明の小振幅出力バッファのうちの第１の小振幅出力バッファは、
電源電圧よりも低いＨレベルと、グラウンドよりも高いＬレベルのいずれか一方又は両方を発生する手段と、
上記Ｈレベルと上記Ｌレベルとの間、又は上記電源電圧とＬレベルとの間、又は上記Ｈレベルと上記グラウンドとの間の電位を調節する調節手段とを備え、
上記調節手段により調節された電位を振幅電圧として出力することを特徴とする。
【００１４】
本発明の小振幅出力バッファは、電源電圧よりも低いＨレベルと、グラウンドよりも高いＬレベルのいずれか一方又は両方を発生する手段を備えているため、図１２に示す出力バッファ２０と比較して、振幅の小さな信号が出力される。従って、本発明の第１の小振幅出力バッファから発生するノイズが抑制される。
【００１５】
ここで、本発明の第１の小振幅出力バッファにおいて、上記調節手段は、抵抗素子から形成されることが好ましい。
【００１６】
本発明の第１の小振幅出力バッファでは、設計時に、上記抵抗素子の抵抗値を調節することにより、出力信号の上記Ｈレベルと上記Ｌレベルとの間、又は上記電源電圧とＬレベルとの間、又は上記Ｈレベルと上記グラウンドとの間の電位を任意に設定することができる。
【００１７】
また、上記調節手段は、さらに上記抵抗素子を流れる電流経路を導通遮断するスイッチ手段を備えたものであることが好ましい。
【００１８】
本発明の第１の小振幅出力バッファでは、上記スイッチ手段により上記抵抗素子を流れる電流経路を遮断することにより、この電流経路に不要な電流が流れるのを防止することができる。
【００１９】
また本発明の小振幅出力バッファのうちの第２の小振幅出力バッファは、
ソースが電源に接続され、ゲートとドレインを共通接続する第１のＰＭＯＳトランジスタと、
ソースがグラウンドに接続され、ゲートとドレインを共通接続する第１のＮＭＯＳトランジスタと、
ソースが上記第１のＰＭＯＳトランジスタのゲートおよびドレインに、ゲートが入力端子に、ドレインが出力端子に接続される第２のＰＭＯＳトランジスタと、
ドレインが上記出力端子に、ゲートが上記入力端子に、ソースが上記第１のＮＭＯＳトランジスタのゲートおよびドレインに接続される第２のＮＭＯＳトランジスタと、
上記第２のＰＭＯＳトランジスタおよび上記第２のＮＭＯＳトランジスタの各ソースを接続する抵抗素子とから構成されることを特徴とする。
【００２０】
本発明の第２の小振幅出力バッファでは、上記抵抗素子を介して、上記第１のＰＭＯＳトランジスタと上記第１のＮＭＯＳトランジスタに定常電流が流れるため、上記第１のＰＭＯＳトランジスタのドレイン電圧は、電源電圧よりも上記第１のＰＭＯＳトランジスタの閾値電圧だけレベルの低下した電位以下で安定し、上記第１のＮＭＯＳトランジスタのドレイン電圧はグラウンドレベルよりもほぼ上記第１のＮＭＯＳトランジスタの閾値電圧だけレベルの上昇した電位以上で安定する。従って、本発明の第２の小振幅出力バッファでは、少なくとも上記第１のＰＭＯＳトランジスタの閾値電圧と上記第１のＮＭＯＳトランジスタの閾値電圧とを加算したレベル分だけ、図１２に示す従来の出力バッファ２０よりも小さな振幅の信号が出力される。
【００２１】
また、本発明の第２の小振幅出力バッファでは、設計時に、上記抵抗素子の抵抗値を調節することにより、出力信号の振幅を任意に設定することができる。
【００２２】
ここで、上記小振幅出力バッファは、さらに上記抵抗素子を流れる電流経路を導通遮断するスイッチ手段を備えたことが好ましい。
【００２３】
このようにすると、電流経路に不要な電流が流れるのを防止することができる。
【００２４】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
【００２５】
図１は、本発明の小振幅出力バッファの第１実施形態を示す回路ブロック図である。
【００２６】
図１に示す小振幅出力バッファ１０は、ソースが電源ＶＤＤに、ゲートとドレインがノードＮ１で共通に接続された第１のＰＭＯＳトランジスタ１１と、ソースがグラウンドＶＳＳに、ゲートとドレインがノードＮ２で共通に接続された第１のＮＭＯＳトランジスタ１２と、ソースがノードＮ１に接続され、ゲートが入力端子１０ａに、ドレインが出力端子１０ｂに接続された第２のＰＭＯＳトランジスタ１３ａと、ドレインが出力端子１０ｂに、ゲートが入力端子１０ａに、ソースがノードＮ２に接続された第２のＮＭＯＳトランジスタ１３ｂと、ノードＮ１およびノードＮ２の間に挿入される抵抗素子１４とから構成される。
【００２７】
ここで、第１のＰＭＯＳトランジスタ１１は、そのゲートおよびドレインを共通接続とするダイオードを形成し、本発明におけるＨレベル生成手段に該当する。第１のＮＭＯＳトランジスタ１２は、そのゲートおよびドレインを共通接続とするダイオードを形成し、本発明におけるＬレベル生成手段に該当する。また、第２のＰＭＯＳトランジスタ１３ａと第２のＮＭＯＳトランジスタ１３ｂとでインバータ１３を構成する。
【００２８】
このようにダイオード接続された第１のＰＭＯＳトランジスタ１１、インバータ１３、ダイオード接続された第１のＮＭＯＳトランジスタ１２が、電源ＶＤＤとグラウンドＶＳＳの間に直列に挿入され、さらに、本発明の特徴である抵抗素子１４がノードＮ１とノードＮ２の間に接続されている。
【００２９】
次に、この第１実施形態の小振幅出力バッファ１０の動作について説明する。
【００３０】
まず、本出願の発明者は、出力バッファのノイズを低減するために図２に示す小振幅出力バッファ３０を考案した。この小振幅出力バッファ３０は、図１に示す小振幅出力バッファ１０とは本発明の特徴である抵抗素子１４が存在しない点のみが異なる。
【００３１】
図２は、図１に示す小振幅出力バッファから、抵抗素子を除いた小振幅出力バッファを示す回路ブロック図である。
【００３２】
図２に示す小振幅出力バッファ３０では、ダイオード接続された第１のＰＭＯＳトランジスタ３１のソースが電源ＶＤＤに接続されることにより、ノードＮ１はソース電位（ＶＤＤ）よりもほぼ第１のＰＭＯＳトランジスタ３１の閾値電圧Ｖｔｈｐだけレベルの低下した電位で安定する。また、ダイオード接続された第１のＮＭＯＳトランジスタ３２のソースがグラウンドＶＳＳに接続されることにより、ノードＮ２はグラウンド電位（ＶＳＳ）よりもほぼ第１のＮＭＯＳトランジスタ３２の閾値電圧Ｖｔｈｎだけレベルの上昇した電位で安定する。従って、ノードＮ１とノードＮ２の間に挿入されたインバータ３３は、入力信号Ｓｉの信号レベルがＬレベル（例えばＶＳＳ）ならばＨレベル≒ＶＤＤ−Ｖｔｈｐを、Ｈレベル（例えばＶＤＤ）ならばＬレベル≒ＶＳＳ＋Ｖｔｈｎを反転出力する。即ち、図２に示す小振幅出力バッファ３０は、前述した図１２に示す従来の出力バッファ２０よりもＶｔｈｐ＋Ｖｔｈｎ分だけ振幅が抑圧された出力信号Ｓｏを出力する。
【００３３】
しかしながら、図２に示す小振幅出力バッファ３０には、ダイオード接続された第１のＰＭＯＳトランジスタ３１、第１のＮＭＯＳトランジスタ３２は一種のフィードバック回路となっているため、動作速度は遅い。以下、図２に示す小振幅出力バッファ３０の動作速度が遅い理由について説明する。例えば出力信号ＳｏのレベルがＬレベルからＨレベルに切り替わる場合、オンする第２のＰＭＯＳトランジスタ３３ａが図示しない負荷容量（寄生容量を含む）を充電しきったところで完全なＨレベルに達する。図１２に示す従来の出力バッファ２０では、ＰＭＯＳトランジスタ２１がオンする瞬間は、ゲートがＬレベル（例えばＶＳＳ）に固定されＰＭＯＳトランジスタ２１が完全にオン状態（オン抵抗が一番低い状態）になるため、このオン抵抗と図示しない負荷容量とで構成される時定数が一番小さい状態（即ち動作速度が一番速い状態）のまま出力信号ＳｏのレベルがＨレベルに到達する。しかし、図２に示す小振幅出力バッファ３０においては、スイッチング用の第２のＰＭＯＳトランジスタ３３ａがオンした瞬間、もともとＶＤＤ−Ｖｔｈｐの電位を保っていたダイオード接続された第１のＰＭＯＳトランジスタ３１のドレイン電圧＝ゲート電圧は一気に下がるが、負荷容量を充電しながら徐々に元の電圧ＶＤＤ−Ｖｔｈｐに戻っていく。その戻り方は、まずはゲート電圧が下がったことで第１のＰＭＯＳトランジスタ３１のオン抵抗が下がりドレイン電圧が急速に上がっていく。しかしドレイン電圧が上がると同時にゲート電圧も上がるので、それにつれて第１のＰＭＯＳトランジスタ３１のオン抵抗は徐々に大きくなっていき、それに伴い上記の時定数も徐々に大きくなる。この第１のＰＭＯＳトランジスタ３１の動作と同様に、第２のＮＭＯＳトランジスタ３３ｂがオンした瞬間には、第１のＮＭＯＳトランジスタ３２のオン抵抗は徐々に大きくなっていく。このため、ノードＮ１またはノードＮ２に変動が生じた場合、本来のＨレベル（例えば、ＶＤＤ−Ｖｔｈｐ）またはＬレベル（例えば、ＶＳＳ＋Ｖｔｈｎ）に落ち着くまでに所定の時間を要する。
【００３４】
図３は、図２に示す小振幅出力バッファおよび図１に示す小振幅出力バッファの出力信号の波形を示す図である。
【００３５】
図３（ａ）には、図２に示す小振幅出力バッファ３０を３０ＭＨｚのクロックで動作させた場合の出力信号の波形が示されている。また、図３（ｂ）には、図１に示す小振幅出力バッファ１０を３０ＭＨｚのクロックで動作させた場合の出力信号の波形が示されている。
【００３６】
図３（ａ）に示す出力信号Ｓｏの波形から明らかなように、図２に示す小振幅出力バッファ３０の出力信号Ｓｏは、必要とする振幅レベルまで到達するのに所定の時間を要する。即ち、図２に示す小振幅出力バッファ３０を高速で動作させようとすると十分な電位に達しないため、必要な出力振幅Ｖ１を得ることができない。一方、以下に説明する小振幅出力バッファ１０では、図３（ｂ）に示すように、出力信号Ｓｏのレベルは高速に所定のレベルにまで達している。
【００３７】
次に、図１に示す小振幅出力バッファ１０の動作について説明する。
【００３８】
図４は、図１に示す小振幅出力バッファ１０の動作点を説明するためのグラフである。ここでは、図４を用いて図１に示す小振幅出力バッファ１０の動作について説明する。
【００３９】
図１に示すダイオード接続された第１のＰＭＯＳトランジスタ１１において、ソース電位を電源電圧ＶＤＤに固定し、ドレイン（ゲート）電位を変化させた場合のドレイン電流Ｉｄをプロットしたものが、図４に示すラインＩｄｐである。一方、ラインＩｄｎは、ダイオード接続された第１のＮＭＯＳトランジスタ１２において、ソース電位をグラウンドレベル（０Ｖ）に固定し、ドレイン（ゲート）電位を変化させた場合のドレイン電流Ｉｄをプロットしたものである。
【００４０】
これら２つのトランジスタ１１，１２のドレインどうしを接続すると、それぞれのドレイン電流Ｉｄは同じ電流となり、またドレイン電圧も同じになるので、図４に示すグラフ中の２本のラインＩｄｐ，Ｉｄｎの交点Ｐがこれら２つのトランジスタ１１，１２のドレインどうしを接続した回路の動作点となる。次に、これら２つのトランジスタのドレインどうしを直接つなぐのではなく、図１に示す小振幅出力バッファ１０のように抵抗素子１４を介してつなぐと、両ドレイン間には、このときのドレイン電流Ｉｄｒと抵抗素子１４の抵抗値とで決まる電位差ΔＶが発生する。この電位差ΔＶが発生している状態が、図１に示す小振幅出力バッファ１０の動作点を表している。つまり、動作電流Ｉｄｒ（ドレイン電流）と、出力信号の振幅ΔＶ（両ドレイン間の電位差）は、両ドレイン間に挿入される抵抗素子１４の抵抗値によってある程度自由に変えることができる。さらに、両トランジスタ１１，１２のサイズによって図４に示すグラフにおける２本のラインＩｄｐ，Ｉｄｎの傾きが変わるので、トランジスタのサイズ変更によっても動作電流Ｉｄｒ、出力信号の振幅ΔＶを調整することが可能である。
【００４１】
このように本発明の小振幅出力バッファによれば出力信号の振幅ΔＶの自由度が確保でき、小振幅出力を達成することができる。また、本発明の小振幅出力バッファによれば動作速度を向上させることができる。例えば、図１に示す小振幅出力バッファ１０の第１のＰＭＯＳトランジスタ１１を見てみると、最終的に落ち着くことになるゲート電圧は、図２に示す小振幅出力バッファ３０に比べ低いため、低いオン抵抗を保ったまま最終目的電圧に達する。また、出力側から見ると、第１のＰＭＯＳトランジスタ１１のオン抵抗と、第１のＮＭＯＳトランジスタ１２のオン抵抗＋抵抗素子１４の抵抗値とが並列になったものが出力インピーダンスとなるので、図２に示す小振幅出力バッファ３０に比べると、出力インピーダンスが半分以下になっている。従って、この出力インピーダンスと図示しない負荷容量とで構成される時定数は大幅に小さくなり、さらに出力信号の振幅ΔＶが小さいことも手伝って、高速動作を実現することが可能となる。
【００４２】
図１に示す小振幅出力バッファ１０では、期待する十分な出力振幅を高速に得るために、ノードＮ１とノードＮ２の間に抵抗素子１４を接続するものである。
【００４３】
このようにノードＮ１とノードＮ２の間に抵抗素子１４を接続することにより、両ノード間には抵抗素子１４を介して定常電流Ｉｄが流れるため、各ノードの電位を安定にすることが可能となる。即ち、ダイオード接続された第１のＰＭＯＳトランジスタ１１のソースが電源ＶＤＤに接続されることにより、ノードＮ１は電源電圧（ＶＤＤ）よりも第１のＰＭＯＳトランジスタ１１の閾値電圧Ｖｔｈｐ以下の電位Ｖｐで安定する。また、ダイオード接続された第１のＮＭＯＳトランジスタ１２のソースがグラウンドＶＳＳに接続されることにより、ノードＮ２はグラウンド電位（ＶＳＳ）よりも第１のＮＭＯＳトランジスタ１２の閾値電圧Ｖｔｈｎ以上の電位Ｖｎで安定する。従って、ノードＮ１とノードＮ２の間に挿入されたインバータ１３は、入力信号ＳｉのレベルがＬレベル（例えば、ＶＳＳ）ならばＨレベルＶｐ＜ＶＤＤ−Ｖｔｈｐを、Ｈレベル（例えば、ＶＤＤ）ならばＬレベルＶｎ＞ＶＳＳ＋Ｖｔｈｎを出力する。即ち、図１に示す小振幅出力バッファ１０は、図１２に示す従来の出力バッファ２０よりもＶｔｈｐ＋Ｖｔｈｎ分以上、振幅が抑圧された出力信号Ｓｏを出力する。
【００４４】
また、図２に示す小振幅出力バッファ３０の出力振幅電圧がＶＤＤ−Ｖｔｈｐ−Ｖｔｈｎに固定であるのに対し、図１に示す小振幅出力バッファ１０の出力振幅電圧は、設計時に抵抗素子１４の抵抗値を調節することにより、任意に設定可能となる。例えば、電源電圧がＶＤＤ＝２．５Ｖ、第１のＰＭＯＳトランジスタ１１および第１のＮＭＯＳトランジスタ１２の閾値電圧がともに０．５Ｖであるとすると、図２に示す小振幅出力バッファ３０の出力振幅電圧は１．５Ｖの固定値となる。これに対し、図１に示す小振幅出力バッファ１０の出力振幅電圧は、抵抗素子１４の抵抗値により所望の値が設定される。例えば、抵抗素子１４の抵抗値を２．５ＫΩとすると、小振幅出力バッファ１０の出力振幅電圧は１．１Ｖになる。尚、小振幅出力バッファ１０が動作する場合には、瞬時的に電圧変動（グリッジ）が発生するが、抵抗素子１４によりＨレベル（＜ＶＤＤ−Ｖｔｈｐ）またはＬレベル（＞ＶＳＳ＋Ｖｔｈｎ）に復帰する時間を短縮することができる。
【００４５】
尚、本発明の第１の小振幅出力バッファは、ダイオード接続されたＰＭＯＳトランジスタまたはＮＭＯＳトランジスタの一方だけを挿入してもよく、この場合は従来の出力バッファ２０と比較し、ＶｐまたはＶｎ分だけ振幅が抑圧された信号を出力する。
【００４６】
図５は、本発明の小振幅出力バッファの第２実施形態を示す図である。
【００４７】
図５に示す小振幅出力バッファ４０は、図１に示す小振幅出力バッファ１０と比較して、ダイオード接続された第１のＮＭＯＳトランジスタ１２が除かれている点のみが異なる。このようにして、出力信号波形の振幅を小さく抑えてノイズを低減してもよい。
【００４８】
図６は、本発明の小振幅出力バッファの第３実施形態を示す図である。
【００４９】
図６に示す小振幅出力バッファ５０は、図５に示す小振幅出力バッファ４０と比較し、以下の点が異なる。即ち、ノードＮ１と抵抗素子１４の間に制御信号Ｃをゲートの入力とし、ソースがノードＮ１、ドレインが抵抗素子１４の一端に接続された第３のＰＭＯＳトランジスタ５１、および制御信号Ｃの反転信号ＣＮをゲートの入力とし、ソースがノードＮ１、ドレインが抵抗素子１４の一端に接続された第３のＮＭＯＳトランジスタ５２が備えられている。
【００５０】
図６に示す小振幅出力バッファ５０においては、小振幅出力バッファ５０が機能を停止している時には、図６に示す第１のＰＭＯＳトランジスタ１１、抵抗素子１４を介して流れる定常電流Ｉを、上記の第３のＰＭＯＳトランジスタ５１および第３のＮＭＯＳトランジスタ５２をオフすることにより遮断する。このようにして、小振幅出力バッファ５０が機能を停止している時に不要な電流が流れるのを防止してもよい。
【００５１】
図７は、図５に示す小振幅出力バッファおよび図６に示す小振幅出力バッファの動作を説明する図である。
【００５２】
図５に示す小振幅出力バッファ４０および図６に示す小振幅出力バッファ５０において、抵抗素子１４に電圧をかけると電流はリニアに変わるので、両者の関係は図７に示すラインＩｒのような直線となる。また、図７に示すラインＩｄｐは、ダイオード接続された第１のＰＭＯＳトランジスタ１１のドレイン電圧とドレイン電流の関係を示すものである。これら２本のラインＩｒ，Ｉｄｐの交点Ｐが、上記の抵抗素子１４を介して流れる定常電流Ｉ、および図５に示す小振幅出力バッファ４０および図６に示す小振幅出力バッファ５０の出力信号ＳｏのＨレベルＶｈを示す。これらの値も上記第１のＰＭＯＳトランジスタ１１のサイズと抵抗素子１４の抵抗値である程度自由度を持っている。
【００５３】
図８は、本発明の小振幅出力バッファの第４実施形態を示す図である。
【００５４】
図８に示す小振幅出力バッファ６０は、図１に示す小振幅出力バッファ１０と比較して、ダイオード接続された第１のＰＭＯＳトランジスタ１１が除かれている点のみが異なる。このように構成して、出力信号波形の振幅を小さくしてノイズを低減してもよい。
【００５５】
図９は、本発明の小振幅出力バッファの第５実施形態を示す図である。
【００５６】
図９に示す小振幅出力バッファ７０は、図８に示す小振幅出力バッファ６０と比較し、以下の点が異なる。即ち、ノードＮ１と抵抗素子１４の間に、制御信号Ｃをゲートの入力とし、ソースがノードＮ１、ドレインが抵抗素子１４の一端に接続された第３のＰＭＯＳトランジスタ７１、および制御信号Ｃの反転信号ＣＮをゲートの入力とし、ソースがノードＮ１、ドレインが抵抗素子１４の一端に接続された第３のＮＭＯＳトランジスタ７２が備えられている。
【００５７】
図９に示す小振幅出力バッファ７０においては、図６に示す小振幅出力バッファ５０と同様に、小振幅出力バッファ７０が機能を停止している時に不要な電流が流れるのを、上記の第３のＰＭＯＳトランジスタ７１および第３のＮＭＯＳトランジスタ７２をオフすることにより防止している
図１０は、図８に示す小振幅出力バッファおよび図９に示す小振幅出力バッファの動作を説明する図である。
【００５８】
図８に示す小振幅出力バッファ６０および図９に示す小振幅出力バッファ７０において、抵抗素子１４を介して流れる定常電流Ｉおよび、図８に示す小振幅出力バッファ６０および図９に示す小振幅出力バッファ７０の出力信号ＳｏのＬレベルＶｌが、図１０において、抵抗素子１４における電圧と電流の関係を示すラインＩｒと、ダイオード接続された第１のＮＭＯＳトランジスタ１２のドレイン電圧とドレイン電流の関係を示すラインＩｄｎとの交点Ｐとして示されている。
【００５９】
尚、上述した第１から第５実施形態では、インバータと電源の間またはインバータとグラウンドの間あるいはその両方に、ダイオード接続されたトランジスタを１つ接続した構成を例に挙げて説明したが、ダイオード接続されたトランジスタの個数は１つに限定されるものではなく、多段直列に接続した構成であってもよい。ダイオード接続されたトランジスタを多段直列に接続した場合、直列接続したトランジスタの閾値電圧分、出力振幅をさらに抑圧することが可能となる。
【００６０】
また、第１，第２および第３実施形態では、小振幅出力バッファにおけるＨレベル生成手段はダイオード接続されたＰＭＯＳトランジスタにより構成されているが、これらに限られるものではなく、電源電圧よりも低いＨレベルを生成するものであればどのような構成であってもよい。例えば、ゲートとドレインを電源ＶＤＤに共通接続とするＮＭＯＳトランジスタで構成されていてもよい。同様に、第１，第４および第５実施形態では、本発明の第１の小振幅出力バッファにおけるＬレベル生成手段はダイオード接続されたＮＭＯＳトランジスタにより構成されているが、これに限られるものではなく、グラウンドレベルよりも高いＬレベルを生成するものであればどのような構成であってもよい。例えば、ゲートとドレインをグラウンドＶＳＳに共通接続とするＰＭＯＳトランジスタで構成されていてもよい。また、第１から第５実施形態における抵抗素子は、図１に示すノードＮ１とノードＮ２の間に定常電流を流すものであれば、どのようなインピーダンス素子であってもよい。例えば、ゲートを一定バイアスされたＰＭＯＳトランジスタやＮＭＯＳトランジスタ等で構成される抵抗素子であってもよい。
【００６１】
次に、本発明の小振幅出力バッファの第６実施形態について説明する。
【００６２】
図１１は、本発明の小振幅出力バッファの第６実施形態を示す回路ブロック図である。
【００６３】
図１１に示す小振幅出力バッファ８０は、図１に示す小振幅バッファ１０と比較し、以下の点が異なる。即ち、ノードＮ１と抵抗素子１４の間に、制御信号Ｃをゲートの入力とし、ソースがノードＮ１、ドレインが抵抗素子１４の一端に接続される第３のＰＭＯＳトランジスタ８１および、制御信号Ｃの反転信号ＣＮをゲートの入力とし、ドレインがノードＮ１、ソースが抵抗素子１４の一端に接続する第３のＮＭＯＳトランジスタ８２をさらに備える。また、第２のＰＭＯＳトランジスタ１３ａのゲートには第１のバッファ８３を介して第１の入力信号ＰＩＮが入力される。第２のＮＭＯＳトランジスタ１３ｂのゲートには第２のバッファ８４を介して、第１の入力信号ＰＩＮと反転関係にある第２の入力信号ＮＩＮが入力される。さらに、ドレインが出力端子１０ａに、ソースがグラウンドＶＳＳに接続され、制御信号Ｚをゲートの入力とする第４のＮＭＯＳトランジスタ８５を備える。図１１に示す小振幅出力バッファ８０と図１に示す小振幅出力バッファ１０の上記相違点以外の同一構成要素には同一の符号を付し、詳細な説明は省略する。
【００６４】
本実施形態においては、まず第２のＰＭＯＳトランジスタ１３ａおよび第２のＮＭＯＳトランジスタ１３ｂを反転関係にある別信号で制御する。このように両トランジスタを別々の信号で制御することにより、瞬間的に両トランジスタが同時にオンして貫通電流が流れることを防止することができる。また、小振幅出力バッファ８０が機能を停止中、例えば、スタンバイ中等に第２のＰＭＯＳトランジスタ１３ａおよび第２のＮＭＯＳトランジスタ１３ｂをともにオフすることにより、小振幅出力バッファ８０をハイインピーダンス状態とすることができる。
【００６５】
次に、第３のＰＭＯＳトランジスタ８１および第３のＮＭＯＳトランジスタ８２により、小振幅出力バッファ８０が機能停止している時に不要な電流が流れるのを防ぐことができる。図１に示す小振幅出力バッファ１０では、第１のＰＭＯＳトランジスタ１１、抵抗素子１４、第１のＮＭＯＳトランジスタ１２を介して定常的に電流が流れる。本実施形態では、小振幅出力バッファ８０が機能停止の状態では、これらのトランジスタにより貫通電流を流さないように制御する。また、第４のＮＭＯＳトランジスタ８５は、小振幅出力バッファ８０をハイインピーダンス状態とした時に、一定電位（本実施形態ではＶＳＳ）に固定することが可能となる。尚、このような制御は小振幅出力バッファ８０の使用方法により、必要に応じて適宜その制御方法を選択すればよい。
【００６６】
ところで、本発明の第１から第６実施形態の全てにおいて、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタからなるインバータ構成の出力バッファについて説明したが、このようなインバータで構成される出力バッファ以外にも、ＮＡＮＤ型やＮＯＲ型で構成されるもの、或いは、電源とグラウンド間にＮＭＯＳトランジスタを直列接続して構成する出力バッファ等にも適用することができることは言うまでもない。
【００６７】
また、前述した本発明の第１から第６実施形態の全てにおいて、出力バッファについて説明したが、本発明は出力バッファに限られず、大きな負荷を駆動する必要があるバッファについても適用できる。即ち、出力バッファ以外の回路であっても、上述したようにその回路動作によりノイズが発生し、他の微少信号を扱うような回路に影響を及ぼす場合には、本発明を適用することによりノイズの影響を回避する有効な手段となる。
【００６８】
次に、本発明の小振幅出力バッファを実際に半導体基板上に製造する場合について説明する。
【００６９】
本発明の小振幅出力バッファは、特にこれに限定するものではないがＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ ＩＣ）で用いられる出力バッファにより適している。ＡＳＩＣとは、配線工程前まで（以降、下地と呼ぶ）を既に製造しておき、最終の配線工程のみで、必要とする回路を作り上げるものであり、製造工程時間の短縮とともに、改版等を容易に行うことが可能となる。
【００７０】
通常、ＡＳＩＣにおける出力バッファは入力バッファを含めた、それぞれの回路を構成するのに必要な部品を備えた共通の下地を有するＩ／Ｏ（入出力）バッファとしてライブラリ化されているものが多い。このように共通の下地を有することにより、配線工程により出力バッファ、入力バッファ、Ｉ／Ｏバッファのいずれも構成することが可能である。また、Ｉ／Ｏバッファを形成する駆動用トランジスタは、最大駆動能力時に必要とする大きさを備えており、配線工程により駆動能力に応じて必要な大きさのものが製造される。本発明による小振幅出力バッファは、このように従来のＩ／Ｏバッファ内に用意された個々の部品であるトランジスタや抵抗素子を用いて構成することが可能であり、本発明の小振幅出力バッファ用に新たな下地を用意する必要はない。
【００７１】
尚、図１，図５，図６，図８，図９，図１１に示す第２のＰＭＯＳトランジスタ１３ａ、第２のＮＭＯＳトランジスタ１３ｂのバックゲートは、必要に応じてそれぞれのソース端子に接続してもよい。即ち、ｐ型基板プロセスならば第２のＰＭＯＳトランジスタ１３ａのソースはＮウェルに、ｎ型基板プロセスならば第２のＮＭＯＳトランジスタ１３ｂのソースをＰウェルに接続する。
【００７２】
【発明の効果】
以上説明したように、本発明によれば、高速性を損なうことなく出力信号の振幅を小さくすることができ、これによりチップ内で発生するノイズを低減し、アナログ回路やＲＦフロントエンドチップなどの微少な信号を扱う回路の特性を向上させることが可能となる。また、本発明によれば、上述した効果とともに、回路がその機能停止中に不要な電流が流れるのを防止することもできる。さらに、本発明によれば、上述の２つの効果に加えてさらに、出力トランジスタのスイッチングの際に発生する貫通電流を低減することもできる。
【図面の簡単な説明】
【図１】本発明の小振幅出力バッファの第１実施形態を示す回路ブロック図である。
【図２】図１に示す小振幅出力バッファから、抵抗素子を除いた小振幅出力バッファを示す回路ブロック図である。
【図３】図２に示す小振幅出力バッファおよび図１に示す小振幅出力バッファの出力信号の波形を示す図である。
【図４】図１に示す小振幅出力バッファの動作点を説明するためのグラフである。
【図５】本発明の小振幅出力バッファの第２実施形態を示す図である。
【図６】本発明の小振幅出力バッファの第３実施形態を示す図である。
【図７】図５に示す小振幅出力バッファおよび図６に示す小振幅出力バッファの動作を説明する図である。
【図８】本発明の小振幅出力バッファの第４実施形態を示す図である。
【図９】本発明の小振幅出力バッファの第５実施形態を示す図である。
【図１０】図８に示す小振幅出力バッファおよび図９に示す小振幅出力バッファの動作を説明する図である。
【図１１】本発明の小振幅出力バッファの第６実施形態を示す回路ブロック図である。
【図１２】従来の出力バッファの回路ブロック図である。
【符号の説明】
１０，３０，４０，５０，６０，７０，８０ 小振幅出力バッファ
２０ 出力バッファ
１０ａ，２０ａ 入力端子
１０ｂ，２０ｂ 出力端子
２１ Ｐチャネルトランジスタ
２２ Ｎチャネルトランジスタ
１１，３１ 第１のＰチャネルトランジスタ
１２，３２ 第１のＮチャネルトランジスタ
１３，３３ インバータ
１３ａ，３３ａ 第２のＰチャネルトランジスタ
１３ｂ，３３ｂ 第２のＮチャネルトランジスタ
１４ 抵抗素子
５１，７１，８１ 第３のＰチャネルトランジスタ
５２，７２，８２ 第３のＮチャネルトランジスタ
８５ 第４のＮチャネルトランジスタ
８３ 第１のバッファ
８４ 第２のバッファ
Claims (2)
- 電源電圧よりも低いＨレベルと、グラウンドよりも高いＬレベルのいずれか一方又は両方を発生する手段と、
前記Ｈレベルと前記Ｌレベルとの間、又は前記電源電圧とＬレベルとの間、又は前記Ｈレベルと前記グラウンドとの間の電位を調節する抵抗素子と、該抵抗素子を流れる電流経路を導通遮断するスイッチ手段とを有する調節手段とを備え、
前記調節手段により調節された電位を振幅電圧として出力する小振幅出力バッファ。 - ソースが電源に接続され、ゲートとドレインを共通接続する第１のＰＭＯＳトランジスタと、
ソースがグラウンドに接続され、ゲートとドレインを共通接続する第１のＮＭＯＳトランジスタと、
ソースが前記第１のＰＭＯＳトランジスタのゲートおよびドレインに、ゲートが入力端子に、ドレインが出力端子に接続される第２のＰＭＯＳトランジスタと、
ドレインが前記出力端子に、ゲートが前記入力端子に、ソースが前記第１のＮＭＯＳトランジスタのゲートおよびドレインに接続される第２のＮＭＯＳトランジスタと、
前記第２のＰＭＯＳトランジスタおよび前記第２のＮＭＯＳトランジスタの各ソースを接続する抵抗素子と、
前記抵抗素子を流れる電流経路を導通遮断するスイッチ手段とから構成されることを特徴とする小振幅出力バッファ。
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