JPH0846508A - Ｃｍｏｓレベルシフト回路 - Google Patents
Ｃｍｏｓレベルシフト回路Info
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- JPH0846508A JPH0846508A JP6175485A JP17548594A JPH0846508A JP H0846508 A JPH0846508 A JP H0846508A JP 6175485 A JP6175485 A JP 6175485A JP 17548594 A JP17548594 A JP 17548594A JP H0846508 A JPH0846508 A JP H0846508A
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- Japan
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- mos transistor
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Abstract
(57)【要約】
【目的】 ＭＯＳトランジタのゲート・ソース間に大電
圧を印加することなく動作する高電圧レベルシフト回路
を実現する。 【構成】 ｎ型ＭＯＳトランジスタ２，３のゲートを低
電圧入力部とし、そのドレインにｐ型ＭＯＳトランジス
タ４，５のドレインが接続され、その接続部を出力部と
し、ｐ型ＭＯＳトランジスタ５のソースとｐ型ＭＯＳト
ランジスタ７のドレイン、ゲートおよびｐ型ＭＯＳトラ
ンジスタ８のゲートを接続し、さらにｐ型ＭＯＳトラン
ジスタ４のソースとｐ型ＭＯＳトランジスタ６のドレイ
ン、ゲートおよびｐ型ＭＯＳトランジスタ９のゲートを
接続し、ｐ型ＭＯＳトランジスタ８，９のドレインをｐ
型ＭＯＳトランジスタ６，７のソースにそれぞれ接続し
た。
圧を印加することなく動作する高電圧レベルシフト回路
を実現する。 【構成】 ｎ型ＭＯＳトランジスタ２，３のゲートを低
電圧入力部とし、そのドレインにｐ型ＭＯＳトランジス
タ４，５のドレインが接続され、その接続部を出力部と
し、ｐ型ＭＯＳトランジスタ５のソースとｐ型ＭＯＳト
ランジスタ７のドレイン、ゲートおよびｐ型ＭＯＳトラ
ンジスタ８のゲートを接続し、さらにｐ型ＭＯＳトラン
ジスタ４のソースとｐ型ＭＯＳトランジスタ６のドレイ
ン、ゲートおよびｐ型ＭＯＳトランジスタ９のゲートを
接続し、ｐ型ＭＯＳトランジスタ８，９のドレインをｐ
型ＭＯＳトランジスタ６，７のソースにそれぞれ接続し
た。
Description
【０００１】
【産業上の利用分野】本発明は、入力信号よりも大きな
出力信号を得るためのＣＭＯＳレベルシフト回路に関す
るものである。
出力信号を得るためのＣＭＯＳレベルシフト回路に関す
るものである。
【０００２】
【従来の技術】図２にＣＭＯＳレベルシフト回路の従来
例を示す。図２において、ｎ型ＭＯＳトランジスタ１
６，１７とｐ型ＭＯＳトランジスタ１２，１３の間にｎ
型ＭＯＳトランジスタ１４，１５が接続されており、ｎ
型ＭＯＳトランジスタ１４，１５のゲート、すなわちＢ
ＩＡＳ端子に（ＶＤＤ＋ＶＳＳ）／２なる電圧を印加
し、ＩＮ端子に低電圧レベルの信号を印加すれば、ＯＵ
Ｔ端子に高電圧レベルの信号が得られる。
例を示す。図２において、ｎ型ＭＯＳトランジスタ１
６，１７とｐ型ＭＯＳトランジスタ１２，１３の間にｎ
型ＭＯＳトランジスタ１４，１５が接続されており、ｎ
型ＭＯＳトランジスタ１４，１５のゲート、すなわちＢ
ＩＡＳ端子に（ＶＤＤ＋ＶＳＳ）／２なる電圧を印加
し、ＩＮ端子に低電圧レベルの信号を印加すれば、ＯＵ
Ｔ端子に高電圧レベルの信号が得られる。
【０００３】
【発明が解決しようとする課題】図２において、ｎ型Ｍ
ＯＳトランジスタ１４〜１７は、ゲート・ソース間に高
い電圧ＶGSが印加されるため、ゲート・ソース間耐圧Ｂ
ＶGSの大きなｎ型ＭＯＳトランジスタを使用する必要が
ある。しかしながら、ｎ型ＭＯＳトランジスタおよびｐ
型ＭＯＳトランジスタにおいては、一般にドレイン・ソ
ース間耐圧ＢＶDSの高耐圧化は容易であるが、ゲート・
ソース間耐圧ＢＶGSの高耐圧化は困難であるという問題
点がある。
ＯＳトランジスタ１４〜１７は、ゲート・ソース間に高
い電圧ＶGSが印加されるため、ゲート・ソース間耐圧Ｂ
ＶGSの大きなｎ型ＭＯＳトランジスタを使用する必要が
ある。しかしながら、ｎ型ＭＯＳトランジスタおよびｐ
型ＭＯＳトランジスタにおいては、一般にドレイン・ソ
ース間耐圧ＢＶDSの高耐圧化は容易であるが、ゲート・
ソース間耐圧ＢＶGSの高耐圧化は困難であるという問題
点がある。
【０００４】本発明は以上の点に鑑みなされたものであ
って、ゲート・ソース間耐圧ＢＶGSの小さな素子で低電
圧レベルの信号を高電圧レベルに変換するＣＭＯＳレベ
ルシフト回路を提供することを目的とするものである。
って、ゲート・ソース間耐圧ＢＶGSの小さな素子で低電
圧レベルの信号を高電圧レベルに変換するＣＭＯＳレベ
ルシフト回路を提供することを目的とするものである。
【０００５】
【課題を解決するための手段】本発明のＣＭＯＳレベル
シフト回路は、第１および第２の第１導電型ＭＯＳトラ
ンジスタのソース領域が各々第１基準電圧に接続され、
第１および第２の第１導電型ＭＯＳトランジスタのゲー
ト領域を低電圧入力端とし、第１の第１導電型ＭＯＳト
ランジスタのドレイン領域と第１の第２導電型ＭＯＳト
ランジスタのドレイン領域が接続され、さらに第２の第
１導電型ＭＯＳトランジスタのドレイン領域と第２の第
２導電型ＭＯＳトランジスタのドレイン領域が接続され
かつ第１および第２の第１導電型ＭＯＳトランジスタの
ドレイン領域と第１および第２の第２導電型ＭＯＳトラ
ンジスタのドレイン領域との接続点を出力端とし、第１
および第２の第２導電型ＭＯＳトランジスタのゲート領
域に第２基準電圧が接続され、第３の第２導電型ＭＯＳ
トランジスタのゲート領域およびドレイン領域と第１の
第２導電型ＭＯＳトランジスタのソース領域および第６
の第２導電型ＭＯＳトランジスタのゲート領域が接続さ
れ、同様に第４の第２導電型ＭＯＳトランジスタのゲー
ト領域およびドレイン領域と第２の第２導電型ＭＯＳト
ランジスタのソース領域および第５の第２導電型ＭＯＳ
トランジスタのゲート領域が接続され、第３の第２導電
型ＭＯＳトランジスタのソース領域と第５の第２導電型
ＭＯＳトランジスタのドレイン領域が接続され、同様に
第４の第２導電型ＭＯＳトランジスタのソース領域と第
６の第２導電型ＭＯＳトランジスタのドレイン領域が接
続され、さらに第５の第２導電型ＭＯＳトランジスタの
ソース領域および第６の第２導電型ＭＯＳトランジスタ
のソース領域が第３基準電圧に接続されることを備えた
ものである。
シフト回路は、第１および第２の第１導電型ＭＯＳトラ
ンジスタのソース領域が各々第１基準電圧に接続され、
第１および第２の第１導電型ＭＯＳトランジスタのゲー
ト領域を低電圧入力端とし、第１の第１導電型ＭＯＳト
ランジスタのドレイン領域と第１の第２導電型ＭＯＳト
ランジスタのドレイン領域が接続され、さらに第２の第
１導電型ＭＯＳトランジスタのドレイン領域と第２の第
２導電型ＭＯＳトランジスタのドレイン領域が接続され
かつ第１および第２の第１導電型ＭＯＳトランジスタの
ドレイン領域と第１および第２の第２導電型ＭＯＳトラ
ンジスタのドレイン領域との接続点を出力端とし、第１
および第２の第２導電型ＭＯＳトランジスタのゲート領
域に第２基準電圧が接続され、第３の第２導電型ＭＯＳ
トランジスタのゲート領域およびドレイン領域と第１の
第２導電型ＭＯＳトランジスタのソース領域および第６
の第２導電型ＭＯＳトランジスタのゲート領域が接続さ
れ、同様に第４の第２導電型ＭＯＳトランジスタのゲー
ト領域およびドレイン領域と第２の第２導電型ＭＯＳト
ランジスタのソース領域および第５の第２導電型ＭＯＳ
トランジスタのゲート領域が接続され、第３の第２導電
型ＭＯＳトランジスタのソース領域と第５の第２導電型
ＭＯＳトランジスタのドレイン領域が接続され、同様に
第４の第２導電型ＭＯＳトランジスタのソース領域と第
６の第２導電型ＭＯＳトランジスタのドレイン領域が接
続され、さらに第５の第２導電型ＭＯＳトランジスタの
ソース領域および第６の第２導電型ＭＯＳトランジスタ
のソース領域が第３基準電圧に接続されることを備えた
ものである。
【０００６】
【作用】上記手段において、第２から第６までの第２導
電型ＭＯＳトランジスタのゲート・ソース間耐圧ＢＶGS
よりも小さくかつしきい値電圧の約３倍よりも大きい任
意の電圧をＶ、第３基準電圧をＶ3とし、第１および第
２の第２導電型ＭＯＳトランジスタのゲートに第２基準
電圧源として（Ｖ3−Ｖ）の電圧を印加すれば、すべて
のＭＯＳトランジスタのゲート・ソース間電圧ＶGSにゲ
ート・ソース間耐圧ＢＶGS以下の電圧が印加された状態
で、ＣＭＯＳレベルシフトの動作が可能となる。
電型ＭＯＳトランジスタのゲート・ソース間耐圧ＢＶGS
よりも小さくかつしきい値電圧の約３倍よりも大きい任
意の電圧をＶ、第３基準電圧をＶ3とし、第１および第
２の第２導電型ＭＯＳトランジスタのゲートに第２基準
電圧源として（Ｖ3−Ｖ）の電圧を印加すれば、すべて
のＭＯＳトランジスタのゲート・ソース間電圧ＶGSにゲ
ート・ソース間耐圧ＢＶGS以下の電圧が印加された状態
で、ＣＭＯＳレベルシフトの動作が可能となる。
【０００７】
【実施例】本発明の一実施例であるＣＭＯＳレベルシフ
ト回路について、図１を参照しながら説明する。
ト回路について、図１を参照しながら説明する。
【０００８】図１において、ｎ型ＭＯＳトランジスタ２
のゲートにインバータ１０の出力が接続され、ｎ型ＭＯ
Ｓトランジスタ３のゲートに低電圧入力信号ＩＮおよび
インバータ１０の入力が接続されている。また、ｎ型Ｍ
ＯＳトランジスタ２およびｎ型ＭＯＳトランジスタ３の
ソースはＶＳＳに接地され、ドレインはそれぞれｐ型Ｍ
ＯＳトランジスタ４およびｐ型ＭＯＳトランジスタ５の
ドレインとそれぞれ接続され、それらの接続点は出力Ｏ
ＵＴおよびＮＯＵＴとなっており、ｐ型ＭＯＳトランジ
スタ４およびｐ型ＭＯＳトランジスタ５のゲートは、Ｂ
ＩＡＳ電位が印加されている。さらに、ｐ型ＭＯＳトラ
ンジスタ４のソースとｐ型ＭＯＳトランジスタ６のゲー
ト、ドレインおよびｐ型ＭＯＳトランジスタ９のゲート
が接続されており、同様にｐ型ＭＯＳトランジスタ５の
ソースとｐ型ＭＯＳトランジスタ７のゲート、ドレイン
およびｐ型ＭＯＳトランジスタ８のゲートが接続されて
いる。また、ｐ型ＭＯＳトランジスタ６のソースとｐ型
ＭＯＳトランジスタ８のドレインが接続され、同様にｐ
型ＭＯＳトランジスタ７のソースとｐ型ＭＯＳトランジ
スタ９のドレインが接続されている。そして、ｐ型ＭＯ
Ｓトランジスタ８およびｐ型ＭＯＳトランジスタ９のソ
ースには、正電源ＶＤＤが印加されている。
のゲートにインバータ１０の出力が接続され、ｎ型ＭＯ
Ｓトランジスタ３のゲートに低電圧入力信号ＩＮおよび
インバータ１０の入力が接続されている。また、ｎ型Ｍ
ＯＳトランジスタ２およびｎ型ＭＯＳトランジスタ３の
ソースはＶＳＳに接地され、ドレインはそれぞれｐ型Ｍ
ＯＳトランジスタ４およびｐ型ＭＯＳトランジスタ５の
ドレインとそれぞれ接続され、それらの接続点は出力Ｏ
ＵＴおよびＮＯＵＴとなっており、ｐ型ＭＯＳトランジ
スタ４およびｐ型ＭＯＳトランジスタ５のゲートは、Ｂ
ＩＡＳ電位が印加されている。さらに、ｐ型ＭＯＳトラ
ンジスタ４のソースとｐ型ＭＯＳトランジスタ６のゲー
ト、ドレインおよびｐ型ＭＯＳトランジスタ９のゲート
が接続されており、同様にｐ型ＭＯＳトランジスタ５の
ソースとｐ型ＭＯＳトランジスタ７のゲート、ドレイン
およびｐ型ＭＯＳトランジスタ８のゲートが接続されて
いる。また、ｐ型ＭＯＳトランジスタ６のソースとｐ型
ＭＯＳトランジスタ８のドレインが接続され、同様にｐ
型ＭＯＳトランジスタ７のソースとｐ型ＭＯＳトランジ
スタ９のドレインが接続されている。そして、ｐ型ＭＯ
Ｓトランジスタ８およびｐ型ＭＯＳトランジスタ９のソ
ースには、正電源ＶＤＤが印加されている。
【０００９】ｐ型ＭＯＳトランジスタ４〜９のしきい値
電圧をＶＴＰとすれば、ＢＩＡＳ電位として、（ＶＤＤ
−３×ＶＴＰ）よりも大きく、ｐ型ＭＯＳトランジスタ
４〜９のゲート・ソース間耐圧ＢＶGS以下の範囲内で任
意に調整して印加すればよい。
電圧をＶＴＰとすれば、ＢＩＡＳ電位として、（ＶＤＤ
−３×ＶＴＰ）よりも大きく、ｐ型ＭＯＳトランジスタ
４〜９のゲート・ソース間耐圧ＢＶGS以下の範囲内で任
意に調整して印加すればよい。
【００１０】このように構成されたＣＭＯＳレベルシフ
ト回路において、ＩＮ端子にローレベルの電圧（０Ｖ）
を印加すれば、ｎ型ＭＯＳトランジスタ２はオンし、ｎ
型ＭＯＳトランジスタ３はオフする。すると、ｐ型ＭＯ
Ｓトランジスタ６のゲート、ドレインはＢＩＡＳ電位近
くまで下がるため、ｐ型ＭＯＳトランジスタ９はオン
し、ｐ型ＭＯＳトランジスタ９のドレインはＶＤＤ電位
近くまで上がり、ｐ型ＭＯＳトランジスタ７のゲート、
ドレインも同様にＶＤＤ近くに上がるため、ｐ型ＭＯＳ
トランジスタ８はオフする。また、ｐ型ＭＯＳトランジ
スタ４，５は上記のＢＩＡＳ電位が印加されているの
で、オン状態のままであり、出力ＯＵＴはほぼＶＤＤ電
位となり、出力ＮＯＵＴはＶＳＳ電位となる。逆に、Ｉ
Ｎ端子にｎ型ＭＯＳトランジスタ２，３およびインバー
タ１０のしきい値電圧ＶＴＮよりも高いハイレベルの電
圧（５Ｖ）を印加すれば、ｎ型ＭＯＳトランジスタ２は
オフし、ｎ型ＭＯＳトランジスタ３がオンする。する
と、ｐ型ＭＯＳトランジスタ７のゲート、ドレインはＢ
ＩＡＳ電位近くまで下がるため、ｐ型ＭＯＳトランジス
タ８はオンし、ｐ型ＭＯＳトランジスタ８のドレインは
ＶＤＤ電位近くまで上がり、ｐ型ＭＯＳトランジスタ６
のゲート、ドレインも同様にＶＤＤ近くに上がるため、
ｐ型ＭＯＳトランジスタ８はオフする。また、ｐ型ＭＯ
Ｓトランジスタ４，５は、上記のＢＩＡＳ電位が印加さ
れているので、オン状態のままであり、出力ＯＵＴはＶ
ＳＳ電位となり、出力ＮＯＵＴはほぼＶＤＤ電位とな
る。このときＶＤＤの値として図１を構成しているｎ型
ＭＯＳトランジスタ、ｐ型ＭＯＳトランジスタのソース
・ドレイン間耐圧ＢＶDS以内の値たとえば２００Ｖを印
加すれば、入力ＩＮに０Ｖ，５Ｖの入力印加電圧で約０
Ｖ、２００Ｖの出力電圧が得られる。またこのとき、ｐ
型ＭＯＳトランジスタ４〜９のゲート・ソース間電圧Ｖ
GSは、（ＶＤＤ−ＶＢＩＡＳ）以内となるため、ゲート
・ソース間耐圧ＢＶGSの比較的小さなＭＯＳトランジス
タを使用することができる。
ト回路において、ＩＮ端子にローレベルの電圧（０Ｖ）
を印加すれば、ｎ型ＭＯＳトランジスタ２はオンし、ｎ
型ＭＯＳトランジスタ３はオフする。すると、ｐ型ＭＯ
Ｓトランジスタ６のゲート、ドレインはＢＩＡＳ電位近
くまで下がるため、ｐ型ＭＯＳトランジスタ９はオン
し、ｐ型ＭＯＳトランジスタ９のドレインはＶＤＤ電位
近くまで上がり、ｐ型ＭＯＳトランジスタ７のゲート、
ドレインも同様にＶＤＤ近くに上がるため、ｐ型ＭＯＳ
トランジスタ８はオフする。また、ｐ型ＭＯＳトランジ
スタ４，５は上記のＢＩＡＳ電位が印加されているの
で、オン状態のままであり、出力ＯＵＴはほぼＶＤＤ電
位となり、出力ＮＯＵＴはＶＳＳ電位となる。逆に、Ｉ
Ｎ端子にｎ型ＭＯＳトランジスタ２，３およびインバー
タ１０のしきい値電圧ＶＴＮよりも高いハイレベルの電
圧（５Ｖ）を印加すれば、ｎ型ＭＯＳトランジスタ２は
オフし、ｎ型ＭＯＳトランジスタ３がオンする。する
と、ｐ型ＭＯＳトランジスタ７のゲート、ドレインはＢ
ＩＡＳ電位近くまで下がるため、ｐ型ＭＯＳトランジス
タ８はオンし、ｐ型ＭＯＳトランジスタ８のドレインは
ＶＤＤ電位近くまで上がり、ｐ型ＭＯＳトランジスタ６
のゲート、ドレインも同様にＶＤＤ近くに上がるため、
ｐ型ＭＯＳトランジスタ８はオフする。また、ｐ型ＭＯ
Ｓトランジスタ４，５は、上記のＢＩＡＳ電位が印加さ
れているので、オン状態のままであり、出力ＯＵＴはＶ
ＳＳ電位となり、出力ＮＯＵＴはほぼＶＤＤ電位とな
る。このときＶＤＤの値として図１を構成しているｎ型
ＭＯＳトランジスタ、ｐ型ＭＯＳトランジスタのソース
・ドレイン間耐圧ＢＶDS以内の値たとえば２００Ｖを印
加すれば、入力ＩＮに０Ｖ，５Ｖの入力印加電圧で約０
Ｖ、２００Ｖの出力電圧が得られる。またこのとき、ｐ
型ＭＯＳトランジスタ４〜９のゲート・ソース間電圧Ｖ
GSは、（ＶＤＤ−ＶＢＩＡＳ）以内となるため、ゲート
・ソース間耐圧ＢＶGSの比較的小さなＭＯＳトランジス
タを使用することができる。
【００１１】なお、本実施例では、ＶＤＤ＞ＶＳＳと
し、ｎ型ＭＯＳトランジスタ２，３およびｐ型ＭＯＳト
ランジスタ４〜９を使用したが、ＶＤＤ＜ＶＳＳとし
て、ｎ型ＭＯＳトランジスタ２，３のかわりにｐ型ＭＯ
Ｓトランジスタを、ｐ型ＭＯＳトランジスタ４〜９のか
わりにｎ型ＭＯＳトランジスタをそれぞれ使用すれば、
同様な効果が得られるＣＭＯＳレベルシフト回路を実現
することができる。
し、ｎ型ＭＯＳトランジスタ２，３およびｐ型ＭＯＳト
ランジスタ４〜９を使用したが、ＶＤＤ＜ＶＳＳとし
て、ｎ型ＭＯＳトランジスタ２，３のかわりにｐ型ＭＯ
Ｓトランジスタを、ｐ型ＭＯＳトランジスタ４〜９のか
わりにｎ型ＭＯＳトランジスタをそれぞれ使用すれば、
同様な効果が得られるＣＭＯＳレベルシフト回路を実現
することができる。
【００１２】
【発明の効果】本発明のＣＭＯＳレベルシフト回路によ
れば、ゲート・ソース間電圧ＶGSに大きな電圧を印加す
ることなく、低電圧レベルの信号を高電圧レベルに変換
することができるため、ドレインソース間耐圧ＢＶDSが
大きく、ゲート・ソース間耐圧ＢＶGSの小さな一般的な
高耐圧ＭＯＳトランジスタを使用することができる。
れば、ゲート・ソース間電圧ＶGSに大きな電圧を印加す
ることなく、低電圧レベルの信号を高電圧レベルに変換
することができるため、ドレインソース間耐圧ＢＶDSが
大きく、ゲート・ソース間耐圧ＢＶGSの小さな一般的な
高耐圧ＭＯＳトランジスタを使用することができる。
【図１】本発明によるＣＭＯＳレベルシフト回路の一実
施例の構成を示す図
施例の構成を示す図
【図２】ＣＭＯＳレベルシフト回路の従来例の構成を示
す図
す図
２，３ ｎ型ＭＯＳトランジスタ ４〜９ ｐ型ＭＯＳトランジスタ １０ インバータ １２，１３ ｐ型ＭＯＳトランジスタ １４〜１７ ｎ型ＭＯＳトランジスタ
Claims (1)
- 【請求項１】 第１および第２の第１導電型ＭＯＳトラ
ンジスタのソース領域が各々第１基準電圧に接続され、
前記第１および前記第２の第１導電型ＭＯＳトランジス
タのゲート領域を低電圧入力端とし、前記第１の第１導
電型ＭＯＳトランジスタのドレイン領域と第１の第２導
電型ＭＯＳトランジスタのドレイン領域が接続され、さ
らに前記第２の第１導電型ＭＯＳトランジスタのドレイ
ン領域と第２の第２導電型ＭＯＳトランジスタのドレイ
ン領域が接続されかつ前記第１および前記第２の第１導
電型ＭＯＳトランジスタのドレイン領域と前記第１およ
び前記第２の第２導電型ＭＯＳトランジスタのドレイン
領域との接続点を出力端とし、前記第１および前記第２
の第２導電型ＭＯＳトランジスタのゲート領域に第２基
準電圧が接続され、第３の第２導電型ＭＯＳトランジス
タのゲート領域およびドレイン領域と前記第１の第２導
電型ＭＯＳトランジスタのソース領域および第６の第２
導電型ＭＯＳトランジスタのゲート領域が接続され、同
様に第４の第２導電型ＭＯＳトランジスタのゲート領域
およびドレイン領域と前記第２の第２導電型ＭＯＳトラ
ンジスタのソース領域および第５の第２導電型ＭＯＳト
ランジスタのゲート領域が接続され、前記第３の第２導
電型ＭＯＳトランジスタのソース領域と前記第５の第２
導電型ＭＯＳトランジスタのドレイン領域が接続され、
同様に前記第４の第２導電型ＭＯＳトランジスタのソー
ス領域と前記第６の第２導電型ＭＯＳトランジスタのド
レイン領域が接続され、さらに前記第５の第２導電型Ｍ
ＯＳトランジスタのソース領域および前記第６の第２導
電型ＭＯＳトランジスタのソース領域が第３基準電圧に
接続されたＣＭＯＳレベルシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6175485A JPH0846508A (ja) | 1994-07-27 | 1994-07-27 | Ｃｍｏｓレベルシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6175485A JPH0846508A (ja) | 1994-07-27 | 1994-07-27 | Ｃｍｏｓレベルシフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0846508A true JPH0846508A (ja) | 1996-02-16 |
Family
ID=15996872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6175485A Pending JPH0846508A (ja) | 1994-07-27 | 1994-07-27 | Ｃｍｏｓレベルシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0846508A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100308130B1 (ko) * | 1999-09-27 | 2001-11-02 | 김영환 | 데이터 트랜스퍼 회로 |
| JP2002084184A (ja) * | 2000-09-06 | 2002-03-22 | Seiko Epson Corp | レベルシフト回路及びそれを用いた半導体装置 |
| US6404229B1 (en) * | 1999-11-03 | 2002-06-11 | Stmicroelectronics Limited | Complementary level shifting logic circuit with improved switching time |
| WO2002051006A1 (de) * | 2000-12-20 | 2002-06-27 | Infineon Technologies Ag | Schaltungsanordnung zur pegelerhöhung, insbesondere zum ansteuern einer programmierbaren verbindung |
| US6522164B2 (en) * | 1999-11-03 | 2003-02-18 | Stmicroelectronics Limited | Switching circuit |
| US6587101B2 (en) | 2000-09-29 | 2003-07-01 | Samsung Electronics Co., Ltd. | Power-saving circuit and method for a digital video display device |
-
1994
- 1994-07-27 JP JP6175485A patent/JPH0846508A/ja active Pending
Cited By (10)
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| USRE43202E1 (en) | 2000-09-29 | 2012-02-21 | Samsung Electronics Co., Ltd. | Power-saving circuit and method for a digital video display device |
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