WO2002051006A1 - Schaltungsanordnung zur pegelerhöhung, insbesondere zum ansteuern einer programmierbaren verbindung - Google Patents

Abstract

Es ist eine Schaltungsanordnung zur Pegelerhöhung, insbesondere zum Ansteuern einer mit einem Energieimpuls programmierbaren Verbindung (1) angegeben, welche auch als Fuse bezeichnet wird. Die Schaltungsanordnung weist eine Schaltung zur Pegelerhöhung (25) sowie eine Logikschaltung (7) auf. Die Logikschaltung verknüpft ein erstes mit einem zweiten Eingangssignal (A, B) und steuert einen Eingang der Schaltung zur Pegelerhöhung (25), wobei der Ausgangspegel eines Ausgangssignals der Schaltung zur Pegelerhöhung größer als der Eingangspegel ist. An einem Ausgangsanschluß der Schaltung zur Pegelerhöhung (25) ist eine schmelzbare Verbindung (1) anschließbar. Da eine Eingangsstufe (N1, N3) der Schaltung zur Pegelerhöhung (25) zugleich eine erste Teilschaltung der Logikschaltung (7) ist, ermöglicht die Schaltungsanordnung einen besonderen bauteil- und flächensparenden Aufbau. Dies wirkt sich insbesondere bei Anordnung in Massenspeicher-Chips vorteilhaft aus.

Description

Beschreibung

Schaltungsanordnung zur Pegelerhöhung, insbesondere zum Ansteuern einer programmierbaren Verbindung

Die vorliegende Erfindung betrifft eine Schaltungsanordnung zur Pegelerhöhung, insbesondere zum Ansteuern einer mit einem Energieimpuls programmierbaren Verbindung.

In Speicherchips, beispielsweise in SD-RAMs (Synchronous Dynamic Random Access Memory) , welche beispielsweise einen Speicherplatz von 256 Megabit aufweisen, sind zur Bereitstellung von Redundanz üblicherweise Ersatz-Speicherzellen vorgesehen. Mit diesen können defekte Speicherzellen durch redun- dante, intakte Speicherzellen ersetzt werden. Hierfür sind üblicherweise sogenannte Fuses vorgesehen, schmelzbare Verbindungen, welche beispielsweise mittels Laser oder mittels elektrischen Impulsen programmiert werden können. Bei einem 256 MB-RAM sind beispielsweise einige Tausend dieser Fuses vorgesehen.

Bei den programmierbaren Verbindungen unterscheidet man Fuses, welche mit einem Energieimpuls dauerhaft von einem nie- derohmigen in einen hochohmigen Leitzustand umgeschaltet wer- den können, und Anti-Fuses, welche mittels eines Energieimpulses dauerhaft von einem nichtleitenden in einen leitenden Zustand gebracht werden können.

Dieses Brennen, Aktivieren oder Schießen von schmelzbaren Verbindungen ist üblicherweise ein einmaliger, irreversibler Vorgang. Dieser Vorgang erfolgt bisher üblicherweise durch Aktivierung mittels Laser vor einem Vergießen des Speicherchips mit einem Kunststoffgehäuse . Demnach ist es nicht mehr möglich, nach dem Vergießen des Chips defekte Speicherzellen zu reparieren. Elektrisch aktivierbare, schmelzbare Verbindungen können auch nach Vergießen eines Chips aktiviert oder gebrannt werden. Dabei ist jedoch eine unzulässig hohe Stromaufnahme durch gleichzeitiges Schießen mehrerer Fuses zu vermeiden.

Zur Ansteuerung einer oder mehrerer Fuses und zum Bereitstellen eines Energieimpulses können Ansteuerschaltungen vorgesehen sein. Da in einem Speicherchip mehrere Tausend Fuses vorgesehen sein können, ist es besonders wichtig, derartige An- Steuerschaltungen mit geringer Bauelementeanzahl realisieren zu können .

Aufgabe der vorliegenden Erfindung ist es, eine Schaltungsanordnung zur Pegelerhöhung, insbesondere zum Ansteuern einer programmierbaren Verbindung, anzugeben, welche das Ansteuern einer oder mehrerer Sicherungen mit geringer Chipfläche, geringer Anzahl von Bauelementen und geringer Stromaufnahme ermöglicht .

Erfindungsgemäß wird die Aufgabe gelöst mit einer Schaltungsanordnung zur Pegelerhöhung, insbesondere zum Ansteuern einer mit einem Energieimpuls programmierbaren Verbindung, aufweisend eine Schaltung zur Erzeugung eines Ausgangssignals mit gegen- über einem Logikpegel eines Eingangssignal erhöhtem Signalpegel, umfassend

- eine Eingangsstufe, der an einem ersten Eingangsanschlußpaar ein erstes Eingangssignal mit dem Logikpegel zuführbar ist, mit einem zweiten Eingangsanschlußpaar, an dem ein zwei- tes Eingangssignal mit dem Logikpegel zuführbar ist, mit einem ersten Schalterpaar, dessen Steuereingänge das erste Eingangsanschlußpaar bilden und mit einem zweiten Schalterpaar, das an das erste Schalterpaar unter Bildung einer logischen Verknüpfung der Eingangssignale angeschlossen ist und dessen Steuereingänge das zweite Eingangsanschlußpaar bilden,

- eine Ausgangsstufe, die an die Eingangsstufe angeschlossen ist, mit einem Anschluß zur Zuführung einer Brennspannung, mit einem ersten Versorgungsspannungsanschluß, und mit einem Ausgangsanschluß, der mit der programmierbaren Verbindung gekoppelt ist und an dem das Ausgangssignal mit dem erhöhten Signalpegel ableitbar ist.

Gemäß dem beschriebenen Schaltungsprinzip ist eine Logikschaltung vorgesehen, welche zwei EingangsSignale miteinander verknüpft. Beispielsweise können die Eingangssignale ein Datensignal sein, welches die dauerhaft zu speichernde Informa- tion bereitstellt, sowie ein Aktiviersignal, in dessen Abhängigkeit ein Brennvorgang der schmelzbaren Verbindung erfolgen kann.

Die schmelzbare Verbindung kann als Fuse oder als Anti-Fuse ausgebildet sein.

Die Schaltung zur Pegelerhöhung eines Ausgangspegels bezüglich eines Eingangspegels ist insbesondere dann zur Ansteue- rung einer schmelzbaren Verbindung vorteilhaft, wenn hohe Si- gnalpegel, beispielsweise ein Spannungsimpuls großer Amplitude, zum Brennen der schmelzbaren Verbindung erforderlich sind. Beispielsweise kann ein CMOS-Logikpegel der Eingangssignale zwischen 0 Volt und 2,5 Volt liegen, während der Pegel, der zum Ansteuern eines Brenntransistors erforderlich sein kann, 3,5 Volt betragt. Gemäß dem beschriebenen Prinzip können dadurch Bauteile eingespart sein, daß die Eingangsstufe der Schaltung zur Pegelerhöhung zugleich eine Teilschaltung der Logikschaltung ist. Selbst wenn hierdurch lediglich ein oder zwei Transistoren oder andere Bauelemente pro An- Steuerschaltung eingespart sind, so wirkt sich dies in einer Massenanwendung wie in einem Speicherchip dennoch signifikant auf die GesamtSchaltung dahingehend aus, daß diese einen deutlich geringeren Chipflächenbedarf sowie deutlich geringeren Strombedarf aufweist. Zudem ist der Fertigungsaufwand deutlich verringert. In einer bevorzugten Weiterbildung der Schaltungsanordnung ist ein Schalter vorgesehen mit einem Steuereingang, der an den Ausgangsanschluß der Schaltung zur Pegelerhöhung angeschlossen ist und abhängig von den Eingangssignalen einen An- Schluß seiner gesteuerten Strecke, dem eine Brennspannung zuführbar ist, auf einen weiteren Anschluß seiner gesteuerten Strecke durchschaltet, der an die programmierbare Verbindung anschließbar ist. Aufgrund der Schaltung zur Pegelerhöhung, mit der der Schalter ansteuerbar ist, ist ein sicheres Schal- ten und Sperren bei dem Schalter ermöglicht. Ein derartiger Schalter ermöglicht insbesondere das Bereitstellen eines Spannungs-Impulses zum Brennen einer Fuse oder Anti-Fuse. Der Schalter kann beispielsweise als CMOS-Feldeffekttransistor ausgeführt sein, dessen Gateanschluß mit dem Ausgangsanschluß der Schaltung zur Pegelerhöhung verbunden sein kann. Ist die schmelzbare Verbindung als Anti-Fuse ausgebildet, so ist mit dem Brennen derselben ein irreversibler Übergang der schmelzbaren Verbindung von einem hochohmigen in einen niederohmigen Leitzustand bewirkt. Ist die schmelzbare Verbindung hingegen als Fuse ausgebildet, so ist mit einem Brennen derselben der irreversible Übergang von einem niederohmigen in einen hochohmigen Leitzustand bewirkt.

In einer weiteren, bevorzugten Ausführungsform der vorliegen- den Erfindung umfaßt die Eingangsstufe zwei Transistoren, von denen ein erster Eingangstransistor mit dem ersten Eingangssignal und ein zweiter Eingangstransistor mit dem invertierten ersten Eingangssignal ansteuerbar ist. Das Eingangssignal kann demnach als komplementäres Eingangssignal-Paar vorlie- gen. Das invertierte erste Eingangssignal kann aus dem ersten

Eingangssignal in einfacher Weise durch Invertieren gewonnen sein. Besonders vorteilhaft ist jedoch die Weiterverarbeitung eines komplementären Eingangssignal-Paares in der Eingangsstufe dann, wenn das Eingangssignal-Paar ohnehin invertiert vorliegt, wie es in Schaltungsanordnungen zum Ansteuern einer mit einem Energieimpuls programmierbaren Verbindung ohnehin der Fall sein kann. In diesem Fall ist die Bauelement- Ersparnis besonders groß.

In einer weiteren, bevorzugten Ausführungsform der vorliegen- den Erfindung umfaßt die Schaltung zur Pegelerhöhung zwei kreuzgekoppelte Transistoren, die mit den Eingangstransistoren gekoppelt sind. Unter kreuzgekoppelten Transistoren sind dabei zwei Transistoren verstanden, von denen jeweils der Steuereingang eines Transistors mit einem Anschluß einer ge- steuerten Strecke des jeweils anderen Transistors in einer

Gegenkopplung verbunden ist. Die weiteren Anschlüsse der gesteuerten Strecken der kreuzgekoppelten Transistoren können an einen Versorgungsspannungsanschluß, insbesondere an einen Anschluß zur Zuführung einer Brennspannung angeschlossen sein.

In einer weiteren, bevorzugten Ausführungsform der vorliegenden Erfindung sind zur Kopplung der kreuzgekoppelten Transistoren mit den Eingangstransistoren zwei weitere Transistoren vorgesehen, die mit ihren Steuereingängen an einen ersten Versorgungsspannungsanschluß angeschlossen sind. Zur Realisierung der Schaltung zur Pegelerhöhung können die weiteren Transistoren an ein festes Potential mit ihren Steuereingängen angeschlossen sein, beispielsweise eine positive, feste VersorgungsSpannung der Schaltungsanordnung. Diese Versorgungsspannung kann kleiner sein als die Brennspannung.

In einer weiteren, bevorzugten Ausführungsform der vorliegenden Erfindung umfaßt die zweite Teilschaltung der Logikschal- tung zwei Transistoren, von denen ein dritter Eingangstransi- stor mit dem zweiten Eingangssignal und ein vierter Eingangstransistor mit dem invertierten zweiten Eingangssignal ansteuerbar ist. Für das als komplementäres Eingangssignal-Paar zuführbare zweite Eingangssignal gilt sinngemäß das bereits für das erste, als komplementäres Eingangssignal-Paar zuführbare Eingangssignal oben Beschriebene. Während mit dem ersten Eingangssignal oder ersten Eingangssignal-Paar beispielsweise die mit der schmelzbaren Verbindung dauerhaft zu speichernde Information bereitgestellt sein kann, kann mit dem zweiten Eingangssignal oder mit dem zwei- ten Eingangssignal-Paar beispielsweise ein Aktiviersignal bereitgestellt sein, welches ein Aktivieren oder einen Brennvorgang der schmelzbaren Verbindung anzeigen kann.

In einer weiteren, bevorzugten Ausführungsform der vorliegen- den Erfindung sind zur Bildung einer LTND-Verknüpfung erster und vierter Eingangstransistor parallel - und zweiter und dritter Eingangstransistor seriell miteinander verschaltet.

In einer weiteren, bevorzugten Ausführungsform der vorliegen- den Erfindung umfaßt die Schaltungsanordnung ein Schieberegister, das ein komplementäres Aktivier-Signalpaar bereitstellt, und das zu dessen Übermittlung mit Steuereingängen des dritten und vierten Eingangstransistors verbunden ist. Das Schieberegister kann dabei eine Registerzelle aufweisen, welche beispielsweise mit zwei gegengekoppelten Invertern realisiert ist. In diesem Fall ist ohne zusätzlichen Aufwand das komplementäre Aktivier-Signalpaar ohnehin invertiert und nicht-invertiert bereit gestellt.

Zudem kann mittels Aktivierung von Ansteuerschaltungen für schmelzbare Verbindungen mit einem Schieberegister wirksam ein unzulässig hoher Strom in der Schaltungsanordnung vermieden sein, denn die einzelnen Schieberegister, welche jeweils einer AnsteuerSchaltung zugeordnet sein können, welche eine oder mehrere schmelzbare Verbindungen ansteuert, können seriell miteinander zu einer Schieberegisterkette verschaltet sein. Hierdurch kann mit einem eingangsseitig an der Schieberegisterkette anschließbaren Bitmuster-Generator ein Bitmuster bereit gestellt sein, welches ein zeitliches Steuern der Reihenfolge des Brennens der einzelnen schmelzbaren Verbindungen mittels der jeweils zugeordneten Ansteuerschaltungen ermöglicht . In einer weiteren, bevorzugten Ausführungsform der vorliegenden Erfindung umfaßt die Schaltungsanordnung eine flüchtige Speicherzelle, die ein komplementäres Datensignalpaar bereit stellt, und die zu dessen Übermittlung mit Steuereingängen des ersten und zweiten Eingangstransistors verbunden ist. Die flüchtige Speicherzelle kann, ebenso wie die Registerzelle, vorteilhafter Weise als rückgekoppelter Inverter, der ein Latch mit einer Selbsthaltung bildet, ausgebildet sein. Hier- durch ist ohne zusätzlichen Schaltungsaufwand das komplementäre Datensignalpaar ohnehin invertiert und nicht-invertiert bereit gestellt. Somit kann in einfacher Weise eine zu programmierende Information unmittelbar vom flüchtigen Speicher über die Ansteuerschaltung dauerhaft mittels der schmelzbaren Verbindung gespeichert sein. Dies erfordert kein aufwendiges einzelnes Auswählen und Adressieren der schmelzbaren Verbindung.

In einer weiteren, bevorzugten Ausführungsform der vorliegen- den Erfindung ist die Schaltungsanordnung in CMOS-Schaltungs- technik aufgebaut .

Weitere Einzelheiten der Erfindung sind in den Unteransprüchen angegeben.

Die Erfindung wird nachfolgend an einem Ausführungsbeispiel anhand der Zeichnung näher erläutert .

Es zeigt:

Die Figur ein Ausführungsbeispiel der Erfindung anhand eines vereinfachten Schaltbildes .

Die Figur zeigt eine als Antifuse ausgebildete programmierba- re Verbindung 1, welche mit einem Anschluß an einen Versorgungsspannungsanschluß 16 und mit einem weiteren Anschluß an eine Ansteuerschaltung 2 angeschlossen ist. Die Ansteuer- Schaltung 2 ist zur Zuführung eines Aktiviersignals B, B' mit einem Schieberegister 3 verbunden. Weiterhin ist ein flüchtiger Speicher 4 vorgesehen, der zum einen zum Auslesen des Zu- standes der Antifuse 1 mit dem weiteren Anschluß derselben verbunden ist und zum anderen zur Zuführung eines Datensignals A, A' an einem Dateneingang 11, 12 mit der Ansteuerschaltung 2 verbunden ist.

Die Ansteuerschaltung 2 umfaßt eine UND-Logikschaltung 7, welche Datensignal A, A' und Aktiviersignal B, B¹ in einer logischen UND-Verknüpfung miteinander verknüpft. Hierfür sind zwei parallelgeschaltete NMOS-Transistören Nl, N2 vorgesehen, von denen ein erster NMOS-Transistor Nl einen Steuereingang aufweist, der an einen Dateneingang 11 angeschlossen ist und ein zweiter NMOS-Transistor N2 einen Steuereingang aufweist, der zur Zuführung des Aktiviersignals B einen Aktiviereingang 14 aufweist. Weiterhin sind zur Zuführung jeweils komplementärer oder inverser Daten- und Aktiviersignale A¹ ,B' weitere NMOS-Transistören N3 , N4 in der UND-Logikschaltung 7 vorgese- hen, welche mit ihren gesteuerten Strecken in Serie geschaltet sind, und von denen ein erster NMOS-Transistor N3 einen Steuereingang aufweist, der an einen Dateneingang 12 angeschlossen ist zur Zuführung des komplementären Datensignals A' und ein zweiter NMOS-Transistor N4 einen Steuereingang aufweist, der mit einem Aktiviereingang 13 zur Zuführung eines komplementären Aktiviersignals B' angeschlossen ist.

Die NMOS-Transistören Nl, N3 mit dem Dateneingang 11, 12 sind zugleich Teil einer Schaltung zur Pegelerhöhung 25, welche steuerseitig an den Brenntransistor 6 angeschlossen ist. Die Schaltung zur Pegelerhöhung 25, welche Teil der Ansteuerschaltung 2 ist, weist zwei kreuzgekoppelte PMOS-Transistören Pl, P2 auf, welche über weitere NMOS-Transistoren N5 , N6 mit der UND-Logikschaltung 7 verbunden sind. Ausgangsseitig an der Schaltung zur Pegelerhöhung 25 ist ein als PMOS-

Transistor ausgeführter Brenntransistor 6 angeschlossen, der mit einem Lastanschluß mit der Antifuse 1 sowie mit dem flüchtigen Speicher 4 zum Auslesen des Zustands der Antifuse 1 verbunden ist.

Der flüchtige Speicher 4 umfaßt eine Speicherzelle 5, welche aus zwei miteinander verbundenen Invertern II; P3 , N7 gebildet ist. Dabei ist ein erster Inverter II vorgesehen, an dessen Eingang 23 das Datensignal A ableitbar ist und an dessen Ausgang 24 ein komplementäres oder inverses Datensignal A' ableitbar ist. Ein PMOS-Transistor P3 sowie ein NMOS- Transistor N7 , deren Steuereingänge miteinander und mit dem Ausgang des ersten Inverters II verbunden sind, bilden den zweiten Inverter, dessen Ausgang mit dem Eingang des ersten Inverters II im Schaltungsknoten 23 verbunden ist. Die Inverter II sowie P3 , N7 bilden somit als Speicherzelle ein rück- gekoppeltes Latch mit Selbsthaltung.

An der Speicherzelle 5 sind zum Zweck des Auslesens des aktuellen Zustands der Antifuse 1 Hilfseingänge 19, 20, 21 vorgesehen. Zunächst wird mit Hilfseingang 19 und einem daran mit seinem Steuereingang angeschlossenen PMOS-Transistor P4 zum

Auslesen des Zustands der Antifuse 1 eine logische 1 in die Speicherzelle 5 geschrieben und dort selbstgehalten. Anschließend wird mit Hilfseingängen 20, 21, die zueinander komplementäre CMOS-Transistoren P5 , N8 der Speicherzelle 5 ansteuern, ein Tristate-Zustand in der Speicherzelle 5 gebildet, welcher die Speicherzelle 5, insbesondere den Inverter P3 , N7 hochohmig mit den Versorgungsspannungsanschlüssen 15, 16 verbindet. Zugleich wird ein ebenfalls an Hilfseingang 21 zu seiner Steuerung angeschlossener NMOS-Transistor N9, wel- eher zwischen einem Anschluß der Antifuse 1 und einem Eingang der Speicherzelle 5 angeschlossen ist, geöffnet. Hierdurch ist bewirkt, daß der Schaltungsknoten am Eingang des ersten Inverters II in der Speicherzelle 5 hochohmig bleibt, wenn die Antifuse 1 ebenfalls hochohmig ist, und in einen niede- rohmigen Zustand übergeht, wenn die als Antifuse ausgebildete Antifuse 1 niederohmig, das heißt bereits geschossen ist. Im letzteren Fall entlädt sich der Eingangsknoten des ersten In- verters II, welcher das Datensignal A bereitstellt, über Transistor N9 und die in diesem Fall leitende Antifuse 1. Sobald der Zustand der Antifuse 1, das heißt, ob die Antifuse niederohmig leitend oder hochohmig ist, als logische 0 oder 1 in die Speicherzelle 5 ausgelesen ist, werden die hierfür an den Hilfseingängen 20, 21 angelegten Signale entfernt und die Speicherzelle 5 geht wieder in Selbsthaltung über. Mit einem Inverter 12, welcher an den Ausgang des ersten Inverters II mit seinem Eingang angeschlossen ist, kann das Datensignal A beziehungsweise das inverse Datensignal A' an einem Ausgang 22 aus Speicherzelle 5 ausgelesen werden. Weiterhin ist die Speicherzelle 5 mit einem Adresseingang ADDR gekoppelt, der eingangsseitig an drei hintereinandergeschalteten Invertern 17, 18, 19 angeschlossen ist. Zur Kopplung des Adresseingangs ADDR mit der Speicherzelle 5 sind weiterhin zwei Paare von

NMOS-Trangistoren N9 , N10; Nil, N12 vorgesehen, deren Steuereingänge mit einem Strobe-Eingang STR und mit einem PointerEingang PTR verbunden. Mittels Strobe- und Pointer-Signalen auf den Auswahlleitungen Strobe STR, Pointer PTR kann ein Bit einer Adresse einer Speicherzelle beispielsweise eines SDRAMs in die Speicherzelle 5 geschrieben werden, wobei die Speicherzelle im SD-RAM, auf die die Adresse zeigt, von der ein Bit am Eingang ADDR zuführbar ist, fehlerhaft sein kann. Ist die Adresse fehlerhaft, so kann mit Auswahlleitungen Strobe, Pointer STR, PTR, welche hierzu aktivierbar sind, das am Adress-Eingang ADDR anliegende Bit der betreffenden fehlerhaften Speicherzellenadresse in die Speicherzelle 5 geschrieben werden.

Mit Speicherzelle 5 kann jedoch, da diese lediglich einen flüchtigen Speicher bildet, keine dauerhafte Speicherung des Bits der Adresse der fehlerhaften Speicherzelle ermöglicht sein. Deshalb ist mit der beschriebenen Ansteuerschaltung 2 das Auslesen der Speicherzelle 5, das heißt des Datensignals A, A' über die bereits beschrieben UND-Steuerlogik 7 sowie das dauerhafte Speichern des ausgelesenen Datums mit dem Brenntransistor 6 in der Antifuse 1 möglich. Die UND-Logik- Schaltung 7 verknüpft dabei das Datensignal A, A' mit einem Aktiviersignal B, B' in einer UND-Verknüpfung . Folglich wird die Antifuse 1 nur dann gebrannt oder geschossen, wenn sowohl in Speicherzelle 5 eine logische 1 gespeichert ist, als auch zusätzlich am Aktiviereingang 13, 14 eine logische 1 durch das Aktiviersignal B, B' bereitgestellt ist. Schließlich ist für einen Brennvorgang der Antifuse 1 gemäß Ausführungsbei- spiel noch erforderlich, daß eine Brennspannung C an den die bereits beschriebene Pegelerhöhungsschaltung bildenden PMOS- Transistoren Pl, P2 sowie am Brenntransistor 6 anliegt.

Das Aktviersignal B, B' kann nun gemäß der vorliegenden Erfindung mit dem Schieberegister 3 in der Registerzelle 9 bereit gestellt sein, welche ebenfalls zwei gegengekoppelte In- verter 13, 14 aufweist, welche eine Selbsthalteschaltung bilden. Am Eingang der Registerzelle 9, sowie am Ausgang der Registerzelle 9 ist jeweils ein als PMOS-Transfergate ausgeführter Schalter 8, 10 angeschlossen. Während der eingangs- seitig angeschlossene Schalter 8 mit einem ersten Taktsignal CL1, CLl ' ansteuerbar ist, kann der ausgangsseitig angeordnete Schalter 10 mit einem zweiten Taktsignal CL2 , CL2 ' , welches dem Schalter 10 zuführbar ist, angesteuert werden. Über einen NMOS-Transistor N13, welcher den Eingang der Speicherzelle 9 mit einem Versorgungsspannungsanschluß 16 verbindet, und der steuerseitig an einen Rücksetz-Eingang RES angeschlossen ist, kann der Speicherinhalt der Registerzelle 9 zurückgesetzt werden. Ausgangsseitig an Registerzelle 9 und dem ausgangsseitigen Schalter 10 nachgeschaltet weist das Schieberegister 3 eine weitere Selbsthalteschaltung auf, wel- ehe mit zwei ebenfalls gegengekoppelten Invertern 15, 16 realisiert ist und den Schalter 10 mit einem Ausgang 18 des Schieberegisters 3 koppelt. Der Eingang des Schieberegisters 3, welcher an einen Eingang des eingangsseitigen Schalters 8 angeschlossen ist, ist mit 17 bezeichnet.

Wie bereits beschrieben, werden Speicherzellen in SD-RAM- Chips, welche beispielsweise 256 Megabit Speicherplatz haben können, über Adressen selektiert. Eine solche Adresse kann beispielsweise 25 Bit aufweisen. Zur Adressierung einer einzelnen Speicherzelle eines SD-RAM-Chips sind demnach 25 der in der Figur gezeigten Schaltungen, umfassend Antifuse 1, An- steuerSchaltung 2, flüchtiger Speicher 4 und Schieberegister 3 er orderlich. Um beim Brennen der Antifuses 1 jedoch einen unzulässig hohen Stromfluß, welcher kurzzeitig pro Antifuse circa 1 mA betragen kann, zu vermeiden, können die einzelnen AnsteuerSchaltungen 2 für die Antifuses 1 mit Schieberegister 3 nacheinander oder teilweise gleichzeitig selektiert oder angesprochen werden. Hierfür können die mehreren Schieberegister 3 in einer Serienschaltung miteinander verbunden sein, wobei jeweils ein Eingang 17 einer Schieberegisterschaltung 3 mit einen Ausgang 18 einer anderen Schieberegisterschaltung 3 verbunden sein kann. Hierdurch ist eine Schieberegisterkette gebildet. Die miteinander über Schalter 8, 10 jeweils verbunden Registerzellen 9 können auch als ein Register aufgefaßt werden. Am Eingang der ersten Registerzelle kann ein Bitmuster-Generator angeschlossen sein, der in vorliegender Figur nicht eingezeichnet ist. Darf lediglich eine Antifuse gleichzeitig gebrannt werden, so ist mit dem Bitmuster-Generator am Eingang der Schieberegisterkette eine Bitfolge bereitstellbar, welche lediglich eine logische 1 aufweist und mit Nullen aufgefüllt wird. Diese logische 1 wird nun nacheinander durch alle Registerzellen 9 des Schieberegisters geschoben, so daß jeweils mit dem jeweiligen Aktiviersignal B nur eine Ansteuerschaltung 2 zur Zeit aktiviert ist. Zur Steuerung des Ablaufes sind die Taktsignale CL1, CLl ' und CL2 , CL2 ' vorgesehen. Können mehrere Antifuses 1 gleichzeitig gebrannt werden, so können mit Schieberegister 3 selbstverständlich auch mehrere, unmittelbar aufeinander folgende Einsen oder in einem einstellbaren Abstand durch Nullen beabstandete Einsen durch die Schieberegisterkette geschoben werden.

Die beschriebene Schaltungsanordnung ermöglicht mit dem schnellen, flüchtigen Speicher 4 eine Korrektur fehlerhafter Speicherzellen in einem Massenspeicherchip in Echtzeit. Bei-

steuerten Strecke den Ausgang der Registerzelle 9 des Schieberegisters 3 mit einem Eingang der Speicherzelle 5 im flüchtigen Speicher 4.

Mit den beschriebenen Schreib- und Lese-Transistoren ist in einfacher Weise eine Kopplung zur bidirektionalen Datenübertragung zwischen Speicherzelle 5 und Registerzelle 9, das heißt zwischen flüchtigem Speicher 4 und Schieberegister 3 bewirkt. Bei besonders geringem Flächenbedarf erfüllt das Schieberegister 3 somit eine Doppelfunktion: zum einen ist ein einfaches und schnelles Auslesen und Beschreiben der Speicherzelle 5 möglich, und zum anderen ist mit dem Schieberegister eine Information zum Aktivieren des Brenntransistors 6 zum Brennen der als Antifuse ausgebildeten programmierbaren Verbindung 1 übermittelbar.

Bezugszeichenliste

A, A' Datensignal ADDR Adress-Eingang

B, B' Aktiviersignal C Brennspannung CL1, CL1' Taktsignal CL2 , CL2 ' Taktsignal

II bis 19 CMOS-Inverter Nl bis N13 NMOS-Transistor PI bis P5 PMOS-Transistor

PTR Pointer-Eingang

RD Lese-Eingang

WR Schreib-Eingang

RES Rücksetz-Eingang

Rl Lesetransistör

R2 Lesetransistor

STR Strobe-Eingang

1 Programmierbare Verbindung

2 AnsteuerSchaltung

3 Schieberegister

4 Flüchtiger Speicher

5 Speicherzelle

6 Brenntransistor

7 Und-Logikschaltung

8 Schalter

9 Registerzeile

10 Schalter

11, 12 Dateneingang

13, 14 Aktiviereingang

15 Versorgungsspannungsanschluß

16 Versorgungsspannungsanschluß

17 Eingang

18 Ausgang

19, 20, 21 Hilfseingang

22 Ausgang

23 Ausgang Ausgang Schaltung zur Pegelerhöhung

Claims

Patentansprüche

1. Schaltungsanordnung zur Pegelerhöhung, insbesondere zum Ansteuern einer mit einem Energieimpuls programmierbaren Verbindung (1) , aufweisend eine Schaltung zur Erzeugung eines AusgangsSignals mit gegenüber einem Logikpegel eines Eingangssignal erhöhtem Signalpegel (25) , umfassend - eine Eingangsstufe (7) , der an einem ersten Eingangsan- schlußpaar ein erstes Eingangssignal (A, A' ) mit dem Logikpegel zuführbar ist, mit einem zweiten Eingangsanschlußpaar, an dem ein zweites Eingangssignal (B, B¹) mit dem Logikpegel zuführbar ist, mit einem ersten Schalterpaar (Nl, N3) , dessen Steuereingänge das erste Eingangs- anschlußpaar bilden und mit einem zweiten Schalterpaar

(N2 , N4) , das an das erste Schalterpaar unter Bildung einer logischen Verknüpfung der Eingangssignale (A, A'; B, B') angeschlossen ist und dessen Steuereingänge das zweite Eingangsanschlußpaar bilden, - eine Ausgangsstufe (N5, N6, Pl, P2 ) , die an die Eingangsstufe (7) angeschlossen ist, mit einem Anschluß zur Zuführung einer Brennspannung (C) , mit einem ersten Versorgungsspannungsanschluß (15) , und mit einem Ausgangsanschluß, der mit der programmierbaren Verbindung (1) ge- koppelt ist und an dem das Ausgangssignal mit dem erhöhten Signalpegel ableitbar ist.

2 . Schaltungsanordnung nach Anspruch 1 , d a d u r c h g e k e n n z e i c h n e t , daß ein Schalter (6) vorgesehen ist mit einem Steuereingang, der an den Ausgangsanschluß der Schaltung zur Pegelerhöhung (25) angeschlossen ist und abhängig von den Eingangssignalen (A, A' , B, B') einen Anschluß seiner gesteuerten Strecke, der mit dem Anschluß zur Zuführung der Brennspannung (C) verbunden ist, auf einen weiteren Anschluß seiner gesteuerten Strecke durchschaltet, der an die programmierbare Verbindung (1) angeschlossen ist.

3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennz ei chnet , daß die Eingangsstufe als erstes Schalterpaar zwei Transistoren (Nl, N3 ) umfaßt, von denen ein erster Eingangstransistör (Nl) mit dem ersten Eingangssignal (A) und ein zweiter Eingangstransistor (N3) mit dem invertierten ersten Eingangssignal (A") ansteuerbar ist.

4. Schaltungsanordnung nach Anspruch 3, dadurch gekennz e ichnet , daß die Schaltung zur Pegelerhöhung (25) zwei kreuzgekoppelte Transistoren (Pl, P2 ) umfaßt, die mit den Eingangstransistoren (Nl, N3) gekoppelt sind.

5. Schaltungsanordnung nach Anspruch 4, d a du r c h g e k enn z e i c hn e t , daß zur Kopplung der kreuzgekoppelten Transistoren (Pl, P2) mit den Eingangstransistoren (Nl, N3 ) zwei weitere Transistoren (N5, N6) vorgesehen sind, die mit ihren Steuereingängen an den ersten Versorgungsspannungsanschluß (15) angeschlossen sind.

6. Schaltungsanordnung nach einem der Ansprüche 3 bis 5, dadurch gekennz ei chnet , daß das zweite Schalterpaar (N2, N4) der Eingangsstufe zwei Transistoren umfaßt, von denen ein dritter Eingangstransistor (N4) mit dem zweiten Eingangssignal (B) und ein vierter Eingangstransistor (N2) mit dem invertierten zweiten Eingangs- signal (B¹) ansteuerbar ist.

7. Schaltungsanordnung nach Anspruch 6, d a du r c h g e k e nn z e i c hn e t , daß erster und vierter Eingangstransistor (Nl, N2 ) parallel und zweiter und dritter Eingangstransistor (N3 , N4) seriell miteinander verschaltet sind zur Bildung einer UND-Verknüpfung .

8. Schaltungsanordnung nach Anspruch 6 oder 7, dadurch gekennz ei chnet , daß die Schaltungsanordnung ein Schieberegister (3) umfaßt, das ein komplementäres Aktivier-Signalpaar (B, B') bereitstellt und das zu dessen Übermittlung als zweites Eingangssignal mit Steuereingängen (14, 13) des dritten und vierten Eingangstransistors (N2, N4) verbunden ist.

9. Schaltungsanordnung nach einem der Ansprüche 3 bis 8, dadurch gekennz ei chnet , daß die Schaltungsanordnung eine flüchtige Speicherzelle (5) umfaßt, die ein komplementäres Datensignalpaar (A, A¹) bereitstellt, und die zu dessen Übermittlung als erstes Eingangssignal mit Steuereingängen (11, 12) des ersten und zweiten Eingangstransistors (Nl, N3) verbunden ist.

10. Schaltungsanordnung nach einem der Ansprüche 1 bis 9, dadurch gekennz eichnet , daß die Schaltungsanordnung in CMOS-Schaltungstechnik aufgebaut ist.