DE19513287A1

DE19513287A1 - Halbleiterspeichereinrichtung mit verbesserter Redundanzschaltung

Info

Publication number: DE19513287A1
Application number: DE19513287A
Authority: DE
Inventors: Kunihiko Kozaru; Koreaki Fujita
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1994-04-12
Filing date: 1995-04-07
Publication date: 1995-10-26
Also published as: KR950030165A; US5612917A; JPH07282597A; KR0160591B1

Description

Die vorliegende Erfindung bezieht sich auf Halbleitereinrich tungen und insbesondere bezieht sie sich auf eine Halbleiter einrichtung mit einer Redundanzschaltung.

Eine Halbleiterspeichereinrichtung mit einer Redundanzschaltung ist entwickelt worden, um die Ausbeute an Halbleiterspeicherein richtungen zu verbessern. Die Verwendung einer Redundanzschal tung ermöglicht, daß eine Wortleitung durch eine redundante Wortleitung ersetzt wird, wenn die bestimmte Wortleitung oder eine Speicherzelle, die mit der bestimmten Wortleitung ver bunden ist, defekt ist. Somit können defekte Wortleitungen oder Speicherzellen repariert werden.

Fig. 4 ist ein Blockdiagramm, das einen Aufbau der Hauptkompo nenten einer der Anmelderin bekannten Halbleiterspeicherein richtung mit einer Redundanzschaltung zeigt.

Ein Speicherzellenfeld 1 weist eine Mehrzahl von Wortleitungen WL, eine Mehrzahl von Bitleitungspaaren BL, die die Mehrzahl von Wortleitungen WL kreuzen und eine Mehrzahl von Speicher zellen MC, die an den Kreuzungspunkten derselben vorgesehen sind, auf. Dieses Speicherzellenfeld 1 weist ferner eine redun dante Wortleitung RWL und eine Mehrzahl von Speicherzellen MC, die mit dieser verbunden sind, auf.

Ein Decoder 2 und eine Leseverstärkereinheit 13 sind mit dem Speicherzellenfeld 1 verbunden. Die Leseverstärkereinheit 13 weist eine Mehrzahl von Leseverstärkern und Transfergates bzw. Übertragungsgatter, die mit der Mehrzahl von Bitleitungspaaren BL verbunden sind und einen Decoder auf.

Die vorliegende Halbleiterspeichereinrichtung weist eine Er satzschaltung 10 auf. Die Ersatzschaltung 10 weist eine Redun danzauswahlschaltung 3, eine Ersatzadressenprogrammierschaltung 4 und eine NAND-Schaltung 5 auf. Die Ersatzschaltung 10 und eine redundante Wortleitung RWL bilden eine Redundanzschaltung.

Im Nachfolgenden wird der Betrieb der Halbleiterspeicherein richtung von Fig. 4 beschrieben.

Der Decoder 2 spricht auf eine X-Adresse XY zum Auswählen einer aus der Mehrzahl von Wortleitungen WL in dem Speicherzellenfeld 1 an, und hebt das Potential der ausgewählten Wortleitung WL auf einen H-Pegel (logisch High) an. Dies bewirkt, daß Daten von einer Speicherzelle MC, die mit der ausgewählten Wortlei tung WL verbunden ist, auf ein entsprechendes Bitleitungspaar BL ausgelesen werden. Diese Daten werden durch einen Lesever stärker, der in der Leseverstärkereinheit 13 enthalten ist, verstärkt. Der Decoder in der Leseverstärkereinheit 13 spricht auf ein Y-Adreßsignal YA an, um eines der Mehrzahl von Trans fergates in einen leitenden Zustand zu bringen. Im Ergebnis wird ein Wert bzw. Datum ausgegeben.

Wenn ein Fehler betreffend eine bestimmte Wortleitung WL auf tritt, wird eine redundante Wortleitung RWL aus Ersatz für diese Wortleitung WL verwendet. In diesem Fall erreicht der Ausgang der Redundanzauswahlschaltung 3 einen H-Pegel. Ferner wird die Adresse einer Wortleitung WL, die ersetzt werden soll, in der Ersatzadressenprogrammierschaltung 4 programmiert.

Wenn die Adresse, die durch das X-Adreßsignal XA spezifiziert ist, mit der Adresse (Ersatzadresse), die in der Ersatzadressen programmierschaltung 4 programmiert ist- übereinstimmt, erreicht der Ausgang der Ersatzadressenprogrammierschaltung 4 einen H- Pegel. Wenn die Ausgänge der Redundanzauswahlschaltung 3 und der Ersatzadressenprogrammschaltung 4 einen H-Pegel erreichen, wird der Ausgang NAND-Schaltung 5 (Dateninaktivsignal DA) auf einen L-Pegel (Logisch Low) heruntergezogen. Dies macht den Decoder inaktiv, wodurch alle Wortleitungen WL einen inakti vierten Zustand erreichen. Das Potential der redundanten Wort leitung RWL wird auf einen H-Pegel angehoben.

Somit wird, wenn eine defekte Wortleitung WL oder eine Wort leitung WL, die mit einer defekten Speicherzelle MC verbunden ist, ausgewählt wird, eine redundante Wortleitung RWL anstelle dieser Wortleitung WL ausgewählt.

Obwohl das Speicherzellenfeld 1 ein redundantes Bitleitungs paar aufweisen kann, ist solch ein redundantes Bitleitungspaar in Fig. 4 weggelassen.

Fig. 5 ist ein Schaltbild, das einen detaillierten Aufbau der Redundanzauswahlschaltung 3 zeigt. Die Redundanzauswahlschaltung 3 weist eine Sicherung bzw. Schmelzsicherung 31, einen MOS-Kon densator 32, einen hohen Widerstand 33, P-Kanal Transistoren 34, 35 und einen N-Kanal Transistor 36 auf.

In einem normalen Modus, d. h. wenn eine redundante Wortleitung RWL nicht gebraucht wird (Redundanz inaktiviert), erreicht die Sicherung 31 einen verbundenen Zustand. Daher erreicht das Potential eines Knotens N1 Massepegel, so daß ein Signal mit L- Pegel in die NAND-Schaltung 5 von Fig. 4 eingeht. Im Ergebnis erreicht das Dateninaktivsignal DA einen H-Pegel, so daß das Potential der redundanten Wortleitung RWL nicht angehoben wird.

Wenn die redundante Wortleitung RWL verwendet wird (Redundanz ausgewählt), wird die Sicherung 31 abgetrennt bzw. unterbrochen. Wenn die Spannungsversorgung eingeschaltet wird, steigt das Potential des Knotens N1 auf H-Pegel durch den Strom, der in dem hohen Widerstand 33 fließt, wenn der Pegel der Versorgungsspan nung mäßig ansteigt. Wenn der Pegel der Versorgungsspannung plötzlich bzw. abrupt ansteigt, steigt das Potential des Knotens N1 gegen einen H-Pegel durch die kapazitive Kopplung des MOS- Kondensators 32. Außerdem erreicht das Potential des Knotens N1 einen vollständigen H-Pegel durch die positive Rückkopplungs schaltung, die aus den Transistoren 34, 35 und 36 gebildet ist.

Somit erreicht der Ausgang der Redundanzauswahlschaltung 3 je weils einen L-Pegel und einen H-Pegel, wenn die Redundanz in aktiviert bzw. aktiviert oder ausgewählt ist.

Fig. 6 ist ein Schaltbild, das einen detaillierten Aufbau der Ersatzadressenprogrammierschaltung 4 zeigt. Eine Adreßeinstell schaltung 40 weist eine Sicherung 41, einen MOS-Kondensator 42, einen hohen Widerstand 43, P-Kanal Transistoren 44, 45 und einen N-Kanal Transistor 46 auf. Eine Adreßeinstellschaltung 50 weist eine Sicherung 51, einen MOS-Kondensator 52, einen hohen Widerstand 53, P-Kanal Transistoren 54, 55 und einen N- Kanal Transistor 56 auf. Der Aufbau und der Betrieb der Adreß einstellschaltungen 40 und 50 sind ähnlich denen der Redundanz schaltung 3, die in Fig. 5 gezeigt ist.

Daher erreicht das Potential des Knotens N3 der Adreßeinstell schaltung 4 jeweils einen L-Pegel bzw. einen H-Pegel, wenn die Sicherung 41 verbunden bzw. abgetrennt ist. Gleichermaßen er reicht das Potential des Knotens N5 der Adreßeinstellschaltung 50 jeweils einen L-Pegel bzw. einen H-Pegel, wenn die Sicherung 51 verbunden bzw. abgetrennt ist.

P-Kanal Transistoren 61 und 62 und N-Kanal Transistoren 71 und 72 sind zwischen einem Eingangsanschluß I1 und einem Ausgangs anschluß O1 geschaltet bzw. angeschlossen. P-Kanal Transistoren 63 und 64 und N-Kanal Transistoren 73 und 74 sind zwischen einem Eingangsanschluß 12 und einem Ausgangsanschluß O1 ge schaltet. P-Kanal Transistoren 65 und 66 und N-Kanal Transis toren 75 und 76 sind zwischen einem Eingangsanschluß 13 und einem Ausgangsanschluß 01 angeschaltet. P-Kanal Transistoren 67 und 68 und N-Kanal Transistoren 77 und 78 sind zwischen einem Eingangsanschluß 14 und dem Ausgangsanschluß O1 geschaltet.

Die Gateelektroden der Transistoren 61, 63, 65 und 77 sind mit einem Knoten N3 in der Adreßeinstellschaltung 40 verbunden. Die Gateelektroden der Transistoren 71, 73, 75 und 67 sind mit einem Knoten N4 der Adreßeinstellschaltung 40 verbunden. Die Gateelektroden der Transistoren 62, 64, 76 und 78 sind mit einem Knoten N5 der Adreßeinstellschaltung 50 verbunden. Die Gateelektroden der Transistoren 72, 74, 66 und 68 sind mit einem Knoten N6 der Adreßeinstellschaltung 50 verbunden.

Ein Vordecodiersignal, das eine vordecodierte Version des X- Adreßsignals XA ist, wird in der Ersatzadressenprogrammier schaltung 4 von Fig. 6 programmiert. Das Programmierverfahren in der Programmierschaltung 4 wird im Nachfolgenden beschrieben.

Zuerst werden die Vordecodiersignale X0*X1, X0*/X1, /X0*X1 und /X0*/X1 wie folgt definiert:
Wenn X0=H und X1=H, dann ist X0*X1=H,
wenn X0=H und X1=L, dann ist X0*/X1=H,
wenn X0=L und X1=H, dann ist /X0*X1=H,
wenn X0=L und X1=L, dann ist /X0*/X1=H.

Andernfalls nimmt jedes der Vordecodiersignale X0*X1, X0*/X1, /X0*X1 und /X0*/X1 einen H-Pegel an.

Hier wird das Vordecodiersignal X0*X1 an den Eingangsanschluß 11, daß Vordekodiersignal X0*/X1 an den Eingangsanschluß I2, das Vordekodiersignal /X0*X1 an den Eingangsanschluß I3 und das Vordekodiersignal /X0*/X1 an den Eingangsanschluß I4 angelegt.

Wenn die Sicherungen 41 und 51 verbunden sind, ist nur der Ein gangsanschluß I1 mit dem Ausgangsanschluß O1 verbunden. Im Er gebnis erscheint das Vordecodiersignal X0*X1 an dem Ausgangsan schluß O1. Daher erreicht der Ausgang einen H-Pegel, wenn X0=H und X1=H. Da hier die redundante Wortleitung RWL ausgewählt ist, wird eine Adresse X0=X1=H-Pegel in der Ersatzadressenprogram mierschaltung 4 durch die Sicherungen 41 und 51 programmiert.

Ähnlich erscheint X0*/X1 an dem Ausgangsanschluß O1, wenn die Sicherung 41 unterbrochen bzw. abgetrennt ist und die Sicherung 51 verbunden ist. Daher wird eine Adresse mit X0=H-Pegel und X1 =L-Pegel programmiert. Wenn die Sicherung 41 verbunden ist und die Sicherung 51 abgetrennt ist, erscheint /X0*X1 am Ausgangs anschluß O1. Daher wird eine Adresse mit X0=L-Pegel und X1=H- Pegel programmiert. Wenn die Sicherungen 41 und 51 abgetrennt sind, erscheint /X0*/X1 am Ausgangsanschluß O1. Daher wird eine Adresse mit X0=X1=L-Pegel programmiert.

In der Ersatzadressenprogrammierschaltung 4 von Fig. 6 werden vier Vordekodiersignale X0*X1, X0*/X1, /X0*X1 und /X0*/X1, welche zwei vordecodierte X-Adreßsignale X0 und X1 sind, an gelegt. Im allgemeinen gibt es mehr als vier X-Adreßsignale. Daher ist eine Mehrzahl der in Fig. 6 gezeigten Schaltungen vorgesehen, wobei der Ausgang jeder Schaltung an die in Fig. 4 gezeigte NAND-Schaltung 5 angelegt wird.

Wenn das Speicherzellenfeld 1 in eine Mehrzahl von Speicher blöcken aufgeteilt ist, ist eine redundante Wortleitung RWL in jedem Speicherblock vorgesehen. Wenn nur eine Ersatzschaltung 10 von Fig. 4 vorgesehen ist, kann nur ein Defekt repariert werden, obwohl eine Mehrzahl von redundanten Wortleitungen RWL entsprechend der Anzahl von Speicherblöcken vorgesehen ist.

Das US-Patent US 5, 392 247 offenbart eine Halbleiterspeicher einrichtung mit einer Ersatzschaltung für jeden Speicherblock, um solch ein Problem zu lösen.

Fig. 7 ist ein Blockdiagramm, das einen Aufbau von vier Ersatz adressenprogrammierschaltungen 4a bis 4b in vier Ersatzschal tungen 10, die für jeden Speicherblock vorgesehen sind, zeigt.

Wenn kein Defekt vorhanden ist, ist es nicht notwendig eine Ersatzadresse in irgendeiner der vier Ersatzadressenprogrammier schaltungen 4a bis 4d, die in Fig. 7 gezeigt sind, zu program mieren. Daher sind die Sicherungen 41 und 51 in den Adreßein stellschaltungen 40 und 50 nicht abgetrennt. Im Ergebnis er reichen die Transistoren 61, 62, 71 und 72 in allen Ersatz adressenprogrammierschaltungen 4a bis 4d einen leitenden Zu stand, wodurch das Vordecodiersignal X0*X1, welches an den Ein gangsanschluß I1 angelegt ist, immer an den jeweiligen Ausgangs anschlüssen O1a bis O1d erscheint.

Das bedeutet, daß, wenn eine redundante Wortleitung RWL nicht benötigt wird, nur ein Vordecodiersignal X0*X1 aus den vier Vordecodiersignalen die negative Kapazität der vier Ausgangs anschlüsse O1a bis O1d aufladen muß. Daher wird die Last, welche durch ein bestimmtes Vordecodiersignal X0*X1 getrieben werden soll, größer, wenn die Anzahl der Ersatzschaltungen 10 zunimmt. Im Ergebnis besteht ein großer Unterschied zwischen der Last eines bestimmten Vordecodiersignals X0*X1 und der eines anderen Vordecodiersignals. Somit besteht das Problem, daß nur die An stiegszeit oder die Abfallzeit eines Vordecodiersignals X0*X1 erhöht wird.

Es ist Aufgabe der vorliegenden Erfindung eine Halbleiter speichereinrichtung bereitzustellen, in der eine Zunahme der Last von nur einem Adreßsignal oder einem Vordecodiersignal verhindert bzw. unterdrückt wird.

Ferner soll eine Halbleiterspeichereinrichtung bereitgestellt werden, in der eine Zunahme in nur der Anstiegszeit oder der Abfallzeit eines Adreßsignales oder eines Vordecodiersignales unterdrückt wird.

Ferner soll eine Halbleiterspeichereinrichtung bereitgestellt werden, in der die Anstiegszeit oder die Abfallzeit eines Adreßsignales oder eines Vordecodiersignals gleichgemacht wird.

Eine Halbleiterspeichereinrichtung gemäß einem Aspekt der vor liegenden Erfindung weist eine Mehrzahl von Speicherzellenfeld blöcken, eine Mehrzahl von ersten Auswahlschaltungen, eine Mehrzahl von redundanten Auswahlleitungen, eine Mehrzahl von redundanten Speicherzellen, eine Mehrzahl von Redundanzschal tungen und eine Inaktivierungsschaltung auf. Die Mehrzahl von Speicherzellenfeldblöcken weist eine Mehrzahl von Auswahlschal tungen und eine Mehrzahl von Speicherzellen, die mit der Mehr zahl von Auswahlschaltungen verbunden sind und in einer Matrix von Zeilen und Spalten angeordnet sind, auf. Die Mehrzahl von ersten Auswahlschaltungen sind entsprechend der Mehrzahl von Speicherzellenfeldblöcken vorgesehen. Jede der ersten Auswahl schaltungen wählt eine der Mehrzahl von Auswahlleitungen in einem entsprechenden Speicherzellenblock in Antwort auf eine extern angelegte Mehrzahl von Adreßsignalen aus. Eine oder einige der Mehrzahl von redundanten Auswahlleitungen sind ent sprechend jeder der Mehrzahl von Speicherzellenfeldblöcken vor gesehen. Die Mehrzahl von redundanten Speicherzellen ist mit einer Mehrzahl von redundanten Auswahlleitungen verbunden. Die Mehrzahl von Redundanzschaltungen ist entsprechend der Mehrzahl von Speicherzellenfeldblöcken vorgesehen. Jeder der Mehrzahl von Redundanzschaltungen weist eine Einstellschaltung, eine Program mierschaltung und eine zweite Auswahlschaltung auf. Die Ein stellschaltung wird im Voraus eingestellt, je nachdem, ob die entsprechende eine oder einige der redundanten Auswahlleitungen benötigt werden oder nicht. In einem ersten Fall, in dem die entsprechende eine oder einige redundanten Auswahlleitungen nicht benötigt werden, wählt die Programmierschaltung irgend eines der Mehrzahl von Adreßsignalen aus und gibt dieses aus. Wenn in einem zweiten Fall die entsprechende eine oder einige redundante Auswahlleitungen benötigt werden, wählt die Program mierschaltung ein Adreßsignal, welches die Adresse einer Aus wahlleitung, welche durch die redundante Auswahlleitung, die benutzt werden soll, ersetzt werden soll, aus und gibt dieses aus. Die zweite Auswahlschaltung wählt eine entsprechende oder einige redundanten Auswahlleitungen in Antwort auf die Einstell schaltung und eine Ausgabe der Programmierschaltung aus. Die Inaktivierungsschaltung antwortet auf eine Ausgabe der Mehrzahl von Redundanzschaltungen zum Inaktivieren der Mehrzahl von ersten Auswahlsignalen, wenn eine entsprechende oder einige re dundante Auswahlleitungen durch irgend eine der Mehrzahl von Redundanzschaltkreisen ausgewählt werden. Eine Programmierschal tung in der Mehrzahl von Redundanzschaltungen wählt ein anderes Adreßsignal, als das Adreßsignal, welches durch eine andere Programmierschaltung in dem ersten Fall ausgewählt wird, aus.

Entsprechend der Halbleiterspeichereinrichtung der vorliegenden Erfindung wählt eine Programmierschaltung ein anderes Adreß signal als das Adreßsignal, welches durch eine andere Program mierschaltung in dem ersten Fall ausgewählt ist, aus. Daher gibt es keine Möglichkeit, daß die Last von nur einem Adreß signal erhöht wird, und daß nur die Anstiegszeit oder die Ab fallzeit eines Adreßsignals erhöht wird.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren.

Von den Figuren zeigen:

Fig. 1 ein Blockdiagramm, welches einen Aufbau der Hauptkompo nenten einer Halbleiterspeichereinrichtung entsprechend einer Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 2 ein Blockdiagramm, welches den gesamten Aufbau der Halbleiterspeichereinrichtung von Fig. 1 zeigt;

Fig. 3 ein Schaltbild, welches eine spezielle Struktur der Leseverstärkeraktivierungsschaltung von Fig. 2 zeigt;

Fig. 4 ein Blockdiagramm, welches den Aufbau einer der Anmel derin bekannten Halbleiterspeichereinrichtungen zeigt;

Fig. 5 ein Schaltbild, welches eine spezielle Struktur der Redundanzauswahlschaltung von Fig. 4 zeigt;

Fig. 6 ein Schaltbild, welches eine spezielle Struktur der Er satzadressenprogrammierschaltung von Fig. 4 zeigt; und

Fig. 7 ein Blockdiagramm, das einen Aufbau der Hauptkomponenten in einer Halbleiterspeichereinrichtung mit einer Mehr zahl der Speicherzellenfeldblöcken von Fig. 4 zeigt.

Eine Ausführungsform der vorliegenden Erfindung wird im Nach folgenden mit Bezug auf die Zeichnungen beschrieben. Fig. 2 ist ein Blockdiagramm, welches den gesamten Aufbau einer Halblei terspeichereinrichtung mit einer Redundanzschaltung entsprechend einer Ausführungsform der vorliegenden Erfindung zeigt. Diese Halbleiterspeichereinrichtung ist auf einem Chip CH gebildet.

Die vorliegende Halbleiterspeichereinrichtung weist eine Mehr zahl von Speicherblöcken auf. In Fig. 2 sind nur zwei Speicher blöcke BKa und BKb gezeigt. Der Speicherblock BKa weist einen Speicherzellenfeldblock 1a, einen Decoder 2a, eine Lesever stärkereinheit 13a und eine Leseverstärkeraktivierungsschaltung 8a auf. Gleichermaßen weist der Speicherblock BKb einen Speicherzellenfeldblock 1b, einen Decoder 2b, eine Lesever stärkereinheit 13b und eine Leseverstärkeraktivierungsschaltung 8b auf.

Jeder der Speicherzellenfeldblöcke 1a und 1b weist eine Mehr zahl von Wortleitungen WL, eine Mehrzahl von Bitleitungspaaren BL und eine Mehrzahl von Speicherzellen MC, die an den Kreu zungen derselben gebildet sind, auf. Jede der Leseverstärker einheiten 13a und 13b weist eine Mehrzahl von Leseverstärkern auf, die mit der Mehrzahl von Bitleitungspaaren BL verbunden sind, eine Mehrzahl von Transfergates (nicht gezeigt), einen Decoder und einen Leitungstreiber auf.

Eine Ersatzschaltung 10a und eine redundante Wortleitung RWLa sind entsprechend dem Speicherblock BKa vorgesehen. Eine Er satzschaltung 10b und eine redundante Wortleitung RWLb sind entsprechend dem Speicherblock BKb vorgesehen. Eine redundante Speicherzelle MC ist ebenso mit dem redundanten Wortleitungen RWLa und RWLb verbunden.

Die Ersatzschaltung 10a weist eine Redundanzauswahlschaltung 3a, eine Ersatzadressenprogrammierschaltung 4a, eine NAND- Schaltung 5a und einen Inverter 6a auf. Gleichermaßen weist die Ersatzschaltung 10b eine Redundanzauswahlschaltung 3b, eine Er satzadressenprogrammierschaltung 4b, eine NAND-Schaltung 5b und einen Inverter 6b auf.

Die Ersatzschaltung 10a und die redundante Wortleitung RWLa bilden eine Redundantschaltung entsprechend dem Speicherblock BKa, und die Ersatzschaltung 10b und die redundante Wortleitung RWLb bilden eine Redundanzschaltung entsprechend dem Speicher block BKb. Der Aufbau und Betrieb einer jeden der Redundanz auswahlschaltung 3a und 3b sind ähnlich jenen der in Fig. 5 ge zeigten Redundanzauswahlschaltung 3. Der Aufbau und der Betrieb einer jeden der Ersatzadressenprogrammierschaltungen 4a und 4b sind ähnlich jenen der in Fig. 6 gezeigen Ersatzadressenpro grammierschaltung 4.

Eine Normalspeicherzelleninaktivierschaltung 11 ist gemeinsam für alle Speicherblöcke BKa und BKb vorgesehen. Die Normal speicherzelleninaktivierungsschaltung 11 weist eine NAND-Schal tung 7 und eine Inverter 8 auf.

Die vorliegende Halbleiterspeichereinrichtung weist ferner einen Vordecoder 12 auf. Der Vordecoder 12 vordecodiert eine Mehrzahl von X-Adressen XA zum Erzeugen einer Mehrzahl von Vordecodier signalen PXA. Der Vordecoder 12 erzeugt weiter eine Mehrzahl von Vordecodiersignalen PYA, welche vordecodierte Versionen einer Mehrzahl von Y-Adreßsignalen YA sind. Der Vordecoder 12 vordecodiert ebenso eine Mehrzahl von Z-Adreßsignalen ZA zum Erzeugen einer Mehrzahl von Vordecodiersignalen PZA.

Die Mehrzahl von Vordecodiersignalen PXA wird an jeden der Decoder 2a und 2b und ebenso an jede der Ersatzadressenprogram mierschaltungen 4a und 4b angelegt. Das Vordecodiersignal PYA wird an jede der Leseverstärkereinheiten 13a und 13b angelegt.

Das Vordecodiersignal (Blockadressensignal) PZA wird an einen Blockwähler bzw. Blockselektor 9 und ebenso an jede der Ersatz adressenprogrammierschaltungen 4a und 4b angelegt.

Fig. 1 ist ein Verdrahtungsplan, der den Aufbau der vier Ersatz adressenprogrammierschaltungen entsprechend den vier Speicher blöcken in der vorliegenden Halbleiterspeichereinrichtung zeigt.

Wie aus Fig. 1 ersichtlich ist und mit Bezug auf diese sind die Transistoren 61 und 71 in der Ersatzadressenprogrammierschaltung 4a mit der Vordecodiersignalleitung PL1 verbunden, welcher das Vordecodiersignal X0*X1 zugeführt wird. Die Transistoren 63 und 73 in der Ersatzadressenprogrammierschaltung 4a sind mit einer Vordecodiersignalleitung PL2 verbunden, welcher das Vordecodier signal X0*/X1 zugeführt wird. Die Transistoren 65 und 75 in der Ersatzadressenprogrammierschaltung 4a sind mit einer Vordeco diersignalleitung PL3 verbunden, welcher das Vordecodiersignal /X0*X1 zugeführt wird. Die Transistoren 67 und 77 in der Er satzadressenprogrammierschaltung 4a sind mit einer Vordecodier signalleitung PL4 verbunden, der das Vordecodiersignal /X0*/X1 zugeführt wird.

In der Ersatzadressenprogrammierschaltung 4b sind die Transis toren 61 und 71 mit der Vordecodiersignalleitung PL4, die Tran sistoren 63 und 73 mit der Vordecodiersignalleitung PL1, die Transistoren 65 und 75 mit der Vordecodiersignalleitung PL2 und die Transistoren 67 und 77 mit der Vordecodiersignalleitung PL3 verbunden.

In der Ersatzadressenprogrammierschaltung 4c sind die Transis toren 61 und 71 mit der Vordecodiersignalleitung PL3, die Tran sistoren 63 und 73 mit der Vordecodiersignalleitung PL4, die Transistoren 65 und 75 mit der Vordecodiersignalleitung PL1 und die Transistoren 67 und 77 mit der Vordecodiersignalleitung PL2 verbunden.

In der Ersatzadressenprogrammierschaltung 4d sind die Transis toren 61 und 71 mit der Vordecodiersignalleitung PL2, die Tran sistoren 63 und 73 mit der Vordecodiersignalleitung PL3, die Transistoren 65 und 75 mit der Vordecodiersignalleitung PL4 und die Transistoren 67 und 77 mit der Vordecodiersignalleitung PL1 verbunden.

Die oben beschriebene Verbindung unterscheidet sich von der der Anmelderin bekannten herkömmlichen Verbindung, die in Fig. 7 gezeigt ist. Diese Verbindung ist das Merkmal der vorliegenden Ausführungsform. Obwohl nur vier Vordecodiersignale X0*X1, X0* /X1, /X0*X1 und /X0*/X1 in Fig. 1 gezeigt sind, gilt das gleiche für andere Vordecodiersignale, und ebenso für das Vordecodier signal PZA, das eine vordecodierte Version des Z-Adreßsignals ZA ist.

Es wird erneut Bezug auf Fig. 2 genommen. Die Ausgaben der Redundanzauswahlschaltung 3a und der Ersatzadressenprogrammier schaltung 4a werden an die Eingangsanschlüsse der NAND-Schaltung 5a angelegt. Ein Ausgangssignal /RAa der NAND-Schaltung 5a wird an einen Eingangsanschluß der NAND-Schaltung 7 der Normal speicherzelleninaktivierschaltung 11 und ebenso an den Inverter 6a angelegt. Der Ausgang des Inverters 6a wird an die redundante Wortleitung RWLa und die Leseverstärkeraktivierungsschaltung 8a als Wortleitungaktivierungssignal RAa angelegt.

Gleichermaßen werden die Ausgänge der Redundanzauswahlschaltung 3b und der Ersatzadressenprogrammierschaltung 4b an die Ein gangsanschlüsse der NAND-Schaltung 5b angelegt. Ein Ausgangs signal/RAb der NAND-Schaltung 5b wird an den anderen Eingangs anschluß der NAND-Schaltung 7 der Normalspeicherzelleninakti vierschaltung 11 und an den Inverter 6b angelegt. Der Ausgang des Inverters 6b wird an die redundante Wortleitung RWLb und an die Leseverstärkeraktivierungsschaltung 8b als redundantes Wortleitungsaktivierungssignal RAb angelegt.

Zwei oder mehr Eingangsanschlüsse der NAND-Schaltungen 5a und 5b sind erforderlich, wenn es mehr als einen Ausgang der Er satzadressenprogrammierschaltungen 4a und 4b gibt.

Im Gegensatz dazu wird der Ausgang bzw. die Ausgabe der Normal speicherzelleninaktivierschaltung 11 an die Decoder 2a und 2b und die Leseverstärkeraktivierungsschaltungen 8a und 8b als ein Decoderinaktivierungssignal DA angelegt. Die Leseverstärkerakti vierungsschaltung 8a spricht auf ein Blockauswahlsignal BSa, ein redundantes Wortleitungsaktivierungssignal RAa und ein Decoderinaktivierungssignal DA zum Bereitstellen eines Lesever stärkerinaktivierungssignals SAa an die Leseverstärkereinheit 13a an. Gleichermaßen spricht die Leseverstärkeraktivierungs schaltung 8b auf ein Blockauswahlsignal BSb, ein redundantes Wortleitungsaktivierungssignal RAb und ein Decoderinaktivie rungssignal DA zum Bereitstellen eines Leseverstärkeraktivie rungssignal SAb an die Leseverstärkereinheit 13b an.

Fig. 3 ist ein Schaltbild, das im Detail den Aufbau der Lese verstärkeraktivierungsschaltung 8a zeigt. Mit Bezug auf Fig. 3 weist die Leseverstärkeraktivierungsschaltung 8a CMOS-Transfer gates 81 und 82 und einen Inverter 83 auf.

Wenn das Decoderinaktivierungssignal DA einen L-Pegel erreicht, wird das CMOS-Transfergate 81 leitend und das CMOS-Transfergate 82 nicht leitend. Dies bewirkt, daß das redundante Wortleitungs aktivierungssignal RAa von dem Knoten N10 als Leseverstärker aktivierungssignal SAa ausgegeben wird. Wenn das Decoderinakti vierungssignal DA einen H-Pegel erreicht, wird das CMOS-Trans fergate 81 nicht leitend und das CMOS-Transfergate 82 wird leitend. Dies bewirkt, daß das Blockauswahlsignal BSa von dem Knoten N10 als Leseverstärkeraktivierungssignal SAa ausgegeben wird.

Der Aufbau und der Betrieb der Leseverstärkeraktivierungsschal tung 8b sind ähnlich denen der Leseverstärkeraktivierungsschal tung 8a.

Der Betrieb der in Fig. 2 gezeigten Halbleiterspeichereinrich tungen wird im Nachfolgenden beschrieben.

Wenn alle redundanten Wortleitungen RWLa, RWLb, . . . nicht ver wendet werden (Redundanz inaktiviert), erreichen die Ausgänge der Redundanzauswahlschaltungen 3a und 3b einen L-Pegel, und die Ausgänge der NAND-Schaltung 5a und 5b erreichen einen H- Pegel. Daher erreichen die redundanten Wortleitungsaktivie rungssignale RAa und RAb einen L-Pegel, und das Decoderinakti vierungssignal DA erreicht einen H-Pegel. Im Ergebnis erreichen die Decoder 2a und 2b einen aktiven Zustand Die Blockauswahl signale BSa und BSb werden von den Leseverstärkeraktivierungs schaltungen 8a und 8b als Leseverstärkeraktivierungssignale SAa und SAb ausgegeben.

Wenn z. B. der Speicherblock BKa in Antwort auf das Vordecodier signal PZa, welches eine vordecodierte Version des Z-Adress signales ZA ist, angesprochen wird, erreicht das Blockauswahl signal BSa einen H-Pegel und das Blockauswahlsignal BSb erreicht einen L-Pegel. Dieses bewirkt, das die Leseverstärkereinheit 13a einen aktiven Zustand erreicht und die Leseverstärkerein heit 13b ein inaktiven Zustand erreicht. Der Decoder 2a spricht auf das Vordecodiersignal PXA an, welches eine vordecodierte Version des X-Adreßsignales XA ist, zum Auswählen einer der Mehrzahl von Wortleitungen WL in dem Speicherzellenfeldblock 1a, wodurch das Potential der ausgewählten Wortleitung auf H-Pegel angehoben wird. Im Ergebnis wird ein Wert von.der Speicherzelle MC, die mit dieser Wortleitung WL verbunden ist, auf ein entsprechendes Bitleitungspaar BL ausgelesen.

In einem Auslesebetrieb werden jene Daten durch einen Lesever stärker in der Leseverstärkereinheit 13a verstärkt. Der Decoder in der Leseverstärkereinheit 13a spricht auf das Vordecodier signal PYA an, welches eine vordecodierte Version des Y-Adress signales YA ist, zum Versetzten eines der Mehrzahl von Transfer gates in den leitenden Zustand. Im Ergebnis wird ein Wert aus gegeben. Hier sind die redundanten Wortleitungen RWLa und RWLb nicht ausgewählt, da die redundanten Wortleitungsaktivierungs signale RAa und RAb einen L-Pegel erreichen.

Es wird Bezug genommen auf die Fig. 1 und 6. In einem Redundanz inaktiverten Modus werden nur die Transfergates 61, 71 und 62, 72 in all den Ersatzadressenprogrammierschaltungen 4a und 4d leitend gemacht. Genauergesagt, da die Sicherungen 41 und 51 in den Adreßeinstellschaltungen 40 und 50 nicht abgetrennt sind, erreichen die Knoten N3 und N4 in der Adreßeinstellschaltung 40 jeweils einen L-Pegel bzw. einen H-Pegel. In der Adreßein stellschaltung 50 erreicht der Knoten N5 einen L-Pegel und der Knoten N6 erreicht einen H-Pegel.

Daher erreichen in all den Ersatzadressenprogrammierschaltungen 4a bis 4b die Transfergates 61, 71 und 62, 72 einen leitenden Zustand, und all die anderen Transistoren 63, 73 und 64, 74, 65, 75 und 66, 76 und die Transistoren 67, 77 und 68, 78 er reichen einen nicht leitenden Zustand bzw. werden gesperrt.

Im Ergebnis wird in der Ersatzadressenprogrammierschaltung 4a nur das Vordecodiersignal X0*X1 an den Ausgangsanschluß O1a über die Transfergatter 61, 71 und 62, 72 übertragen. In der Ersatz adressenprogrammierschaltung 4b wird nur das Vordecodiersignal /X0*X1 an den Ausgangsanschluß O1b über die Transfergates 61, 71 und 62, 72 übertragen. In der Ersatzadressenprogrammier schaltung 4c wird nur das Vordecodiersignal /X0*X1 an den Aus gangsanschluß 01c über die Transfergatter 61, 71 und 62, 72 übertragen. In der Ersatzadressenprogrammierschaltung 4d wird nur das Vordecodiersignal X0*/X1 an den Ausgangsanschluß O1d über die Transfergates 61, 71 und 62, 72 übertragen.

Wenn somit alle redundanten Wortleitungen RWLa, RWLb, . . . nicht verwendet werden, wählt jede der Ersatzadressenprogrammier schaltungen 4a bis 4d eines der vier Vordecodiersignale X0*X1, X0*/X1, /X0*X1 und /X0*/X1 aus und gibt dieses aus. Jede der Ersatzadressenprogrammierschaltungen 4a bis 4d wählt ein Vor decodiersignal aus, welches nicht durch die anderen Ersatz adressenprogrammierschaltungen ausgewählt ist. Genauergesagt, jedes der Vordecodiersignale X0*X1, X0*/01, /X0*X1 und /X0*/X1 wird durch eine der Ersatzadressenprogrammierschaltungen 4a bis 4d ausgewählt.

Dies bedeutet, daß die Last dieser vier Vordecodiersignale X0*X1, X0*/X1, /X0*X1 und /X0*/X1 untereinander gleich ist. Da her ist die Anstiegszeit und die Abfallzeit derselben gleich.

Obwohl ein Vordecodiersignal X0*X1, X0*/X1, /X0*X1 oder /X0*/X1 von jeder der Ersatzadressenprogrammierschaltungen 4a bis 4d bereitgestellt wird, selbst in einem Redundanz inakivierten Modus, erreichen die Ausgänge bzw. Ausgaben der NAND-Schaltungen 5a, 5b, . . . immer einen H-Pegel, da ein Signal mit L-Pegel von dem Redundanzauswahlschaltungen 3a, 3b, . . . ausgegeben wird.

Daher werden die redundanten Wortleitungen RWLa, RWLb, . . . nicht ausgewählt.

Wenn irgend eine der redundanten Wortleitungen RWLa, RWLb ver wendet wird (Redundanz aktiviert bzw. ausgewählt), erreicht eine der Redundanzauswahlschaltungen 3a, 3b einen H-Pegel. Wenn z. B. die Redundanzwortleitung RWLa verwendet wird, erreicht der Ausgang der Redundanzauswahlschaltung 3a einen H-Pegel.

In der Ersatzadressenprogrammierschaltung 4a wird die Adresse einer Wortleitung WL, die ersetzt werden soll (Ersatzadresse) programmiert. Genauer gesagt, irgend eine der Sicherungen 41 und 51 in den Adreßeinstellschaltungen 40 und 50 ist geeigneter Weise abgetrennt. Es sei angemerkt, daß beide Sicherungen 41 und 51 nicht abgetrennt sind, wenn das Vordecodiersignal X0*X1 eine Ersatzadresse spezifiziert.

Das Programmieren einer Adresse einer Wortleitung WL in der Er satzadressenprogrammierschaltung 4a ist nicht auf das program mieren innerhalb des Speicherblockes BKa beschränkt, und eine Adresse einer Wortleitung WL in einem anderen Speicherblock BKb kann ebenso programmiert werden.

Wenn die Adresse, die durch die vordecodierte Signale PXA und PZA nicht mit der Ersatzadresse, die in der Ersatzadressen programmierschaltung 4a programmiert worden ist, übereinstimmt, geht der Ausgang der Ersatzadressenprogrammierschaltung 4a auf einen L-Pegel, und das Ausgangssignal /RAa der NAND-Schaltung 5a erreicht einen H-Pegel. In diesem Fall wird eine Wortleitung in dem Speicherzellenfeldblock 1a oder 1b so ausgewählt, daß ihr Wert durch einen Vorgang ähnlich zu dem in einem Redundanz inaktivierten Zustand ausgelesen wird.

Wenn die Adresse, die durch die Vordecodiersignale PXA und PZA spezifiziert ist, mit der Ersatzadresse, die in der Ersatzadres senprogrammierschaltung 4a programmiert worden ist, überein stimmt, erreicht der Ausgang der Ersatzadressenprogrammierschal tung 4a einen H-Pegel, und das Ausgangssignal/RAa der NAND- Schaltung 5a erreicht einen L-Pegel. Im Ergebnis wird das Deco derinaktivierungssignal DA auf einen L-Pegel abgesenkt, wodurch die Decoder 2a und 2b inaktiv werden. Daher werden die Wort leitungen WL in dem Speicherzellenfeldblock 1a und 1b nicht aus gewählt.

Wenn das Ausgangssignal/RAa der NAND-Schaltung 5a einen L-Pegel erreicht, erreicht das redundante Wortleitungsaktivierungssignal RAa einen H-Pegel, wodurch das Potential der redundanten Wort leitung RWLa auf einen H-Pegel angehoben wird. Dies bewirkt, daß der Wert von der Speicherzelle MC, die mit der redundanten Wortleitung RWLa verbunden ist, auf das entsprechende Bitlei tungspaar BL ausgelesen wird.

Das redundante Wortleitungsaktiverungssignal RAa wird von der Leseverstärkeraktivierungsschaltung 8a an die Leseverstärker einheit 13a als Leseverstärkeraktivierungssignal SAa angelegt, wodurch die Leseverstärkereinheit 13a aktiviert wird.

Im Ergebnis wird der Wert, der auf das Bitleitungspaar BL aus gelesen worden ist, durch den Leseverstärker in der Lesever stärkereinheit 13a verstärkt. Der Decoder in der Leseverstärker einheit 13a spricht auf das Vordecodiersignal PYA an zum Ver setzen eines der Mehrzahl der Transfergates in den leitenden Zustand. Im Ergebnis wird ein Wert ausgegeben.

Wie in den obigen Ausführungsformen beschrieben worden ist, wählt jede der Ersatzadressenprogrammierschaltungen 4a bis 4d ein Vordecodiersignal, welches nicht durch die anderen Ersatz adressenprogrammierschaltungen ausgewählt worden ist aus, wenn keine der redundanten Wortleitungen RWLa, RWLb, . . . verwendet wird. Daher wird die Last aller Vordecodiersignale gleich. Im Ergebnis sind die Anstiegszeit und die Abfallzeit aller Vor decodiernale einander gleich.

Wenn ein defektes Bit durch eine redundante Wortleitung ersetzt werden soll, d. h. wenn die Adresse, die durch die Vordecodier signale PXA und PZA spezifiziert ist, mit der programmierten Ersatzadresse übereinstimmt, wird die Auswahl einer redundanten Wortleitung durchgeführt unabhängig von einem Blockauswahl signal. Hier erreichen alle Speicherzellenfeldblöcke einen in aktiven Zustand ungeachtet der Auswahl einer redundanten Wort leitung. Daher kann ein defektes Bit mit einer redundanten Wortleitung eines verschiedenen Speicherblocks ersetzt werden.

Die vorliegende Erfindung ist nicht auf die obige Ausführungs form beschränkt, in der eine Halbleiterspeichereinrichtung be schrieben worden ist.

In der obigen Ausführungsform werden z. B. die Adreßsignale XA, YA und ZA vordecodiert, um die Anzahl der Transistoren, welche die Decoder 2a und 2d bilden, zu reduzieren. Die Adreßsignale XA, YA und ZA können jedoch den entsprechenden Schaltungsab schnitten direkt zugeführt werden. In diesem Fall wird die Er satzadressenprogrammierschaltung 4a eines aus einer Mehrzahl von Adreßsignalen auswählen und ausgeben.

Ferner sind in der obigen Ausführungsform vier Ersatzadressen programmierschaltungen 4a bis 4d vorgesehen mit Bezug auf vier Vordecodiersignale X0*X1, X0*/X1, /X0*X1 und /X0*/X1, wie in Fig. 1 gezeigt ist, so daß jede der Ersatzadressenprogrammier schaltungen ein entsprechendes Vordecodiersignal auswählt, wenn eine redundante Wortleitung nicht gebraucht wird. Wenn jedoch acht Ersatzadressenprogrammierschaltungen (nicht gezeigt) mit Bezug auf vier Vordecodiersignale vorgesehen sind, wählen zwei Ersatzadressenprogrammierschaltungen ein Vordecodiersignal aus. Somit wird die Anzahl der Ersatzadressenprogrammierschaltungen, die ein Vordecodiersignal auswählen, gleich der Anzahl weiterer Ersatzadressenprogrammierschaltungen, die ein anderes Vordeco diersignal auswählen.

Wenn sechs Ersatzadressenprogrammierschaltungen mit Bezug bzw. für vier Vordecodiersignale vorgesehen sind, kann die Last aller Vordecodiersignale nicht gleich gemacht werden, da die Anzahl von Ersatzadressenprogrammierschaltungen, welche jedes der Vordecodiersignale auswählen, nicht gleich ist. Solange jedoch mindestens eine Ersatzadressenprogrammierschaltung so eingestellt ist, daß sie ein anders Vordecodiersignal als das Vordecodiersignal welches durch eine andere Ersatzadressen programmierschaltung ausgewählt wird, auswählt, gibt es keine Möglichkeit, daß die Anstiegszeit oder die Abfallzeit eines Vordecodiersignales signifikant erhöht ist.

Die vorliegende Erfindung ist nicht auf die obigen Ausführens formen beschränkt, bei denen eine der redundanten Wortleitungen RWLa, RWLb in Entsprechung zu jedem der Speicherzellenfeld blöcke 1a, 1b vorgesehen ist, und eine Mehrzahl von redundanten Wortleitungen kann entsprechend zu jedem der Speicherzellen feldblöcke 1a, 1b vorgesehen sein.

Claims

1. Halbleiterspeichereinrichtung mit:

a) einer Mehrzahl von Speicherzellenfeldblöcken (1a, 1b), die eine Mehrzahl von Auswahlleitungen (WL) und eine Mehrzahl von Speicherzellen (MC), die mit der Mehrzahl von Auswahlleitungen verbunden sind und in einer Matrix von Zeilen und Spalten angeordnet sind, aufweisen,
b) einer Mehrzahl von ersten Auswahleinrichtungen (2a, 2b), die entsprechend der Mehrzahl von Speicherzellenfeldblöcken vor gesehen sind, wobei jede auf eine extern angelegte Mehrzahl von Adreßsignalen zum Auswählen irgendeiner der Mehrzahl von Aus wahlleitungen in einem entsprechenden Speicherzellenfeldblock anspricht,
c) eine Mehrzahl von redundanten Auswahlleitungen (RWLa, RWLb) wobei eine aus der Mehrzahl von redundanten Auswahlleitungen entsprechend jedem der Mehrzahl von Speicherzellenfeldblöcken vorgesehen ist,
d) einer Mehrzahl von redundanten Speicherzellen (MC), die mit der Mehrzahl von redundanten Auswahlleitungen verbunden sind,
e) einer Mehrzahl von Redundanzschaltungseinrichtungen (10a, 10b) wobei jede entsprechend einem aus der Mehrzahl von Speicher zellenfeldblöcken vorgesehen ist und die eine Einstelleinrichtung (3a, 3b), welche im Voraus eingestellt hat, ob irgend eine entsprechende der redundanten Auswahllei tungen verwendet werden soll oder nicht, eine Programmiereinrichtung (4a, 4b), zum Auswählen und Ausgeben eines der Mehrzahl von Adreßsignalen, wenn in einem ersten Fall eine entsprechende redundante Auswahlleitung nicht verwendet wird, und zum Auswählen und zum Ausgeben eines Adreßsignals, welches eine Adresse einer Auswahlleitung spezifiziert, welche durch die redundante Auswahlleitung, die verwendet werden soll, ersetzt werden soll, wenn in einem zweiten Fall irgendeine ent sprechende redundante Auswahlleitung verwendet werden soll, und einer zweiten Auswahleinrichtung (5a, 6a, 5b, 6b) zum Auswählen einer entsprechenden redundanten Auswahlleitung in Antwort auf die Ausgaben der Einstelleinrichtung und der Programmier einrichtung, aufweist; und
f) einer Inaktivierungseinrichtung (11) zum Inaktivieren der Mehrzahl von ersten Auswahleinrichtungen in Antwort auf eine Ausgabe der Mehrzahl von Redundanzschaltungseinrichtungen, wenn irgendeine entsprechende redundante Auswahlleitung durch irgend eine der Mehrzahl von redundanten Schaltungseinrichtungen aus gewählt ist, wobei eine Programmiereinrichtung aus der Mehrzahl von Redun danzschaltungseinrichtungen ein anderes Adreßsignal als das Adreßsignal auswählt, welches durch eine andere Programmier einrichtung in dem ersten Fall ausgewählt ist.

2. Halbleiterspeichereinrichtung mit

a) einer Mehrzahl von Speicherzellenfeldblöcken (1a, 1b), die eine Mehrzahl von Auswahlleitungen (WL) und eine Mehrzahl von Speicherzellen (MC), die mit der Mehrzahl von Auswahlleitungen verbunden sind und in einer Matrix von Zeilen und Spalten ange ordnet sind, aufweisen,
b) einer Mehrzahl von ersten Auswahleinrichtungen (2a, 2b), welche entsprechend der Mehrzahl von Speicherzellenfeldblöcken vorgesehen sind, wobei jede auf eine extern angelegte Mehrzahl von Adreßsignalen zum Auswählen irgendeiner der Mehrzahl von Auswahlleitungen in einem entsprechenden Speicherzellenfeld block anspricht,
c) einer Mehrzahl von redundanten Auswahlleitungen (RWLa, RWLb) wobei irgendeine aus der Mehrzahl von redundanten Auswahl leitungen entsprechend jedem der Mehrzahl von Speicherzellen feldblöcken vorgesehen ist,
d) einer Mehrzahl von redundanten Speicherzellen (MC), die mit der Mehrzahl von redundanten Auswahlleitungen verbunden sind,
e) eine Mehrzahl von Redundanzschaltungseinrichtungen (10a, 10b), wobei jede entsprechend einem aus der Mehrzahl von Speicherzellenfeldblöcken vorgesehen ist und eine Einstelleinrichtung (3a, 3b), welche im voraus eingestellt hat, ob irgendeine entsprechende redundante Auswahlleitung verwendet werden soll oder nicht, eine Programmiereinrichtung (4a, 4b, 4c, 4d), welche eine Adresse einer Auswahlleitung, die durch irgendeine entsprech ende redundante Auswahlleitung ersetzt werden soll, program miert hat, und einer zweiten Auswahleinrichtung (5a, 6a, 5b, 6b) zum Aus wählen einer entsprechenden redundanten Auswahlleitung in Antwort auf Ausgaben der Einstelleinrichtung und der Program miereinrichtung, aufweist; und
f) einer Inaktivierungseinrichtung (11) zum Inaktivieren der Mehrzahl von ersten Auswahleinrichtungen in Antwort auf eine Ausgabe der Mehrzahl von Redundanzschaltungseinrichtungen, wenn irgendeine entsprechende redundante Auswahlleitung durch irgend eine der Mehrzahl von Redundanzschaltungseinrichtungen ausge wählt worden ist, wobei die Mehrzahl von Adreßsignalen an jede der Programmier einrichtungen angelegt werden, so daß die Lasten der Mehrzahl von Adreßsignalen im wesentlichen einander gleich sind, wenn die eine entsprechende redundante Auswahlleitung nicht ver wendet wird.

3. Halbleiterspeichereinrichtung mit:

a) einer Mehrzahl von Speicherzellenfeldblöcken (1a, 1b) mit einer Mehrzahl von Auswahlleitungen (WL) und einer Mehrzahl von Speicherzellen (MC) die mit der Mehrzahl von Auswahlleitungen verbunden sind und die in einer Matrix von Zeilen und Spalten angeordnet sind,
b) eine Vordecodiereinrichtung (12) zum Decodieren der extern angelegten Mehrzahl von Adreßsignalen (XA) zum Erzeugen einer Mehrzahl von Vordecodiersignalen (PXA, X0*X1, X0*/X1, /X0*X1, /X0*/X1),
c) einer Mehrzahl von ersten Auswahleinrichtungen (2a, 2b), die entsprechend der Mehrzahl von Speicherzellenfeldblöcken vor gesehen sind, wobei jede auf die Mehrzahl von Vordecodier signalen zum Auswählen irgendeiner aus der Mehrzahl von Auswahl leitungen in einem entsprechenden Speicherzellenfeldblock an spricht,
d) einer Mehrzahl von redundanten Auswahlleitungen (RWLa, RWLb), wobei eine der Mehrzahl von redundanten Auswahlleitungen entsprechend jedem aus der Mehrzahl von Speicherzellenfeld blöcken vorgesehen ist,
e) einer Mehrzahl von redundanten Speicherzellen (MC), die mit der Mehrzahl von redundanten Auswahlleitungen verbunden sind,
f) einer Mehrzahl von Redundanzschaltungseinrichtungen (10a, 10b) wobei jede entsprechend einem aus der Mehrzahl von Speicherzellenfeldblöcken vorgesehen ist und eine Einstelleinrichtung (3a, 3b), bei der im voraus einge stellt ist, ob irgendeine entsprechende Redundanzauswahl leitung verwendet werden soll oder nicht, eine Programmiereinrichtung (4a, 4b, 4c, 4d) zum Auswählen und Ausgeben irgendeines der Mehrzahl von Vordecodiersignalen, wenn im ersten Fall irgendeine entsprechende redundante Aus wahlleitung nicht verwendet wird, und zum Auswählen und Aus geben eines Vordecodiersignales, welches eine Adresse einer Aus wahlleitung, die durch die redundante Auswahlleitung, die ver wendet werden soll, ersetzt werden soll, spezifiziert, wenn in einem zweiten Fall irgendeine entsprechende redundante Aus wahlleitung verwendet wird, und ein zweite Auswahleinrichtung (5a, 6a, 5b, 6b), die auf die Ausgaben der Einstelleinrichtung und der Programmiereinrichtung zum Auswählen irgendeiner entsprechenden redundanten Auswahl leitung spricht, aufweist; und
g) einer Inaktivierungseinrichtung (11) zum Inaktivieren der Mehrzahl von ersten Auswahleinrichtungen in Antwort auf eine Ausgabe der Mehrzahl von redundanten Schaltungseinrichtungen, wenn irgendeine entsprechende redundante Auswahlleitung durch irgendeine der Mehrzahl von Redundanzschaltungseinrichtungen ausgewählt worden ist, wobei eine Programmeinrichtung in der Mehrzahl von Redundanz schaltungseinrichtungen ein anderes Vordecodiersignal auswählt als das Vordecodiersignal, welches durch eine andere Program miereinrichtung in dem ersten Fall ausgewählt wird.

4. Halbleiterspeichereinrichtung mit:

a) einer Mehrzahl von Speicherzellenfeldblöcken (1a, 1b), die eine Mehrzahl von Auswahlleitungen (WL) und eine Mehrzahl von Speicherzellen (MC), die mit der Mehrzahl von Auswahlleitungen verbunden sind, und in einer Matrix von Zeilen und Spalten angeordnet sind, aufweisen,
b) eine Vordecodiereinrichtung (12) zum Decodieren einer Mehr zahl von extern angelegten Adreßsignalen (XA) zum Erzeugen einer Mehrzahl von Vordecodiersignalen (PXA, X0*X1, X0*/X1, /X0*X1, /X0*/X1,
c) einer Mehrzahl von ersten Auswahlleitungen (2a, 2b), die entsprechend der Mehrzahl von Speicherzellenfeldblöcken vorgesehen sind, wobei jede auf die Mehrzahl von Vordecodier signalen anspricht zum Auswählen irgendeiner aus der Mehrzahl von Auswahlleitungen in einem entsprechendem Speicherzellen feldblock,
d) einer Mehrzahl von redundanten Auswahlleitungen (RWLa, RWLb), wobei eine aus der Mehrzahl von redundanten Auswahl leitungen entsprechend jedem aus der Mehrzahl von Speicher zellenfeldblöcken vorgesehen ist,
e) einer Mehrzahl von redundanten Speicherzellen (MC), die mit der Mehrzahl von redundanten Auswahlleitungen verbunden sind,
f) einer Mehrzahl von Redundanzschaltungseinrichtungen (10a, 10b) wobei jede entsprechend einem aus der Mehrzahl von Speicherzellenfeldblöcken vorgesehen ist und eine Einstelleinrichtung (3a, 3b), bei der im voraus einge stellt ist, ob irgendeine entsprechende Redundanzauswahl leitung verwendet werden soll oder nicht, eine Programmiereinrichtung (4a, 4b, 4c, 4d) zum Auswählen und Ausgeben irgendeines der Mehrzahl von Vordecodiersignalen, wenn in einem ersten Fall irgendeine entsprechende redundante Aus wahlleitung nicht verwendet wird, und zum Auswählen und Aus geben eines Vordecodiersignales, welches eine Adresse einer Aus wahlleitung, die durch die redundante Auswahlleitung, die ver wendet werden soll, ersetzt werden soll, spezifiziert, wenn in einem zweiten Fall irgendeine entsprechende redundante Aus wahlleitung verwendet wird, und eine zweite Auswahleinrichtung (5a, 6a, 5b, 6b), die auf die Ausgaben der Einstelleinrichtung und der Programmiereinrichtung zum Auswählen irgendeiner entsprechenden redundanten Auswahl leitung anspricht, aufweist; und
g) einer Inaktivierungseinrichtung (11) zum Inaktivieren der Mehrzahl von ersten Auswahleinrichtungen in Antwort auf eine Ausgabe der Mehrzahl von Redundantenzschaltungseinrichtungen, wenn irgendeine entsprechende redundante Auswahlleitung durch irgend eine der Mehrzahl von Redundanzschaltungseinrichtungen ausge wählt wird, wobei jede Programmiereinrichtung in der Mehrzahl von Redundanz schaltungseinrichtungen ein anderes Vordecodiersignal auswählt als ein Vordecodiersignal, welches durch eine andere Program miereinrichtung in dem ersten Fall ausgewählt wird.

5. Halbleiterspeichereinrichtung mit:

a) einer Mehrzahl von Speicherzellenfeldblöcken (1a, 1b) die eine Mehrzahl von Auswahlleitungen (WL) und eine Mehrzahl von Speicherzellen (MC) die mit der Mehrzahl von Auswahlleitungen verbunden sind und in einer Matrix von Zeilen und Spalten ange ordnet sind, aufweisen,
b) eine Vordecodiereinrichtung (12) zum Decodieren einer Mehrzahl von extern angelegten Adreßsignalen (XA) zum Erzeugen einer Mehrzahl von Vordecodiersignalen (PXA, X0*X1, X0*/X1, /X0*X1, /X0*/X1),
c) einer Mehrzahl von ersten Auswahleinrichtungen (2a, 2b), die entsprechend der Mehrzahl von Speicherzellenfeldblöcken vorgesehen sind, wobei jede auf die Mehrzahl von Vordecodier signalen zum Auswählen irgendeiner aus der Mehrzahl von Aus wahlleitungen in einem entsprechenden Speicherzellenfeldblock anspricht,
d) einer Mehrzahl von redundanten Auswahlleitungen (RWLa, RWLb), wobei eine aus der Mehrzahl von redundanten Auswahl leitungen entsprechend jedem aus der Mehrzahl von Speicher zellenfeldblöcken vorgesehen ist,
e) einer Mehrzahl von redundanten Speicherzellen (MC), die mit der Mehrzahl von redundanten Auswahlleitungen verbunden sind,
f) einer Mehrzahl von redundanten Schaltungseinrichtungen (10a, 10b), wobei jede entsprechend einem der Mehrzahl von Speicherzellenfeldblöcken vorgesehen ist und eine Einstelleinrichtung (3a, 3b), bei der im Voraus eingestellt ist, ob irgendeine entsprechende redundante Auswahlleitungen verwendet werden soll oder nicht, eine Programmiereinrichtung (4a, 4b, 4c, 4d) die eine Adresse einer Auswahlleitung, die durch irgendeine entsprechende redun dante Auswahlleitung ersetzt werden soll, programmiert hat, und eine zweite Auswahleinrichtung (5a, 6a, 5b, 6b), die auf die Ausgaben der Einstelleinrichtung und der Programmiereinrichtung zum Auswählen irgendeiner entsprechenden redundanten Auswahl leitung anspricht, aufweist und
g) einer Inaktivierungseinrichtung (11) zum Inaktivieren der Mehrzahl von ersten Auswahleinrichtungen in Antwort auf eine Ausgabe der Mehrzahl von redundanten Schaltungseinrichtungen, wenn irgendeine entsprechende redundante Auswahlleitung durch irgendeine der Mehrzahl von redundanten Schaltungseinrichtungen ausgewählt worden ist, wobei die Mehrzahl von Vordecodiersignalen an jede der Program miereinrichtungen angelegt wird, so daß die Lasten der Mehr zahl von Vordecodiersignalen im wesentlichen einander gleich sind, wenn eine entsprechende redundante Auswahlleitung nicht verwendet wird.

6. Halbleiterspeichereinrichtung mit:

a) einer Mehrzahl von Speicherzellenfeldblöcken (1a, 1b) die eine Mehrzahl von Auswahlleitungen (WL) und eine Mehrzahl von Speicherzellen (MC) die mit der Mehrzahl von Auswahlleitungen verbunden sind und in einer Matrix von Zeilen und Spalten angeordnet sind, aufweisen,
b) einer Vordecodiereinrichtung (12) zum Decodieren einer Mehrzahl von extern angelegten Adreßsignalen (XA) zum Erzeugen einer Mehrzahl von Vordecodiersignalen (PXA, X0*X1, X0*/X1, /X0*X1, /X0*/X1),
c) einer Mehrzahl von ersten Auswahleinrichtungen (2a, 2b), die entsprechend der Mehrzahl von Speicherzellenfeldblöcken vorgesehen sind, wobei jede auf die Mehrzahl von Vordecodier signalen zum Auswählen irgendeiner aus der Mehrzahl von Aus wahlleitungen in einem entsprechendem Speicherzellenfeldblock anspricht,
d) einer Mehrzahl von redundanten Auswahlleitungen (RWLa, RWLb), wobei eine aus der Mehrzahl von redundanten Auswahl leitungen entsprechend jedem aus der Mehrzahl von Speicher zellenfeldblöcken vorgesehen ist,
e) einer Mehrzahl von redundanten Speicherzellen (MC), die mit der Mehrzahl von redundanten Auswahlleitungen verbunden sind,
f) einer Mehrzahl von Redundanzschaltungseinrichtungen (10a, 10b), wobei jede entsprechend einem aus der Mehrzahl von Speicherzellenfeldblöcken vorgesehen ist und eine Einstelleinrichtung (3a, 3b), bei der im voraus eingestellt ist, ob irgendeine entsprechende redundante Auswahlleitung ver wendet werden soll oder nicht, eine Programmiereinrichtung (4a, 4b, 4c, 4d) zum Auswählen und Ausgeben irgendeines aus der Mehrzahl von Vordecodiersignalen, wenn in einem ersten Fall irgendeine entsprechende redundante Auswahlleitung nicht verwendet wird, und zum Auswählen und Aus geben eines Vordecodiersignales, welches eine Adresse einer Auswahlleitung spezifiziert, die durch die redundante Auswahl leitung, die verwendet werden soll, ersetzt werden soll, wenn in einem zweiten Fall irgendeine entsprechende redundante Auswahlleitung verwendet wird, und eine zweite Auswahleinrichtung (5a, 6a, 5b, 6b), die auf die Ausgaben der Einstelleinrichtung und der Programmiereinrichtung zum Auswählen irgendeiner entsprechenden redundanten Auswahl leitung anspricht, aufweist und
g) einer Inaktivierungseinrichtung (11) zum Inaktivieren der Mehrzahl von ersten Auswahleinrichtungen in Antwort auf eine Ausgabe der Mehrzahl von Redundanzauswahleinrichtungen, wenn irgendeine entsprechende redundante Auswahlleitung durch irgend eine aus der Mehrzahl von Redundanzschaltungseinrichtungen ausgewählt wird, wobei die Anzahl der Programmiereinrichtungen, welche ein Vordecodiersignal auswählen, gleich bezüglich der Anzahl anderer Programmiereinrichtungen gesetzt wird, welche ein anderes Vordecodiersignal in dem ersten Fall auswählen.

7. Halbleiterspeichereinrichtung mit:

a) einer Mehrzahl von Speicherzellenfeldblöcken (1a, 1b), die eine Mehrzahl von Auswahlleitungen (WL) und eine Mehrzahl von Speicherzellen (MC), die mit der Mehrzahl von Auswahlleitungen verbunden sind und in einer Matrix von Zeilen und Spalten angeordnet sind, aufweisen,
b) einer Vordecodiereinrichtung (12) zum Decodieren einer Mehrzahl von extern angelegten Adreßsignalen (XA) zum Erzeugen einer Mehrzahl von Vordecodiersignalen (PXA, X0*X1, X0*/X1, /X0*X1, /X0*/X1),
c) einer Mehrzahl von ersten Auswahleinrichtungen (2a, 2b), die entsprechend der Mehrzahl von Speicherzellenfeldblöcken vorgesehen sind, wobei jede auf die Mehrzahl von Vordecodier signalen zum Auswählen irgendeiner aus der Mehrzahl von Aus wahlleitungen in einem entsprechendem Speicherzellenfeldblock anspricht,
d) einer Mehrzahl von redundanten Auswahlleitungen (RWLa, RWLb), wobei eine aus der Mehrzahl von redundanten Auswahl leitungen entsprechend jedem aus der Mehrzahl von Speicher zellenfeldblöcken vorgesehen ist,
e) einer Mehrzahl von redundanten Speicherzellen (MC), die mit der Mehrzahl von redundanten Auswahlleitungen verbunden sind,
f) einer Mehrzahl von redundanten Schaltungseinrichtungen (10a, 10b), die jede entsprechend einem aus der Mehrzahl von Speicherzellenfeldblöcken vorgesehen sind, und die
(f1) eine erste Einstelleinrichtung (3a, 3b), bei der im voraus eingestellt ist, ob irgendeine entsprechende redundante Aus wahlleitung verwendet werden soll oder nicht,
(f2) eine Programmiereinrichtung (4a, 4b, 4c, 4d), welche eine zweite Einstelleinrichtung (40, 50), bei der eine Adresse einer Auswahlleitung eingestellt ist, die durch irgendeine ent sprechende redundante Auswahlleitung ersetzt werden soll und eine Signalauswahleinrichtung (61 bis 68, 71 bis 78), die auf eine Ausgabe der zweiten Einstelleinrichtung zum Auswählen und Ausgeben irgendeines aus der Mehrzahl von Vordecociersignalen anspricht, aufweist,
(f3) eine zweite Auswahleinrichtung (5a, 6a, 5b, 6b), die auf die Ausgaben der ersten Einstelleinrichtung und der Signalaus wahleinrichtung zum Auswählen irgendwelcher entsprechenden redundanten Auswahlleitungen anspricht, aufweist und
g) einer Inaktivierungseinrichtung (11) zum Inaktivieren der Mehrzahl von ersten Auswahleinrichtungen in Antwort auf eine Ausgabe der Mehrzahl von redundanten Schaltungseinrichtungen, wenn irgendeine entsprechende redundante Auswahlleitung durch irgendeine der Mehrzahl von redundanten Schaltungseinrichtungen ausgewählt wird, wobei eine Programmiereinrichtung in der Mehrzahl von Redundanz schaltungseinrichtungen ein anders Vordecodiersignal auswählt, als ein Vordecodiersignal, das durch eine andere Programmier einrichtung ausgewählt ist, wenn die Mehrzahl von redundanten Auswahlleitungen nicht verwendet werden.

8. Halbleiterschaltungseinrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die zweite Einstelleinrichtung aufweist:
eine obere Einstelleinrichtung (40) zum Erzeugen eines ersten logischen Steuersignales, und
eine untere Einstelleinrichtung (50) zum Erzeugen eines zweiten logischen Steuersignales,
wobei die Signalauswahleinrichtung aufweist
eine erste obere Transfergateeinrichtung (61, 71) zum Über tragen eines (X0*X1) aus der Mehrzahl von Vordecodiersignalen, wenn das erste logische Steuersignal einen ersten logischen Pegel erreicht,
eine zweite obere Transfergateeinrichtung (63, 73) zum Über tragen eines anderen (X0*/X1) aus der Mehrzahl von Decodier signalen, wenn das erste logische Steuersignal einen zweiten logischen Pegel erreicht,
eine dritte obere Transfergateeinrichtung (65, 75) zum Über tragen eines weiteren anderen (/X0*X1) aus der Mehrzahl von Vordecodiersignalen, wenn das erste logische Steuersignal den ersten logischen Pegel erreicht,
eine vierte obere Transfergateeinrichtung (67, 77) zum Über tragen noch eines weiteren (/X0*/X1) aus der Mehrzahl von Vor decodiersignalen, wenn das erste logische Steuersignal den zweiten logischen Pegel erreicht,
eine erste untere Transfergateeinrichtung (62, 72) zum Über tragen eines Ausgangssignals der ersten oberen Transfergateein richtung, wenn das zweite logische Steuersignal den ersten logischen Pegel erreicht,
eine zweite untere Transfergateeinrichtung (64, 74) zum Über tragen eines Ausgangssignals der zweiten oberen Transfergate einrichtung, wenn das zweite logische Steuersignal den ersten logischen Pegel erreicht,
eine dritte untere Transfergateeinrichtung (66, 76) zum Über tragen eines Ausgangssignals der dritten oberen Transfergate einrichtung, wenn das zweite logische Steuersignal den zweiten logischen Pegel erreicht und
eine vierte untere Transfergateeinrichtung (68, 78) zum Über tragen eines Ausgangssignals der vierten oberen Transfergate einrichtung, wenn das zweite logische Steuersignal den zweiten logischen Pegel erreicht.

9. Halbleiterspeichereinrichtung mit:

a) einer Mehrzahl von Speicherzellenfeldblöcken (1a, 1b), die eine Mehrzahl von Auswahlleitungen (WL) und eine Mehrzahl von Speicherzellen (MC), die mit der Mehrzahl von Auswahlleitungen verbunden sind und in einer Matrix von Zeilen und Spalten angeordnet sind, aufweisen,
b) einer Vordecodiereinrichtung (12) zum Decodieren einer Mehrzahl von extern angelegten Adreßsignalen (XA) zum Erzeugen einer Mehrzahl von Vordecodiersignalen (PXA, X0*X1, X0*/X1, /X0*X1, /X0*/X1),
c) einer Mehrzahl von ersten Auswahleinrichtungen (2a, 2b), die entsprechend der Mehrzahl von Speicherzellenfeldblöcken vorgesehen sind, wobei jede auf das Vordecodiersignal zum Aus wählen irgendeiner aus der Mehrzahl von Auswahlleitungen in einem entsprechenden Speicherzellenfeldblock anspricht,
d) einer Mehrzahl von redundanten Auswahlleitungen (RWLa, RWLb), wobei eine aus der Mehrzahl von redundanten Auswahl leitungen entsprechend jedem aus der Mehrzahl von Speicher zellenfeldblöcken vorgesehen ist,
e) einer Mehrzahl von redundanten Speicherzellen (MC), die mit der Mehrzahl von redundanten Auswahlleitungen verbunden sind,
f) einer Mehrzahl von Redundanzschaltungseinrichtungen (10a, 10b), wobei jede entsprechend einem aus der Mehrzahl von Speicherzellenfeldblöcken vorgesehen ist und
(f1) eine erste Einstelleinrichtung (3a, 3b), bei der im Voraus eingestellt ist, ob irgendeine entsprechende redundante Aus wahlleitung verwendet werden soll oder nicht,
(f2) eine Programmiereinrichtung (4a, 4b, 4c, 4d), die auf weist
eine zweite Einstelleinrichtung (40, 50) bei der eine Adresse einer Auswahlleitung, welche durch irgendeine entsprechende redundante Auswahlleitung ersetzt werden soll, eingestellt ist und
eine Mehrzahl von Transfereinrichtungen (61-68, 71-78), wobei jede auf einen Ausgang der zweiten Einstelleinrichtung zum Übertragen eines entsprechenden aus der Mehrzahl von Vor decodiersignalen anspricht, und
(f3) eine zweite Auswahleinrichtung (5a, 6a, 5b, 6b), die auf Ausgaben der ersten Einstelleinrichtung und der Mehrzahl von Transfereinrichtungen zum Auswählen irgendeiner entsprechenden redundanten Auswahlleitung anspricht, aufweist und
g) einer Inaktivierungseinrichtung (11) zum Inaktivieren der Mehrzahl von ersten Auswahleinrichtungen in Antwort auf eine Ausgabe der Mehrzahl von Redundanzschaltungseinrichtungen, wenn irgendeine entsprechende redundante Auswahlleitung durch irgendeine aus der Mehrzahl von Redundanzschaltungseinrichtungen ausgewählt wird, wobei eine aus der Mehrzahl von Transfereinrichtungen in einer aus der Mehrzahl von Redundanzschaltungseinrichtungen ein anderes Vordecodiersignal überträgt als ein Vordecodiersignal, welches durch eine aus der Mehrzahl von Transfereinrichtungen in einer anderen Redundanzschaltungseinrichtung übertragen wird, wenn die Mehrzahl von redundanen Auswahlleitungen nicht verwendet werden.