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Die
vorliegende Erfindung betrifft allgemein Spaltenredundanzvorrichtungen
zur Reparatur ausgefallener Speicherzellen in Halbleiterspeichern,
und insbesondere eine Spaltenredundanzvorrichtung für einen
Halbleiterspeicher, die dazu in der Lage ist, eine Verminderung
einer Reparaturfähigkeit
ausgefallener Speicherzellen zu verhindern, obwohl eine Auffrischungsgeschwindigkeit
des Halbleiterspeichers erhöht
ist.
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Zum
besseren Verständnis
werden zunächst eine
Halbleiterspeicherstruktur und ein Speicherzellenauswahl(addressier)verfahren
in Bezug auf beispielsweise einen dynamischen 16-Mega-Direktzugriffspeicher
(auf den nachfolgend als DRAM bezug genommen wird) erläutert, der
sich zur Zeit am Markt befindet.
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Um
die Betriebsstabilität
sicherzustellen, ist der 16-Mega-DRAM in 4 Speicherblöcke unterteilt, von
denen jeder 16 Zellenarrayblöcke
enthält.
Jeder der Zellenarrayblöcke
enthält
256 K Speicherzellen, die in Matrixform mit 256 Wortzeilen und 1
K Bit-Zeilen verbunden
sind. Der 16-Mega-DRAM umfaßt
dadurch 64 Zellenarrayblöcke,
welche die 4 Speicherblöcke
bilden.
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Die
4 Speicherblöcke
werden gemäß 2 Bits AYA
und AYB hoher Ordnung eines 12-Bit-Spalten-Adressensignals AY0-AYB
unterschieden bzw. diskriminiert. Die 16-Zellenarrayblöcke eines
jeden der 4 Speicherblöcke
werden entsprechend 4 Bits AX8-AXB hoher Ordnung eines 12-Bit-Zeilen-Adressensignals
AX0-AXB diskriminiert bzw. unterschieden. Die 8 Bits AX0-AX7 niedriger
Ordnung des 12-Bit-Zeilen-Adressensignals
AX0-AXB werden verwendet, um die 256 Wortzeilen auszuwählen, die
in jedem der Zellenarrayblöcke
enthalten sind. Die 10 Bits AY0-AY9 des 12-Bit-Spalten-Adressensignals AY0-AYB
werden verwendet, um die 1 K Bitzeilen auszu wählen, die in jedem der Zellenarrayblöcke enthalten
sind. Die neunten und zehnten Bits AY8 und AY9 des 12-Bit-Spaltenadressensignals AY0-AYB
werden auch verwendet, um Datenlese- und – schreibpfade des Halbleiterspeichers
auszuwählen.
Die neunten und zehnten Spalten-Adressen-Signalbits AY8 und AY9
werden nämlich
verwendet, um eine Dateneingabe-/Ausgabeeinheit mit jedem der 4
Speicherblöcke
wahlweise zu verbinden.
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Bei
einem Lesebetrieb unter der Bedingung, daß der 16-Mega-DRAM eine 16-Bit-Datenzugriffbetriebsart
und eine 4 K-Auffrischungsrate hat, werden 16-Bit-Daten gemäß den 12
Zeilen-Adressen-Signalbits
AX0-AXB und die 10 Spalten-Adressen-Signalbits AY0-AY9 ausgewählt. Die
ausgewählten 16-Bit-Daten
werden zu der Eingabe-/Ausgabeeinheit durch einen Datenpfad übertragen,
der durch die neunten und zehnten Spalten-Adressen-Signalbits AY8
und AY9 ausgewählt
ist. Die Eingabe-/Ausgabeeinheit gibt die eingegebenen 16-Bit-Daten
an eine externe Schaltung aus. Im Lesebetrieb unter der Bedingung,
daß der
16-Mega-DRAM die 16-Bit-Datenzugriffsbetriebsart
und eine 1 K-Auffrischungsrate hat, werden 16-Bit-Daten gemäß den 10
Zeilen-Adressen-Signalbits AX0-AX9 und den 10 Spalten-Adressen-Signalbits
AY0-AY9 ausgewählt.
Die ausgewählten
16-Bit-Daten werden zu der Eingabe-/Ausgabeeinheit durch den Datenpfad übertragen,
der durch die neunten und zehnten Spalten-Adressen-Signalbits AY8
und AY9 ausgewählt wurde.
Die Eingabe-/Ausgabeeinheit gibt die eingegebenen 16-Bit-Daten zu
der externen Schaltung aus. Eine Daten-Zugriffeigenschaft des Halbleiterspeichers
ist vorliegend die Anzahl der Daten, die gleichzeitig aus dem Halbleiterspeicher
gelesen bzw. in diesen geschrieben werden können.
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Die
2 Bits AXA und AXB hoher Ordnung des 12-Bit-Zeilen-Adressensignals
AX0-AXB werden gemäß der Auffrischungsrate
des Halbleiterspeichers selektiv verwendet, wie vorstehend erwähnt. Die
2 Zeilen-Adressen-Signalbits AXA und AXB hoher Ordnung befinden
sich unter einer Nicht-Beachtungsbedingung, wenn sie nicht verwendet
werden, um die Zellenarrayblöcke
auszuwählen.
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Eine
Spaltenredundanzvorrichtung wird in dem Halbleiterspeicher üblicherweise
verwendet, um eine ausgefallene der Speicherzellen in den Zellenarrayblöcken zu
reparieren. Die Spaltenredundanzvorrichtung ist dazu ausgelegt,
eine Redundanz-Bit-Leitung zu treiben, an die eine Redundanz-Speicherzelle
angeschlossen ist, anstelle der normalen Bit-Leitung, an die die
ausgefallene Speicherzelle angeschlossen ist. Zu diesem Zweck überprüft die Spaltenredundanzvorrichtung
einen logischen Wert eines Adressensignals von einer Adressenquelle,
um zu bestimmen, ob die ausgefallene Speicherzelle durch das Adressensignal
adressiert wird. Wenn bestimmt wird, daß die ausgefallene Speicherzelle
durch das Adressensignal adressiert wird, aktiviert die Spaltenredundanzvorrichtung
die Redundanz-Bit-Leitung, an die die Redundanzspeicherzelle angeschlossen
ist, während
die normale Bit-Leitung entaktiviert wird, an die die ausgefallene
Speicherzelle angeschlossen ist. Um zu bestimmen, ob die ausgefallene
Speicherzelle durch das Adressensignal adressiert wird, umfaßt die Spaltenredundanzvorrichtung
Sicherungen, die durch einen Hersteller geschnitten oder durchgeschnitten
werden können,
und MOS-Transistoren, die ansprechend auf ein Adressendekodiersignal
getrieben werden.
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Wenn
jedoch bei einer derartigen herkömmlichen
Spaltenredundanzvorrichtung für
den Halbleiterspeicher einige wenige Bits hoher Ordnung des Adressensignals
bei einer Erhöhung
der Auffrischungsrate nicht verwendet werden, werden die an die
nicht verwendeten Adressensignal-Bits angeschlossenen Sicherungen
unzutreffenderweise durchschnitten. In dem Fall, in dem einige Bits
hoher Ordnung des Adressensignals nicht verwendet werden, werden
aus diesem Grund die Redundanzspeicherzellen unnötigerweise verbraucht, was
zu einer Verminderung der Reparaturfähigkeit der ausgefallenen Speicherzellen
führt.
Das Problem bei der vorstehend erwähnten herkömmlichen Spaltenredundanzvorrichtung
für den
Halbleiterspeicher wird nachfolgend im einzelnen in Bezug auf 1 erläutert.
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In 1 ist ein Schaltungsdiagramm
der herkömmlichen
Spaltenredundanzvorrichtung für
den Halbleiterspeicher gezeigt. Wie in dieser Zeichnung gezeigt,
umfaßt
die herkömmliche
Spaltenredundanzvorrichtung einen Voraufladungs-PMOS-Transistor
MP1, der zwischen eine Versorgungsspannungsquelle Vcc und einen
Knoten 11 geschaltet ist, und ein Zeilensicherungsgehäuse 10,
das an den Knoten 11 angeschlossen ist. Der Voraufladungs-PMOS-Transistor
MP1 hat ein Gate zum Eingeben eines Voraufladungssteuersignals PRE.
Wenn das Voraufladungssteuersignal PRE einen niedrigen logischen
Zustand hat, wird der Voraufladungs-PMOS-Transistor MP1 eingeschaltet,
um eine Versorgungsspannung von der Versorgungsspannungsquelle Vcc
zu dem Knoten 11 zu übertragen. Die
Versorgungsspannung von der Versorgungsspannungsquelle Vcc wird
dadurch am Knoten 11 beibehalten.
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Das
Zeilensicherungsgehäuse 10 wird
ansprechend auf Zeilen-Adressen-Kombinationssignale
RA89, RA/89, RA8/9, RA/8/9, RAAB, RA/AB, RAA/B und RA/A/B mit unterschiedlichen
logischen Werten getrieben, um zu bestimmen, ob einer der zu reparierenden 16 Zellenarrayblöcke in jedem
der 4 Speicherblöcke
adressiert ist. Zu diesem Zweck enthält das Zeilensicherungsgehäuse 10 8
Sicherungen Fr1-Fr8, die zwischen den Knoten 11 und einer Grund- oder Massespannungsquelle
Vss parallel geschaltet sind, und 8 NMOS-Transistoren Mr1-Mr8, von
denen jeder zwischen eine entsprechende der Sicherungen Fr1-Fr8
und die Massespannungsquelle Vss geschaltet ist.
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Die
8 Sicherungen Fr1-Fr8 können
durch den Hersteller selektiv durchschnitten und programmiert werden.
Wenn sie programmiert sind, können
7 der 8 Sicherungen Fr1-Fr8 mit Ausnahme von einer durchschnitten
sein.
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Die
8 NMOS-Transistoren Mr1-Mr8 haben Gates zum Eingeben von Zeilen-Adressenkombinationssignalen
RA89, RA/89, RA8/9, RR/8/9, RAAB, RA/AB, RAA/B und RA/A/B. Die an
die durchschnittenen Sicherungen angeschlossenen NMOS-Transistoren
haben keine Wirkung auf die Spannung am Knoten 11. Andererseits
wird der an die nicht-durchschnittene Sicherung angeschlossene NMOS-Transistor
Mr1 selektiv ansprechend auf den logischen Zustand des entsprechenden
Zeilen-Adressenkombinationssignals getrieben, um die Spannung am Knoten 11 zu
der Massespannungsquelle Vss umzuleiten.
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Beispielsweise
soll angenommen werden, daß 7
Sicherungen Fr2-Fr8
der 8 Sicherungen Fr1-Fr8 durchgeschnitten sind und lediglich die
verbliebene eine Sicherung Frl arbeitet. In diesem Fall wird der
NMOS-Transistor Mr1 eingeschaltet, wenn das Zeilen-Adressenkombinationssignal
RA89 einen hohen logischen Zustand hat. Im eingeschalteten Zustand
umgeht der NMOS-Transistor Mr1 die Spannung, die am Knoten 11 voraufgeladen
ist, zu der Massespannungsquelle Vss. Zu diesem Zeitpunkt wird am
Knoten 11 ein Signal niedriger Spannung mit einer Massespannung
von der Massespannungsquelle Vss erzeugt. Das Signal niedrigen logischen Zustands
am Knoten 11 zeigt an, daß ein Zellenarrayblock entsprechend
dem Zeilen-Adressenkombinationssignal RA89 nicht ausgewählt (adressiert)
ist.
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Wenn
hingegen in dem Fall, in dem das Zeilen-Adressenkombinationssignal
RA89 einen niedrigen logischen Zustand hat, wird der NMOS-Transistor
Mr1 ausgeschaltet, um einen Strompfad zwischen der Sicherung Fr1
und der Massespannungsquelle Vss zu blockieren. Dadurch wird ein
Signal hohen logischen Zustands mit der voraufgeladenen Spannung
am Knoten 11 erzeugt. Das Signal hohen logischen Zustands
am Knoten 11 zeigt an, daß der Zellenarrayblock entsprechend
dem Zeilen-Adressenkombinationssignal RA89 ausgewählt (adressiert)
ist.
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Die
herkömmliche
Spaltenredundanzvorrichtung umfaßt ferner einen ersten Inverter
GI1 zum Puffern und Invertieren eines Spaltenpfadstartsignals/CS,
und ein NAND-Gate GN1 zum Eingeben des ersten logischen Signals
von dem Knoten 11. Wenn das Spal tenpfadstartsignal, das
durch den Inverter GI1 invertiert wird, einen hohen logischen Zustand
hat, invertiert das NAND-Gate GN1 das erste logische Signal von
dem Knoten 11 und erzeugt das resultierende zweite logische
Signal. Wenn das Spaltenpfadstartsignal, das durch den ersten Inverter
GI1 invertiert ist, hingegen einen niedrigen logischen Zustand hat,
erzeugt das NAND-Gate GN1 das zweite logische Signal, das einen
hohen logischen Zustand hat, ungeachtet eines logischen Zustands
des ersten logischen Signals von dem Knoten 11. Das zweite
logische Signal von dem NAND-Gate GN1 wird durch einen zweiten Inverter
GI2 invertiert und daraufhin an eine Ausgabeleitung 13 angelegt.
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Die
herkömmliche
Spaltenredundanzvorrichtung umfaßt ferner ein Spaltensicherungsgehäuse 12,
das zwischen die Ausgabeleitung 13 und die Massespannungsquelle
Vss geschaltet ist. Das Spaltensicherungsgehäuse 12 wird ansprechend
auf die Spalten-Adressen-Signalbits
AY0, /AY0, AY1, /AY1,..., AY7 und /AY7 mit unterschiedlichen logischen
Werten betrieben, um zu bestimmen, ob eine Bit-Leitung, die an eine
zu reparierende Speicherzelle angeschlossen ist, ausgewählt (adressiert)
ist. Zu diesem Zweck enthält
das Spaltensicherungsgehäuse 12 16
Sicherungen Fc1-Fc16,
die zwischen die Ausgabeleitung 13 und die Massespannungsquelle Vss
parallel geschaltet sind, und 16 NMOS-Transistoren Mc1-Mc16, von
denen jeder zwischen eine entsprechende der Sicherungen Fc1-Fc16
und die Massespannungsquelle Vss geschaltet ist.
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Die
16 Sicherungen Fc1-Fc16 können
durch den Hersteller wahlweise oder selektiv durchschnitten und
programmiert sein, um eine Spaltenadresse der ausgefallenen Speicherzelle
zu adressieren. Im programmierten Zustand können 15 der 16 Sicherungen
Fc1-Fc16 durchschnitten sein, mit der Ausnahme von einer.
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Die
16 NMOS-Transistoren Mc1-Mc16 haben Gates zum Eingeben der Spalten-Adressen-Signalbits
AY0, /AY0, AY1, /AY1,..., AY7 und /AY7. Die an die durchschnittenen
Sicherungen angeschlossenen NMOS-Transistoren haben keine Wirkung
auf eine Spannung an der Ausgabeleitung 13. Andererseits
wird der an die nichtdurchschnittene Sicherung angeschlossene NMOS-Transistor
selektiv ansprechend auf den logischen Zustand des entsprechenden
Spalten-Adressen-Signalbits getrieben, um die Spannung an der Ausgabeleitung 13 zu
der Massespannungsquelle Vss umzuleiten.
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In
dem Fall, daß das
Spalten-Adressensignal einen durch den Hersteller programmierten
hohen logischen Wert hat, hält
das Spaltensicherungsgehäuse 12 die
Spannung an der Ausgabeleitung 13 so aufrecht wie sie ist.
Dadurch wird auf der Ausgabeleitung 13 ein Spaltenredundanzsteuersignal
RDY erzeugt, das einen hohen logischen Zustand hat. In dem Fall
hingegen, in dem das Spalten-Adressensignal einen logischen Wert
hat, der unterschiedlich von dem durch den Hersteller programmierten
Wert ist, umgeht das Spaltensicherungsgehäuse 12 die Spannung
an der Ausgabeleitung 13 zu der Massespannungsquelle Vss.
Dadurch ändert
sich das auf der Ausgabeleitung 13 erzeugte Spaltenredundanzsteuersignal
RDY in Richtung auf einen niedrigen logischen Zustand. Wenn es einen
hohen logischen Zustand hat, treibt das Spaltenredundanzsteuersignal RDY
von der Ausgabeleitung 13 eine Redundanz-Bit-Leitung, die
an eine (nicht gezeigte) Redundanzspeicherzelle angeschlossen ist.
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Die
Zeilen-Adressenkombinationssignale RA89, RA/89, RA8/9, RA/8/9, RAAB,
RA/AB, RAA/B und RA/A/B werden durch selektives Kombinieren der
4 Bits AX8-AXB hoher Ordnung des 12-Bit-Spalten-Adressensignals
AX0-AXB erzeugt. In diesem Zusammenhang wird das Zeilensicherungsgehäuse 10 ansprechend
auf die 4 Bits AX8-AXB hoher Ordnung des 12-Bit-Zeilen-Adressensignals
AX0-AXB getrieben, um zu bestimmen, ob irgendeine der 16 Zellenarrayblöcke in jedem
der 4 Speicherblöcke ausgewählt ist.
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Wenn
jedoch die Auffrischgeschwindigkeit von einem 4 K-Zyklus zu einem
1 K-Zyklus erhöht wird,
befinden sich eines oder meh rere bits des 12-Bit-Zeilen-Adressensignals
AX0-AXB in einem Nicht-Beachtungszustand, so daß sie nicht verwendet werden,
um die Zellenarrayblöcke
auszuwählen. Die
an die nicht verwendeten Zeilen-Adressen-Signalbits angeschlossenen
Sicherungen werden aus diesem Grund unnötig durchschnitten. Außerdem wird
das Adressieren in Bezug auf die Zellenarrayblöcke entsprechend der Anzahl
der logischen Werte gleichzeitig durchgeführt, die aus den nicht verwendeten
Zeilen-Adressensignal-Bits ableitbar sind. 3 der Redundanzspeicherzellen
werden dadurch unnötig
zur Reparatur einer einzigen ausgefallenen Speicherzelle verbraucht.
Der unnötige
Verbrauch der Redundanzspeicherzellen führt zu einer Verminderung der
Reparaturfähigkeit
der ausgefallenen Speicherzellen, wobei die Auffrischgeschwindigkeit
der Halbleitervorrichtung erhöht
wird.
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Die
Druckschrift
DE 42
36 099 A1 beschreibt einen spaltenredundanten Schaltkreis
für eine
Halbleiter-Speichervorrichtung. Der Schaltkreis weist einen spaltenredundanten
Steuerschaltkreis zur Aufnahme eines Zeilenadressensignals und eine Schmelzbox
zur Aufnahme des Ausgangssignals des Spaltenredundantensteuerschaltkreises
und einen Blockauswahlsteuerschaltkreis mit einem Eingang zur Aufnahme
des Ausgangssignals des spaltenredundanten Steuerschaltkreises und
einen Ausgang auf, der mit einer Vielzahl von Schmelzschaltkreisen verbunden
ist. Dabei beinhaltet der Auswahlsteuerschaltkreis eine Vielzahl
von Schmelzschaltkreisen, von denen jeder mindestens einen Schmelzpunkt aufweist,
der mit einer vorgegebenen statischen Spannung verbunden ist, wobei
eine der Spalten, die mit einer normalen Spaltenauswahlleitung verbunden
ist, die defekt ist, durch eine der Spalten einer Reservezellen-Matrix
unter dem Reparaturbetrieb des Blockauswahlsteuerschaltkreises ersetzt
wird.
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Die
vorliegende Erfindung ist angesichts des obenstehend genannten Problems
gemacht worden, und eine Aufgabe der vorliegenden Erfindung besteht
darin, eine Spaltenredundanzvorrichtung für einen Halbleiterspeicher
zu schaffen, die dazu in der Lage ist, ausgefallene Speicherzellen
wirksam zu reparieren, obwohl eine Auffrischgeschwindigkeit der Halbleitervorrichtung
erhöht
ist.
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Gelöst wird
diese Aufgabe durch die Merkmale des Anspruchs 1. Vorteilhafte Weiterbildungen der
Erfindung sind in den Unteransprüchen
angegeben.
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Gemäß der vorliegenden
Erfindung werden die vorstehend genannte und weitere Aufgaben gelöst durch
Schaffung einer Spaltenredundanzvörrichtung für einen Halbleiterspeicher
mit zumindest zwei Speicherblöcken,
von denen jeder eine Mehrzahl von Zellenarrayblöcken und ein Redundanzzellenarray hat,
und mit einer Eingabe-/Ausgabeeinrichtung zum Durchführen einer
bidirektionellen Datenübertragung mit
den zumindest zwei Speicherblöcken,
wobei die Spaltenredundanzvorrichtung umfaßt:
eine Adresseneingabeeinrichtung
zum Eingeben eines ersten Zeilen-Addressensignals, das zur Auswahl
der Zellenarrayblöcke
ungeachtet einer Auf frischgeschwindigkeit des Halbleiterspeichers
verwendet wird, eines zweiten Zeilen-Adressensignals, das selektiv
verwendet wird, um die Zellenarrayblöcke gemäß der Auffrischgeschwindigkeit
des Halbleiterspeichers auszuwählen,
eines ersten Spalten-Adressensignals,
das zum Auswählen
eines der zumindest zwei Speicherblöcke verwendet wird, die an
die Eingabe-/Ausgabeeinrichtung angeschlossen werden sollen, und
eines zweiten Spalten-Adressensignals, das zum Auswählen von
Bit-Zeilen verwendet wird, die in den Zellenarrayblöcken enthalten sind,
eine Blockprogrammiereinrichtung zum Bestimmen in Erwiderung auf
das erste Zeilen-Adressensignal, ob eine gewünschte Anzahl der Mehrzahl
von Zellenarrayblöcken
ausgewählt
ist, eine Zusatzblockprogrammiereinrichtung zum Bestimmen ansprechend
auf entweder das zweite Zeilen-Adressensignal oder das erste Spalten-Adressensignal und
eines Ausgangssignals von der Blockprogrammiereinrichtung, ob irgendeiner
der gewünschten
Anzahl von Zellenarrayblöcken
ausgewählt
ist, und eine Spaltenprogrammiereinrichtung zum Bestimmen ansprechend
auf das zweite Spalten-Adressensignal
und ein Ausgangssignal von der Zusatzblockprogrammiereinrichtung,
ob eine beliebige der Bit-Zeilen in dem Zellenarrayblock, der durch
entweder das zweite Zeilen-Adressensignal oder das erste Spalten-Adressensignal
und das erste Zeilen-Adressensignal ausgewählt ist, adressiert ist, und
zum selektiven Treiben einer beliebigen der Speicherzellen, die in
dem Redundanzzellenarray gemäß dem ermittelten
Signal enthalten sind.
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Die
Erfindung wird nachfolgend anhand der Zeichnungen beispielhaft näher erläutert; es
zeigen:
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1 ein
Schaltungsdiagramm einer herkömmlichen
Spaltenredundanzvorrichtung für
einen Halbleiterspeicher, und
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2 ein
Schaltungsdiagramm einer Spaltenredundanzvorrichtung für einen
Halbleiterspeicher gemäß der vorliegenden
Erfindung.
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Zur
Erleichterung der Beschreibung wird angenommen, daß ein Halbleiterspeicher
in 4 Speicherblöcke
unterteilt ist, von denen jeder 16 Zellenarrayblöcke enthält. Es wird ferner angenommen,
daß der Halbleiterspeicher
eine Auffrischgeschwindigkeit mit einem 1 K-Zyklus oder 4 K-Zyklus
hat. Eine Spaltenredundanzvorrichtung gemäß der vorliegenden Erfindung
wird nachfolgend in Anwendung auf die beiden vorstehend genannten
Fälle erläutert, in
denen der Halbleiterspeicher eine Auffrischgeschwindigkeit mit einem
1 K-Zyklus und einem 4 K-Zyklus hat.
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In 2 ist
ein Schaltungsdiagramm der Halbleiterredundanzvorrichtung für den Halbleiterspeicher
gemäß der vorliegenden
Erfindung gezeigt. Wie in dieser Zeichnung gezeigt, umfaßt die Spaltenredundanzvorrichtung
einen Voraufladungs-PMOS-Transistor MP2, der zwischen eine Versorgungsspannungsquelle
Vcc und einen ersten Knoten 21 geschaltet ist, und ein
Zeilensicherungsgehäuse 20,
das an den ersten Knoten 21 angeschlossen ist. Der Voraufladungs-PMOS-Transistor MP2
hat ein Gate zum Eingeben eines Voraufladungssteuersignals PRE.
Wenn das Voraufladungssteuersignal PRE einen niedrigen logischen
Zustand hat, wird der Voraufladungs-PMOS-Transistor MP2 eingeschaltet,
um eine Versorgungsspannung von der Versorgungsspannungsquelle Vcc
zu dem ersten Knoten 21 zu übertragen. Die Versorgungsspannung von
der Versorgungsspannungsquelle Vcc wird dadurch am ersten Knoten 21 aufrechterhalten.
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Das
Zeilensicherungsgehäuse 20 wird
ansprechend auf Zeilen-Adressenkombinationssignale RA89,
RA/89, RA8/9 und RA/8/9 mit unterschiedlichen logischen Werten getrieben,
um zu bestimmen, ob einer der zu reparierenden 16 Zellenarrayblöcke in jedem
der 4 Speicherblöcke
adressiert ist. Zu diesem Zweck enthält das Zeilensicherungsgehäuse 20 4 Sicherungen
Fr9-Fr12, die zwischen den ersten Knoten 21 und eine Grund-
oder Massespannungsquelle Vss parallel geschaltet sind, und 4 NMOS-Transistoren
Mr9-Mr12, von denen jeder zwischen eine entsprechende der Sicherungen
Fr9-Fr12 und die Massespannungsquelle Vss geschaltet ist.
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Die
4 Sicherungen Fr9-Fr12 können
durch den Hersteller selektiv durchschnitten und programmiert werden,
um gleichzeitig 4 der 16 Zellenarrayblöcke in jedem der 4 Speicherblöcke auszuwählen. Im
programmierten Zustand können
3 der 4 Sicherungen Fr9-Fr12 durchschnitten sein, mit Ausnahme von
einer.
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Die
4 NMOS-Transistoren Mr9-Mr12 haben Gates zum Eingeben der Zeilen-Adressenkombinationssignale
RA89, RA/89, RA8/9 und RA/8/9. Die an die durchschnittenen Sicherungen
angeschlossenen NMOS-Transistoren haben keine Wirkung auf die Spannung
am ersten Knoten 21. Der an die nicht-durchschnittene Sicherung
angeschlossene NMOS-Transistor wird andererseits ansprechend auf den
logischen Zustand des entsprechenden Zeilen-Adressenkombinationssignals
getrieben, um die Spannung am ersten Knoten 21 zu der Massespannungsquelle
Vss umzuleiten.
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Beispielsweise
wird angenommen, daß 3
Sicherungen Fr10-Fr12 der 4 Sicherungen Fr9-Fr12 durchschnitten
sind und lediglich die verbliebene eine Sicherung Fr9 betrieben
werden kann. In diesem Fall wird der NMOS-Transistor Mr9 eingeschaltet,
wenn das Zeilen-Adressenkombinationssignal RA89 einen hohen logischen
Zustand hat. Im eingeschalteten Zustand leitet der NMOS-Transistor
Mr9 die Spannung um, die am ersten Knoten 21 voraufgeladen
ist, zu der Massespannungsquelle Vss um. Zu diesem Zeitpunkt wird
ein Signal niedrigen logischen Zustands mit einer Massespannung
von der Massespannungsquelle Vss am ersten Knoten 21 erzeugt. Das
Signal niedrigen logischen Zustands am ersten Knoten 21 zeigt
an, daß die
4 Zellenarrayblöcke
entsprechend dem Zeilen-Adressenkombinationssignal RA89 nicht ausgewählt (adressiert)
sind.
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In
dem Fall hingegen, daß das
Zeilen-Adressenkombinationssignal RA89 einen niedrigen logischen
Zustand hat, ist der NMOS-Tran sistor Mr9 ausgeschaltet, um einen
Strompfad zwischen der Sicherung Fr9 und der Massespannungsquelle
Vss zu blockieren. Dadurch wird ein Signal hohen logischen Zustands
mit der voraufgeladenen Spannung am ersten Knoten 21 erzeugt.
Das Signal hohen logischen Zustands am ersten Knoten 21 zeigt
an, daß die
4 Zellenarrayblöcke
entsprechend dem Zeilen-Adressenkombinationssignal RA89 ausgewählt (adressiert)
sind.
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Die
Spaltenredundanzvorrichtung umfaßt ferner einen ersten Inverter
GI3 zum Puffern und Invertieren eines Spaltenpfadstartsignals/CS
und ein NAND-Gate GN2 zum Eingeben des ersten logischen Signals
vom ersten Knoten 21. Wenn das durch den ersten Inverter
GI3 invertierte Spaltenpfadstartsignal einen hohen logischen Zustand
hat, invertiert das NAND-Gate GN2 das erste logische Signal von
dem ersten Knoten 21 und erzeugt das resultierende zweite
logische Signal. Wenn das Spaltenpfadstartsignal, das durch den
ersten Inverter GI3 invertiert wurde, hingegen einen niedrigen logischen Zustand
hat, erzeugt das NAND-Gate GN2 das zweite logische Signal, das einen
hohen logischen Zustand ungeachtet eines logischen Zustands des
ersten logischen Signals vom ersten Knoten 21 hat. Das zweite
logische Signal von dem NAND-Gate GN2 wird durch einen zweiten Inverter
GI4 invertiert und daraufhin an eine Ausgabeleitung 23 angelegt.
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Die
Spaltenredundanzvorrichtung umfaßt ferner ein Spaltensicherungsgehäuse 22,
das zwischen die Ausgabeleitung 23 und die Massespannungsquelle
Vss geschaltet ist. Das Spaltensicherungsgehäuse 22 wird ansprechend
auf Spalten-Adressen-Signalbits AY0, /AY0, AY1, /AY1,..., AY7 und
/AY7 mit unterschiedlichen Werten getrieben, um zu bestimmen, ob
eine an eine zu reparierende Speicherzelle angeschlossene Bit-Leitung ausgewählt (adressiert)
ist. Zu diesem Zweck enthält das
Spaltensicherungsgehäuse 22 16
Sicherungen Fc17-Fc32, die zwischen die Ausgabeleitung 23 und die
Massespannungsquelle Vss parallel geschaltet sind, und 16 NMOS-Transistoren
Mc17-Mc32, von denen jeder zwischen eine entsprechende der Sicherungen
Fc17-Fc32 und die Massespannungsquelle Vss geschaltet ist.
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Die
16 Sicherungen Fc17-Fc32 können durch
den Hersteller selektiv durchschnitten und programmiert werden,
um eine Spaltenadresse der ausgefallenen Speicherzelle zu programmieren.
Im programmierten Zustand können
15 der 16 Sicherungen Fc17-Fc32 mit Ausnahme von einer durchschnitten sein.
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Die
16 NMOS-Transistoren Mc17-Mc32 haben Gates zum Eingeben von Spalten-Adressen-Signalbits
AY0, /AY0, AY1, /AY1,..., AY7 und /AY7. Das Spaltensicherungsgehäuse 22 mit
den 16 Sicherungen Fc17-Fc32 und die 16 NMOS-Transistoren Mc17-Mc32
arbeitet in derselben Weise wie das Spaltensicherungsgehäuse 12 in 1,
so daß Einzelheiten
dieses Gehäuses
nicht erläutert
werden müssen.
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Die
Spaltenredundanzvorrichtung umfaßt ferner ein Zusatzsicherunsgehäuse 24,
das wahlweise oder selektiv an den ersten Knoten 21 und
die Ausgabeleitung 23 angeschlossen wird. Das Zusatzsicherungsgehäuse 24 gibt
selektiv Eingabe-Zeilen-Adressenkombinationssignale RA/A/B, RAA/B, RA/AB
und RAAB und Spalten-Adressensignal-Bits AY8, /AY8, AY9 und /AY9
ein. Beim Eingeben der Zeilen-Adressenkombinationssignale RA/A/B,
RAA/B, RA/AB und RAAB, arbeitet das Zusatzsicherungsgehäuse 24 mit
dem Zeilensicherungsgehäuse 20 zusammen,
um einen der 16 Zellenarrayblöcke in jedem der 4 Speicherblöcke auszuwählen. Beim
Eingeben der Spalten-Adressen-Signalbits AY8, /AY8, AY9 und /AY9,
ist das Zusatzsicherungsgehäuse 24 andererseits
dazu ausgelegt, einen der 4 Zellenarrayblöcke auszuwählen, die durch das Zeilensicherungsgehäuse 20 ausgewählt sind.
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Das
Zusatzsicherungsgehäuse 24 enthält 4 Sicherungen
Fa1-Fa4, die zwischen den zweiten Knoten 25 und die Massespannungsquelle
Vss parallel geschaltet sind, und 4 NMOS-Transistoren Ma1-Ma4, von
denen jeder zwischen eine entsprechende der Sicherungen Fa1-Fa4
und die Massespannungsquelle Vss geschaltet ist. Erste bis vierte Verbindungsschalter
JS1-JS4 sind an Gates der 4 NMOS-Transistoren Ma1-Ma4 angeschlossen.
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Die
ersten bis vierten Verbindungsschalter JS1-JS4 werden durch den
Hersteller beim Herstellungsprozeß eingestellt, um die Zeilen-Adressenkombinationssignale
RA/A/B, RAA/B, RA/AB und RAAB oder die Spalten-Adressen-Signalbits
AY8, /AY8, AY9 und /AY9 auszuwählen.
In dem Fall, daß der
Halbleiterspeicher eine Auffrischgeschwindigkeit mit einem 1 K-Zyklus
hat, werden die ersten bis vierten Verbindungsschalter JS1-JS4 eingestellt,
um die Spalten-Adressen-Signalbits AY8, /AY8, AY9 und /AY9 zu den
Gates der 4 NMOS-Transistoren Ma1-Ma4 zu übertragen. In dem Fall, in
dem der Halbleiterspeicher andererseits die Auffrischgeschwindigkeit
mit dem 4 K-Zyklus hat, werden die ersten bis vierten Verbindungsschalter
JS1-JS4 eingestellt, um die Zeilen-Adressenkombinationssignale RA/A/B,
RAA/B, RA/AB und RAAB zu den Gates der 4 NMOS-Transistoren Ma1-Ma4
zu übertragen.
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Das
Zusatzsicherungsgehäuse 24 enthält außerdem einen
fünften
Verbindungsschalter JS5 zum wahlweisen Verbinden des zweiten Knotens 25 mit
dem ersten Knoten 21 und der Ausgabeleitung 23.
In dem Fall, in dem der Halbleiterspeicher die Auffrischgeschwindigkeit
mit dem 1 K-Zyklus hat, verbindet der fünfte Verbindungsschalter JS5
den zweiten Knoten 25 mit der Ausgabeleitung 23.
In dem Fall, in dem der Halbleiterspeicher hingegen die Auffrischgeschwindigkeit
mit dem 4 K-Zyklus hat, verbindet der fünfte Verbindungsschalter JS5
den zweiten Knoten 25 mit dem ersten Knoten 21.
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In
dem Fall, in dem der Halbleiterspeicher die Auffrischgeschwindigkeit
mit dem 4 K-Zyklus hat, werden die 4 Sicherungen Fa1-Fa4 durch den
Hersteller programmiert, um einen der 4 Zellenarrayblöcke auszuwählen, die
durch das Zeilensicherungsgehäuse 20 ausgewählt sind.
In diesem Fall können
3 der 4 Sicherungen Fa1-Fa4 mit Ausnahme von einer durchschnitten
sein.
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In
dem Fall, in dem der Halbleiterspeicher die Auffrischgeschwindigkeit
mit dem 1 K-Zyklus hat, werden die 4 Sicherungen Fa1-Fa4 durch den
Hersteller in Zusammenarbeit mit den 4 Sicherungen Fr9-Fr12 in dem
Zeilensicherungsgehäuse 20 programmiert,
um irgendeinen der 16 Zellenarrayblöcke in jedem der 4 Speicherblöcke auszuwählen. Wenn lediglich
eine der 4 Sicherungen Fr9-Fr12 in dem Zeilensicherungsgehäuse 20 nicht
durchschnitten ist, sind sämtliche
der 4 Sicherungen Fa1-Fa4 durchschnitten. Wenn andererseits sämtliche
der 4 Sicherungen Fr9-Fr12 in dem Zeilensicherungsgehäuse 20 durchschnitten
sind, ist lediglich eine der 4 Sicherungen Fa1-Fa4 nicht durchschnitten.
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In
dem Fall, daß der
Halbleiterspeicher die Auffrischgeschwindigkeit mit dem 4 K-Zyklus
hat, werden die 4 NMOS-Transistoren Ma1-Ma4 ansprechend auf die
Zeilen-Adressenkombinationssignale RA/A/B, RAA/B, RA/AB und RAAB
von dem ersten bis vierten Verbindungsschaltern JS1-JS4 getrieben. In
diesem Fall hat der an die durchschnittenen Sicherungen Fa angeschlossene
NMOS-Transistor keine Wirkung auf die Spannung an den ersten und
zweiten Knoten 21 und 25.
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Der
an die nicht-durchschnittene Sicherung Fa angeschlossene NMOS-Transistor
Ma wird ansprechend auf den logischen Zustand des entsprechenden
Zeilen-Adressenkombinationssignals selektiv getrieben. Wenn nämlich das
entsprechende Zeilen-Adressenkombinationssignal einen hohen logischen
Zustand hat, wird der an die nicht-durchschnittene Sicherung Fa
angeschlossene NMOS-Transistor
Ma eingeschaltet, um eine Spannung, die von dem ersten Knoten 21 an
den zweiten Knoten 25 durch den fünften Verbindungsschalter JS5
angelegt ist, zu der Massespannungsquelle Vss umzuleiten. Zu diesem
Zeitpunkt nimmt das erste logische Signal am ersten Knoten 21 einen
hohen logischen Zustand ein, weil er von der Massespannungsquelle
Vss die Massespannung führt.
Das Signal niedrigen logischen Zustands am ersten Knoten 21 zeigt
an, daß irgendeiner
der 16 Zellenarray blöcke
in jedem der 4 Speicherblöcke
nicht ausgewählt
(adressiert) ist.
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Wenn
andererseits das entsprechende Zeilen-Adressenkombinationssignal
einen niedrigen logischen Zustand hat, wird der NMOS-Transistor
Ma, der an die nicht-durchschnittene Sicherung Fa angeschlossen
ist, ausgeschaltet, um den Strompfad der Spannung zu blockieren,
die von dem ersten Knoten 21 zu dem zweiten Knoten 25 durch
den fünften
Verbindungsschalter JS5 zugeführt
wird. Zu diesem Zeitpunkt nimmt das erste logische Signal am ersten Knoten 21 einen
hohen logischen Zustand ein, weil er die vorgeladene Spannung Vcc
hat. Das Signal hohen logischen Zustands am ersten Knoten 21 zeigt an,
daß irgendeine
der 16 Zellenarrayblöcke
entsprechend dem Zeilen-Adressenkombinationssignal in jedem der
4 Speicherblöcke
ausgewählt
ist.
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In
dem Fall, daß der
Halbleiterspeicher eine Auffrischgeschwindigkeit mit dem 1 K-Zyklus
hat, werden die 4 NMOS-Transistoren Ma1-Ma4 ansprechend auf die
Spalten-Adressen-Signalbits AY8, /AY8, AY9 und /AY9 von den ersten
bis vierten Verbindungsschaltern JS1-JS4 jeweils getrieben. In diesem
Fall haben die an die durchschnittenen Sicherungen Fa angeschlossenen
NMOS-Transistoren Ma keine Wirkung auf die Spannungen am zweiten
Knoten 25 und der Ausgabeleitung 23.
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Der
an der nicht-durchschnittenen Sicherung Fa angeschlossene NMOS-Transistor
Ma wird ansprechend auf den logischen Zustand des entsprechenden
Spalten-Adressen-Signalbits selektiv getrieben. Wenn nämlich das
entsprechende Spalten-Adressen-Signalbit einen hohen logischen Zustand
hat, wird der NMOS-Transistor Ma, der an die nicht-durchschnittene
Sicherung Fa angeschlossen ist, eingeschaltet, um eine Spannung,
die von der Ausgabeleitung 23 zu dem zweiten Knoten 25 durch den
fünften
Verbindungsschalter JS5 zugeführt
wird, zu der Massespannungsquelle Vss umgeleitet. Zu diesem Zeitpunkt
nimmt das Spaltenredundanzsteuersignal RDY auf der Ausgabeleitung 23 einen
niedrigen logi schen Zustand an, weil dieser eine Massespannung von
der Massespannungsquelle Vss führt. Das
Spaltenredundanzsteuersignal RDY niedrigen logischen Zustands auf
der Ausgabeleitung 23 zeigt an, daß ein beliebiger der 4 Zellenarrayblöcke, der durch
das Zellensicherungsgehäuse 20 ausgewählt wird,
nicht ausgewählt
(adressiert) ist.
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Wenn
andererseits das entsprechende Spalten-Adressen-Signalbit einen
niedrigen logischen Zustand hat, wird der an die nicht-durchschnittene Sicherung
Fa angeschlossene NMOS-Transistor Ma ausgeschaltet, um einen Strompfad
der Spannung zu blockieren, die von der Ausgabeleitung 23 dem
zweiten Knoten 25 durch den fünften Verbindungsschalter JS5
zugeführt
wird. Zu diesem Zeitpunkt nimmt das Spaltenredundanzsteuersignal
RDY auf der Ausgabeleitung 23 einen hohen logischen Zustand
ein, weil sie eine voraufgeladene Spannung Vcc führt. Das Spaltenredundanzsteuersignal
RDY hohen logischen Zustands auf der Ausgabeleitung 23 zeigt
an, daß irgendeiner
der 4 Zellenarrayblöcke,
der durch das Zeilensicherungsgehäuse 20 ausgewählt wird,
ausgewählt
(adressiert) ist.
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Die
Zeilen-Adressenkombinationssignale RA89, RA/89, RA8/9 und RA/8/9,
die zu dem Zeilensicherungsgehäuse 20 zugeführt werden,
werden durch Kombinieren der Zeilen-Adressen-Signalbits AX8 und
AX9 erzeugt, die stets für
die Blockauswahl verwendet werden, ungeachtet der Auffrischgeschwindigkeit
(1 K-Zyklus oder 4 K-Zyklus)
des Halbleiterspeichers.
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Die
Zeilen-Adressenkombinationssignale RA/A/B, RAA/B, RA/AB und RAAB,
die dem Zusatzsicherungsgehäuse 24 zugeführt werden,
werden durch Kombinieren der Zeilen-Adressen-Signalbits AXA und
AXB erzeugt, die für
die Blockauswahl verwendet werden, wenn der Halbleiterspeicher die
Auffrischgeschwindigkeit mit dem 1 K-Zyklus hat.
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Die
Spalten-Adressen-Signalbits AY8, /AYB, AY9 und /AY9, die dem Zusatzsicherungsgehäuse 24 zugeführt werden,
werden verwendet, um selektiv die 4 Speicherblöcke mit der Eingabe/Ausgabeeinheit
zu verbinden.
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Wie
aus der vorstehenden Beschreibung hervorgeht, können gemäß der vorliegenden Erfindung
die Zellenarrayblöcke,
die die Speicherblöcke bilden,
jeweils ausgewählt
werden, indem die Spalten-Adressen-Signalbits verwendet werden,
die die Eingabe/Ausgabepfade der Speicherblöcke auswählen, anstatt der Zeilen-Adressen-Signalbits
für die Blockauswahl,
die nicht verwendet werden, da die Auffrischgeschwindigkeit des
Halbleiterspeichers erhöht
ist. Aus diesem Grund ist die Spaltenredundanzvorrichtung gemäß der vorliegenden
Erfindung dazu in der Lage, einen unnötigen Verbrauch der Redundanzspeicherzellen
aufgrund der Erhöhung
der Auffrischgeschwindigkeit des Halbleiterspeichers zu verhindern.
Die Spaltenredundanzvorrichtung gemäß der vorliegenden Erfindung
hat deshalb die Wirkung, die Verminderung der Reparaturfähigkeit
der ausgefallenen Speicherzellen zu verhindern, obwohl die Auffrischgeschwindigkeit
des Halbleiterspeichers erhöht
ist.