DE69720103T2

DE69720103T2 - Verfahren und Gerät für Redundanz von nichtflüchtigen integrierten Speichern

Info

Publication number: DE69720103T2
Application number: DE69720103T
Authority: DE
Inventors: Trevor Blyth; Hieu Van Tran
Original assignee: Winbond Electronics Corp
Current assignee: Winbond Electronics Corp
Priority date: 1996-05-21
Filing date: 1997-05-19
Publication date: 2003-12-18
Anticipated expiration: 2017-05-20
Also published as: CA2205733C; DE69720103D1; EP0809186B1; EP0809186A3; EP0809186A2; CA2205733A1; KR970076893A; JPH10134594A; US5642316A; KR100264224B1

Description

HINTERGRUND DER ERFINDUNG

1. Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich auf das Gebiet des Entwurfs integrierter Schaltungen, insbesondere auf Redundanzschaltungen, die verwendet werden, um den Produktionsertrag von integrierten Schaltungen nichtflüchtiger Speicher zu erhöhen.

2. Stand der Technik

Teilchenfehler aufgrund von Herstellungsumgebungen können die Ursache sein, daß integrierte Schaltungen nicht- flüchtiger Speicher, insbesondere jene mit hochintegrierten Speicher-Arrays, ausfallen. Im Ergebnis dessen wird ein Ertragsverlust im Endproduktionstest festgestellt, was dazu führt, daß das endgültige zufrieden stellende Produkt wesentlich mehr kostet, um die Kosten der fehlerhaften Teile zu decken. Um zur Erhöhung des Ertrags beizutragen, wird eine Technik eingesetzt, die allgemein als Redundanzreparatur (Zeile, Spalte oder Block) bekannt ist, um die Verwendung des ausgefallenen Speicherabschnitts zugunsten eines entsprechenden redundanten Speicherabschnitts zu vermeiden, der auf der integrierten Schaltung ausschließlich für derartige Zwecke enthalten ist, falls er benötigt werden sollte.
Redundanzschaltungen speichern üblicherweise die Adressen des ausgefallenen Speicherabschnitts in irgendeiner Form des Speichers, und bei der Anwendung vergleichen sie die eingehenden Adressen mit den gespeicherten Redundanzadressen bezüglich einer Übereinstimmung. Wenn eine Übereinstimmung gefunden wird, wird das Redundanz-Array aktiviert und das Haupt-Array wird deaktiviert. Üblicherweise ist eine Aktivierungssicherung enthalten, um die Redundanzadressen zu aktivieren oder zu deaktivieren. Einige herkömmliche Implementierungen verwenden eine Widerstandssicherung als ein programmierbares Element, um die ausgefallenen Adressen zu speichern. Die Sicherung wird durchgebrannt, indem von einer Testaktivierungsschaltung ein hoher Strom durch die Sicherung geleitet wird. Eine derartige Sicherung ist nur einmal programmierbar. Da der Strom, der zum Durchbrennen der Sicherung benötigt wird, normalerweise hoch ist, muß der Lastumschalter groß sein und benötigt einen entsprechend großen Chip-Bereich.
Andere Implementierungen verwenden EPROM-Technologie (löschbarer programmierbarer Nur-Lese-Speicher). Wenn eine EPROM-Sicherung jedoch implementiert ist, ist sie ebenfalls nur einmal programmierbar. Ferner benötigt ein EPROM nach dem Programmieren eine komplizierte Abschirmung über der Sicherung, um die Programmierladung zu behalten. Andere Implementierungen verwenden EEPROM (elektrisch löschbarer programmierbarer Nur-Lese-Speicher) in einem Inverter-Modus (wie allgemein bekannt), d. h. die Zelle im Lese-Modus wirkt als Stromsenke für einige Lastelemente, wie beispielsweise ein PMOS, NMOS oder ein Widerstand. Das Gerätegatter wird üblicherweise bei 2 V gehalten und seine Quelle auf Masse, wobei der Drain mit der Last gekoppelt ist. Die Spannung an dem Lastelement ist der Ausgang der Speicherzelle.
Dem Stand der Technik entsprechende Implementierungen für eine Speicherzellenzeilenreparatur enthalten normalerweise einen separaten Redundanz-Zeilendecoder und eine Aktivierungs-/Deaktivierungssicherung für jede Redundanzzeile. Dem Stand der Technik entsprechende Implementierungen für die Zeilenreparatur enthalten ebenfalls normalerweise einen Redundanz-Zeilendecoder, welcher sich von dem regulären Zeilendecoder unterscheidet. Ferner benötigen dem Stand der Technik entsprechende Implementierungen außerdem einen separaten Hochspannungsdecoder für die Programmierung jedes Sicherungselements. Diese alle benötigen zusätzliche Schaltungen und zusätzliche Komplexität, um das gewünschte Ergebnis zu erreichen.
In dem dem Stand der Technik entsprechenden US-Patent Nr. 4,617,651 von W. Ip und G. Perlegos und im US-Patent Nr. 4,538,245 von G. Smarandolu und G. Perlegos wird für jede Redundanzzeile eine Redundanz-Aktivierungs- /Deaktivierungsschaltung benötigt. Bei der vorliegenden Erfindung wird eine Adressierung außerhalb der Grenzen zur Selbstaktivierung einer redundanten Zeile verwendet, wodurch die Notwendigkeit für eine redundante Aktivierungs- /Deaktivierungsschaltung entfällt. Darüber hinaus ist in beiden Patenten '651 und '245 das Redundanzelement eine einmalig programmierbare Sicherung. Die EEPROM-Sicherung in der vorliegenden Erfindung ermöglicht jedoch eine mehrmalige Programmierung der Redundanz und beseitigt die Notwendigkeit von Hochstromeinrichtungen, die erforderlich sind, um die einmalig programmierbare Sicherung durchzubrennen. Schließlich wird in den Patenten '651 und '245 eine separate Redundanz-Programmierschaltung benötigt, wohingegen in der vorliegenden Erfindung die Programmierschaltung gemeinsam mit der normalen Programmierschaltung durch die Verwendung von Spaltenschaltern genutzt wird.
Ferner wird in der DE-U-94 12 376 (TELBUS) eine redundante Speichereinrichtung beschrieben, die normale und Ersatzzellen aufweist.
Gemäß der vorliegenden Erfindung wird ein Halbleiterspeicher bereitgestellt, der mit einer Adresse in einem ersten Adreßbereich adressierbar ist, wie im Anspruch 1 beansprucht wird, und ein Verfahren für die Bereitstellung von Redundanz in einem Halbleiterspeicher, wie im Anspruch 8 beansprucht wird.
Die vorliegende Erfindung enthält eine Redundanz-Vordecoder-Schaltung, eine Sourcefolger-EEPROM-Speicher-Sicherung, ein Schema zur Verwendung der Spalten-Hochspannungstreiber (auch bekannt als Seiten-Auffangregister) zur Programmierung der EEPROM-Sicherungen, ein Schema zur Verwendung des regulären Zeilendecoders (auch bekannt als Wordline(Wortleitung)-Decoder oder x-Decoder) als Redundanz-Zeilendecoder und eine Adresse außerhalb der Grenzen für die Sicherungen als ein redundantes Aktivierungs- /Deaktivierungssignal.
Die Redundanz-Vordecoder-Schaltung wird verwendet, um den regulären Zeilen-Vordecoder für die Verwendung mit dem Redundanz-Zeilendecoder anzupassen und die zusätzlichen Schaltungen zu minimieren, die zur Implementierung der Redundanz erforderlich sind. Die regulären Spalten-Hochspannungstreiber werden verwendet, um die EEPROM-Sicherungen zu programmieren und die Notwendigkeit zusätzlicher Hochspannungstreiber für die Redundanzschaltungen zu minimieren. Ein Hochspannungs-Testsignal wird während der Herstellung aktiviert, um die Lastumschalter zwischen den regulären Spaltentreibern und den EEPROM-Sicherungen zu aktivieren, und kann zur Deaktivierung der Hauptzeilendecoder verwendet werden, um die Programmierung der regulären Speicherzellen zu vermeiden. Darüber hinaus stimmen das Layout des Hauptzeilendecoders und des Redundanz-Zeilendecoders exakt überein, da diese identisch sind, und es ist kein zusätzlicher Aufwand für das Layout der Redundanz-Zeilendecoder erforderlich.
Die EEPROM-Sicherungen werden anfänglich auf eine Adresse außerhalb der Grenzen eingestellt (das heißt, höher als die maximale Adresse des Haupt-Arrays), so daß die Redundanzzeilen anfänglich "deaktiviert" sind, da sie sich nicht innerhalb des in der Regel verwendeten Adreßbereichs befinden. Zusätzlich dazu kann jede beliebige Redundanzzeile ebenfalls deaktiviert werden, indem eine Adresse außerhalb der Grenzen in die entsprechende EEPROM-Sicherung programmiert wird. Man beachte, daß die maximale Anzahl der Adressen, die durch die Adreßeingaben adressiert werden kann, größer ist als der Adreßraum, der von dem Hauptspeicher-Array benötigt wird. Indem eine bestimmte Anzahl oder ein Block von Adressen als "ungültige Adressen" reserviert werden, die normalerweise nicht in die Einrichtung eingegeben werden, können die redundanten Adreßsicherungen auf eine der ungenutzten Adressen initialisiert werden, und die Redundanz wird nicht aufgerufen, bis die Sicherung mit einer "gültigen" Adresse programmiert wird. Somit erfordert das Redundanzschema keine separaten Schaltungen zur Aktivierung oder Deaktivierung redundanter Zeilen, wird aber statt dessen automatisch aktiviert, wenn die Sicherungen mit der Adresse einer fehlerhaften Zeile programmiert werden.
Die EEPROM-Sicherung ist eine Speicherzelle des Typs Sourcefolger, die mit einem MOS-Differenzkomparator verwendet wird. Bei der Sourcefolger-EEPROM-Zelle im Lese-Modus sind ihr Gatter und ihre Quelle mit einer regulierten Spannung gekoppelt und ihr Drain ist mit einer Gleichstromeinstellung bzw. einem Biasstrom verbunden, welcher mit Masse verbunden ist. Die Drain-Spannung ist die Ausgangsspannung der Speicherzelle.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist eine Blockdarstellung für das bevorzugte Ausführungsbeispiel der Redundanzschaltung der vorliegenden Erfindung.
Fig. 2 ist ein Schaltbild der Zeilendecoder aus Fig. 1.
Fig. 3 ist ein Schaltbild der Zeilen-Vordecoder aus Fig. 1.
Fig. 4, bestehend aus Fig. 4a und 4b, ist ein Schaltbild einer typischen Komparatorschaltung aus Fig. 1.
Fig. 5 ist ein Schaltbild einer EEPROM-Sicherung aus Fig. 1.

DETAILLIERTE BESCHREIBUNG DER VORLIEGENDEN ERFINDUNG

Es werden eine Einrichtung und ein Verfahren für eine Redundanzschaltung, die bei einem Nichtflüchtiger-Speicher- Chip zur Erhöhung des Produktionsertrages wegen Herstellungsfehlern verwendet wird, im Detail beschrieben. Die Beschreibung geht von der Annahme aus, daß der Speicher ein analoger nichtflüchtiger Speicher des Typs ist, der in analogen Aufzeichnungs- und Wiedergabeeinrichtungen verwendet wird, die von Information Storage Devices, Inc., San Jose, Kalifornien, hergestellt und verkauft werden, da dies die beabsichtigte Anwendung des bevorzugten Ausführungsbeispiels ist. Die Erfindung kann jedoch ebenso gut in anderen Speichersystemen verwendet werden, wie beispielsweise in digitalen Speichersystemen. Eine Zelle eines analogen nichtflüchtigen Speichers kann üblicherweise eine einzelne Abtastung eines analogen Signals mit einer Auflösung von annähernd einem Teil aus 250 speichern. Für eine Audio-Anwendung mit 60 Sekunden Speicherkapazität beträgt die Array-Größe 60 Sekunden dividiert durch das Inverse der Audio-Abtastrate (8 kHz ist typisch, was alle 125 usec eine Abtastung ergibt), oder 60 Sekunden/125 usec = 480 K Zellen. Das 480 K Array in dem bevorzugten Ausführungsbeispiel wird in 1200 Spalten und 400 Zeilen unterteilt.
Es wird nun auf Fig. 1 Bezug genommen; es ist eine Blockdarstellung eines bevorzugten Ausführungsbeispiels der vorliegenden Erfindung zu sehen. Fig. 1 enthält einen Hauptspeicher 20, welcher bei diesem Ausführungsbeispiel ein Haupt-Array von 400 Zeilen von Speicherzellen mit der Kennzeichnung ROW0 bis ROW399 und ein Redundanz-Array unterhalb des Haupt-Arrays, bestehend aus 4 Zeilen der Speicherzellen mit der Kennzeichnung RROW0 bis RROW3, aufweist, womit ein Gesamt-Array von 404 identischen Zeilen von Speicherzellen bereitgestellt wird. Jede Zeile des Arrays ist in 12 Abtastungen eingeteilt, wobei jede Abtastastung 12,5 ms von Aufzeichnung und Wiedergabe entspricht, oder für 8 kHz 100 Zellen. Für alle 12 Abtastungen repräsentiert dies 150 ms von Aufzeichnung und Wiedergabe. Bei dieser bestimmten Implementierung wurden als Audio-Zeitauflösung 1530 ms ausgewählt, so daß die Aufzeichnung und Wiedergabe eines beliebigen Signals oder einer beliebigen Nachricht einer Zeit entspricht, die gleich einem ganzzahligen Vielfachen von 150 ms Inkrementen ist, ungeachtet dessen, wann in den letzten 150 ms das Signal oder die Nachricht endeten. Somit kann die gesamte Zeile in 12 Abtastungen programmiert oder abgerufen werden, wobei das Inkrementieren von einer Abtastung zur nächsten automatisch geschieht. Somit ist das Adressieren nur von Zeile zu Zeile erforderlich, wobei die Spaltenadresse automatisch von Abtastung zu Abtastung hochgesetzt wird. Da die Spaltentreiber 100 Zellen auf einmal ansteuern müssen, werden 100 Spaltentreiber 22 verwendet, wobei jeder über einen 12 : 1 MUX 24 arbeitet, um die 100 Spaltentreiber mit den jeweiligen 100 Spalten der 1200 Spalten für jede der entsprechenden 12 Gruppen von jeweils 100 Spalten (z. B. für jede der 12 Abtastungen pro Zeile) steuerbar zu verbinden.
In Fig. 1 sind ebenfalls der Zeilenzähler 26, der Wordline- oder Zeilen-Vordecoder 28, die Zeilendecoder 30, vier Komparatoren 32 und vier Gruppen EEPROM-Zellen dargestellt, die die EEPROM-Sicherungen 34 bilden. Die EEPROM-Sicherungen sind direkt unterhalb des Haupt-Arrays angeordnet, um die Verbindung von den regulären Spalten zu den EEPROM-Sicherungen zu erleichtern. Der Zeilenzähler 26 arbeitet mit einem Zeilentakt ROWCLK, um mit einer 9-Bit-Adresse A8..A0 und ihrer Inversen A8/..A0/ durch die Zeilen zu sequentialisieren, obwohl er auch eine parallele Eingabe AIN..AI0 empfangen kann und ein Eingangs-Strobesignal PARLD, um den Zähler anfänglich auf eine beliebige Zeile des Arrays zu richten. Die Wordline-Vordecoder 28 decodieren die drei niederwertigsten Bits A2..A0 der Adresse, um 1 von 8 Auswahl-Gatterleitungen SG7..SG0 zu aktivieren. Die übrigen 6 Bits der Adresse A8/..A3 werden durch eine entsprechende Auswahl der Verbindung der Adreßleitungen und ihren Inversen zu 50 NAND-Gattern 36 decodiert. Die NAND-Gatter, kombiniert mit einem 8 : 1 MDX, minimieren die Schaltungen, somit können sie in das Höhenmaß (Abstand) der Zelle hineinpassen. Der Redundanz-Zeilendecoder 38 ist derselbe wie der reguläre Zeilendecoder mit der Ausnahme, daß alle außer einem der Eingänge zum NAND-Gatter 40 des Redundanz-Zeilendecoders 38 mit VCC verbunden sind, so daß ein Eingang selbst den Ausgang des NAND- Gatters steuern kann. Das Redundanz-Zeilendecodieren wird unter Verwendung der regulären Zeilen-Vordecoder-Signale SG0 bis SG3 mit dem Zusatz der Steuersignale COMR0-COMR3 von den Komparatoren 32 zusammen mit einer bestimmten Steuerlogik realisiert, was nachfolgend detaillierter beschrieben wird.
Im Allgemeinen funktionieren - außer wie es von der vorliegenden Erfindung, wie sie hierin beschrieben wird, verändert wird - der Zeilenzähler 26 und die Kombination der Wordline-Vordecoder 28 und der Wordline- oder Zeilendecoder 30 wie in den dem Stand der Technik entsprechenden ISD-Einrichtungen, und wie es in verschiedenen erteilten Patenten, einschließlich dem US-Patent Nr. 5,241,494 beschrieben wird. In gleicher Weise werden die Ausgangsschaltungen, ein großer Teil der Steuerung der analogen Speichereinrichtung und bestimmte andere Aspekte der Einrichtung aus Gründen der Klarheit in Fig. 1 nicht gezeigt, da diese ebenfalls von den dem Stand der Technik entsprechenden ISD-Einrichtungen und erteilten Patenten bekannt sind, und ihre Einbeziehung hierin die vorliegende Erfindung unnötigerweise unklar machen würde. (Für einen allgemeinen Überblick zu diesem Typ der Einrichtung wird auf das US-Patent Nr. 4,890,259 verwiesen.)
Zuerst nach der Herstellung wird die analoge Speichereinrichtung getestet, um zu bestimmen, ob in dem Haupt- Array und in dem redundanten Array Speicherzellen mangelhaft sind (nicht funktionsfähig, normalerweise durch eine Speicherzelle, die bei einem Spannungsextremwert unabhängig von ihrer Programmierung eine feste Ausgabe bereitstellt, obwohl es möglich ist, daß mehr als eine Zelle in einer Zeile oder eine ganze Zeile aus irgendeinem Grund nicht funktionsfähig sind). Wenn festgestellt wird, daß eine Speicherzelle in dem Haupt-Array mangelhaft ist, wird die gesamte Zeile von Zellen zugunsten einer der 4 Zeilen redundanter Zellen aus der Verwendung herausgelassen, wie nachfolgend detaillierter beschrieben wird. Üblicherweise würde das Testen zur Bestimmung der Anzahl mangelhafter Zeilen, sofern diese vorhanden sind, bei der Wafer(Halbleiterscheiben)-Sortierung ausgeführt, um Verpackungskosten für die integrierten Schaltungen zu vermeiden, die in einer Weise fehlerhaft sind, die durch die Verwendung redundanter Zeilen nicht repariert werden kann. Dann würde üblicherweise das Programmieren der Sicherungen zum Abschalten fehlerhafter Zeilen nach dem Verpacken erfolgen, um sicherzugehen, daß durch das Verpacken keine weiteren Verluste entstehen.
Wenn die Einrichtung nach dem Verpacken getestet worden ist und die Lage der mangelhaften Zellen durch die Zeilenadresse identifiziert worden ist (bei dem offenbarten Ausführungsbeispiel dürfen die mangelhaften Zellen nicht mehr als 4 Zeilen betreffen, die Anzahl der redundanten Speicherzellenzeilen vorausgesetzt), können die mit mangelhaften Adressen behafteten EEPROM-Sicherungen 34 programmiert werden. Jede Adresse einer mangelhaften Zeile ist eine 9-Bit- Adresse, so daß 9 EEPROM-Sicherungen für jede Adresse benötigt werden; oder es werden 36 EEPROM-Sicherungen insgesamt benötigt, um 4 redundante Zeilen zu implementieren. Wie nachfolgend zu sehen ist, verwendet bei dem bevorzugten Ausführungsbeispiel jede EEPROM-Sicherung zwei EEPROM-Zellen, welche unabhängig programmiert werden, damit sie unterschiedlich arbeiten. Folglich sind 72 EEPROM-Zellen zu programmieren, um die vier mangelhaften 9-Bit-Adressen-EEPROM- Sicherungen einzustellen.
Am Anfang des Programmier-Zyklus für die mit den mangelhaften Adressen behafteten EEPROM-Zellen beginnt ein Test- Modus durch ein Test-Aktivierungssignal, TESTHV, welches die Spalten mit den Sicherungen verbindet. Dieses Signal kann ebenfalls verwendet werden, um die Zellendecodierschaltungen 36 des Haupt-Arrays zu deaktivieren, obwohl bei dem spezifischen offenbarten Ausführungsbeispiel das Haupt-Array effektiv deaktiviert wird, indem einfach eine Adresse verwendet wird, die sich außerhalb des Adreßbereichs des Haupt-Arrays befindet. Die Spaltentreiber 22 werden seriell mit Einsen oder Nullen in Abhängigkeit von dem gewünschten programmierten oder gelöschten Zustand einer Zelle, die mit jedem Treiber gekoppelt ist, geladen. Da es 100 Zeilentreiber gibt, kann jede EEPROM-Zelle der EEPROM-Sicherungen mit den vier mangelhaften 9-Bit-Adressen mit einem entsprechenden Zeilentreiber für eine bestimmte Abtastung gekoppelt werden, in welchem Fall alle vier Redundanz-Zeilenadressen unter Verwendung derselben Abtastung programmiert werden. Alternativ können alle 18 EEPROM-Zellen einer entsprechenden EEPROM-Sicherung mit einer mangelhaften 9-Bit-Adresse mit einer anderen Abtastung gekoppelt werden (unterschiedliche Einstellung der 12 : 1 MUXe 24), so daß jede EEPROM-Sicherung mit einer mangelhaften 9-Bit-Adresse mit einer separaten Abtastung programmiert wird. Die Auswahl einer dieser Kopplungen oder irgendeiner anderen Kopplung ist eine Frage der Entwurfsauswahl und des Chip-Layout und für den Gegenstand dieser Offenbarung nicht von Bedeutung.
Die geladenen Daten entsprechen den ausgefallenen Zeilenadressen. Eine hohe Spannung, z. B. 21 V, wird an alle Spaltentreiber angelegt, um den Programmier-Zyklus zu starten. Die hohe Spannung ist von der Art, wie sie von einer Standardladungspumpe geliefert wird. Dieselbe hohe Spannung wird ebenfalls an andere benötigte Schaltungen angelegt, wie beispielsweise die Zeilendecoder und Zeilen-Vordecoder. Für jede Abtastung beinhaltet der erste Abtastung-Schreib-Zyklus von 12,5 ms 1,25 ms, die dem Lösch-Zyklus zugeordnet sind, und 11,25 ms, die dem Schreib-Zyklus zugeordnet sind. Das Signal TESTHV wird angelegt, um die EEPROM-Zellen der Sicherungen mit den Array-Spalten zu koppeln. Auch eine Adresse außerhalb des Bereichs (oberhalb des Adreßbereichs für die 400 Zeilen des Hauptspeicher-Arrays, die maximale Anzahl der möglichen Zeilen, die von den Adressen A0-A8 adressierbar ist, beträgt 512) wird auf den Adreßleitungen A8..A0 angelegt, so daß keine der Zeilen des Hauptspeicher-Arrays adressiert wird. Somit werden während eines Lösch-Zyklus für Redundanzsicherungen nur die EEPROM-Zellen der Sicherungen gelöscht. Dann wird der Lösch-Zyklus deaktiviert und der Schreib-Zyklus wird für den Rest der Abtastungen aktiviert. Während des Schreib-Zyklus werden nur die EEPROM-Zellen der Sicherungen programmiert, speziell indem von jedem der Spaltentreiber entweder eine hohe Spannung oder Null in Abhängigkeit von dem gewünschten Zustand der jeweiligen EEPROM- Zelle der Sicherung ausgegeben wird.
Der 12 : 1 MUX kann von der Abtastrate von 12,5 ms seriell aktiviert werden, so daß der Prozeß für die 12 Abtastungen wiederholt wird, obwohl, wie vorher dargelegt wurde, bei dem beispielhaften Ausführungsbeispiel alle Sicherungen mit einer einzigen Abtastung programmiert werden können, wenn sie mit den Spalten derselben Abtastung während des Programmierens gekoppelt sind. Folglich könnte das serielle Aktivieren der 12 Abtastungen, falls gewünscht, unterdrückt werden. Die Sicherungen werden außerdem in einer zu beschreibenden Art und Weise anfänglich alle 1 s zum Zeitpunkt der Herstellung geladen, so daß sie automatisch eine Adresse außerhalb des Hauptspeicherbereichs enthalten.
Im Hinblick auf das Adressieren während des Programmierens und des Betriebs der Einrichtung bei der normalen analogen Aufzeichnung und Wiedergabe wird zumindest für die Zeilen der Hauptspeicher-Array-Zellen ohne Fehler der Ausgang des NOR-Gatters 42 hoch sein. Folglich ist der Ausgang der AND-Gatter 44 und 46 derselbe wie die zweiten Eingänge dazu, nämlich der Zustand der Adressen A8 und A8/, so daß das Vorhandensein der AND-Gatter in diesen zwei Adreßleitungen ohne Wirkung ist.
Wenn die Sicherungen wie beschrieben programmiert sind, dann vergleichen im normalen Betrieb der analogen Speichereinrichtung die Komparatoren 32 ständig die in den Sicherungen gespeicherte 9-Bit-Adresse der fehlerhaften Zeile mit der Adresse auf den Adreßleitungen A8..A0. Wenn das Adressieren einer fehlerhaften Zeile des Hauptspeichers versucht wird, erfaßt einer der Komparatoren einen Adreßvergleich und stellt ein hohes Ausgangssignal bereit. Somit wird einer der Eingänge COMR3..COMR0 zu NOR-Gatter 42 hoch, wobei der Ausgang des NOR-Gatters niedrig angesteuert wird. Daher wird einer der Eingänge der AND-Gatter 44 und 46 niedrig, wodurch der Ausgang der AND-Gatter unabhängig von dem Zustand von A8 und A8/ auf niedrig gezwungen wird. Nun ist mindestens ein Eingang aller 50 NAND-Gatter 36 niedrig, wobei der Ausgang aller 50 NAND-Gatter hoch gehalten wird, was - wie nachfolgend im Detail zu sehen ist - die Adressen jeder Zeile des Haupt-Arrays ungültig macht, womit das Adressieren einer beliebigen Zeile des Hauptspeicher-Arrays effektiv deaktiviert wird.
Der Ausgang des NOR-Gatters 42 ist auch mit dem Inverter 48 gekoppelt, so daß, wenn der Ausgang des NOR-Gatters bei der Erfassung eines Vergleichs durch einen Komparator niedrig wird, der Ausgang des Inverters 48 hoch geht, so daß nun alle Eingänge des NAND-Gatters 40 hoch sind, womit das Adressieren der redundanten Zeilen RROW3..RROW0 aktiviert wird. Das Adressieren einer der vier redundanten Zeilen erfolgt von den Vordecodern 28 als Reaktion auf die Ausgabe des Komparators beim Auffinden einer Adreßübereinstimmung, um ein entsprechendes Signal der Signale SG3..SG0 anzulegen. Somit wird beim Adressieren einer fehlerhaften Zeile des Hauptspeicher-Arrays, ob während der Aufzeichnung oder bei der Wiedergabe, statt dessen die entsprechende redundante Zeile jeweils in einer für die anderen Teile des integrierten Schaltungssystems und die Außenwelt transparenten Art und Weise adressiert.
Fig. 2 ist ein Schaltbild für einen typischen Zeilendecoder aus Fig. 1. Die Eingangssignale der Zeilendecoder sind SG0..SG7, und als XBIN..X3IN, eindeutige Kombinationen der Adreßsignale A3..A8 und ihrer Inversen A3/..A8/. Die Zeilenadressen werden in das NAND-Gatter für die sofortige binäre Codierung von 1 bis 50 zusammen mit den 8 Eingaben aus dem Vordecoder eingegeben, womit insgesamt 8 mal 50 oder 400 Zeilen decodiert werden. Das NAND-Gatter 36 für jeden Decoder empfängt eine unterschiedliche Kombination von 6 Adreßsignalen A8..A3 und deren Inversen A8/..A3/, so daß ein und nur ein NAND-Gatter alle Eingänge gleichzeitig hoch hat. Somit ist der Ausgang eines NAND-Gatters 36 normalerweise hoch. Dies sperrt den Hochspannungsschalter 52 über Inverter 50, wobei die n-Kanal-Bauelemente bzw. -Einrichtungen M9 bis M16 gesperrt werden. (Der Hochspannungsschalter könnte implementiert werden, indem eine getaktete hohe Spannung oder ein Hochspannungspotentialverschieber verwendet werden, wie es in der Technik bekannt ist). Der hohe Ausgang des NAND- Gatters 36 schaltet ebenfalls die N-Kanal-Einrichtungen M1 bis M8 ein, wobei alle acht Zeilen gekoppelt werden, die von diesem Decoder niedrig gesteuert werden.
Wenn die spezifische Kombination der 6 Adreßsignale A8..A3 und ihrer Inversen A8/..A3/ für diesen Zeilendecoder alle gleichzeitig hoch sind, wird der Ausgang eines NAND- Gatters 36 niedrig. Dies schaltet die N-Kanal-Einrichtungen. M1 bis M8 aus und schaltet den Hochspannungsschalter 52 über Inverter 50 ein. Das Ausgangssignal des Hochspannungsschalters könnte die hohe Spannung im Programmier-Modus, VCC oder irgendein Zwischenpegel im Lese-Modus (oder Null, wenn nicht ausgewählt) sein. Das Hochspannungsausgangssignal des Schalters schaltet die n-Kanal-Einrichtungen M9 bis M16 ein, um jede der ROW0 bis ROW7 mit einem entsprechenden vordecodierten Zeilensignal SG0 bis SG7 zu koppeln. Da nur eine der Leitungen SG0 bis SG7 eine hohe Spannung zu einer beliebigen Zeit anliegen hat, wird nur eine Zeile der sieben Zeilen hoch angesteuert.
Fig. 3 ist ein Schaltbild für eine Zeilen-Vordecoder- Schaltung 28 aus Fig. 1. Die Zeilen-Vordecoder-Schaltung weist zwei Schaltungen auf: den HAUPTZEILEN-VORDECODER und den REDUNDANTEN ZEILEN-VORDECODER. Es wird zuerst auf den redundanten Zeilen-Vordecoder aus Fig. 3 Bezug genommen; die Inverter 66 dienen zum Invertieren der Eingangsadreßsignale A2, A1 und A0, wobei Inverter 68 das A2-Signal erneut invertiert. Die NOR-Gatter 70, 72, 74, 76 und 78 und das NAND-Gatter 80 dienen zum Decodieren der redundanten Zeilen unter Verwendung der Komparatorausgangssignale COMR0 bis COMR3. Man beachte, daß, weil nur eine Zeilenadresse (A8..A0) zu jeder gegebenen Zeit aktiv ist, nicht mehr als ein Komparatorausgangssignale COMR0 bis COMR3 zu jeder gegebenen Zeit aktiv sein kann (normalerweise sind für die meisten, wenn nicht alle Adressen, keine aktiv). Wenn beispielsweise kein Komparatorausgangssignale COMR0 bis COMR3 aktiv (hoch) ist, ist der Ausgang von NOR-Gatter 70 hoch, so daß das Ausgangssignal von NAND-Gatter E30, X2B, das Inverse des Signals auf der A2-Adresseingangsleitung ist. Auch die Ausgangssignale der NOR-Gatter 72 und 76 sind Inverse der Ausgangssignale der Inverter 66 auf den A1- und A2-Leitungen, wobei die Ausgangssignale der NOR-Gatter 74 und 78 Inverse der Ausgangssignale der NOR-Gatter 72 und 76 sind. Folglich sind, wenn keines der Komparatorausgangssignal COMR0 bis COMR3 aktiv ist, die Ausgangssignale der Gatter 80, 74 und 78 X2B, X1B und X0B, Inverse der Signale auf den Adreßleistungen A2, A1 beziehungsweise A0.
Wenn einer der Komparatoren einen Adreßvergleich findet, wird sein Ausgang hoch. Wenn COMR0 hoch ist und COMR1,2,3 niedrig sind, ist das Ausgangssignal des NOR-Gatters 70 niedrig, was dazu führt, daß X2B, der Ausgang des NAND-Gatters 80 hoch ist. Der Ausgang des NOR-Gatters 72 ist ebenfalls niedrig, und da COMR2,3 niedrig sind, ist das Ausgangssignal von NOR-Gatter 74, X1B, hoch. Der Ausgang von NOR-Gatter 76 ist ebenfalls niedrig, und da COMR1,3 niedrig sind, ist das Ausgangssignal von NOR-Gatter 78, X0B hoch. Folglich: X2B,X1B,X0B = 111, ungeachtet der Signale auf den Adreßleitungen A2-A0.
Wenn COMR1 hoch ist und COMR0,2,3 niedrig sind, ist der Ausgang von NOR-Gatter 70 niedrig, was dazu führt, daß das Ausgangssignal von NAND-Gatter 80, X2B, hoch ist. Der Ausgang von NOR-Gatter 72 ist ebenfalls niedrig, und da COMR2,3 niedrig sind, ist das Ausgangssignal von NOR-Gatter 74, X1B, hoch. Ferner ist, da COMR1 hoch ist, das Ausgangssignal von NOR-Gatter 78, X0B ebenso niedrig. Somit: X2B,X1B,X0B = 110, ungeachtet der Signale auf den Adreßleitungen A2-A0.
Es wird weiterhin auf Fig. 3 Bezug genommen; wenn COMR2 hoch ist und COMR0,1,3 niedrig sind, ist der Ausgang von NOR-Gatter 70 niedrig, was dazu führt, daß der Ausgang von NAND-Gatter 80 hoch ist. Ferner ist, da COMR2 hoch ist, das Ausgangssignal von NOR-Gatter 74, X1B, niedrig. Auch der Ausgang von NOR-Gatter 76 ist niedrig, und da COMR1,3 niedrig sind, ist das Ausgangssignal von NOR-Gatter 78, X0B, hoch. Somit: X2B,X1B,X0B = 101, ungeachtet der Signale auf den Adreßleitungen A2-A0. Schließlich ist, wenn COMR3 hoch ist und COMR0,1,2 niedrig sind, der Ausgang von NOR-Gatter 70 niedrig, was dazu führt, daß der Ausgang von NAND-Gatter 80 hoch ist. Ebenso ist, da COMR3 hoch ist, das Ausgangssignal von NOR-Gatter 74, X1B, niedrig und das Ausgangssignal von NOR-Gatter 78, X0B niedrig. Somit: X2B,X1B,X0B, = 100, ungeachtet der Signale auf den Adreßleitungen A2-A0. Die Zeilen-Vordecoder-Schaltung aus Fig. 3 dient als ein Beispiel für nur vier redundante Zeilen. Bei einem anderen Ausführungsbeispiel können jedoch mehr oder weniger redundante Zeilen verwendet werden.
Es wird nun auf den Hauptzeilen-Vordecoder aus Fig. 3 Bezug genommen; die Inverter 54, 56 und 58 dienen zum Invertieren der Eingangssignale an die Hauptzeilendecoder X2B, X1B und X0B, um die Signale X2I, XII beziehungsweise X0I bereitzustellen, wobei die NAND-Gatter 60 und die Inverter 62 das direkte binäre Decodieren für die 3 Eingänge bereitstellen. Die Eingangssignale zu den Hauptzeilen-Vordecodern X2B- X0B sind das Inverse der Signale auf den Adreßleitungen A2- A0, wenn keine Redundanz verwendet wird (d. h. wenn COMR3..COMR0 alle niedrig sind). Die 3-Eingänge-NAND-Gatter 60 und die Inverter 62 sind verbunden, um unter Verwendung der Adreßleitungen A2-A0 von 1 bis 8 zu decodieren, wenn keine Redundanz verwendet wird. Wenn beispielsweise A2, A1, A0 = 000, ist SG0 hoch und SG1..SG7 sind alle niedrig; wenn A2, A1, A0 = 011, ist SG3 hoch und SG0..SG2 und SG4..SG7 sind alle niedrig etc. Folglich ist während der Verwendung von Redundanz, wenn COMR0 hoch ist, X2B, X1B, X0B = 111, so daß SG0 hoch ist. Wenn COMR1 hoch ist, ist X2B, X1B, X0B = 110, so daß SG1 hoch ist. Wenn COMR2 hoch ist, ist X2B, X1B, X0B = 101, so daß SG2 hoch ist und schließlich, wenn COMR3 hoch ist, ist X2B, X1B, X0B = 100, so daß SG3 hoch ist, jeweils unabhängig von den Signalen auf den Adreßleitungen A2-A0. Die Hochspannungsschalter 64 (HVSW) sind herkömmliche Hochspannungsschalter, wie beispielsweise getaktete Hochspannungsschalter oder Potentialverschieber, wie sie in der Technik bekannt sind.
Fig. 4a und 4b stellen eine typische Komparatorschaltung 32 (siehe Fig. 1) der vorliegenden Erfindung dar. Die Schaltung von Fig. 4a, von welcher 9 in jedem Komparator des beispielhaften offenbarten Ausführungsbeispiels verwendet werden, dient dazu, die auf den Adreßleitungen A8..A0 eingehenden Adressen mit den entsprechenden gespeicherten Redundanzadressen F8..F0 einer entsprechenden Sicherung 34 (siehe Fig. 1), Bit für Bit zu vergleichen, um eine Übereinstimmung zu finden. Wenn sie gleich sind, sind alle Eingänge zu der Schaltung von Fig. 4b hoch, so daß das Ausgangssignal COMR hoch ist. Andernfalls ist das Ausgangssignal COMR niedrig.
Der Basis-Bit-Komparator aus Fig. 4a für jedes der 9 Adreß-Bits A8..A0 und ein entsprechender Komparator der Sicherungs-Bits F8..F0 ist eine typische 2-Eingänge- XOR(Exklusiv-ODER)-Schaltung 96. Bei Verwendung der XOR- Schaltung 96 als ein typischer Bit-Komparator, enthält XOR- Schaltung 96 einen Inverter 82, n-Kanal-Einrichtungen M30 und M31 und p-Kanal-Einrichtungen M32 und M33. Die Eingangssignale der XOR-Schaltung 96 sind A0 und F0. Der Ausgang der XOR-Schaltung 96 ist hoch, wenn die Eingangssignale A0 und F0 gleich sind, und niedrig, wenn die Eingangssignale unterschiedlich sind. Wenn beispielsweise A0 und F0 beide Null sind, sind die Einrichtungen M30, M31 und M33 aus und die Einrichtung M32 ist an. Der Ausgang von Inverter 82 ist hoch, um Einrichtung M32 einzuschalten, wodurch der hohe Ausgang des Inverters mit dem Ausgangssignale XOR0 gekoppelt wird.
Es wird erneut die XOR-Schaltung 96 als ein typischer Bit-Komparator verwendet; wenn A0 und F0 beide Eins sind, wird Einrichtung M33 über Inverter 82 eingeschaltet, wobei der hohe Zustand von F0 mit dem Ausgangssignal XOR0 gekoppelt wird. Die Einrichtungen M30, M31 und M32 sind aus. Wenn A0 niedrig und F0 hoch ist, sind Einrichtungen M31, M32 und M33 aus und Einrichtung M30 ist an. Daher koppelt Einrichtung M30 das niedrige Eingangssignal A0 mit dem Ausgangssignal XOR0. Wenn schließlich A0 hoch und F0 niedrig ist, sind die Einrichtungen M30, M32 und M33 aus und die Einrichtung M31 ist an. Im Ergebnis dessen wird das niedrige Eingangssignal F0 mit dem Ausgangssignal XOR0 gekoppelt. Wie in Fig. 4b zu sehen ist, sind die Ausgangssignale XOR0-XOR4 und XOR5-XOR8 als die Eingangssignale der NAND-Gattern 84 beziehungsweise 88 gekoppelt, deren Ausgangssignale durch die Inverter 86 beziehungsweise 90 invertiert werden. Die Ausgangssignale der Inverter 86 und 90 bilden die Eingangssignale zu NAND-Gatter 92, dessen Ausgangssignal durch Inverter 94 invertiert wird, um das Ausgangssignal COMR bereitzustellen. Diese Verbindung der NAND-Gatter 84, 88, 92 und der Inverter 86, 90 und 94 stellen das logische Äquivalent eines einzelnen 9-Eingänge-AND-Gatters für die AND-Verknüpfung der Ausgänge der 9 XOR(exklusiv ODER)-Schaltungen aus Fig. 4a bereit.
Fig. 5 ist ein Schaltbild für eine typische EEPROM-Sicherungsschaltung der vorliegenden Erfindung. Die EEPROM-Sicherungsschaltung enthält zwei EEPROM-Zellen, welche als Sicherungselemente dienen. Die Hochspannung-n-Kanal-Einrichtungen M5 und M6 werden durch das Testsignal TESTHV gesperrt, welches die zwei Haupt-Array-Spalten COLIN und COLINB für Programmierzwecke mit den Sicherungen verbindet. Die Schaltung enthält ebenfalls einen bewerteten MOS-Differenzkomparator (Verstärker) zum Abtasten des Zustandes der EEPROM-Zellen. Die n-Kanal-Einrichtungen M7 und M8 dienen dazu, die Abtastschaltung von der hohen Spannung zu isolieren, wenn sich die Sicherungen im Programmier-Modus befinden. Daher sind die Drains der Einrichtungen M7 und M8 Hochspannungs-Drains (wie beispielsweise ein leicht dotierter oder zweifach diffundierter Übergang). Die Einrichtungen M1, M2, M3 und M4 sind typische Zwei-Transistor-EEPROM-Zellen-Einrichtungen. M5 und M6 sind Hochspannungs-n-Kanal-Einrichtungen (wie beispielsweise zweifach diffundierte Source- und-Drain-NMOS-Einrichtungen) zur Übermittlung der hohen Spannung von den Hochspannungs-Spaltentreibern an die EEPROM-Zellen während der Lösch- und Schreib-Zyklen. Die Einrichtung M9 dient dem Bitversatz der Eingangssignale des Differenzverstärkers, um das Anfangsausgangssignal FOUT vorherzubestimmen, da sich die Sicherungen in demselben Anfangszustand befinden, wenn sie gerade aus der Produktion kommen.
Die Einrichtung M9 ist eine native n-Kanal-Einrichtung (Schwellenspannung 0 V). Folglich wird der Spannungsabfall von der EEPROM-Zelle minimiert, um dem differenziellen Paar zu gestatten, bei niedrigen Eingangsspannungspegeln besser zu arbeiten. Die n-Kanal-Einrichtungen M10 und M11 werden verwendet, um die Sicherungen wie in einer Sourcefolger- Lese-Konfiguration unter Vorspannung zu setzen. Die Einrichtungen M12-20 bilden einen typischen MOS-Differenzverstärker, wobei die Einrichtungen M19, M20, M23 und M24 ein Rail-to-Rail-Ausgangssignal bereitstellen. Die p-Kanal-Einrichtungen M21 und M22 zwingen das Ausgangssignal FOUT in einen Stromspar-Modus auf Eins. Außerdem ist die Einrichtung M15 doppelt so groß wie die Einrichtung M16, und die Einrichtung M14 ist doppelt so groß wie Einrichtung M13, um am Komparator anfänglich weiter einen Bitversatz durchzuführen. Die Einrichtungen M13 und M14 sind native NMOS-Transistoren (Schwellenspannung 0 V), um ebenfalls zu bewirken, daß das Eingangs-Differenzpaar bei niedrigen Eingangsspannungspegeln besser arbeitet.
Zur Programmierung der EEPROM-Zellen aus Fig. 5 wird TESTHV von irgendeiner typischen Hochspannungsaktivierungstestschaltung auf eine hohe Spannung gesteuert, um die Hochspannung von den regulären Spalten COLIN und COLINB an die Sicherungen weiterzuleiten. Die Daten, die in die Spaltentreiber geladen werden, hängen von dem gewünschten programmierten Zustand der Sicherungen ab, welcher üblicherweise den ausgefallenen Zeilenadressen entspricht. Alle vier Zeilenadressen werden üblicherweise gleichzeitig geladen, obwohl nicht notwendigerweise während derselben Abtastung. Die Feinabgleichdaten für andere programmierbare Schaltungen auf dem Chip, wie beispielsweise ein Oszillator und Spannungsreferenzen, können ebenfalls zur gleichen Zeit geladen werden. Für die ungenützten Redundanzsicherungen sollten die Daten auf eine Adresse außerhalb der Grenzen (höher als Zeile 400, d. h. eine solche mit nur Einsen) eingestellt werden, um die Redundanzzeilen zu deaktivieren.
Die Daten für ein Zellenpaar einer Sicherung sind komplementär. TRMSG wird von irgendeiner typischen Hochspannungsaktivierungsschaltung auf Hochspannung aktiviert. Während eines Lösch-Zyklus wird das Signal TRMCG (Gatter der Einrichtungen M1 und M3) auf eine hohe Spannung gesteuert, während alle Spalten durch das Verbinden von TRIMVCCA mit Masse geerdet werden. Dies ist die Bedingung für eine typische EEPROM-ZELLEN-Löschoperation. Die Zellenschwellenspannung beträgt ungefähr 6 V. Während eines Schreib-Zyklus wird TRMSG noch auf einer hohen Spannung gehalten, TRMCG wird auf Null eingestellt und TRIMVCCA darf bei annähernd 5 V schweben. Dies ist die Bedingung für eine typische EEPROM-ZELLEN- Schreiboperation. In einem Schreib-Zyklus beträgt die Zellenschwellenspannung ungefähr -0,5 V. Wenn eine Speicherzelle einer Sicherung programmiert wird, wird die andere Zelle derselben Sicherung von dem zugehörigen Spaltentreiber, der niedrig gehalten wird, gelöscht gelassen.
Während einer Leseoperation wird TESTHV niedrig gehalten. TRMSG wird auf VCC oder irgendeinen Zwischenpegel, wie beispielsweise 10 V, eingestellt, TRMCG wird auf 3,5 V eingestellt und TRIMVCCA wird ebenfalls auf 3,5 V eingestellt, wie beispielweise durch einen typischen Operationsverstärkerregler. Die n-Kanal-Einrichtungen M10 und M11 werden dann eingeschaltet, um Ruheströme für die Sourcefolger-EEPROM-Zellen bereitzustellen. Wenn das Silizium aus der Fertigung kommt, beträgt die Schwellenspannung der Zellen ungefähr gleichmäßig 1,2 V. Die Einrichtung M9 bewirkt, daß das Gatter von Einrichtung M13 eine VT (Schwellenspannung) erkennt, die geringer ist als das Gatter von Einrichtung M14. Die Einrichtung M14 ist auch doppelt so groß wie die Einrichtung M13, so schaltet die Einrichtung M14 stark ein, um das Gatter von der Einrichtung M17 herunterzuziehen. Die Einrichtung M15 ist doppelt so groß wie die Einrichtung M16, so ist der Strom, der von der Einrichtung M15 gespiegelt wird, nur halb so groß, was dazu führt, daß das Gatter von Einrichtung M17 noch weiter fällt. Die Einrichtung M17 schaltet weiter unnachgiebig ein, um ihren Drain auf VCC zu ziehen, wobei dies wiederum den Drain von Einrichtung 20 auf Masse zieht. Folglich schaltet die Einrichtung M23 ein und zieht den Ausgang FOUT auf VCC.
Wenn die Einrichtung M1 gelöscht wird und die Einrichtung 143 programmiert wird, ist die Einrichtung M1 aus und das Gatter von der Einrichtung M13 wird von der Einrichtung M10 niedrig gezogen. Die Einrichtung M3 ist an, so beträgt ihre Drain-Spannung, welche annähernd 3,5 V - ΔV (vom Ruhestrom) ist, = 3 V. Die Einrichtung M8 leitet 3 V zu dem Gatter von der Einrichtung M14. Da die Einrichtung M13 vollständig aus ist, zieht der Strom in der Einrichtung M12 das Gatter der Einrichtung M17 voll auf Masse. Dies schaltet die Einrichtung M17 ein, wobei ihr Drain hoch gezogen wird, wodurch nach zwei Umkehrungen von den Invertern, die von den Einrichtungen M19, M20, M23 und M24 gebildet werden, Ausgang FOUT auf VCC oder hoch gezwungen wird. Umgekehrt ist, wenn die Einrichtung M1 programmiert wird und die Einrichtung M3 gelöscht wird, die Einrichtung M3 aus und das Gatter der Einrichtung M14 wird von der Einrichtung M11 auf Masse gezogen. Die Einrichtung M1 ist an, so wird ihre Drain-Spannung, ungefähr 3 V, vorbei an der Einrichtung M7 zu dem Gatter der Einrichtung M9 geleitet, und das Gatter der Einrichtung M13 stellt somit 3 V - VT (M9) = 2 V fest. Da die Einrichtung M14 vollständig aus ist, zieht die Einrichtung 16 das Gatter der Einrichtung M17 auf VCC, wobei die Einrichtung M17 ausgeschaltet wird, so daß der Strom in der Einrichtung M18 den Drain der Einrichtung M18 niedrig zieht, wobei der Ausgang FOUT auf Null gezwungen wird.
Daher kann jeder gewünschte Zustand, entweder Eins oder Null, in die Sicherung programmiert werden, indem entsprechende Muster während des Programmierens in die Spaltentreiber geladen werden. Die Anfangszustände der Sicherungen bei der Herstellung werden auf Eins gezwungen, so daß die Sicherungsadreßäquivalenzen, d. h. F8-F0, Adressen des Haupt-Arrays außerhalb der Grenzen sind. Dies führt dazu, daß die Komparatorausgangssignale COMR0-COMR3 von Fig. 1 Null sind, was die Redundanz-Zeilendecoder und die Redundanzzeilen deaktiviert. Wenn keine Redundanz verwendet wird, kann jedes beliebige Adreßmuster über der maximalen Zeilenadresse (bei der vorliegenden Erfindung 400) des Haupt-Arrays in die Sicherungen programmiert werden, um die Redundanz-Zeilendecoder zu deaktivieren.
Die vorliegende Erfindung ist unter Bezugnahme auf ein bevorzugtes Ausführungsbeispiel beschrieben worden, speziell ein solches, das für das Speichern und die Wiedergabe analoger Abtastungen eines analogen Signals konfiguriert ist. Die Erfindung ist jedoch ebenfalls auf Systeme anwendbar, die für das Speichern digitaler Signale konfiguriert sind, entweder in dem üblichen Format von einem Bit (zwei Zustände) pro Speicherzelle oder in einem Speicherformat mit mehreren Ebenen, das mehr als zwei getrennte Ebenen bereitstellt, die mehr als ein digitales Bit pro Speicherzelle repräsentieren. Derartige digitale Speichersysteme mit mehreren Ebenen würden einen Digital-Analog-wandler verwenden, um die digitalen Eingangssignale in ein entsprechendes Signal der mehreren analogen Ebenen umzuwandeln, wobei die Ebenen in der Spannung einen ausreichenden Abstand voneinander haben, um während lang andauernder Speicherung, über den Betriebstemperaturbereich, bei wiederholtem Programmieren anderer Zellen auf derselben integrierten Schaltung, nach wiederholtem Abrufen und Rückumwandlung in die digitale Form durch einen Analog-Digital-Umwandler etc. getrennt und eindeutig zu bleiben. Man könnte beispielsweise N Bits digitaler Informationen pro Speicherzelle speichern, indem 2 N getrennte Speicherebenen pro Zelle verwendet werden, wobei N beispielsweise 3 oder 4 ist. Alternativ könnte man drei Zellen verwenden, um das Äquivalent von acht Bits zu speichern, indem jede der acht getrennten Ebenen in zwei der drei Zellen gespeichert wird und jede der vier getrennten Ebenen in der dritten Zelle gespeichert wird.
Somit werden Fachleute verstehen, daß, während das bevorzugte Ausführungsbeispiel der vorliegenden Erfindung hierin beschrieben und offenbart wurde, zahlreiche Veränderungen in Form und Detail daran vorgenommen werden können, ohne den Schutzumfang derselben zu verlassen.

Claims

1. Ein durch eine Adresse innerhalb eines ersten Adreßbereichs adressierbarer Halbleiterspeicher, enthaltend:

ein Array (20) aus Speicherzellen mit einer Mehrzahl von Zeilen und Spalten, wobei das Array in primäre und redundante Arrays von Speicherzellen unterteilt ist und das redundante Array wenigstens eine Zellenzeile hat;

eine Mehrzahl von Zeilendecodern (30), die in primäre Zeilendecoder und wenigstens einen Redundanz-Zeilendecoder (38) unterteilt sind, wobei der primäre Zeilendecoder mit einer Mehrzahl von Adreßleitungen gekoppelt und jeder Decoder mit wenigstens einer zugehörigen Mehrzahl von Zeilen gekoppelt ist, wobei das primäre Array über einen zweiten Adreßbereich, der innerhalb des ersten Adreßbereichs und kleiner als letzterer ist, adressierbar ist;

eine Mehrzahl von Sicherungen (34), die wenigstens eine Gruppe von Sicherungen zum Programmieren jeder Gruppe mit einer Adresse einer fehlerhaften Zeile in dem primären Array bilden;

wenigstens einen Komparator (32), der jeweils mit einer zugehörigen Gruppe von Sicherungen (34) und der Mehrzahl von Adreßleitungen gekoppelt ist, wobei der Komparator (32) den Redundanz-Zeilendecoder (38) aktiviert und den der fehlerhaften Zeile zugeordneten primären Zeilendecoder (30) entaktiviert, wenn die Adresse an der Mehrzahl von Adreßleitungen die gleiche wie die Adresse in der Mehrzahl von Sicherungen (34) ist;

wobei jede Sicherungsgruppe (34), die nicht mit einer Adresse einer fehlerhaften Zeile in dem primären Array programmiert ist, mit einer Adresse innerhalb des ersten Adreßbereichs und nicht innerhalb des zweiten Adreßbereichs programmiert ist.

2. Der Halbleiterspeicher nach Anspruch 1, wobei die Zeilendecoder jeweils identische Ausbildungen haben.

3. Der Halbleiterspeicher nach Anspruch 1, wobei die Mehrzahl von Zeilendecodern eine Mehrzahl von primären Zeilendecodern und einen Redundanz-Zeilenvordecodierer enthält.

4. Der Halbleiterspeicher nach Anspruch 3, ferner enthaltend Zeilen-Vordecodierer (28), die der Mehrzahl von primären Zeilendecodern und dem einen Redundanz-Zeilendecoder gemeinsam zugeordnet sind, wobei das redundante Array eine Mehrzahl von Zellenzeilen aufweist, die Sicherungen (34) eine Mehrzahl von Gruppen bilden und der Halbleiterspeicher eine Mehrzahl von Komparatoren (32) aufweist, wobei die Mehrzahl von Gruppen und die Mehrzahl von Komperatoren (32) zahlenmäßig gleich der Mehrzahl von Zeilen von Zellen in dem redundanten Array sind und der Ausgang jedes Komparators (32) mit dem Vordecodierer (28) gekoppelt ist, um das Vordecodierer-Ausgangssignal zum Adressieren einer zugehörigen Zeile des redundanten Array bei Auftreten des zugehörigen Vergleichs zu veranlassen.

5. Der Halbleiterspeicher nach Anspruch 1, wobei jede der Sicherungen (34) ein Paar von neuprogrammierbaren Sicherungen in der Form von elektrisch löschbaren, programmierbaren Nur-Lese-Speicherelementen aufweist.

6. Der Halbleiterspeicher nach Anspruch 1, wobei jede der Mehrzahl von Sicherungen (34) ein Paar von neuprogrammierbaren Sicherungen in der Form von elektrisch löschbaren, programmierbaren Nur-Lese-Speicherelementen enthält, die so geschaltet sind, daß sie in einem Sources-Folger-Modus gelesen werden können.

7. Der Halbleiterspeicher nach Anspruch 6, wobei jede der Sicherungen (34) eine Differenz-Sicherungs-Ausgangsschaltung aufweist, die in Abhängigkeit von der Differenz bei der Programmierung zwischen dem Paar von neuprogrammierbaren Sicherungen ein Sicherungsausgangssignal bereitstellt.

8. Ein Verfahren zum Bereitstellen von Redundanz in einem Halbleiterspeicher, der durch eine Mehrzahl von Adreßleitungen durch eine Adresse innerhalb eines Adreßbereichs adressierbar ist, enthaltend die folgenden Schritte:

Bereitstellen eines Arrays (20) von Speicherzellen mit einer Mehrzahl von Zeilen und Spalten, wobei das Array in primäre und redundante Arrays aus Speicherzellen unterteilt ist, das redundante Array wenigstens eine Zeile von Zellen aufweist und das primäre Array über einen zweiten Adreßbereich adressierbar ist, der innerhalb des ersten Adreßbereichs liegt und kleiner als letzterer ist;

Bereitstellen einer Mehrzahl von Zeilendecodern (30), welche in primäre Zeilendecoder und wenigstens einen Redundanz-Zeilendecoder (38) unterteilt sind, wobei der primäre Zeilendecoder mit einer Mehrzahl von Adreßleitungen gekoppelt ist und jeder Decoder mit wenigstens einer zugehörigen aus der Mehrzahl von Zeilen gekoppelt ist;

Bereitstellen einer Mehrzahl von Sicherungen (34), die wenigstens eine Gruppe von Sicherungen bildet, wobei die wenigstens eine Gruppe mit einer Adresse einer zugehörigen fehlerhaften Zeile in dem primären Array programmiert wird;

Vergleichen der Adresse in jeder Gruppe von Sicherungen (34) mit der Adresse an den Adreßleitungen; und

Aktivieren eines redundanten Zeilendecoders und Entaktivieren des der fehlerhaften Zeile zugeordneten primären Zeilendecoders, wenn die Adresse in einer Gruppe von Sicherungen mit der Adresse an den Adreßleitungen übereinstimmt;

wobei jede Gruppe von Sicherungen (34), die nicht mit einer Adresse einer fehlerhaften Zeile im primären Array programmiert ist, mit einer Adresse innerhalb des ersten Adreßbereichs und nicht innerhalb des zweiten Adreßbereichs programmiert wird.

9. Das Verfahren nach Anspruch 8, wobei jede der Sicherungen (34) ein Paar von elektrisch löschbaren, programmierbaren Nur-Lese-Speicherelementen ist.

10. Das Verfahren nach Anspruch 8, wobei der Halbleiterspeicher ein Speicher zum Speichern von mehr als zwei diskreten Spannungspegeln ist, die ein Digitalsignal von mehr als einem Bit darstellen.

11. Das Verfahren nach Anspruch 8, wobei der Halbleiterspeicher ein Speicher zum Speichern von 2 N diskreten Spannungspegeln ist, die ein Digitalsignal von N Bits darstellen, wobei N größer als 1 ist.