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Diese Erfindung bezieht sich auf eine integrierte
Halbleiter-Schaltungsvorrichtung wie etwa auf einen
dynamischen Schreib-Lese-Speicher (im folgenden "DRAM"
genannt), auf einen statischen Schreib-Lese-Speicher (im
folgenden "SRAM" genannt), auf einen Nur-Lese-Speicher
(im folgenden "ROM" genannt) oder dergleichen und
insbesondere auf einen in der integrierten
Halbleiter-Schaltungsvorrichtung verwendeten Wortleitungstreiber.
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Eine Halbleiter-Speichervorrichtung wie etwa ein DRAM
besitzt einen Wortleitungstreiber für die Wahl einer der
Speicherzellen. Dieser Wortleitungstreibertyp wurde z. B.
in JP-A-63113888 offenbart.
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Eine Aufgabe der vorliegenden Erfindung ist es, einen
Wortleitungstreiber zu schaffen, bei dem die Anzahl der
Elemente im Vergleich zu einem in einer herkömmlichen
Halbleiter-Speichervorrichtung verwendeten
Wortleitungstreiber reduziert werden kann und mit dem ein
zuverlässiger Betrieb geschaffen werden kann.
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Gemäß der vorliegenden Erfindung wird eine Wortleitungs-
Treiberschaltungsanordnung geschaffen, wie sie in dem
beigefügten Anspruch 1 definiert ist.
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Die zweite Schalteinrichtung kann in Abhängigkeit von dem
gemeinsamen Decodierungssignal durch ein Treibersignal
geschaltet werden. Das Treibersignal und das
Decodierungssignal können eine entgegengesetzte Phase besitzen.
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Dementsprechend kann der Treiber mehrere Pegelschieber
enthalten, die folgendes enthalten: eine
Spannungsversor
gung mit der Pumpspannung, einen Zwischenspeicher für die
Wahl und für die Ausgabe des Treibersignals und eine
Schaltschaltung zum Steuern des Zwischenspeichers in
Abhängigkeit vom gemeinsamen Decodierungssignal.
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Es wird nun eine Ausführung der vorliegenden Erfindung
beispielhaft mit Bezug auf die beigefügte Zeichnung
beschrieben, worin:
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Fig. 1 ein Schaltplan eines Teils eines
Wortleitungstreibers ist, der eine Ausführung der vorliegenden Erfindung
zeigt;
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Fig. 2 eine Ansicht ist, die einen DRAM zeigt, auf den
der in Fig. 1 gezeigte Wortleitungstreiber gemäß der
vorliegenden Erfindung angewendet wird;
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Fig. 3 ein Zeitablaufplan zur Beschreibung des Betriebs
des in Fig. 1 gezeigten Wortleitungstreibers ist; und
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Fig. 4 ein Gesamtschaltplan des in Fig. 1 gezeigten
Wortleitungstreibers ist.
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Fig. 1 ist ein Schaltplan eines Teils eines
Wortleitungstreibers 6, der eine Ausführung der vorliegenden
Erfindung zeigt. Der Wortleitungstreiber 6 wird z. B. in
einem DRAM verwendet. In Fig. 2 ist ein Blockschaltplan
des DRAMs gezeigt, auf den der Wortleitungstreiber 6, von
dem ein Teil in Fig. 1 gezeigt ist, angewendet wird.
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Der DRAM, auf den die vorliegende Erfindung angewendet
wird, wird zunächst mit Bezug auf Fig. 2 beschrieben.
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Der DRAM enthält eine Taktregelschaltung 1 zum Empfangen
eines Steuersignals CT und eines Takts CK darin und zum
Ausgeben von Steuersignalen S&sub1; zum Steuern der für die
jeweiligen Komponenten, für einen
Zeilenadressendecodierer 2 zum Decodieren einer Zeilenadresse ADRj zum
Ausgeben einer Gruppe von Decodierungssignalen A mit mehreren
Decodierungssignalen A-1 bis A-l daraus, für einen
Spaltenadressendecodierer 3 zum Decodieren einer
Spaltenadresse ARC zum Ausgeben eines Decodierungssignals für
die Wahl irgendeiner der Bitleitungen BL&sub1; bis BLn und für
eine Pumpschaltung 4 zum Pumpen oder Verstärken einer
Stromversorgungsspannung VCC (erste
Stromversorgungsspannung) zum Erzeugen einer gepumpten Spannung VP
(= VCC + Vt + α, mit Vt: Schwellspannung und α: positiver
Spannungswert) bereitgestellten Zeitgebungen daraus.
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Der Wortleitungstreiber 6 ist über einen Pumptreiber 5
elektrisch an die Pumpschaltung 4 angeschlossen. Eine
Pumpeinrichtung umfaßt die Pumpschaltung 4 und den
Pumptreiber 5. Der Pumptreiber 5 dient als eine Schaltung zum
Ausgeben der Wortleitungs-Aktivierungssignale PW&sub1; bis PWm
auf der Grundlage einer Zeilenadresse ADRj an den
Wortleitungstreiber 6.
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Der Wortleitungstreiber 6 dient als eine Schaltung zum
selektiven Ansteuern der Wortleitungen WL&sub1;&submin;&sub1; bis WLl-m auf
der Grundlage der Gruppe der Decodierungssignale A und
der Wortleitungs-Aktivierungssignale PW&sub1; bis PWm. An den
Wortleitungstreiber 6 ist eine Speicherzellenanordnung 7
elektrisch angeschlossen. Die Speicherzellenanordnung 7
ist so konstruiert, daß an Punkte, an denen sich jeweils
mehrere Wortleitungen WL&sub1;&submin;&sub1; bis WLl-m und mehrere
Bitleitungen BL&sub1; bis BLn schneiden, jeweils mehrere
Speicherzellen 7a elektrisch angeschlossen sind, wobei die
Speicherzellen 7a in Matrixform angeordnet sind. An die
Bitleitungen BL&sub1; bis BLn ist ein Bitleitungstreiber 8
elektrisch angeschlossen. Der Bitleitungstreiber 8 dient
als eine Schaltung zum selektiven Ansteuern der
Bitlei
tungen BL&sub1; bis BLn auf der Grundlage des von dem
Spaltenadressendecodierer 3 ausgegebenen Decodierungssignals.
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Ferner wird in dem DRAM ein Eingangspuffer 9
bereitgestellt. Der Eingangspuffer 9 dient als eine Schaltung, um
darin die Eingangsdaten- Di zu empfangen und diese an
einen (im folgenden als "L/S-Controller" abgekürzten)
Lese/Schreib-Controller 10 auszugeben. Der L/S-Controller
10 dient als eine Schaltung, um auf der Grundlage des
Steuersignals S&sub1; zu entscheiden, ob die Daten in eine
entsprechende Speicherzelle 7a geschrieben oder aus
dieser gelesen werden. An den L/S-Controller 10 ist über
einen Leseverstärker 11 ein Ausgangspuffer 12 elektrisch
angeschlossen. Der Leseverstärker 11 dient als eine
Schaltung zum Verstärken des Ausgangssignals jeder
Speicherzelle 7a. Der Ausgangspuffer 12 dient als eine
Schaltung zum Empfangen des Ausgangssignals des
Leseverstärkers 11 und zum Ausgeben der Ausgangsdaten Do daraus.
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Mit Bezug auf Fig. 1 wird nun der in dem in Fig. 2
gezeigten DRAM bereitgestellte Wortleitungstreiber 6
beschrieben. Der in Fig. 1 teilweise gezeigte
Wortleitungstreiber 6 besteht aus Komplementär-MOS-Transistoren
(Komplementär-Metalloxid-Halbleiter-Transistoren, im
folgenden "CMOS-Transistoren" genannt) und besitzt
grundsätzlich mehrere Pegelschieber 40-1 bis 40-l (wobei
Fig. 1 nur einen Pegelschieber 40-1 zeigt) und mehrere
Gruppen von Ausgangseinheiten 50-1-1 bis 50-l-m (wobei
Fig. 1 nur eine Gruppe von Ausgangseinheiten 50-1-1 bis
50-l-m zeigt).
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Der Pegelschieber 40-1 besitzt einen Inverter 41-1 zum
Invertieren des Decodierungssignals A-1 und einen N-
Kanal-MOS-Transistor (im folgenden "NMOS-Transistor"
genannt) 42-1, der als eine Pull-Down-Schalteinrichtung
dient, deren Gate auf der Grundlage des
Decodierungs
signals A-1 gesteuert wird. Das Gate eines NMOS43-1 ist
elektrisch an einen Knoten N41-1 auf der Ausgangsseite
des Inverters 41-1 angeschlossen, während seine Source
elektrisch an die Erde angeschlossen ist. Ferner ist der
Drain des NMOS-Transistors 43-1 elektrisch an eine
Zwischenspeicherschaltung zum Zwischenspeichern einer
gepumpten Spannung VP darin angeschlossen. Die
Zwischenspeicherschaltung enthält die (im folgenden
"PMOS-Transistoren" genannten) P-Kanal-MOS-Transistoren 44-1 und
45-1. Der Drain und das Gate des PMOS44-1 und der Drain
und das Gate des PMOS45-1 sind zwischen einem Knoten
N43-1 und dem Knoten 45-1 elektrisch querverschaltet.
Ferner sind die Sources der PMOSs 44-1 und 45-1 an die
verstärkte Spannung VP angeschlossen.
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Die Ausgangsschaltung 50-1-1 enthält einen PMOS (erster
Transistor) 51-1-1 und die NMOSs (zweiter und dritter
Transistor) 52-1-1 und 53-1-1. Die Source (erste
Elektrode), der Drain (zweite Elektrode) und das Gate des
PMOS51-1-1 sind jeweils an das
Wortleitungs-Aktivierungssignal PW&sub1;, an die Wortleitung WL&sub1;&submin;&sub1; und an den Knoten
N45-1 auf der Ausgangsseite des Pegelschiebers 40-1
elektrisch angeschlossen. Der NMOS52-l-1, dessen Gate auf
der Grundlage eines Potentials an dem Knoten N45-1
gesteuert wird, ist zwischen dem Drain des PMOS51-1-1 und
der Erde elektrisch angeschlossen. Der Drain des
NMOS53-1-1, dessen Gate auf der Grundlage des
Decodierungssignals A-1 gesteuert wird, ist elektrisch an das
Wortleitungs-Aktivierungssignal PW&sub1; angeschlossen. Ferner
ist die Source des NMOS53-1-1 elektrisch an die
Wortleitung WL&sub1;&submin;&sub1; angeschlossen.
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Die Schaltungskonfiguration der jeweiligen anderen an den
Knoten N45-1 angeschlossenen Ausgangseinheiten 50-1-2 bis
50-1-m ist jeweils völlig gleich zu der der
Ausgangseinheit 50-1-1. Und zwar enthält die Ausgangseinheit 50-1-m
einen PMOS51-1-m, einen NMOS52-1-m und einen NMOS53-1-m.
Die Source, der Drain und das Gate des PMOS51-1-m sind
jeweils an das Wortleitungs-Aktivierungssignal PWm, an
die Wortleitung WL1-m und an den Knoten N45-1 auf der
Ausgangsseite des Pegelschiebers 40-1 elektrisch
angeschlossen. Der NMOS52-1-m, dessen Gate auf der Grundlage
des Potentials an dem Knoten N45-1 gesteuert wird, ist
elektrisch zwischen dem Drain des PMOS51-1-m und der Erde
angeschlossen. Der Drain des NMOS53-1-m, dessen Gate auf
der Grundlage des Decodierungssignals A-1 gesteuert wird,
ist elektrisch an das Wortleitungs-Aktivierungssignal PWm
angeschlossen. Ferner ist die Source des NMOS53-1-m,
dessen Gate auf der Grundlage des ersten
Decodierungssignals A-1 gesteuert wird, elektrisch an die Wortleitung
WL1-m angeschlossen.
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Unten wird nun der Betrieb des Wortleitungstreibers 6
beschrieben.
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Fig. 3 ist ein Zeitablaufplan zur Beschreibung des
Betriebs des in Fig. 1 gezeigten Wortleitungstreibers 6.
Die Abszissenachse zeigt die Zeit und die Ordinatenachse
die Spannung an. Als ein erläuterndes Beispiel werden
unten mit Bezug auf Fig. 3 eine Schreib- und eine
Leseoperation (1) und (2), die bei aktivierter
Ausgangsschaltung 50-1 und ausgewählter Wortleitung WL&sub1;&submin;&sub1;
ausgeführt werden, beschrieben.
(1) Schreiboperation
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Wenn die Stromversorgungsspannung VCC angelegt wird, gibt
die Taktregelschaltung 1 die Steuersignale S&sub1; zum Steuern
der für die jeweiligen Komponenten bereitgestellten
Zeitabläufe auf der Grundlage des Steuersignals CT und
des Takts CK aus. Ferner gibt der Pumptreiber 5 auf der
Grundlage der Zeilenadresse ADRj an den
Wortleitungstrei
ber 6 die Wortleitungs-Aktivierungssignale PW&sub1; bis PWm
aus (jedes Wortleitungs-Aktivierungssignal besteht aus
einem Signal mit einem Erdpegel oder mit einem VP-Pegel,
wobei irgendeines der Signale PW&sub1; bis PWm wahlweise auf
den Pegel VP gebracht wird). Andererseits decodiert der
Zeilenadressendecodierer 2 die Zeilenadresse ADRj, um
daraus die Gruppe der Decodierungssignale A auszugeben.
Ferner decodiert der Spaltenadressendecodierer 3 die
Spaltenadresse ARC, um das Decodierungssignal für die
Wahl irgendeiner der Bitleitungen BL&sub1; bis BLn auszugeben.
Andererseits wird der L/S-Controller 10 auf der Grundlage
des von der Taktregelschaltung 1 eingegebenen
Steuersignals S&sub1; in einen Datenschreib-Betriebszustand gebracht.
(a) Setzoperation
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Wenn der Pegel des Decodierungssignals A-1, das eines aus
der Gruppe der Decodierungssignale A ist, von dem
Erdpegel auf VCC übergeht, werden die NMOSs 42-1 und 53-1-1
bis 53-1-m eingeschaltet, so daß das Potential des
Knotens N45-1 auf den Erdpegel gebracht wird. Im Ergebnis
werden die PMOSs 51-1-1 bis 51-1-m in einen
eingeschalteten Zustand gebracht. Wenn der Pegel des Wortleitungs-
Aktivierungssignals PW&sub1; andererseits vom Erdpegel auf den
Pegel VP übergeht, wird der Pegel VP über die bereits
eingeschalteten, aber infolge des Schwellwerts des
NMOS53-1-1 noch nicht voll versorgten NMOSs 53-1-1 an die
Wortleitung WL&sub1;&submin;&sub1; geliefert. Jedoch wird das
Wortleitungs-Aktivierungssignal mit dem Pegel VP über den
PMOS51-1-1 an die Wortleitung WL&sub1;&submin;&sub1; gesendet. Somit
werden mehrere elektrisch an die Wortleitung WL&sub1;&submin;&sub1;
angeschlossenen Speicherzellen eingeschaltet. Ferner wird
durch den Bitleitungstreiber 8 eine der Bitleitungen BL&sub1;
bis BLn ausgewählt, so daß eine Speicherzelle 7a
ausgewählt wird.
(b) Rücksetzoperation
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Wenn der Pegel des Wortleitungs-Aktivierungssignals PW&sub1;
von dem Pegel VP auf dem Erdpegel übergeht, wird das
Wortleitungs-Aktivierungssignal mit dem Erdpegel über den
NMOS53-1-1 und über den PMOS51-1-1, die bereits
eingeschaltet worden sind, an die Wortleitung WL&sub1;&submin;&sub1; gesendet.
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Wenn der Pegel des Decodierungssignals A-1 dann von dem
Pegel VCC auf dem Erdpegel übergeht, werden der NMOS42-1
und der NMOS53-1-1 in einen ausgeschalteten Zustand
gebracht. Ferner ändert der Inverter 41-1 den Pegel des
Knotens N41-1 von dem Erdpegel auf den Pegel VCC. Somit
wird der NMOS43-1 eingeschaltet, so daß der Pegel des
Knotens N43-1 zum Einschalten des PMOS45-1 auf den
Erdpegel gebracht wird. Im Ergebnis geht der Pegel des Knotens
N45-1 vom Erdpegel auf den Pegel VP über. Somit wird als
Antwort auf den Pegel VP des Knotens N45-1 der PMOS51-1-1
ausgeschaltet und der NMOS52-1-1 eingeschaltet, so daß
das Rücksetzen der Wortleitung WL&sub1;&submin;&sub1; abgeschlossen ist.
(2) Leseoperation
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Der L/S-Controller 10 wird auf der Grundlage des
Steuersignals S&sub1; in einen Datenlese-Betriebszustand gebracht.
Die Setz- und die Rücksetzoperation für die Wahl einer
gewünschten Wortleitung werden in ähnlicher Weise wie bei
der Schreiboperation ausgeführt. Die Ausgangsdaten Do
können auf einer Grundlage der durch den
Bitleitungstreiber 8 ausgewählten Adresse aus dem Ausgangspuffer 12
ausgelesen werden.
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Der Wortleitungstreiber der vorliegenden Ausführung zeigt
nur einen auf der Grundlage des Decodierungssignals A-1
ausgewählten Pegelschieber 40-1. Wie in Fig. 4 gezeigt
ist, enthält der Wortleitungstreiber jedoch die
Pegel
schieber 40-1 bis 40-l und die Ausgangsschaltungen 50-1-1
bis 50-l-m.
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In Fig. 4 wird das Wortleitungs-Aktivierungssignal PW&sub1; in
die Ausgangsschaltungen 50-1-1 bis 50-l-1 eingegeben. Auf
die gleiche Weise werden die
Wortleitungs-Aktivierungssignale PW&sub2; (in Fig. 4 nicht gezeigt) bis PWm in die
Ausgangsschaltungen 50-1-2 bis 50-l-2 (in Fig. 4 nicht
gezeigt) bis 50-1-m bis 50-l-m eingegeben. In der
vorliegenden Ausführung besitzt nur eines der Wortleitungs-
Aktivierungssignale PW&sub1; bis PW&sub1; den Pegel VP, während die
anderen Wortleitungs-Aktivierungssignale den Erdpegel
besitzen.
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Der in Fig. 4 gezeigte Wortleitungstreiber besitzt die
Pegelschieber 40-1 bis 40-l, die jeweils eines der
Decodierungssignale A-1 bis A-l empfangen. Die Pegelschieber
40-1 bis 40-l sind an die jeweiligen Ausgangsschaltungen
50-1-1 bis 50-l-1, 50-1-2 bis 50-l-2, ..., 50-1-m bis 50-
l-m angeschlossen. In der vorliegenden Ausführung besitzt
nur eines der Decodierungssignale A-1 bis A-l den unter
dem Pegel VP liegenden Pegel VCC, während die anderen
Decodierungssignale den Erdpegel besitzen.
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Es wird nun der Fall erläutert, daß das Wortleitungs-
Aktivierungssignal PW&sub1; mit dem Pegel VP in die
Ausgangsschaltungen 50-1-1 bis 50-l-1 eingegeben wird, während
das Decodierungssignal A-1 mit dem Pegel VCC in die
Pegelschieber 40-1 eingegeben wird, d. h., daß die
Wortleitung WL&sub1;&submin;&sub1; ausgewählt wird. Da der ausgewählte
Pegelschieber 40-1 das Erdpegelsignal an den Knoten N45-1
ausgibt, ist zu diesem Zeitpunkt der Pegel VCC ein
Spannungspegel des Gates des NMOS53-L-1 der ausgewählten
Ausgangsschaltung 50-1-1, während der Erdpegel ein
Spannungspegel des Gates des PMOS51-1-1 der ausgewählten
Ausgangsschaltung 50-1-1 ist. Dann sind sowohl der
NMOS53-1-1 als auch der PMOS51-1-1 im eingeschalteten
Zustand. Somit wird über den NMOS53-1-1 und über den
PMOS51-1-1 das Wortleitungs-Aktivierungssignal PW&sub1; mit
dem Pegel VP an die Wortleitung WL&sub1;&submin;&sub1; geliefert.
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Gleichzeitig ist z. B. ein Spannungspegel des Gates des
NMOS53-l-1 der nicht ausgewählten Ausgangsschaltung 50-
l-1 der Erdpegel, während ein Spannungspegel des Gates
des PMOS51-l-1 der nicht ausgewählten Ausgangsschaltung
50-l-1, da das Decodierungssignal A-l den Erdpegel
besitzt und der nicht ausgewählte Pegelschieber 40-l das
Signal mit dem Pegel VP an den Knoten N45-l ausgibt, der
Pegel VP ist. Dann sind sowohl der NMOS53-l-1 als auch
der PMOS51-l-1 im ausgeschalteten Zustand. Somit wird das
Wortleitungs-Aktivierungssignal PW&sub1; mit dem Pegel VP
nicht über den NMOS53-l-1 und über den PMOS51-l-1 an die
Wortleitung WL1-l geliefert.
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Falls der Wortleitungstreiber, wie es bei dem früheren
Wortleitungstreiber der Fall ist, den Pegelschieber 40-l
nicht besitzt, empfängt der PMOS51-l-1 der nicht
ausgewählten Ausgangsschaltung 50-l-1, da das invertierte
Decodierungssignal A-l den Pegel VCC besitzt, den Pegel
VCC. Da das Signal mit dem Pegel VP an die Source des
PMOS51-l-1 angelegt wird, ist der PMOS51-l-1 dann in
einem nicht vollständig ausgeschalteten Zustand. Somit
läuft ein Teil des Spannungspegels des Wortleitungs-
Aktivierungssignals PW&sub1; über den PMOS51-l-1 auf die nicht
ausgewählte Wortleitung WLl-1 aus.
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Wie oben beschrieben wurde, werden gemäß der vorliegenden
Erfindung die NMOSs 53-1-1 bis 53-l-m zum Empfangen der
Decodierungssignale A-1 bis A-l als das dem
Eingangssignal jedes Pegelschiebers entsprechende
Gate-Eingangssignal verwendet, während die PMOSs 51-1-1 bis 51-l-m,
deren jeweiliges Gate auf der Grundlage der Spannung mit
dem Pegel VP, der dem Ausgangssignal des Pegelschiebers
entspricht, gesteuert wird, als Einrichtungen zum
übertragen der Wortleitungs-Aktivierungssignale zu ihren
entsprechenden Wortleitungen verwendet werden. Somit kann
das Wortleitungs-Aktivierungssignal zuverlässig allein an
eine gewünschte Wortleitung gesendet werden. Somit können
die Lese- und Schreiboperationen stabil ausgeführt
werden. Da ein Pegelschieber zum Ansteuern mehrerer
Ausgangsschaltungen dient, kann ferner die Anzahl der
Elemente reduziert werden.
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Obwohl die vorliegende Erfindung mit Bezug auf die
erläuternde Ausführung beschrieben wurde, soll diese
Beschreibung nicht in einem beschränkenden Sinn verstanden
werden. Unter Bezug auf diese Beschreibung sind für den
Fachmann auf dem Gebiet verschiedene Modifikationen der
erläuternden Ausführung offensichtlich.