JP3298762B2 - 半導体メモリ用カラム リダンダンシー装置 - Google Patents
半導体メモリ用カラム リダンダンシー装置Info
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- 239000004065 semiconductor Substances 0.000 title claims description 43
- 230000015654 memory Effects 0.000 claims description 47
- 230000004044 response Effects 0.000 claims description 4
- 230000002950 deficient Effects 0.000 description 14
- 235000011960 Brassica ruvo Nutrition 0.000 description 9
- 230000008439 repair process Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 2
- 239000000872 buffer Substances 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 102200091804 rs104894738 Human genes 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- G—PHYSICS
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- G11C—STATIC STORES
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Description
【０００１】
【産業上の利用分野】本発明は半導体メモリにおいて、
欠陥セルを補修するためのカラム リダンダンシー（Ｃ
ｏｌｕｍｎ Ｒｅｄｕｎｄａｎｃｙ）装置に関し、特に
半導体メモリのリフレッシュ（Ｒｅｆｒｅｓｈ）速度が
速くなっても欠陥セル等の補修効率の減少を防止するこ
とができる半導体メモリのカラム リダンダンシー装置
に関する。
欠陥セルを補修するためのカラム リダンダンシー（Ｃ
ｏｌｕｍｎ Ｒｅｄｕｎｄａｎｃｙ）装置に関し、特に
半導体メモリのリフレッシュ（Ｒｅｆｒｅｓｈ）速度が
速くなっても欠陥セル等の補修効率の減少を防止するこ
とができる半導体メモリのカラム リダンダンシー装置
に関する。
【０００２】
【従来の技術】便宜上、前記半導体メモリの構造及びメ
モリ セルの選択（又は指定）形式を先ず説明し、ま
た、現在市販中の１６メガ（Ｍｅｇａ）のＤＲＡＭ（Ｄ
ｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏ
ｒｙ）を例に挙げ説明する。
モリ セルの選択（又は指定）形式を先ず説明し、ま
た、現在市販中の１６メガ（Ｍｅｇａ）のＤＲＡＭ（Ｄ
ｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏ
ｒｙ）を例に挙げ説明する。
【０００３】前記１６メガＤＲＡＭは、動作の安定性の
ため、夫々１６個のセル アレイブロックを有する４個
のメモリ ブロックに区分される。前記セル アレイ
ブロックの夫々２５６本のワードラインと１Ｋ本のビッ
トラインにマトリックスの形態で接続された２５６Ｋ個
のメモリ セルにより構成される。結局、前記１６メガ
ＤＲＡＭは４個のメモリ ブロックに区分された６４個
のセル アレイ ブックを備える。
ため、夫々１６個のセル アレイブロックを有する４個
のメモリ ブロックに区分される。前記セル アレイ
ブロックの夫々２５６本のワードラインと１Ｋ本のビッ
トラインにマトリックスの形態で接続された２５６Ｋ個
のメモリ セルにより構成される。結局、前記１６メガ
ＤＲＡＭは４個のメモリ ブロックに区分された６４個
のセル アレイ ブックを備える。
【０００４】前記４個のメモリブロック等は１２ビット
のカラムアドレス信号（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ
Ｓｉｇｎａｌ；ＡＹＯ乃至ＡＹＢ）中、上位２ビット
のカラムアドレス信号（ＡＹＡ，ＡＹＢ）により区分さ
れる。また、前記一つのメモリブロックを構成する前記
１６個のセルアレイブロックは１２ビットのローアドレ
ス信号（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｉｇｎａｌ；ＡＸ
Ｏ乃至ＡＸＢ）中、最上位の４ビットのローアドレス信
号（ＡＸ８乃至ＡＸＢ）により区分される。下位８ビッ
トのローアドレス信号（ＡＸＯ乃至ＡＸ７）は、前記セ
ルアレイブロックに含まれた２５６本のワード ライン
を選択するために用いられる。下位１０ビットのカラム
アドレス信号（ＡＹＯ乃至ＡＹ９）は、前記セルアレイ
ブロックに含まれた１Ｋ本のビットラインを選択するた
めに用いられる。
のカラムアドレス信号（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ
Ｓｉｇｎａｌ；ＡＹＯ乃至ＡＹＢ）中、上位２ビット
のカラムアドレス信号（ＡＹＡ，ＡＹＢ）により区分さ
れる。また、前記一つのメモリブロックを構成する前記
１６個のセルアレイブロックは１２ビットのローアドレ
ス信号（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｉｇｎａｌ；ＡＸ
Ｏ乃至ＡＸＢ）中、最上位の４ビットのローアドレス信
号（ＡＸ８乃至ＡＸＢ）により区分される。下位８ビッ
トのローアドレス信号（ＡＸＯ乃至ＡＸ７）は、前記セ
ルアレイブロックに含まれた２５６本のワード ライン
を選択するために用いられる。下位１０ビットのカラム
アドレス信号（ＡＹＯ乃至ＡＹ９）は、前記セルアレイ
ブロックに含まれた１Ｋ本のビットラインを選択するた
めに用いられる。
【０００５】例えば、１６ビットのデータアクセスモー
ド及び４Ｋのリフレッシュ比を有する１６メガＤＲＡＭ
の読み取り動作の際、１２ビットのローアドレス信号
（ＡＸＯ乃至ＡＸＢ）及び１０ビットのカラムアドレス
信号（ＡＹＯ乃至ＡＹ９）により１６ビットのデータが
選択され、そしてこの選択された１６ビットのデータは
上位２ビットのカラムアドレス信号（ＡＹ８，ＡＹ９）
により選択されたデータ通路及び前記入出力装置を経て
外部側に出力される。一方、１６ビットのデータアクセ
スモード及び１Ｋのリフレッシュ比を有する１６メガＤ
ＡＲＭの読み取り動作においては、１０ビットのローア
ドレス信号（ＡＸＯ乃至ＡＸ９）及び１０ビットのカラ
ムアドレス信号（ＡＹＯ乃至ＡＹ９）により１６ビット
のデータが選択される。
ド及び４Ｋのリフレッシュ比を有する１６メガＤＲＡＭ
の読み取り動作の際、１２ビットのローアドレス信号
（ＡＸＯ乃至ＡＸＢ）及び１０ビットのカラムアドレス
信号（ＡＹＯ乃至ＡＹ９）により１６ビットのデータが
選択され、そしてこの選択された１６ビットのデータは
上位２ビットのカラムアドレス信号（ＡＹ８，ＡＹ９）
により選択されたデータ通路及び前記入出力装置を経て
外部側に出力される。一方、１６ビットのデータアクセ
スモード及び１Ｋのリフレッシュ比を有する１６メガＤ
ＡＲＭの読み取り動作においては、１０ビットのローア
ドレス信号（ＡＸＯ乃至ＡＸ９）及び１０ビットのカラ
ムアドレス信号（ＡＹＯ乃至ＡＹ９）により１６ビット
のデータが選択される。
【０００６】前記例題での如く、半導体メモリの上位２
ビットのロー アドレス信号（ＡＸＡ乃至ＡＸＢ）は半
導体メモリのリフレッシュ比により選択的に用いられ
る。前記上位２ビットのロー アドレス信号（ＡＸＡ，
ＡＸＢ）はセル アレイ ブロックの選択のため用いら
れない場合、ドントキャア条件にあることになる。
ビットのロー アドレス信号（ＡＸＡ乃至ＡＸＢ）は半
導体メモリのリフレッシュ比により選択的に用いられ
る。前記上位２ビットのロー アドレス信号（ＡＸＡ，
ＡＸＢ）はセル アレイ ブロックの選択のため用いら
れない場合、ドントキャア条件にあることになる。
【０００７】ここで、カラム リダンダンシー装置はセ
ル アレイで欠陥が生じた任意のメモリ セルを補修
（Ｒｅｐａｉｒ）するため、欠陥メモリ セル（Ｆａｉ
ｌｕｒｅ Ｍｅｍｏｒｙ Ｃｅｌｌ）が接続された通常
（Ｎｏｒｍａｌ）のビットライン（Ｂｉｔ Ｌｉｎｅ）
の代りに、リダンダンシー メモリ セル（Ｒｅｄｅｎ
ｄｅｎｃｙ Ｍｅｍｏｒｙ Ｃｅｌｌ）が接続されたリ
ダンダンシー ビットラインを駆動する回路装置であ
る。このため、カラム リダンダンシー装置はアドレス
発生源からのアドレスの論理値を検査し前記欠陥メモリ
セルが指定されたか否かを検出する。アドレス信号に
より欠陥メモリ セルが指定された場合、カラム リダ
ンダンシー装置は欠陥セルに接続された通常のビットラ
インを閉鎖させ、その反面、余分のメモリ セルに接続
した前記余分のビットラインをイネーブルさせる。欠陥
メモリ セルの指定の可否を検出するため、このカラム
リダンダンシー装置は、製作者により切断され得るヒ
ューズ（Ｆｕｓｅ）及びアドレス デコーディング信号
により駆動されるＭＯＳトランジスタを備える。
ル アレイで欠陥が生じた任意のメモリ セルを補修
（Ｒｅｐａｉｒ）するため、欠陥メモリ セル（Ｆａｉ
ｌｕｒｅ Ｍｅｍｏｒｙ Ｃｅｌｌ）が接続された通常
（Ｎｏｒｍａｌ）のビットライン（Ｂｉｔ Ｌｉｎｅ）
の代りに、リダンダンシー メモリ セル（Ｒｅｄｅｎ
ｄｅｎｃｙ Ｍｅｍｏｒｙ Ｃｅｌｌ）が接続されたリ
ダンダンシー ビットラインを駆動する回路装置であ
る。このため、カラム リダンダンシー装置はアドレス
発生源からのアドレスの論理値を検査し前記欠陥メモリ
セルが指定されたか否かを検出する。アドレス信号に
より欠陥メモリ セルが指定された場合、カラム リダ
ンダンシー装置は欠陥セルに接続された通常のビットラ
インを閉鎖させ、その反面、余分のメモリ セルに接続
した前記余分のビットラインをイネーブルさせる。欠陥
メモリ セルの指定の可否を検出するため、このカラム
リダンダンシー装置は、製作者により切断され得るヒ
ューズ（Ｆｕｓｅ）及びアドレス デコーディング信号
により駆動されるＭＯＳトランジスタを備える。
【０００８】しかし、リフレッシュ比が増加するに従い
僅かな上位ビットのアドレス信号に用いられない場合、
非使用アドレス信号に接続するヒューズは無条件に切断
される。このため、従来のカラム リダンダンシー装置
は僅かな上位ビットのアドレス信号が用いられない場
合、リダンタンシー メモリ セルが不必要に消耗され
欠陥メモリ セルの補修効率が減少する。前記従来の半
導体メモリのカラム リダンダンシー装置の問題点を添
付した図１を参照し検討する。
僅かな上位ビットのアドレス信号に用いられない場合、
非使用アドレス信号に接続するヒューズは無条件に切断
される。このため、従来のカラム リダンダンシー装置
は僅かな上位ビットのアドレス信号が用いられない場
合、リダンタンシー メモリ セルが不必要に消耗され
欠陥メモリ セルの補修効率が減少する。前記従来の半
導体メモリのカラム リダンダンシー装置の問題点を添
付した図１を参照し検討する。
【０００９】図１を参照すると、供給電圧源（Ｖｃｃ）
及びノード（１１）の間に接続したフリーチャージ用Ｐ
ＭＯＳトランジスタ（ＭＰ１）と、また前記ノード（１
１）に接続されたロー ヒューズ ボックス（１０）を
備えた従来のカラム リダンダンシー装置が示されてい
る。前記フリーチャージＰＭＯＳトランジスタ（ＭＰ
１）は自分のゲート側にロー論理（Ｌｏｗ Ｌｏｇｉ
ｃ）を有するフリーチャージ制御信号が印加されている
場合に、前記供給電圧源からの電圧を前記ノード（１
１）側に伝送し前記ノード（１１）が前記供給電圧（Ｖ
ｃｃ）を維持するようにする。
及びノード（１１）の間に接続したフリーチャージ用Ｐ
ＭＯＳトランジスタ（ＭＰ１）と、また前記ノード（１
１）に接続されたロー ヒューズ ボックス（１０）を
備えた従来のカラム リダンダンシー装置が示されてい
る。前記フリーチャージＰＭＯＳトランジスタ（ＭＰ
１）は自分のゲート側にロー論理（Ｌｏｗ Ｌｏｇｉ
ｃ）を有するフリーチャージ制御信号が印加されている
場合に、前記供給電圧源からの電圧を前記ノード（１
１）側に伝送し前記ノード（１１）が前記供給電圧（Ｖ
ｃｃ）を維持するようにする。
【００１０】ロー ヒューズ ボックス（１０）は、ロ
ー アドレス組合せ信号（ＲＡ８９，ＲＡ／８９，ＲＡ
８／９，ＲＡ／８／９，ＲＡＡＢ，ＲＡ／ＡＢ，ＲＡＡ
／Ｂ，ＲＡ／Ａ／Ｂ）により駆動され、補修されるメモ
リ ブロック内のセル アレイ ブロックが指定された
か否かを検出する。このため、前記ロー ヒューズボッ
クス（１０）は前記ノード（１１）及び基底電圧源（Ｖ
ｓｓ）の間に並列接続した８個のヒューズ（Ｆｒ１乃至
Ｆｒ８）と、また、前記ヒューズ（Ｆｒｌ乃至Ｆｒ８）
と前記基底電圧源（Ｖｓｓ）の間に夫々接続した８個の
ＮＭＯＳトランジスタ（Ｍｒ１乃至Ｍｒ８）とを備え
る。
ー アドレス組合せ信号（ＲＡ８９，ＲＡ／８９，ＲＡ
８／９，ＲＡ／８／９，ＲＡＡＢ，ＲＡ／ＡＢ，ＲＡＡ
／Ｂ，ＲＡ／Ａ／Ｂ）により駆動され、補修されるメモ
リ ブロック内のセル アレイ ブロックが指定された
か否かを検出する。このため、前記ロー ヒューズボッ
クス（１０）は前記ノード（１１）及び基底電圧源（Ｖ
ｓｓ）の間に並列接続した８個のヒューズ（Ｆｒ１乃至
Ｆｒ８）と、また、前記ヒューズ（Ｆｒｌ乃至Ｆｒ８）
と前記基底電圧源（Ｖｓｓ）の間に夫々接続した８個の
ＮＭＯＳトランジスタ（Ｍｒ１乃至Ｍｒ８）とを備え
る。
【００１１】８個のヒューズ（Ｆｒ１乃至Ｆｒ８）は製
作者により選択的に切断されプログラムされることがで
きる。プログラムされた場合には、８個のヒューズ（Ｆ
ｒ１乃至Ｆｒ８）中の７個は切断され、唯一つのヒュー
ズだけが残る。
作者により選択的に切断されプログラムされることがで
きる。プログラムされた場合には、８個のヒューズ（Ｆ
ｒ１乃至Ｆｒ８）中の７個は切断され、唯一つのヒュー
ズだけが残る。
【００１２】また、前記８個のＮＭＯＳトランジスタ
（Ｍｒ１乃至Ｍｒ８）は夫々他の論理値によるロー ア
ドレス組合せ信号（ＲＡ８９，ＲＡ／８９，ＲＡ８／
９，ＲＡ／８／９，ＲＡＡＢ，ＲＡ／ＡＢ，ＲＡＡ／
Ｂ，ＲＡ／Ａ／Ｂ）を自分のゲート側に入力する。前記
切断したヒューズに接続された前記ＮＭＯＳトランジス
タは前記ノード（１１）上の電圧に影響を及ぼさないよ
うになる。しかし、切断されないヒューズに接続された
ＮＭＯＳトランジスタ（Ｍｒｉ）は自分のゲート側に印
加される前記ロー アドレス組合せ信号の論理状態によ
り選択的に駆動し、前記ノード（１１）上の電圧を基底
電圧源（Ｖｓｓ）側にバイ パスする。
（Ｍｒ１乃至Ｍｒ８）は夫々他の論理値によるロー ア
ドレス組合せ信号（ＲＡ８９，ＲＡ／８９，ＲＡ８／
９，ＲＡ／８／９，ＲＡＡＢ，ＲＡ／ＡＢ，ＲＡＡ／
Ｂ，ＲＡ／Ａ／Ｂ）を自分のゲート側に入力する。前記
切断したヒューズに接続された前記ＮＭＯＳトランジス
タは前記ノード（１１）上の電圧に影響を及ぼさないよ
うになる。しかし、切断されないヒューズに接続された
ＮＭＯＳトランジスタ（Ｍｒｉ）は自分のゲート側に印
加される前記ロー アドレス組合せ信号の論理状態によ
り選択的に駆動し、前記ノード（１１）上の電圧を基底
電圧源（Ｖｓｓ）側にバイ パスする。
【００１３】例えば、前記８個のヒューズ（Ｆｒ１乃至
Ｆｒ８）中で７個のヒューズ（Ｆｒ２乃至Ｆｒ８）が切
断され、残りの一つのヒューズ（Ｆｒ１）だけが動作可
能であると仮定する。この場合、ＮＭＯＳトランジスタ
（Ｍｒ１）はハイ論理のローアドレス組合せ信号（ＲＡ
８９）が自分のゲートに印加されると前記ノード（１
１）にフリーチャージされた電圧を基底電圧源（Ｖｓ
ｓ）側にバイ パスする。この際、前記ノード（１１）
には基底電圧（Ｖｓｓ）を有するロー論理の論理信号が
発生し、このロー論理信号はロー アドレス組合せ信号
（ＲＡ８９）に該当するセル アレイ ブロックが選択
（または指定）されていないことを示す。
Ｆｒ８）中で７個のヒューズ（Ｆｒ２乃至Ｆｒ８）が切
断され、残りの一つのヒューズ（Ｆｒ１）だけが動作可
能であると仮定する。この場合、ＮＭＯＳトランジスタ
（Ｍｒ１）はハイ論理のローアドレス組合せ信号（ＲＡ
８９）が自分のゲートに印加されると前記ノード（１
１）にフリーチャージされた電圧を基底電圧源（Ｖｓ
ｓ）側にバイ パスする。この際、前記ノード（１１）
には基底電圧（Ｖｓｓ）を有するロー論理の論理信号が
発生し、このロー論理信号はロー アドレス組合せ信号
（ＲＡ８９）に該当するセル アレイ ブロックが選択
（または指定）されていないことを示す。
【００１４】逆に、前記ロー アドレス組合せ信号（Ｒ
Ａ８９）がロー論理を有する場合、ＮＭＯＳトランジス
タ（Ｍｒ１）はターン オフされヒューズ（Ｆｒ１）と
基底電圧源（Ｖｓｓ）間の電流通路を閉鎖する。このた
め、ノード（１１）にはフリーチャージ電圧を有するハ
イ論理の論理信号が発生し、ハイ論理信号はロー アド
レス組合せ信号（ＲＡ８９）に該当するセル アレイ
ブロックが指定されたことを示す。
Ａ８９）がロー論理を有する場合、ＮＭＯＳトランジス
タ（Ｍｒ１）はターン オフされヒューズ（Ｆｒ１）と
基底電圧源（Ｖｓｓ）間の電流通路を閉鎖する。このた
め、ノード（１１）にはフリーチャージ電圧を有するハ
イ論理の論理信号が発生し、ハイ論理信号はロー アド
レス組合せ信号（ＲＡ８９）に該当するセル アレイ
ブロックが指定されたことを示す。
【００１５】この従来のカラム リダンダンシー装置
は、カラム パス開始（ＣｏｌｕｍｎＰａｔｈ Ｓｔａ
ｒｔ）信号を緩衝及び反転させる第１インバータ（ＧＩ
１）と、ノード（１１）に発生した論理信号を入力する
ＮＡＮＤゲート（ＧＮ１）を追加して備える。ＮＡＮＤ
ゲート（ＧＮ１）は第１インバータ（ＧＩ１）からの反
転されたカラム パス開始信号がハイ論理を有する場合
に、ノード（１１）からの第１論理信号を反転させ第２
論理信号を発生する。逆に、反転されたカラムパス開始
信号がロー論理を有する場合には、ＮＡＮＤゲート（Ｇ
Ｎ１）はノード（１１）からの論理信号とは係りなくハ
イ論理を維持する第２論理信号を発生する。さらに、こ
の第２論理信号は第２インバータ（ＧＩ２）により反転
し出力ライン（１３）に供給される。
は、カラム パス開始（ＣｏｌｕｍｎＰａｔｈ Ｓｔａ
ｒｔ）信号を緩衝及び反転させる第１インバータ（ＧＩ
１）と、ノード（１１）に発生した論理信号を入力する
ＮＡＮＤゲート（ＧＮ１）を追加して備える。ＮＡＮＤ
ゲート（ＧＮ１）は第１インバータ（ＧＩ１）からの反
転されたカラム パス開始信号がハイ論理を有する場合
に、ノード（１１）からの第１論理信号を反転させ第２
論理信号を発生する。逆に、反転されたカラムパス開始
信号がロー論理を有する場合には、ＮＡＮＤゲート（Ｇ
Ｎ１）はノード（１１）からの論理信号とは係りなくハ
イ論理を維持する第２論理信号を発生する。さらに、こ
の第２論理信号は第２インバータ（ＧＩ２）により反転
し出力ライン（１３）に供給される。
【００１６】また、この従来のカラム リダンダンシー
装置は出力ライン（１３）及び基底電圧源（Ｖｓｓ）の
間に接続されたカラム ビューズ ボックス（１２）を
備える。カラム ヒューズ ボックス（１２）はカラム
アドレス信号（ＡＹＯ，ＡＹ／０，ＡＹ１…，ＡＹ／
７）により駆動し、補修されるメモリ セルに接続した
ビットトラインが選択（又は指定）されたか否かを検出
する。このため、カラム ヒューズ ボックス（１２）
は出力ライン（１３）及び基底電圧源（Ｖｓｓ）の間に
並列接続した１６個のヒューズ（Ｆｃｌ乃至Ｆｃ１６）
と、また、これらのヒューズ（Ｆｃｌ乃至Ｆｃ１６）と
基底電圧源（Ｖｓｓ）の間に夫々接続した１６個のＮＭ
ＯＳトランジスタ（Ｍｃｌ乃至Ｍｃ１６）とを備える。
装置は出力ライン（１３）及び基底電圧源（Ｖｓｓ）の
間に接続されたカラム ビューズ ボックス（１２）を
備える。カラム ヒューズ ボックス（１２）はカラム
アドレス信号（ＡＹＯ，ＡＹ／０，ＡＹ１…，ＡＹ／
７）により駆動し、補修されるメモリ セルに接続した
ビットトラインが選択（又は指定）されたか否かを検出
する。このため、カラム ヒューズ ボックス（１２）
は出力ライン（１３）及び基底電圧源（Ｖｓｓ）の間に
並列接続した１６個のヒューズ（Ｆｃｌ乃至Ｆｃ１６）
と、また、これらのヒューズ（Ｆｃｌ乃至Ｆｃ１６）と
基底電圧源（Ｖｓｓ）の間に夫々接続した１６個のＮＭ
ＯＳトランジスタ（Ｍｃｌ乃至Ｍｃ１６）とを備える。
【００１７】前記１６個のヒューズ（Ｆｃｌ乃至Ｆｃ１
６）は、製作者により選択的に切断され欠陥メモリ セ
ルのカラム アドレスを検出するようプログラムするこ
とがてきる。プログラムされた場合には、１６個のヒュ
ーズ（Ｆｃｌ乃至Ｆｃ１６）中の１５個は切断され、唯
一つのヒューズだけが残ることになる。
６）は、製作者により選択的に切断され欠陥メモリ セ
ルのカラム アドレスを検出するようプログラムするこ
とがてきる。プログラムされた場合には、１６個のヒュ
ーズ（Ｆｃｌ乃至Ｆｃ１６）中の１５個は切断され、唯
一つのヒューズだけが残ることになる。
【００１８】また、１６個のＮＭＯＳトランジスタ（Ｍ
ｃｌ乃至Ｍｃ１６）は夫々異なる論理値によるカラム
アドレス信号（ＡＹ０，ＡＹ／０，ＡＹ１…，ＡＹ／
７）を自分のゲート側に入力する。切断されたヒューズ
に接続したＮＭＯＳトランジスタは出力ライン（１３）
上の電圧に影響を及ぼさないようになる。しかし、切断
されていないヒューズに接続されたＮＭＯＳトランジス
タは自分のゲート側に印加されるカラム アドレス信号
の論理状態により選択的に駆動され、出力ライン（１
３）上の電圧を基底電圧源（Ｖｓｓ）側にバイ パスさ
せる。
ｃｌ乃至Ｍｃ１６）は夫々異なる論理値によるカラム
アドレス信号（ＡＹ０，ＡＹ／０，ＡＹ１…，ＡＹ／
７）を自分のゲート側に入力する。切断されたヒューズ
に接続したＮＭＯＳトランジスタは出力ライン（１３）
上の電圧に影響を及ぼさないようになる。しかし、切断
されていないヒューズに接続されたＮＭＯＳトランジス
タは自分のゲート側に印加されるカラム アドレス信号
の論理状態により選択的に駆動され、出力ライン（１
３）上の電圧を基底電圧源（Ｖｓｓ）側にバイ パスさ
せる。
【００１９】このように、駆動するカラム ヒューズ
ボックス（１３）は、製作者によりプログラムされた論
理値に該当するカラム アドレス信号が入力される場
合、前記出力ライン（１３）上の電圧をそのまま維持さ
せハイ論理のカラム リダンダンシー制御信号（ＲＤ
Ｙ）が発生するようにする。逆に、前記カラム アドレ
ス信号が製作者によりプログラムされた論理値と異なる
論理値に関するものである場合、カラム ヒューズ ボ
ックス（１２）は出力ライン（１３）上の電圧を基底電
圧源（Ｖｓｓ）側にバイ パスする。このため、出力ラ
イン（１３）にはロー論理を有するカラム リダンダン
シー制御信号（ＲＤＹ）が発生する。ハイ論理のカラム
リダンダンシー制御信号（ＲＤＹ）は、リダンダンシ
ー メモリセル（図示せず）に接続されたリダンダンシ
ー ビットラインを駆動させることになる。
ボックス（１３）は、製作者によりプログラムされた論
理値に該当するカラム アドレス信号が入力される場
合、前記出力ライン（１３）上の電圧をそのまま維持さ
せハイ論理のカラム リダンダンシー制御信号（ＲＤ
Ｙ）が発生するようにする。逆に、前記カラム アドレ
ス信号が製作者によりプログラムされた論理値と異なる
論理値に関するものである場合、カラム ヒューズ ボ
ックス（１２）は出力ライン（１３）上の電圧を基底電
圧源（Ｖｓｓ）側にバイ パスする。このため、出力ラ
イン（１３）にはロー論理を有するカラム リダンダン
シー制御信号（ＲＤＹ）が発生する。ハイ論理のカラム
リダンダンシー制御信号（ＲＤＹ）は、リダンダンシ
ー メモリセル（図示せず）に接続されたリダンダンシ
ー ビットラインを駆動させることになる。
【００２０】前記ロー アドレス組合せ信号（ＲＡ８
９，ＲＡ／８９，ＲＡ８／９，ＲＡ／８／９，ＲＡＡ
Ｂ，ＲＡ／ＡＢ，ＲＡＡ／Ｂ，ＲＡ／Ａ／Ｂ）は、ロー
アドレス信号（ＡＸ０乃至ＡＸＢ）中の上位４ビット
のロー アドレス信号（ＡＸ８乃至ＡＸＢ）が選択的に
組み合わされることにより発生する。従来のカラム リ
ダンダンシー装置のロー ヒューズ ボックス（１０）
は、ロー アドレス信号中の上位４ビットのロー アド
レス信号により一つのメモリ ブロックに含まれた１６
個のセル アレイ ブロックの中の所定のセルアレイブ
ロックを選択することになる。具体的には、４Ｋリフレ
ッシュサイクルを有するＤＲＡＭにおいて、ＡＸ８９Ａ
Ｂが１１１１であるセルアレイブロック選択のためのプ
ログラミングのためＲＡ８９のヒューズ、及びＲＡＡＢ
のヒューズを切断すれば前記ブロックに該当するアドレ
スが入力される場合、総１６個のセルアレイブロック中
の一つを選択し得るようになる。即ち、ＲＡ８及びＲＡ
９でなるアドレス組合せ（ＲＡ８９、ＲＡ／８９、ＲＡ
８／９、ＲＡ／８／９）に連結されたヒューズ中の一つ
を切断し、ＲＡＡ、ＲＡＢでなるアドレス組合せ（ＲＡ
ＡＢ、ＲＡ／ＡＢ、ＲＡＡ／Ｂ、ＲＡ／Ａ／Ｂ）に連結
されたヒューズ中の一つを切断することにより、総１６
個のセルアレイブロック中の一つのブロックが選択され
たか否かを検出することができるようになる。また、１
Ｋリフレッシュサイクルを有するＤＲＡＭの場合には、
ＲＡＡ及びＲＡＢがドントキャア状態にあるのでＲＡＡ
及びＲＡＢでなるアドレス組合せ（ＲＡＡＢ、ＲＡ／Ａ
Ｂ、ＲＡＡ／Ｂ、ＲＡ／Ａ／Ｂ）に連結された四つのヒ
ューズを無条件切断し、ＲＡ８及びＲＡ９の組合せに連
結された四つのヒューズ中、一つを切断することにより
セルアレイブロックの選択が行われる。
９，ＲＡ／８９，ＲＡ８／９，ＲＡ／８／９，ＲＡＡ
Ｂ，ＲＡ／ＡＢ，ＲＡＡ／Ｂ，ＲＡ／Ａ／Ｂ）は、ロー
アドレス信号（ＡＸ０乃至ＡＸＢ）中の上位４ビット
のロー アドレス信号（ＡＸ８乃至ＡＸＢ）が選択的に
組み合わされることにより発生する。従来のカラム リ
ダンダンシー装置のロー ヒューズ ボックス（１０）
は、ロー アドレス信号中の上位４ビットのロー アド
レス信号により一つのメモリ ブロックに含まれた１６
個のセル アレイ ブロックの中の所定のセルアレイブ
ロックを選択することになる。具体的には、４Ｋリフレ
ッシュサイクルを有するＤＲＡＭにおいて、ＡＸ８９Ａ
Ｂが１１１１であるセルアレイブロック選択のためのプ
ログラミングのためＲＡ８９のヒューズ、及びＲＡＡＢ
のヒューズを切断すれば前記ブロックに該当するアドレ
スが入力される場合、総１６個のセルアレイブロック中
の一つを選択し得るようになる。即ち、ＲＡ８及びＲＡ
９でなるアドレス組合せ（ＲＡ８９、ＲＡ／８９、ＲＡ
８／９、ＲＡ／８／９）に連結されたヒューズ中の一つ
を切断し、ＲＡＡ、ＲＡＢでなるアドレス組合せ（ＲＡ
ＡＢ、ＲＡ／ＡＢ、ＲＡＡ／Ｂ、ＲＡ／Ａ／Ｂ）に連結
されたヒューズ中の一つを切断することにより、総１６
個のセルアレイブロック中の一つのブロックが選択され
たか否かを検出することができるようになる。また、１
Ｋリフレッシュサイクルを有するＤＲＡＭの場合には、
ＲＡＡ及びＲＡＢがドントキャア状態にあるのでＲＡＡ
及びＲＡＢでなるアドレス組合せ（ＲＡＡＢ、ＲＡ／Ａ
Ｂ、ＲＡＡ／Ｂ、ＲＡ／Ａ／Ｂ）に連結された四つのヒ
ューズを無条件切断し、ＲＡ８及びＲＡ９の組合せに連
結された四つのヒューズ中、一つを切断することにより
セルアレイブロックの選択が行われる。
【００２１】
【発明が解決しようとする課題】しかし、前記４ビット
のロー アドレス信号中、上位の１又はそれ以上のビッ
トのロー アドレス信号は、リフレッシュ速度が４Ｋサ
イクルから１Ｋサイクルに向上する場合、セル アレイ
ブロックの選択に用いられないようにドントキャア状
態を有するようになる。このため、前記非使用ビットの
ローアドレス信号と関連のある前記ロー ヒューズ ボ
ックス（１０）内の４個のヒューズ等は無条件に切断さ
れるべきである。さらに、非使用ビットのロー アドレ
ス信号により可能な論理値の数に該当するセル アレイ
ブロックが同時に指定される。この結果、一つの欠陥
メモリ セルを補修するため３個のリダンダンシー メ
モリセルが不必要にさらに消耗される。この不必要なリ
ダンダンシー メモリ セルの消耗のため、従来のカラ
ム リダンダンシー装置は半導体メモリーのリダンダン
シー速度が増加するに従い欠陥セル等を効率的に補修す
ることができない問題点を有している。
のロー アドレス信号中、上位の１又はそれ以上のビッ
トのロー アドレス信号は、リフレッシュ速度が４Ｋサ
イクルから１Ｋサイクルに向上する場合、セル アレイ
ブロックの選択に用いられないようにドントキャア状
態を有するようになる。このため、前記非使用ビットの
ローアドレス信号と関連のある前記ロー ヒューズ ボ
ックス（１０）内の４個のヒューズ等は無条件に切断さ
れるべきである。さらに、非使用ビットのロー アドレ
ス信号により可能な論理値の数に該当するセル アレイ
ブロックが同時に指定される。この結果、一つの欠陥
メモリ セルを補修するため３個のリダンダンシー メ
モリセルが不必要にさらに消耗される。この不必要なリ
ダンダンシー メモリ セルの消耗のため、従来のカラ
ム リダンダンシー装置は半導体メモリーのリダンダン
シー速度が増加するに従い欠陥セル等を効率的に補修す
ることができない問題点を有している。
【００２２】よって、本発明の目的は半導体メモリのリ
フレッシュ速度が増加しても、欠陥メモリ セルを効率
的に補修することができる半導体メモリ用カラム リダ
ンダンシー装置を提供することにある。
フレッシュ速度が増加しても、欠陥メモリ セルを効率
的に補修することができる半導体メモリ用カラム リダ
ンダンシー装置を提供することにある。
【００２３】
【課題を解決するための手段】かかる目的を達成するた
め、本発明の半導体メモリ用カラム リダンダンシー装
置は、半導体メモリのリフレッシュ速度と係りなくセル
アレイ ブロックの選択に用いられる第１ロー アド
レス信号と、前記半導体メモリのリフレッシュ速度によ
り前記セル アレイ ブロックの選択に選択的に用いら
れる第２ローアドレス信号と、前記入出力手段に接続さ
れる前記メモリ ブロックの中の一つを選択するため用
いられる第１カラム アドレス信号と、また前記セル
アレイブロックに含まれたビット ラインを選択するた
めの第２カラム アドレス信号とを入力するためのアド
レス入力手段と、また、前記第１ロー アドレス信号に
応答し前記多数のセル アレイ ブロックの中の一定数
のセル アレイ ブロックが選択されたか否かを検出す
るブロック プログラミング手段と、前記第２ロー ア
ドレス信号及び前記第１カラム アドレス信号中の一つ
の信号と、前記ブロック プログラミング手段の出力信
号に応答し前記一定数のセル アレイブロックの中のい
ずれか一つが選択されたか否かを検出する補助ブロック
プログラミング手段と、前記第２カラム アドレス信
号及び前記補助プログラミング手段の出力信号に応答
し、前記第２ロー アドレス信号及び第１カラム アド
レス信号の中の一つの信号及び前記第１ロー アドレス
信号により選択されたセルアレイ ブロックに含まれた
ビット ラインの中の一つが指定されたか否かを検出
し、その結果により前記リダンダンシー セル アレイ
に含まれたメモリセルを選択的に駆動するカラム プロ
グラミング手段とを備える。
め、本発明の半導体メモリ用カラム リダンダンシー装
置は、半導体メモリのリフレッシュ速度と係りなくセル
アレイ ブロックの選択に用いられる第１ロー アド
レス信号と、前記半導体メモリのリフレッシュ速度によ
り前記セル アレイ ブロックの選択に選択的に用いら
れる第２ローアドレス信号と、前記入出力手段に接続さ
れる前記メモリ ブロックの中の一つを選択するため用
いられる第１カラム アドレス信号と、また前記セル
アレイブロックに含まれたビット ラインを選択するた
めの第２カラム アドレス信号とを入力するためのアド
レス入力手段と、また、前記第１ロー アドレス信号に
応答し前記多数のセル アレイ ブロックの中の一定数
のセル アレイ ブロックが選択されたか否かを検出す
るブロック プログラミング手段と、前記第２ロー ア
ドレス信号及び前記第１カラム アドレス信号中の一つ
の信号と、前記ブロック プログラミング手段の出力信
号に応答し前記一定数のセル アレイブロックの中のい
ずれか一つが選択されたか否かを検出する補助ブロック
プログラミング手段と、前記第２カラム アドレス信
号及び前記補助プログラミング手段の出力信号に応答
し、前記第２ロー アドレス信号及び第１カラム アド
レス信号の中の一つの信号及び前記第１ロー アドレス
信号により選択されたセルアレイ ブロックに含まれた
ビット ラインの中の一つが指定されたか否かを検出
し、その結果により前記リダンダンシー セル アレイ
に含まれたメモリセルを選択的に駆動するカラム プロ
グラミング手段とを備える。
【００２４】
【作用】この構成によると、本発明は半導体メモリのリ
フレッシュ速度が向上することにより用いられないブロ
ック選択用ローアドレス信号の代りにカラムアドレス信
号を用い、メモリブロックを構成する全てのセルアレイ
ブロックを夫々選択することができる。このため、本発
明は半導体メモリのリフレッシュ速度が増加することに
より不要なリダンダンシーメモリセル等の消耗を防止す
ることができる。
フレッシュ速度が向上することにより用いられないブロ
ック選択用ローアドレス信号の代りにカラムアドレス信
号を用い、メモリブロックを構成する全てのセルアレイ
ブロックを夫々選択することができる。このため、本発
明は半導体メモリのリフレッシュ速度が増加することに
より不要なリダンダンシーメモリセル等の消耗を防止す
ることができる。
【００２５】
【実施例】先ず、説明の便宜のため、半導体メモリが夫
々１６個のセル アレイ ブロックを有する４個のメモ
リ ブロックで形成されており、また、この半導体メモ
リには１Ｋサイクルのリフレッシュ速度を有する半導体
メモリ及び４Ｋサイクルのリフレッシュ速度を有する半
導体メモリがあると仮定する。そして、本発明のカラム
リダンダンシー装置をこのように仮定した２個の半導
体メモリに適用させて説明する。
々１６個のセル アレイ ブロックを有する４個のメモ
リ ブロックで形成されており、また、この半導体メモ
リには１Ｋサイクルのリフレッシュ速度を有する半導体
メモリ及び４Ｋサイクルのリフレッシュ速度を有する半
導体メモリがあると仮定する。そして、本発明のカラム
リダンダンシー装置をこのように仮定した２個の半導
体メモリに適用させて説明する。
【００２６】図２には、供給電圧源（Ｖｃｃ）及び第１
ノード（２１）の間に接続されたフリーチャージ用ＰＭ
ＯＳトランジスタ（ＭＰ２）と、また、前記第１ノード
（２１）に接続されたロー ヒューズ ボックス（２
０）を備えた本発明の実施例による半導体メモリ用カラ
ム リダンダンシー 装置が示されている。フリーチャ
ージＰＭＯＳトランジスタ（ＭＰ２）は、自分のゲート
側にロー論理を有するフリーチャージ制御信号（ＰＲ
Ｅ）が印加された場合、供給電圧源（Ｖｃｃ）からの電
圧を第１ノード（２１）側に伝送し第１ノード（２１）
が供給電圧（Ｖｃｃ）を維持するようにする。
ノード（２１）の間に接続されたフリーチャージ用ＰＭ
ＯＳトランジスタ（ＭＰ２）と、また、前記第１ノード
（２１）に接続されたロー ヒューズ ボックス（２
０）を備えた本発明の実施例による半導体メモリ用カラ
ム リダンダンシー 装置が示されている。フリーチャ
ージＰＭＯＳトランジスタ（ＭＰ２）は、自分のゲート
側にロー論理を有するフリーチャージ制御信号（ＰＲ
Ｅ）が印加された場合、供給電圧源（Ｖｃｃ）からの電
圧を第１ノード（２１）側に伝送し第１ノード（２１）
が供給電圧（Ｖｃｃ）を維持するようにする。
【００２７】ロー ヒューズ ボックス（２０）はロー
アドレス組合せ信号（ＲＡ８９，ＲＡ／８９，ＲＡ８
／９，ＲＡ／８／９）により駆動し、補修されるメモリ
ブロック内のセル アレイ ブロックが指定されたか
否かを検出する。このため、ロー ヒューズ ボックス
（２０）は第１ノード（２１）及び基底電圧源（Ｖｓ
ｓ）の間に並列接続された４個のヒューズ（Ｆｒ９乃至
Ｆｒ１２）と、また、これらのヒューズ（Ｆｒ９乃至Ｆ
ｒ１２）と基底電圧源（Ｖｓｓ）の間に夫々接続された
４個のＮＭＯＳトランジスタ（Ｍｒ９乃至Ｍｒ１２）と
を備える。
アドレス組合せ信号（ＲＡ８９，ＲＡ／８９，ＲＡ８
／９，ＲＡ／８／９）により駆動し、補修されるメモリ
ブロック内のセル アレイ ブロックが指定されたか
否かを検出する。このため、ロー ヒューズ ボックス
（２０）は第１ノード（２１）及び基底電圧源（Ｖｓ
ｓ）の間に並列接続された４個のヒューズ（Ｆｒ９乃至
Ｆｒ１２）と、また、これらのヒューズ（Ｆｒ９乃至Ｆ
ｒ１２）と基底電圧源（Ｖｓｓ）の間に夫々接続された
４個のＮＭＯＳトランジスタ（Ｍｒ９乃至Ｍｒ１２）と
を備える。
【００２８】４個のヒューズ（Ｆｒ９乃至Ｆｒ１２）
は、製作者により選択的に切断され一つのメモリ ブロ
ックに含まれた１６個のセル アレイ ブロックの中の
４個のセル アレイ ブロックを同時に選択するようプ
ログラムすることができる。このプログラムが為された
場合には、４個のヒューズ（Ｆｒ９乃至Ｆｒ１２）中の
３個は切断され、唯一つのヒューズだけが残ることにな
る。
は、製作者により選択的に切断され一つのメモリ ブロ
ックに含まれた１６個のセル アレイ ブロックの中の
４個のセル アレイ ブロックを同時に選択するようプ
ログラムすることができる。このプログラムが為された
場合には、４個のヒューズ（Ｆｒ９乃至Ｆｒ１２）中の
３個は切断され、唯一つのヒューズだけが残ることにな
る。
【００２９】また、４個のＮＭＯＳトランジスタ（Ｍｒ
９乃至Ｍｒ１２）は夫々異なる論理値によるロー アド
レス組合せ信号（ＲＡ８９，ＲＡ／８９，ＲＡ８／９，
ＲＡ／８／９）を自分のゲート側に入力する。切断され
たヒューズに接続したＮＭＯＳトランジスタは第１ノー
ド（２１）上の電圧に影響を及ぼさない。しかし、切断
されないヒューズに接続したＮＭＯＳトランジスタは、
自分のゲート側に印加されるロー アドレス組合せ信号
の論理状態により選択的に駆動され、第１ノード（２
１）上の電圧を基底電圧源（Ｖｓｓ）側にバイ パスさ
せる。
９乃至Ｍｒ１２）は夫々異なる論理値によるロー アド
レス組合せ信号（ＲＡ８９，ＲＡ／８９，ＲＡ８／９，
ＲＡ／８／９）を自分のゲート側に入力する。切断され
たヒューズに接続したＮＭＯＳトランジスタは第１ノー
ド（２１）上の電圧に影響を及ぼさない。しかし、切断
されないヒューズに接続したＮＭＯＳトランジスタは、
自分のゲート側に印加されるロー アドレス組合せ信号
の論理状態により選択的に駆動され、第１ノード（２
１）上の電圧を基底電圧源（Ｖｓｓ）側にバイ パスさ
せる。
【００３０】例えば、４個のヒューズ（Ｆｒ９乃至Ｆｒ
１２）の中で３個のヒューズ（Ｆｒ１０乃至Ｆｒ１２）
が切断され、残る１個のヒューズ（Ｆｒ９）だけが動作
可能であると仮定する。この場合、ＮＭＯＳトランジス
タ（Ｍｒ９）は、ハイ論理のロー アドレス組合せ信号
（ＲＡ８９）が自分のゲートに印加されると、第１ノー
ド（２１）にフリーチャージした電圧を基底電圧源（Ｖ
ｓｓ）側にバイ パスする。この際、第１ノード（２
１）には基底電圧（Ｖｓｓ）を有するロー論理の論理信
号が発生し、ロー論理の論理信号はロー アドレス組合
せ信号（ＲＡ８９）に該当する４個のセル アレイ ブ
ロックが選択（又は指定）されていないことを示す。
１２）の中で３個のヒューズ（Ｆｒ１０乃至Ｆｒ１２）
が切断され、残る１個のヒューズ（Ｆｒ９）だけが動作
可能であると仮定する。この場合、ＮＭＯＳトランジス
タ（Ｍｒ９）は、ハイ論理のロー アドレス組合せ信号
（ＲＡ８９）が自分のゲートに印加されると、第１ノー
ド（２１）にフリーチャージした電圧を基底電圧源（Ｖ
ｓｓ）側にバイ パスする。この際、第１ノード（２
１）には基底電圧（Ｖｓｓ）を有するロー論理の論理信
号が発生し、ロー論理の論理信号はロー アドレス組合
せ信号（ＲＡ８９）に該当する４個のセル アレイ ブ
ロックが選択（又は指定）されていないことを示す。
【００３１】逆に、ロー アドレス組合せ信号（ＲＡ８
９）がロー論理を有する場合、ＮＭＯＳトランジスタ
（Ｍｒ９）はターン オフされヒューズ（Ｆｒ９）と基
底電圧源（Ｖｓｓ）との間の電流通路を閉鎖する。この
ため、第１ノード（２１）にはフリーチャージ電圧を有
するハイ論理の論理信号を発生し、このハイ論理の論理
信号はロー アドレス組合せ信号（ＲＡ８９）に該当す
る４個のセル アレイブロックが指定されたことを示
す。
９）がロー論理を有する場合、ＮＭＯＳトランジスタ
（Ｍｒ９）はターン オフされヒューズ（Ｆｒ９）と基
底電圧源（Ｖｓｓ）との間の電流通路を閉鎖する。この
ため、第１ノード（２１）にはフリーチャージ電圧を有
するハイ論理の論理信号を発生し、このハイ論理の論理
信号はロー アドレス組合せ信号（ＲＡ８９）に該当す
る４個のセル アレイブロックが指定されたことを示
す。
【００３２】この半導体メモリ用カラム リダンダンシ
ー装置はカラム パス開始信号（／ＣＳ）を緩衝及び反
転させる第１インバータ（ＧＩ３）と、第１ノード（２
１）に発生した論理信号を入力するＮＡＮＤゲート（Ｇ
Ｎ２）を追加して備える。ＮＡＮＤゲート（ＧＮ２）は
第１インバータ（ＧＩ３）からの反転されたカラムパス
開始信号がハイ論理を有する場合に、第１ノード（２
１）からの第１論理信号を反転させ第２論理信号を発生
する。これとは逆に、反転されたカラム パス開始信号
がロー論理を有する場合には、ＮＡＮＤゲート（ＧＮ
２）は第１ノード（２１）からの論理信号とは係りなく
ハイ論理を維持する第２論理信号を発生する。この第２
論理信号は第２インバータ（ＧＩ４）により反転し出力
ライン（２３）に供給される。
ー装置はカラム パス開始信号（／ＣＳ）を緩衝及び反
転させる第１インバータ（ＧＩ３）と、第１ノード（２
１）に発生した論理信号を入力するＮＡＮＤゲート（Ｇ
Ｎ２）を追加して備える。ＮＡＮＤゲート（ＧＮ２）は
第１インバータ（ＧＩ３）からの反転されたカラムパス
開始信号がハイ論理を有する場合に、第１ノード（２
１）からの第１論理信号を反転させ第２論理信号を発生
する。これとは逆に、反転されたカラム パス開始信号
がロー論理を有する場合には、ＮＡＮＤゲート（ＧＮ
２）は第１ノード（２１）からの論理信号とは係りなく
ハイ論理を維持する第２論理信号を発生する。この第２
論理信号は第２インバータ（ＧＩ４）により反転し出力
ライン（２３）に供給される。
【００３３】また、この半導体メモリ用カラム リダン
ダンシー装置は前記出力ライン（２３）及び、前記基底
電圧源（Ｖｓｓ）の間に接続されたカラム ヒューズ
ボックス（２２）を備える。カラム ヒューズ ボック
ス（２２）はカラム アドレス信号（ＡＹ０，／ＡＹ
０，ＡＹ１，…／ＡＹ７）により駆動し、補修されるメ
モリセルに接続したビット ラインが選択（又は指定）
されたか否かを検出する。このため、カラム ヒューズ
ボックス（２２）は出力ライン（２３）及び基底電圧
源（Ｖｓｓ）の間に並列接続された１６個のヒューズ
（Ｆｃ１７乃至Ｆｃ３２）と、さらにこれらのヒューズ
（Ｆｃ１７乃至Ｆｃ３２）と基底電圧源（Ｖｓｓ）の間
に夫々接続された１６個のＮＭＯＳトランジスタ（Ｍｃ
１７乃至Ｍｃ３２）とを備える。
ダンシー装置は前記出力ライン（２３）及び、前記基底
電圧源（Ｖｓｓ）の間に接続されたカラム ヒューズ
ボックス（２２）を備える。カラム ヒューズ ボック
ス（２２）はカラム アドレス信号（ＡＹ０，／ＡＹ
０，ＡＹ１，…／ＡＹ７）により駆動し、補修されるメ
モリセルに接続したビット ラインが選択（又は指定）
されたか否かを検出する。このため、カラム ヒューズ
ボックス（２２）は出力ライン（２３）及び基底電圧
源（Ｖｓｓ）の間に並列接続された１６個のヒューズ
（Ｆｃ１７乃至Ｆｃ３２）と、さらにこれらのヒューズ
（Ｆｃ１７乃至Ｆｃ３２）と基底電圧源（Ｖｓｓ）の間
に夫々接続された１６個のＮＭＯＳトランジスタ（Ｍｃ
１７乃至Ｍｃ３２）とを備える。
【００３４】１６個のヒューズ（Ｆｃ１７乃至Ｆｃ３
２）は製作者により選択的に切断され、欠陥メモリ セ
ルのカラム アドレスを検出するようプログラムするこ
とができる。プログラムされた場合には、１６個のヒュ
ーズ（Ｆｃ１７乃至Ｆｃ３２）中の１５個は切断され、
唯一つのヒューズだけが残るようになる。さらに、１６
個のＮＭＯＳトランジスタ（Ｍｃ１乃至Ｍｃ１６）は夫
々互いに異なる論理値によるカラム アドレス信号（Ａ
Ｙ０，／ＡＹ０，ＡＹ１，…，／ＡＹ７）を自分のゲー
ト側に入力する。１６個のヒューズ（Ｆｃ１７乃至Ｆｃ
３２）及び１６個のＮＭＯＳトランジスタ（Ｍｃ１７乃
至Ｍｃ３２）で構成されたカラム ヒューズ ボックス
（２２）は、図１に示したカラム ヒューズ ボックス
（１２）と同様に動作するため、これに対する説明を省
略する。
２）は製作者により選択的に切断され、欠陥メモリ セ
ルのカラム アドレスを検出するようプログラムするこ
とができる。プログラムされた場合には、１６個のヒュ
ーズ（Ｆｃ１７乃至Ｆｃ３２）中の１５個は切断され、
唯一つのヒューズだけが残るようになる。さらに、１６
個のＮＭＯＳトランジスタ（Ｍｃ１乃至Ｍｃ１６）は夫
々互いに異なる論理値によるカラム アドレス信号（Ａ
Ｙ０，／ＡＹ０，ＡＹ１，…，／ＡＹ７）を自分のゲー
ト側に入力する。１６個のヒューズ（Ｆｃ１７乃至Ｆｃ
３２）及び１６個のＮＭＯＳトランジスタ（Ｍｃ１７乃
至Ｍｃ３２）で構成されたカラム ヒューズ ボックス
（２２）は、図１に示したカラム ヒューズ ボックス
（１２）と同様に動作するため、これに対する説明を省
略する。
【００３５】さらにまた、この半導体メモリ用カラム
リダンダンシー装置は、第１ノード（２１）及び出力ラ
イン（２３）に選択的に接続可能に設置された補助ヒュ
ーズボックス（２４）を備える。また、この補助ヒュー
ズ ボックス（２４）は、図２に示すようにロー アド
レス組合せ信号（ＲＡ／Ａ／Ｂ，ＲＡＡ／Ｂ，ＲＡ／Ａ
Ｂ，ＲＡＡＢ）又はカラム アドレス信号（ＡＹ８，／
ＡＹＡ，ＡＹ９，／ＡＹ９）のどちらか一方を選択的に
入力信号とすることが可能な構成となっている。ロー
アドレス組合せ信号（ＲＡ／Ａ／Ｂ，ＲＡＡ／Ｂ，ＲＡ
／ＡＢ，ＲＡＡＢ）が入力される場合、補助ヒューズ
ボックス（２４）はロー ヒューズボックス（２０）と
共に一つのメモリ ブロックに含まれた１６個のセル
アレイブロック の中の所定のセルアレイブロックが選
択されるようにする。これとは別に、カラム アドレス
信号（ＡＹ８，／ＡＹＡ，ＡＹ９，／ＡＹ９）が入力さ
れる場合、補助ヒューズ ボックス（２４）はロー ヒ
ューズ ボックス（２０）により選択された４個のセル
アレイ ブロック中の一つを選択する機能を果たす。
リダンダンシー装置は、第１ノード（２１）及び出力ラ
イン（２３）に選択的に接続可能に設置された補助ヒュ
ーズボックス（２４）を備える。また、この補助ヒュー
ズ ボックス（２４）は、図２に示すようにロー アド
レス組合せ信号（ＲＡ／Ａ／Ｂ，ＲＡＡ／Ｂ，ＲＡ／Ａ
Ｂ，ＲＡＡＢ）又はカラム アドレス信号（ＡＹ８，／
ＡＹＡ，ＡＹ９，／ＡＹ９）のどちらか一方を選択的に
入力信号とすることが可能な構成となっている。ロー
アドレス組合せ信号（ＲＡ／Ａ／Ｂ，ＲＡＡ／Ｂ，ＲＡ
／ＡＢ，ＲＡＡＢ）が入力される場合、補助ヒューズ
ボックス（２４）はロー ヒューズボックス（２０）と
共に一つのメモリ ブロックに含まれた１６個のセル
アレイブロック の中の所定のセルアレイブロックが選
択されるようにする。これとは別に、カラム アドレス
信号（ＡＹ８，／ＡＹＡ，ＡＹ９，／ＡＹ９）が入力さ
れる場合、補助ヒューズ ボックス（２４）はロー ヒ
ューズ ボックス（２０）により選択された４個のセル
アレイ ブロック中の一つを選択する機能を果たす。
【００３６】また、補助ヒューズ ボックス（２４）は
第２ノード（２５）及び基底電圧源（Ｖｓｓ）の間に並
列接続された４個のヒューズ（Ｆａ１乃至Ｆａ４）と、
またこれらのヒューズ（Ｆａ１乃至Ｆａ４）と基底電圧
源（Ｖｓｓ）の間に夫々接続した４個のＮＭＯＳトラン
ジスタ（Ｍａ１乃至Ｍａ４）とを備える。４個のＮＭＯ
Ｓトランジスタ（Ｍａ１乃至Ｍａ４）のゲートに夫々接
続した第１乃至第４ジャンクションスイッチ（ＪＳ１乃
至ＪＳ４）が接続されている。
第２ノード（２５）及び基底電圧源（Ｖｓｓ）の間に並
列接続された４個のヒューズ（Ｆａ１乃至Ｆａ４）と、
またこれらのヒューズ（Ｆａ１乃至Ｆａ４）と基底電圧
源（Ｖｓｓ）の間に夫々接続した４個のＮＭＯＳトラン
ジスタ（Ｍａ１乃至Ｍａ４）とを備える。４個のＮＭＯ
Ｓトランジスタ（Ｍａ１乃至Ｍａ４）のゲートに夫々接
続した第１乃至第４ジャンクションスイッチ（ＪＳ１乃
至ＪＳ４）が接続されている。
【００３７】第１乃至第４ジャンクション スイッチ
（ＪＳ１乃至ＪＳ４）は製作の際、製作者により夫々ロ
ー アドレス組合せ信号（ＲＡ／Ａ／Ｂ，ＲＡＡ／Ｂ，
ＲＡ／ＡＢ，ＲＡＡＢ）又はカラム アドレス信号（Ａ
Ｙ８，／ＡＹ８，ＡＹ９，／ＡＹ９）のいずれか一方を
選択するよう設定される。第１乃至第４ジャンクション
スイッチ（ＪＳ１乃至ＪＳ４）は、１Ｋサイクルのリフ
レッシュ速度を有する半導体メモリに適用する場合、夫
々カラム アドレス信号（ＡＹ８，／ＡＹ８，ＡＹ９，
／ＡＹ９）が４個のＮＭＯＳトランジスタ（Ｍａ１乃至
Ｍａ４）のゲート側に伝送されるようにする。これとは
別に、４Ｋサイクルのリフレッシュ速度を有する半導体
メモリに適用する場合、第１乃至第４ジャンクション
スイツチ（ＪＳ１乃至ＪＳ４）は、夫々ロー アドレス
組合せ信号（ＲＡ／Ａ／Ｂ，ＲＡＡ／Ｂ，ＲＡ／ＡＢ，
ＲＡＡＢ）が４個のＮＭＯＳトランジスタ（Ｍａ１乃至
Ｍａ４）のゲート側に伝送されるようにする。
（ＪＳ１乃至ＪＳ４）は製作の際、製作者により夫々ロ
ー アドレス組合せ信号（ＲＡ／Ａ／Ｂ，ＲＡＡ／Ｂ，
ＲＡ／ＡＢ，ＲＡＡＢ）又はカラム アドレス信号（Ａ
Ｙ８，／ＡＹ８，ＡＹ９，／ＡＹ９）のいずれか一方を
選択するよう設定される。第１乃至第４ジャンクション
スイッチ（ＪＳ１乃至ＪＳ４）は、１Ｋサイクルのリフ
レッシュ速度を有する半導体メモリに適用する場合、夫
々カラム アドレス信号（ＡＹ８，／ＡＹ８，ＡＹ９，
／ＡＹ９）が４個のＮＭＯＳトランジスタ（Ｍａ１乃至
Ｍａ４）のゲート側に伝送されるようにする。これとは
別に、４Ｋサイクルのリフレッシュ速度を有する半導体
メモリに適用する場合、第１乃至第４ジャンクション
スイツチ（ＪＳ１乃至ＪＳ４）は、夫々ロー アドレス
組合せ信号（ＲＡ／Ａ／Ｂ，ＲＡＡ／Ｂ，ＲＡ／ＡＢ，
ＲＡＡＢ）が４個のＮＭＯＳトランジスタ（Ｍａ１乃至
Ｍａ４）のゲート側に伝送されるようにする。
【００３８】また、補助ヒューズ ボックス（２４）は
第２ノード（２５）を第１ノード（２１）及び出力ライ
ン（２３）に選択的に接続するための第５ジャンクショ
ンスイッチ（ＪＳ５）を追加して備える。第５ジャンク
ション スイッチ（ＪＳ５）は、カラム リダンダンシ
ー装置が１Ｋサイクルのリフレッシュ速度を有する半導
体メモリに用いられる場合には、第２ノード（２５）を
出力ライン（２３）に接続する。これとは別に、カラム
リダンダンシー装置が４Ｋサイクルのリフレッシュ速
度を有する半導体メモリに用いられる場合には、第５ジ
ャンクション スイッチ（ＪＳ５）は第２ノード（２
５）を第１ノード（２１）に接続する。
第２ノード（２５）を第１ノード（２１）及び出力ライ
ン（２３）に選択的に接続するための第５ジャンクショ
ンスイッチ（ＪＳ５）を追加して備える。第５ジャンク
ション スイッチ（ＪＳ５）は、カラム リダンダンシ
ー装置が１Ｋサイクルのリフレッシュ速度を有する半導
体メモリに用いられる場合には、第２ノード（２５）を
出力ライン（２３）に接続する。これとは別に、カラム
リダンダンシー装置が４Ｋサイクルのリフレッシュ速
度を有する半導体メモリに用いられる場合には、第５ジ
ャンクション スイッチ（ＪＳ５）は第２ノード（２
５）を第１ノード（２１）に接続する。
【００３９】補助ヒューズ ボックス（２４）の４個の
ヒューズ（Ｆａｌ乃至Ｆａ４）は、このカラム リダン
ダンシー装置が４Ｋサイクルのリフレッシュ速度を有す
る半導体メモリに用いられる場合、ロー ヒューズ ボ
ックス（２０）により選択された４個のセル アレイ
ブロック中から一つを選択するよう製作者によりプログ
ラムされる。この場合、４個のヒューズ（Ｆａ１乃至Ｆ
ａ４）中の３個のヒューズが切断され、一つのヒューズ
だけが選択的に動作可能になる。
ヒューズ（Ｆａｌ乃至Ｆａ４）は、このカラム リダン
ダンシー装置が４Ｋサイクルのリフレッシュ速度を有す
る半導体メモリに用いられる場合、ロー ヒューズ ボ
ックス（２０）により選択された４個のセル アレイ
ブロック中から一つを選択するよう製作者によりプログ
ラムされる。この場合、４個のヒューズ（Ｆａ１乃至Ｆ
ａ４）中の３個のヒューズが切断され、一つのヒューズ
だけが選択的に動作可能になる。
【００４０】しかし、カラム リダンダンシー装置が１
Ｋサイクルのリフレッシュ速度を有する半導体メモリに
用いられた場合、上記発明が解決しようとする課題にお
いて示したように、４ビットのロー アドレス信号中、
上位の１又はそれ以上のビットのロー アドレス信号
は、セル アレイ ブロックの選択に用いられないよう
にドントキャア状態を有する。よって、補助ヒューズ
ボックス（２４）内の４個のヒューズ（Ｆａ１乃至Ｆａ
４）は一つのメモリ ブロックに含まれた１６個のセル
アレイ ブロックの中の所定のセルアレイブロックを
選択できるようロー ヒューズ ボックス （２０）内
の４個のヒューズ（Ｆｒ９乃至Ｆｒ１２）と共にプログ
ラムすることができる。この際、ロー ヒューズ ボッ
クス（２０）内のヒューズ（Ｆｒ９乃至Ｆｒ１２）の中
の一つが切断されていない場合、補助ヒューズ ボック
ス（２４）内の４個のヒューズ（Ｆａ１乃至Ｆａ４）は
全て切断される。逆に、ローヒューズボックス（２０）
内の４個のヒューズ（Ｆｒ９乃至Ｆｒ１２）が全て切断
されている場合、補助ヒューズ ボックス（２４）内の
４個のヒューズ（Ｆａ１乃至Ｆａ４）の中のいずれか一
つは切断されないようになる。
Ｋサイクルのリフレッシュ速度を有する半導体メモリに
用いられた場合、上記発明が解決しようとする課題にお
いて示したように、４ビットのロー アドレス信号中、
上位の１又はそれ以上のビットのロー アドレス信号
は、セル アレイ ブロックの選択に用いられないよう
にドントキャア状態を有する。よって、補助ヒューズ
ボックス（２４）内の４個のヒューズ（Ｆａ１乃至Ｆａ
４）は一つのメモリ ブロックに含まれた１６個のセル
アレイ ブロックの中の所定のセルアレイブロックを
選択できるようロー ヒューズ ボックス （２０）内
の４個のヒューズ（Ｆｒ９乃至Ｆｒ１２）と共にプログ
ラムすることができる。この際、ロー ヒューズ ボッ
クス（２０）内のヒューズ（Ｆｒ９乃至Ｆｒ１２）の中
の一つが切断されていない場合、補助ヒューズ ボック
ス（２４）内の４個のヒューズ（Ｆａ１乃至Ｆａ４）は
全て切断される。逆に、ローヒューズボックス（２０）
内の４個のヒューズ（Ｆｒ９乃至Ｆｒ１２）が全て切断
されている場合、補助ヒューズ ボックス（２４）内の
４個のヒューズ（Ｆａ１乃至Ｆａ４）の中のいずれか一
つは切断されないようになる。
【００４１】４個のＮＭＯＳトランジスタ（Ｍａ１乃至
Ｍａ４）は、このカラム リダンダンシー 装置が４Ｋ
サイクルのリフレッシュ速度を有する半導体メモリに用
いられる場合、夫々第１乃至第４ジャンクション スイ
ッチ（ＪＳ１乃至ＪＳ４）から夫々印加されるロー ア
ドレス組合せ信号（ＲＡ／Ａ／Ｂ，ＲＡＡ／Ｂ，ＲＡ／
ＡＢ，ＲＡＡＢ）により動作可能になる。この場合、切
断されたヒューズ（Ｆａ）に接続したＮＭＯＳトランジ
スタ（Ｍａ）は、第２ノード（２５）及び第１ノード
（２１）上の電圧に影響を及ぼさなくなる。
Ｍａ４）は、このカラム リダンダンシー 装置が４Ｋ
サイクルのリフレッシュ速度を有する半導体メモリに用
いられる場合、夫々第１乃至第４ジャンクション スイ
ッチ（ＪＳ１乃至ＪＳ４）から夫々印加されるロー ア
ドレス組合せ信号（ＲＡ／Ａ／Ｂ，ＲＡＡ／Ｂ，ＲＡ／
ＡＢ，ＲＡＡＢ）により動作可能になる。この場合、切
断されたヒューズ（Ｆａ）に接続したＮＭＯＳトランジ
スタ（Ｍａ）は、第２ノード（２５）及び第１ノード
（２１）上の電圧に影響を及ぼさなくなる。
【００４２】しかし、切断されていないヒューズ（Ｆ
ａ）に接続したＮＭＯＳトランジスタ（Ｍａ）は自分の
ゲート側に印加するハイ論理のロー アドレス組合せ信
号によりターンオンされ、第１ノード（２１）から第５
ジャンクション スイッチ（ＪＳ５）を経て第２ノード
（２５）に供給される電圧が基底電圧源（Ｖｓｓ）側に
バイ パス（ｂｙ−ｐａｓｓ）されるようにする。この
際、第１ノード（２１）には基底電圧（Ｖｓｓ）を有す
るロー論理の第１論理信号が発生する。ロー論理の第１
論理信号は一つのメモリ ブロックに含まれた１６個の
セル アレイ ブロックの中のいずれも選択（又は指
定）されていないことを示す。
ａ）に接続したＮＭＯＳトランジスタ（Ｍａ）は自分の
ゲート側に印加するハイ論理のロー アドレス組合せ信
号によりターンオンされ、第１ノード（２１）から第５
ジャンクション スイッチ（ＪＳ５）を経て第２ノード
（２５）に供給される電圧が基底電圧源（Ｖｓｓ）側に
バイ パス（ｂｙ−ｐａｓｓ）されるようにする。この
際、第１ノード（２１）には基底電圧（Ｖｓｓ）を有す
るロー論理の第１論理信号が発生する。ロー論理の第１
論理信号は一つのメモリ ブロックに含まれた１６個の
セル アレイ ブロックの中のいずれも選択（又は指
定）されていないことを示す。
【００４３】これとは別に、切断されていないヒューズ
（Ｆａ）に接続したＮＭＯＳトンジスタ（Ｍａ）は、自
分のゲート側に印加するロー論理のロー アドレス組合
せ信号によりターンオフされ、第１ノード（２１）から
第５ジャンクション スイッチ（ＪＳ５）を経て第２ノ
ード（２５）に供給される電圧の電流通路を閉鎖する。
この際、第１ノード（２１）にはフリーチャージされた
電圧（Ｖｃｃ）を有するハイ論理の第１論理信号が発生
する。このハイ論理の第１論理信号は一つのメモリ ブ
ロックに含まれた１６個のセル アレイ ブロックの中
のＮＭＯＳトランジスタ（Ｍａ）を選択的に駆動するロ
ー アドレス組合せ信号に該当するセルアレイ ブロッ
クが選択されたことを示す。
（Ｆａ）に接続したＮＭＯＳトンジスタ（Ｍａ）は、自
分のゲート側に印加するロー論理のロー アドレス組合
せ信号によりターンオフされ、第１ノード（２１）から
第５ジャンクション スイッチ（ＪＳ５）を経て第２ノ
ード（２５）に供給される電圧の電流通路を閉鎖する。
この際、第１ノード（２１）にはフリーチャージされた
電圧（Ｖｃｃ）を有するハイ論理の第１論理信号が発生
する。このハイ論理の第１論理信号は一つのメモリ ブ
ロックに含まれた１６個のセル アレイ ブロックの中
のＮＭＯＳトランジスタ（Ｍａ）を選択的に駆動するロ
ー アドレス組合せ信号に該当するセルアレイ ブロッ
クが選択されたことを示す。
【００４４】一方、カラム リダンダンシー装置が１Ｋ
サイクルのリフレッシュ速度を有する半導体メモリに用
いられる場合、４個のＮＭＯＳトランジスタ等（Ｍａｌ
乃至Ｍａ４）は、夫々第１乃至第４ジャンクション ス
イッチ（ＪＳ１乃至ＪＳ４）から夫々印加されるカラム
アドレス信号（ＡＹ８，／ＡＹ８，ＡＹ９，／ＡＹ
９）により動作可能となる。この場合、切断されたヒュ
ーズ（Ｆａ）に接続したＮＭＯＳトランジスタ（Ｍａ）
は第２ノード（２５）及び出力ライン（２３）上の電圧
に影響を及ぼさないようになる。
サイクルのリフレッシュ速度を有する半導体メモリに用
いられる場合、４個のＮＭＯＳトランジスタ等（Ｍａｌ
乃至Ｍａ４）は、夫々第１乃至第４ジャンクション ス
イッチ（ＪＳ１乃至ＪＳ４）から夫々印加されるカラム
アドレス信号（ＡＹ８，／ＡＹ８，ＡＹ９，／ＡＹ
９）により動作可能となる。この場合、切断されたヒュ
ーズ（Ｆａ）に接続したＮＭＯＳトランジスタ（Ｍａ）
は第２ノード（２５）及び出力ライン（２３）上の電圧
に影響を及ぼさないようになる。
【００４５】しかし、切断されていないヒューズ（Ｆ
ａ）に接続したＮＭＯＳトランジスタ（Ｍａ）は自分の
ゲート側に印加されるハイ論理のカラム アドレス信号
によりターンオンされ、出力ライン（２３）から第５ジ
ャンクション スイッチ（ＪＳ５）を経て第２ノード
（２５）に供給される電圧が基底電圧源（Ｖｓｓ）側に
バイ パス （ｂｙ−ｐａｓｓ）されるようにする。こ
の際、出力ライン（２３）には基底電圧（Ｖｓｓ）を有
するロー論理のカラム リタンダンシー制御信号（ＲＤ
Ｙ）が発生する。ロー論理のカラム リダンタンシー制
御信号（ＲＤＹ）はロー ヒューズ ボックス（２０）
により選択された４個のセル アレイ ブロック中のい
ずれも選択（又は指定）されていないことを示す。
ａ）に接続したＮＭＯＳトランジスタ（Ｍａ）は自分の
ゲート側に印加されるハイ論理のカラム アドレス信号
によりターンオンされ、出力ライン（２３）から第５ジ
ャンクション スイッチ（ＪＳ５）を経て第２ノード
（２５）に供給される電圧が基底電圧源（Ｖｓｓ）側に
バイ パス （ｂｙ−ｐａｓｓ）されるようにする。こ
の際、出力ライン（２３）には基底電圧（Ｖｓｓ）を有
するロー論理のカラム リタンダンシー制御信号（ＲＤ
Ｙ）が発生する。ロー論理のカラム リダンタンシー制
御信号（ＲＤＹ）はロー ヒューズ ボックス（２０）
により選択された４個のセル アレイ ブロック中のい
ずれも選択（又は指定）されていないことを示す。
【００４６】これとは別に、切断されていないヒューズ
（Ｆａ）に接続されたＮＭＯＳトランジスタ（Ｍａ）
は、自分のゲート側に印加するハイ論理のカラム アド
レス信号によりターンオフされ、出力ライン（２３）か
ら第５ジャンクション スイッチ（ＪＳ５）を経て第２
ノード（２５）に供給される電圧の電流通路を閉鎖す
る。この際、出力ライン（２３）にはフリーチャージさ
れた電圧（Ｖｃｃ）を有するハイ論理のカラム リダン
ダンシー制御信号（ＲＤＹ）が発生する。このハイ論理
のカラム リダンダンシー制御信号（ＲＤＹ）はロー
ヒューズ ボックス（２０）により選択された４個のセ
ル アレイ ブロック中のある一つのセルアレイ ブロ
ックが選択されたことを示す。
（Ｆａ）に接続されたＮＭＯＳトランジスタ（Ｍａ）
は、自分のゲート側に印加するハイ論理のカラム アド
レス信号によりターンオフされ、出力ライン（２３）か
ら第５ジャンクション スイッチ（ＪＳ５）を経て第２
ノード（２５）に供給される電圧の電流通路を閉鎖す
る。この際、出力ライン（２３）にはフリーチャージさ
れた電圧（Ｖｃｃ）を有するハイ論理のカラム リダン
ダンシー制御信号（ＲＤＹ）が発生する。このハイ論理
のカラム リダンダンシー制御信号（ＲＤＹ）はロー
ヒューズ ボックス（２０）により選択された４個のセ
ル アレイ ブロック中のある一つのセルアレイ ブロ
ックが選択されたことを示す。
【００４７】ロー ヒューズ ボックス（２０）に供給
されるロー アドレス組合せ信号（ＲＡ８９，ＲＡ／８
９，ＲＡ８／９，ＲＡ／８／９）は、半導体メモリのリ
フレッシュ速度（１Ｋサイクル又は４Ｋサイクル）と係
りなく常に用いられるブロック選択用ロー アドレス信
号（ＡＸ８及びＡＸ９）を組合せることにより発生す
る。
されるロー アドレス組合せ信号（ＲＡ８９，ＲＡ／８
９，ＲＡ８／９，ＲＡ／８／９）は、半導体メモリのリ
フレッシュ速度（１Ｋサイクル又は４Ｋサイクル）と係
りなく常に用いられるブロック選択用ロー アドレス信
号（ＡＸ８及びＡＸ９）を組合せることにより発生す
る。
【００４８】また、補助ヒューズ ボックス（２４）に
供給されるロー アドレス組合せ信号等（ＲＡ／Ａ／
Ｂ，ＲＡＡ／Ｂ，ＲＡ／ＡＢ，ＲＡＡＢ）は、１Ｋサイ
クルのリフレッシュ速度を有する半導体メモリだけに用
いられるブロック選択用ローアドレス信号（ＡＸＡ及び
ＡＸＢ）を組合せることにより発生する。
供給されるロー アドレス組合せ信号等（ＲＡ／Ａ／
Ｂ，ＲＡＡ／Ｂ，ＲＡ／ＡＢ，ＲＡＡＢ）は、１Ｋサイ
クルのリフレッシュ速度を有する半導体メモリだけに用
いられるブロック選択用ローアドレス信号（ＡＸＡ及び
ＡＸＢ）を組合せることにより発生する。
【００４９】
【００５０】
【発明の効果】上述した如く、本発明は半導体メモリの
リフレッシュ速度が向上することにより用いられないブ
ロック選択用ローアドレス信号の代りに、カラムアドレ
ス信号を用い、メモリブロックを構成する全てのセルア
レイブロックを夫々選択することができる。このため、
本発明は半導体メモリのリフレッシュ速度が増加するこ
とにより不要のリダンダンシーメモリセルの消耗を防止
することができる。このような利点のため、本発明は半
導体メモリのリフレッシュ速度が増加しても欠陥メモリ
セルの補修効率の減少を防止することができる。
リフレッシュ速度が向上することにより用いられないブ
ロック選択用ローアドレス信号の代りに、カラムアドレ
ス信号を用い、メモリブロックを構成する全てのセルア
レイブロックを夫々選択することができる。このため、
本発明は半導体メモリのリフレッシュ速度が増加するこ
とにより不要のリダンダンシーメモリセルの消耗を防止
することができる。このような利点のため、本発明は半
導体メモリのリフレッシュ速度が増加しても欠陥メモリ
セルの補修効率の減少を防止することができる。
【図１】従来の半導体メモリのカラム リダンダンシー
装置の回路図である。
装置の回路図である。
【図２】本発明の実施例による半導体メモリのカラム
リダンダンシー装置の回路図である。
リダンダンシー装置の回路図である。
１０及び２０…ロー ヒューズ ボックス、１２及び２
２…カラム ヒューズボックス、２４…補助ヒューズ
ボックス、Ｆａ１乃至Ｆａ４、Ｆｃ１乃至Ｆｃ３２、Ｆ
ｒ１乃至Ｆｒ１２…ヒューズ、ＧＩ１乃至ＧＩ４…イン
バータ、ＧＮ１及びＧＮ２…ＮＡＮＤゲート、ＪＳ１乃
至ＪＳ５…第１乃至第５ジャンクションスイッチ、Ｍａ
１乃至Ｍａ４、Ｍｃ１乃至Ｍｃ３２、Ｍｒ１乃至Ｍｒ１
２…ＮＭＯＳトランジスタ、ＭＰ１及びＭＰ２…フリー
チャージ用ＰＭＯＳトランジスタ。
２…カラム ヒューズボックス、２４…補助ヒューズ
ボックス、Ｆａ１乃至Ｆａ４、Ｆｃ１乃至Ｆｃ３２、Ｆ
ｒ１乃至Ｆｒ１２…ヒューズ、ＧＩ１乃至ＧＩ４…イン
バータ、ＧＮ１及びＧＮ２…ＮＡＮＤゲート、ＪＳ１乃
至ＪＳ５…第１乃至第５ジャンクションスイッチ、Ｍａ
１乃至Ｍａ４、Ｍｃ１乃至Ｍｃ３２、Ｍｒ１乃至Ｍｒ１
２…ＮＭＯＳトランジスタ、ＭＰ１及びＭＰ２…フリー
チャージ用ＰＭＯＳトランジスタ。
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00
Claims (2)
- 【請求項１】複数のセルアレイブロック及びリダンダン
シーセルアレイを有する少なくとも２個以上のメモリブ
ロックと、を備える半導体メモリにおいて、 前記半導体メモリのリフレッシュ速度と係りなく前記セ
ルアレイブロックの選択に用いられる第１ローアドレス
信号（ＡＸ９、ＡＸ８）と、前記リフレッシュ速度によ
り前記セルアレイブロックの選択に選択的に用いられる
第２ローアドレス信号（ＡＸＢ、ＡＸＡ）と、前記リフ
レッシュ速度によりビットライン選択又はセルアレイブ
ロック選択のいずれかに用いられる第１カラムアドレス
信号（ＡＹ９、ＡＹ８）と、前記セルアレイブロックに
含まれたビットラインの選択に用いられる第２カラムア
ドレス信号（ＡＹ０〜ＡＹ７）と、 を入力するためのアドレス入力手段と、 前記第１ローアドレス信号（ＡＸ９、ＡＸ８）に応答
し、前記多数のセルアレイブロックの中の一定数のセル
アレイブロックが選択されたか否かを検出するブロック
プログラミング手段（２０）と、 前記ブロックプログラミング手段（２０）の出力信号及
び、前記リフレッシュ比が４Ｋの場合は前記第２ローア
ドレス信号（ＡＸＢ、ＡＸＡ）又はリフレッシュ比が１
Ｋの場合は前記第１カラムアドレス信号（ＡＹ９、ＡＹ
８）に応答し、前記一定数のセルアレイブロックのいず
れか一つが選択されたか否かを検出する補助ブロックプ
ログラミング手段（２４）と、 前記補助ブロックプログラミング手段（２４）の出力信
号と、前記第２カラムアドレス信号（ＡＹ０〜ＡＹ７）
とに応答し、前記第１ローアドレス信号（ＡＸ９、ＡＸ
８）と、前記第２ローアドレス信号（ＡＸＢ、ＡＸＡ）
又は第１カラムアドレス信号（ＡＹ９、ＡＹ８）のいず
れか一方の信号と、により選択されたセルアレイブロッ
クに含まれるビットラインが指定されたか否かを検出
し、その結果により前記リダンダンシーセルアレイに含
まれたメモリセルを選択的に駆動するカラムプログラミ
ング手段（２２）と、 を備え、前記補助ブロックプログラミング手段（２４）が、前記
第２ローアドレス信号及び前記第１カラムアドレス信号
のいずれか一方を選択するように設定すること ができる
切換手段を備えたことを特徴とするカラムリダンダンシ
ー装置。 - 【請求項２】前記切換手段が前記半導体メモリのリフレ
ッシュ速度が早い場合に前記第１カラムアドレス信号を
入力するよう設定され、前記半導体メモリのリダンダン
シー速度が遅い場合には前記第２ローアドレス信号を入
力するように設定することができることを特徴とする請
求項１記載のリダンダンシー装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR94-12824 | 1994-06-08 | ||
| KR1019940012824A KR0131721B1 (ko) | 1994-06-08 | 1994-06-08 | 반도체 소자의 컬럼 리던던시 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0877790A JPH0877790A (ja) | 1996-03-22 |
| JP3298762B2 true JP3298762B2 (ja) | 2002-07-08 |
Family
ID=19384856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14173695A Expired - Fee Related JP3298762B2 (ja) | 1994-06-08 | 1995-06-08 | 半導体メモリ用カラム リダンダンシー装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5590085A (ja) |
| JP (1) | JP3298762B2 (ja) |
| KR (1) | KR0131721B1 (ja) |
| DE (1) | DE19520979B4 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0173946B1 (ko) * | 1995-12-18 | 1999-04-01 | 김광호 | 동기형 반도체 메모리 장치의 컬럼 리던던시 회로 |
| JP2982695B2 (ja) * | 1996-07-15 | 1999-11-29 | 日本電気株式会社 | 半導体メモリ |
| JP2848451B2 (ja) * | 1996-07-10 | 1999-01-20 | 日本電気株式会社 | 半導体メモリ |
| KR100220555B1 (ko) * | 1996-10-30 | 1999-09-15 | 윤종용 | 디코딩 어드레스 페일을 방지하기 위한 리던던시 디코딩 회로 |
| US5828624A (en) * | 1996-12-23 | 1998-10-27 | Cypress Semiconductor Corporation | Decoder circuit and method for disabling a number of columns or rows in a memory |
| US5859562A (en) * | 1996-12-24 | 1999-01-12 | Actel Corporation | Programming circuit for antifuses using bipolar and SCR devices |
| JP2000123593A (ja) | 1998-08-13 | 2000-04-28 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| KR100334531B1 (ko) * | 1999-04-03 | 2002-05-02 | 박종섭 | 반도체 메모리 장치 |
| KR100379556B1 (ko) * | 2001-05-15 | 2003-04-10 | 주식회사 하이닉스반도체 | 반도체 메모리의 컬럼 리페어 장치 |
| KR100516735B1 (ko) * | 2001-12-08 | 2005-09-22 | 주식회사 하이닉스반도체 | 메모리 셀 어레이 내부 배선을 이용한 로오 엑세스 정보전달 장치 |
| KR100483456B1 (ko) * | 2002-09-24 | 2005-04-15 | 학교법인 동원육영회 | 자기저항 센서를 이용한 경보 시스템 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4389715A (en) * | 1980-10-06 | 1983-06-21 | Inmos Corporation | Redundancy scheme for a dynamic RAM |
| KR950000275B1 (ko) * | 1992-05-06 | 1995-01-12 | 삼성전자 주식회사 | 반도체 메모리 장치의 컬럼 리던던시 |
-
1994
- 1994-06-08 KR KR1019940012824A patent/KR0131721B1/ko not_active IP Right Cessation
-
1995
- 1995-06-07 US US08/475,863 patent/US5590085A/en not_active Expired - Lifetime
- 1995-06-08 JP JP14173695A patent/JP3298762B2/ja not_active Expired - Fee Related
- 1995-06-08 DE DE19520979A patent/DE19520979B4/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5590085A (en) | 1996-12-31 |
| DE19520979A1 (de) | 1995-12-14 |
| KR960002796A (ko) | 1996-01-26 |
| KR0131721B1 (ko) | 1998-04-15 |
| JPH0877790A (ja) | 1996-03-22 |
| DE19520979B4 (de) | 2005-09-15 |
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