JP2982695B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/781—Masking faults in memories by using spares or by reconfiguring using programmable devices combined in a redundant decoder
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Description
レスに同時にかつ、選択的に書き込みを行う機能を有す
る半導体メモリの冗長判定回路に関する。
の一つとして、ブロックライトという機能がある。ブロ
ックライトとは、あるライトサイクルにおいて、下位ア
ドレスを無効にすることにより、複数カラム分を同時に
選択し、データの書込みを行う機能である。
の中に欠陥があった場合は、その欠陥のカラムアドレス
をリダンダンシアドレスに置換する。
なわれる。通常、冗長判定回路はヒューズと論理回路に
より構成されている。
時に選択され、データの書込みを実施する複数カラムに
対して、各カラム毎に書込みの実行を制御する機能をカ
ラムマスク機能と呼ぶ。
カラムマスク信号を割り当て、例えば、割り当てられた
カラムマスク信号が“L”レベルであれば、それに対応
したカラムに書込みを行い、“H”レベルであれば、そ
れに対応したカラムには書込みを行わないように制御す
る機能である。よって、リダンダンシアドレスに置換し
たアドレスに、カラムマスクが実施された場合、書込み
を行ってはいけない。このように、ブロックライト機能
を有するメモリでは、複数のカラムアドレスを同時に選
択する。よって、選択されたカラムアドレスのうち1つ
が不良であった場合、その不良アドレスに対し、リダン
ダンシ置換を行わなければならない。また、カラムマス
クが、その不良アドレスに対し実施された場合は、リダ
ンダンシYSWを閉じ、書込みを実施しないよう、制御
しなければならない。よって、不良カラムアドレスに対
応したカラムマスク実施を判定する、専用のヒューズが
必要になる。
メモリの冗長判定回路の従来例を図2を用いて説明す
る。図2は8カラムブロックライト機能をもつ場合の一
例である。図2におけるエリアIII は通常の冗長判定回
路である。エリアIはブロックライト時に無効となる下
位アドレス用冗長判定回路である。エリアIIはブロック
ライト時のカラムマスク判定用に追加されたブロックラ
イト専用の冗長判定回路である。
ダンシの時“H”のレベルである。図では省略している
が、接点1が“H”の場合、通常のカラムを選択せず、
リダンダンシカラムを選択する。
ジ信号(リダンダンシ判定前は“L”レベル)が、Pc
hトランジスタであるTr40とTr41とのゲートに
入力され、接点1と接点2を“H”レベルにプリチャー
ジしている。
ドレス信号で、AiTは正論理、AiNは負論理の信号
である。各カラムアドレス信号がゲートに入るトランジ
スタは、一方をGNDに接続し、他方は各々10〜25
のヒューズを介して接点1に接続される。
ク信号で、“L”レベルで、指定されたカラムアドレス
への書込みを行い、“H”レベルで、指定されたカラム
アドレスへの書込みは行わないという制御を実行する。
CM0が8カラム中の最下位カラムアドレスをマスク制
御し、次のカラムをCM1がマスク制御する、というよ
うに、順に8カラムをCMi(i=0〜7)がマスク制
御する構成になっている。
ンジスタは一方をGNDに接続し、他方は各々30〜3
7のヒューズ(ブロックライト専用ヒューズ)を介し
て、接点2に接続される。さらに、ブロックライト制御
信号(ブロックライト時“H”レベル)と接点2とのN
OR(N100)の出力が、接点1とGNDを接続する
Nchトランジスタ(Tr8)のゲートに入力されてい
る。
制御信号が“L”レベルの為、インバータN30を介
し、N100のNOR出力は、“L”レベル固定で、T
r8はOFFし、エリアIIは無効となり、エリアIII が
有効となる。エリアIII はリダンダンシアドレスに相当
するヒューズをカットする。
1,2)を含めた通常のリダンダンシ判定を行い、
“H”レベルにプリチャージされている接点1は、入力
されるカラムアドレスに対して切断されていないヒュー
ズに接続されているトランジスタが1つでもONすれ
ば、接点1から電荷がぬけ、“L”レベルになり、リダ
ンダンシYSWは選択されない。また逆に、切断されて
いないヒューズに接続されているトランジスタが全てO
FFの時のみ接点1の電位は“H”レベルで保持され、
リダンダンシYSWが選択される。ブロックライト時、
下位3ビットのカラムアドレスを無視することにより、
上位ビットのカラムアドレスが共通である8カラムを同
時選択する。よって、ブロックライト時は下位ビットの
カラムアドレス信号AiT,AiN(i=0,1,2)
は“L”レベル固定になり、エリアIのヒューズの情報
は無効になり、かわって、エリアIIが有効になる。エリ
アIIのヒューズ30〜37はリダンダンシのアドレスに
対応する所だけ残し、他は全て切断する構成にしてお
く。
ズ30のみ残し、他のCM1〜CM7に対応するヒュー
ズ31〜37が全て切断されていたとする。上位ビット
(AiT,AiN:i=3〜7)のリダンダンシ判定に
おいて、接点1が“H”レベル(つまり、エリアIII に
おいてヒューズの切断されていないトランジスタが全て
OFF)で、かつカラムマスクが実施されずに、CM0
が書込み可(“L”レベル)のときのみ、接点2が
“H”レベルに保存され、N100であるNORの出力
が“L”レベルでTr8はOFFする為、接点1は
“H”レベルとなり、リダンダンシYSWが選択され、
書込みが実行される。また、カラムマスクが実施され、
CM0が書込み不可(“H”レベル)の場合はNchト
ランジスタであるTr30〜Tr37のTr30により
接点2は“L”レベルに引き抜かれるため、N100の
NORの出力は“H”レベルになり、Tr8がONする
ため、接点1は“L”レベルになり、リダンダンシカラ
ムへの書込みは行われない。
有するメモリの冗長判定回路はカラムマスク判定専用の
ヒューズと論理回路を有している。
有するメモリにはカラムマスク機能があるため、ブロッ
クライト時のカラムアドレスのリダンダンシ判定には、
下位アドレスのかわりに、カラムマスク判定結果を取り
込まなければならない。よって、カラムマスク判定結果
に対応した専用のヒューズと論理回路で構成された冗長
判定回路が必要となる。
ューズに関しては、レーザーカットが必要なため、サイ
ズの縮小をすることが不可能である。よって、カラムマ
スク判定に対応した専用のヒューズの増加はチップ面積
への影響が大きく、チップ面積増大をまねく。
時に無効となる下位カラムアドレスに対応したヒューズ
・トランジスタと共用化させることにより、ヒューズの
数の増加をさけることができる半導体メモリを提供する
ことにある。
れたカラムアドレスにより、単数のカラムアドレスにラ
イトを行う機能と、カラムアドレスの一部を無効とする
ことにより、複数のカラムアドレスを同時に選択し、か
つ、マスク機能により、複数カラムアドレスに対し、選
択的にライトを行う機能をもつ半導体メモリの冗長判定
回路において、単数カラムライト動作時は、複数カラム
ライト時に無効となるカラムアドレス信号を取込み、複
数カラムライト時は、マスク機能を制御するカラムマス
ク信号を取り込むことにより、複数カラムライト時に無
効となるカラムアドレス信号に対応したヒューズ回路
と、マスク機能を制御するカラムマスク信号に対応した
ヒューズ回路を共用化することを特長とした冗長判定回
路を有する半導体メモリが得られる。
実施の形態例の回路図を図1に示す。図1は連続した8
カラムアドレスに書込みを実行するブロックライト用の
リダンダンシ回路の一例である。
ット(A0T/N〜A2T/N)無効にすることによ
り、連続した8カラムアドレスを選択している。
ャージ信号(リダンダンシ判定前は“L”レベル)が、
Pchトランジスタである(Tr40及びTr41)の
ゲートに入力され、接点1と接点2とを“H”レベルに
プリチャージしている。
定信号は、リダンダンシの時“H”レベルである。
ある。エリアIIはブロックライト時にはカラムマスク
判定用として用いられる冗長判定回路である。接点1は
リダンダンシ判定信号で、リダンダンシの時“H”のレ
ベルである。プリチャージ信号の出力は、接点1とGN
Dを接続するNchトランジスタ(Tr8)のゲートに
入力されている。
ドレス信号で、AiTは正論理、AiNは負論理の信号
である。
7T/N)がゲートに入るNchトランジスタ(Tr1
6〜Tr25)は一方をGNDに、他方は各々のヒュー
ズ16〜25を介して接点1に接続される。下位カラム
アドレス信号(A0T/N〜A2T/N)は、図1に示
すように、NAND回路NA0〜NA7に各々入力し、
連続した8カラムアドレスY0〜Y7としてデコードさ
れる。
ク信号で、“L”レベルで指定されたカラムアドレスへ
の書込みを行い、“H”レベルで指定されたカラムアド
レスへの書込みは行わないという制御を実行する。
るCM0が“H”レベルの時、8カラム中最下位カラム
をマスク制御し、次のカラムをCM1がマスク制御す
る、というように、順に8カラムをCMi(i=0〜
7)がマスク制御する構成になっている。
ロックライト制御信号が“L”レベルとなり、トランス
ファーゲートであるT0〜T7はONする。そして、下
位アドレスであるA0T/N〜A2T/Nを取込み、イ
ンバータN0〜N7へ入力され、接点S0〜S7へ伝達
される。一方、トランスファーゲートであるB0〜B7
はOFFしており、カラムマスク信号は取り込まれな
い。ブロックライト制御信号の出力はインバータN10
を介してトランスファーゲートであるB0,インバータ
N20を介してトランスファーゲートであるT0に接続
されている。
ト制御信号が“H”レベルとなり、トランスファーゲー
トであるB0〜B7はONし、カラムマスク信号を取り
込み、インバータN0〜N7へ入力され、接点S0〜S
7へ伝達される。
T7はOFFしており、下位アドレスであるA0T/N
〜A2T/Nは取り込まれない。
が、ブロックライト時にカラムマスク信号がゲートに入
るNchトランジスタ(Tr30〜Tr37)は一方が
GNDに、他方は各々ヒューズ30〜37を介して、接
点2に接続される。
トに入力されており、接点2が“H”レベルの場合、T
r9がONし、接点1を“L”レベルに引き抜く構成に
なっている。エリアIはリダンダンシアドレスに相当す
るヒューズをカットし、エリアIIはリダンダンシアドレ
スに相当するヒューズのみ残し、他はカットする。
ト制御信号が“L”レベルのため、下位アドレス(A0
T/N〜A2T/N)信号であるY0〜Y7がインバー
タN0〜N7を介し、Tr30〜Tr37のゲートに入
力される。下位アドレス信号(A0T/N〜A2T/
N)信号をNANDであるNA0〜NA7によりデコー
ドした結果、1つだけ選択“L”レベルとなったYn
(n=0or1or…7)に接続されているヒューズ
が、切断されていた場合、接点2が“H”レベルにな
り、Tr9がONし、接点1を“L”レベルに引抜き、
リダンダンシYSWは選択されない。また、エリアIに
おいて、切断されていないヒューズに接続されているト
ランジスタが1つでもONすれば、接点1は“L”レベ
ルに引き抜かれ、同じくリダンダンシYSWは選択され
ない。
号(A0T/N〜A2T/N)信号をNANDであるN
A0〜NA7によりデコードした結果、1つだけ選択
“L”レベルとなったYn(n=0or1or…7)に
接続されているヒューズが、切断されていない場合、接
点2のレベルは“L”レベルに引き抜かれ、Tr9はO
FFする。
切断されていないヒューズに接続されているトランジス
タが全てOFFの時のみ、接点1は“L”レベルには引
き抜かれない。
つ接点1が“H”レベルを保持した時のみ、リダンダン
シYSWが選択される。
御信号が“H”レベルになるため、トランスファーゲー
トであるT0〜T7はOFFし、下位3ビットのカラム
アドレス信号は取り込まれない。しかし、トランスファ
ーゲートであるB0〜B7はONしているため、カラム
マスク信号CMi(i=0〜7)が取り込まれる。
ズ30だけを残し、他のCM1〜CM7のヒューズ31
〜37が全て、切断されていたとする。上位ビットAi
T,AiN(i=3〜7)のリダンダンシ判定において
接点1が“H”レベル(つまり、エリアIにおいてヒュ
ーズの切断されていないトランジスタが全てOFF)
で、かつCM0が書込み不可(カラムマスクが実行され
ている場合)で、CM0が“H”レベルの時、Tr30
はOFFし、接点2は“H”レベルを保持したままにな
る。よって、Tr9はONするので、接点1は“L”レ
ベルに引き抜かれ、リダンダンシYSWはONせず、リ
ダンダンシカラムへの書込みは実行されない。また、C
M0が書込み可(カラムマスクが実行されていない場
合)でCM0が“L”レベルの時、接点2は“L”レベ
ルに引き抜かれる。よって、Tr9はOFFするので、
接点1は“H”レベルを保持し、リダンダンシYSWが
選択され、リダンダンシカラムへの書込みが実行され
る。
定結果)に対応した専用のヒューズを持っていた。しか
し、本発明によれば、通常のライト時には下位カラムア
ドレスを、ブロックライト時にはカラムマスク信号(カ
ラムマスク判定結果)を冗長判定回路に取り込むことに
より、下位カラムアドレスに対応したヒューズとカラム
マスク判定用に対応したヒューズを共用化することがで
き、チップ面積の削減に役立つ。
であったカラムマスク信号(カラムマスク判定結果)に
対応したヒューズカット計算ルーチンとヒューズカット
時間が削減できる。
図である。
37 Nchトランジスタ Tr40,Tr41 Pchトランジスタ N1〜N7,N10,N20,N30 インバータ N100 NOR B0〜B7,T0〜T7 トランスファーゲート NA0〜NA7 NAND
Claims (2)
- 【請求項1】 カラムアドレスで選択される単数カラム
に書き込みを行う1ビットライト動作機能と、前記カラ
ムアドレスの一部を無効とすることにより同時に選択さ
れる複数のカラムアドレスに対応するカラムに書き込み
を行うブロックライト動作機能と、該ブロックライト動
作時にカラムマスク信号によって選択したカラムに対し
てのみ書き込みを行うカラムマスク機能とを有する半導
体メモリにおいて、前記カラムアドレスの一部の残りの
カラムアドレスに対応する冗長情報を持つ第1のヒュー
ズ群を用いて冗長判定を行う第1の冗長判定回路と、前
記カラムアドレスの一部に対応する冗長情報を持つ第2
のヒューズ群を用いて冗長判定を行う第2の冗長判定回
路とを有し、1ビットライト動作時は前記第1及び第2
の冗長判定回路にそれぞれ対応するカラムアドレスを入
力することによって冗長判定を行い、ブロックライト動
作におけるカラムマスク時は前記第1の冗長判定回路に
前記カラムアドレスの一部の残りのカラムアドレスを入
力すると共に前記カラムマスク信号を前記第2の冗長判
定回路に入力することで前記カラムマスク機能を含めた
冗長判定を行うようにしたことを特徴とする半導体メモ
リ。 - 【請求項2】 カラムアドレスで選択される単数カラム
に書き込みを行う1ビットライト動作機能と、前記カラ
ムアドレスの一部を無効とすることにより同時に選択さ
れる複数のカラムアドレスに対応する複数カラムに書き
込みを行うブロックライト動作機能と、該ブロックライ
ト動作時にカラムマスク信号によって選択したカラムに
対してのみ書き込みを行うカラムマスク機能とを持ち、
前記複数のカラムアドレスに対応する冗長情報を持つヒ
ューズ群を用いて前記カラムアドレスの冗長判定を行う
冗長判定回路を有する半導体メモリにおいて、前記カラ
ムアドレスの一部がブロックライト動作におけるカラム
マスク時オフする第1のトランスファーゲートを介して
前記冗長判定回路に入力され、前記カラムマスク信号が
1ビットライト動作時オフする第2のトランスファーゲ
ートを介して前記冗長判定回路に入力されるように構成
したことを特徴とする半導体メモリ。
Priority Applications (4)
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Family Applications (1)
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KR100230393B1 (ko) * | 1996-12-05 | 1999-11-15 | 윤종용 | 반도체 메모리장치 |
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1997
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- 1997-07-15 KR KR1019970032843A patent/KR100252735B1/ko not_active IP Right Cessation
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JPH1027495A (ja) | 1998-01-27 |
KR980011517A (ko) | 1998-04-30 |
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