JP2982695B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- JP2982695B2 JP2982695B2 JP8185036A JP18503696A JP2982695B2 JP 2982695 B2 JP2982695 B2 JP 2982695B2 JP 8185036 A JP8185036 A JP 8185036A JP 18503696 A JP18503696 A JP 18503696A JP 2982695 B2 JP2982695 B2 JP 2982695B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/781—Masking faults in memories by using spares or by reconfiguring using programmable devices combined in a redundant decoder
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、複数のカラムアド
レスに同時にかつ、選択的に書き込みを行う機能を有す
る半導体メモリの冗長判定回路に関する。
レスに同時にかつ、選択的に書き込みを行う機能を有す
る半導体メモリの冗長判定回路に関する。
【０００２】
【従来の技術】画面上の任意の領域を高速処理する方法
の一つとして、ブロックライトという機能がある。ブロ
ックライトとは、あるライトサイクルにおいて、下位ア
ドレスを無効にすることにより、複数カラム分を同時に
選択し、データの書込みを行う機能である。
の一つとして、ブロックライトという機能がある。ブロ
ックライトとは、あるライトサイクルにおいて、下位ア
ドレスを無効にすることにより、複数カラム分を同時に
選択し、データの書込みを行う機能である。
【０００３】よって、同時に選択されたカラムアドレス
の中に欠陥があった場合は、その欠陥のカラムアドレス
をリダンダンシアドレスに置換する。
の中に欠陥があった場合は、その欠陥のカラムアドレス
をリダンダンシアドレスに置換する。
【０００４】リダンダンシ判定は冗長判定回路にておこ
なわれる。通常、冗長判定回路はヒューズと論理回路に
より構成されている。
なわれる。通常、冗長判定回路はヒューズと論理回路に
より構成されている。
【０００５】また、ブロックライトサイクルにおいて同
時に選択され、データの書込みを実施する複数カラムに
対して、各カラム毎に書込みの実行を制御する機能をカ
ラムマスク機能と呼ぶ。
時に選択され、データの書込みを実施する複数カラムに
対して、各カラム毎に書込みの実行を制御する機能をカ
ラムマスク機能と呼ぶ。
【０００６】カラムマスク機能は、複数カラムの各々に
カラムマスク信号を割り当て、例えば、割り当てられた
カラムマスク信号が“Ｌ”レベルであれば、それに対応
したカラムに書込みを行い、“Ｈ”レベルであれば、そ
れに対応したカラムには書込みを行わないように制御す
る機能である。よって、リダンダンシアドレスに置換し
たアドレスに、カラムマスクが実施された場合、書込み
を行ってはいけない。このように、ブロックライト機能
を有するメモリでは、複数のカラムアドレスを同時に選
択する。よって、選択されたカラムアドレスのうち１つ
が不良であった場合、その不良アドレスに対し、リダン
ダンシ置換を行わなければならない。また、カラムマス
クが、その不良アドレスに対し実施された場合は、リダ
ンダンシＹＳＷを閉じ、書込みを実施しないよう、制御
しなければならない。よって、不良カラムアドレスに対
応したカラムマスク実施を判定する、専用のヒューズが
必要になる。
カラムマスク信号を割り当て、例えば、割り当てられた
カラムマスク信号が“Ｌ”レベルであれば、それに対応
したカラムに書込みを行い、“Ｈ”レベルであれば、そ
れに対応したカラムには書込みを行わないように制御す
る機能である。よって、リダンダンシアドレスに置換し
たアドレスに、カラムマスクが実施された場合、書込み
を行ってはいけない。このように、ブロックライト機能
を有するメモリでは、複数のカラムアドレスを同時に選
択する。よって、選択されたカラムアドレスのうち１つ
が不良であった場合、その不良アドレスに対し、リダン
ダンシ置換を行わなければならない。また、カラムマス
クが、その不良アドレスに対し実施された場合は、リダ
ンダンシＹＳＷを閉じ、書込みを実施しないよう、制御
しなければならない。よって、不良カラムアドレスに対
応したカラムマスク実施を判定する、専用のヒューズが
必要になる。
【０００７】このような、ブロックライト機能を有する
メモリの冗長判定回路の従来例を図２を用いて説明す
る。図２は８カラムブロックライト機能をもつ場合の一
例である。図２におけるエリアIII は通常の冗長判定回
路である。エリアＩはブロックライト時に無効となる下
位アドレス用冗長判定回路である。エリアIIはブロック
ライト時のカラムマスク判定用に追加されたブロックラ
イト専用の冗長判定回路である。
メモリの冗長判定回路の従来例を図２を用いて説明す
る。図２は８カラムブロックライト機能をもつ場合の一
例である。図２におけるエリアIII は通常の冗長判定回
路である。エリアＩはブロックライト時に無効となる下
位アドレス用冗長判定回路である。エリアIIはブロック
ライト時のカラムマスク判定用に追加されたブロックラ
イト専用の冗長判定回路である。
【０００８】接点１はリダンダンシ判定信号で、リダン
ダンシの時“Ｈ”のレベルである。図では省略している
が、接点１が“Ｈ”の場合、通常のカラムを選択せず、
リダンダンシカラムを選択する。
ダンシの時“Ｈ”のレベルである。図では省略している
が、接点１が“Ｈ”の場合、通常のカラムを選択せず、
リダンダンシカラムを選択する。
【０００９】リダンダンシ判定をする前は、プリチャー
ジ信号（リダンダンシ判定前は“Ｌ”レベル）が、Ｐｃ
ｈトランジスタであるＴｒ４０とＴｒ４１とのゲートに
入力され、接点１と接点２を“Ｈ”レベルにプリチャー
ジしている。
ジ信号（リダンダンシ判定前は“Ｌ”レベル）が、Ｐｃ
ｈトランジスタであるＴｒ４０とＴｒ４１とのゲートに
入力され、接点１と接点２を“Ｈ”レベルにプリチャー
ジしている。
【００１０】ＡｉＴ，ＡｉＮ（ｉ＝０〜７）はカラムア
ドレス信号で、ＡｉＴは正論理、ＡｉＮは負論理の信号
である。各カラムアドレス信号がゲートに入るトランジ
スタは、一方をＧＮＤに接続し、他方は各々１０〜２５
のヒューズを介して接点１に接続される。
ドレス信号で、ＡｉＴは正論理、ＡｉＮは負論理の信号
である。各カラムアドレス信号がゲートに入るトランジ
スタは、一方をＧＮＤに接続し、他方は各々１０〜２５
のヒューズを介して接点１に接続される。
【００１１】また、ＣＭｉ（ｉ＝０〜７）はカラムマス
ク信号で、“Ｌ”レベルで、指定されたカラムアドレス
への書込みを行い、“Ｈ”レベルで、指定されたカラム
アドレスへの書込みは行わないという制御を実行する。
ＣＭ０が８カラム中の最下位カラムアドレスをマスク制
御し、次のカラムをＣＭ１がマスク制御する、というよ
うに、順に８カラムをＣＭｉ（ｉ＝０〜７）がマスク制
御する構成になっている。
ク信号で、“Ｌ”レベルで、指定されたカラムアドレス
への書込みを行い、“Ｈ”レベルで、指定されたカラム
アドレスへの書込みは行わないという制御を実行する。
ＣＭ０が８カラム中の最下位カラムアドレスをマスク制
御し、次のカラムをＣＭ１がマスク制御する、というよ
うに、順に８カラムをＣＭｉ（ｉ＝０〜７）がマスク制
御する構成になっている。
【００１２】ＣＭｉ（ｉ＝０〜７）がゲートに入るトラ
ンジスタは一方をＧＮＤに接続し、他方は各々３０〜３
７のヒューズ（ブロックライト専用ヒューズ）を介し
て、接点２に接続される。さらに、ブロックライト制御
信号（ブロックライト時“Ｈ”レベル）と接点２とのＮ
ＯＲ（Ｎ１００）の出力が、接点１とＧＮＤを接続する
Ｎｃｈトランジスタ（Ｔｒ８）のゲートに入力されてい
る。
ンジスタは一方をＧＮＤに接続し、他方は各々３０〜３
７のヒューズ（ブロックライト専用ヒューズ）を介し
て、接点２に接続される。さらに、ブロックライト制御
信号（ブロックライト時“Ｈ”レベル）と接点２とのＮ
ＯＲ（Ｎ１００）の出力が、接点１とＧＮＤを接続する
Ｎｃｈトランジスタ（Ｔｒ８）のゲートに入力されてい
る。
【００１３】ブロックライト時以外は、ブロックライト
制御信号が“Ｌ”レベルの為、インバータＮ３０を介
し、Ｎ１００のＮＯＲ出力は、“Ｌ”レベル固定で、Ｔ
ｒ８はＯＦＦし、エリアIIは無効となり、エリアIII が
有効となる。エリアIII はリダンダンシアドレスに相当
するヒューズをカットする。
制御信号が“Ｌ”レベルの為、インバータＮ３０を介
し、Ｎ１００のＮＯＲ出力は、“Ｌ”レベル固定で、Ｔ
ｒ８はＯＦＦし、エリアIIは無効となり、エリアIII が
有効となる。エリアIII はリダンダンシアドレスに相当
するヒューズをカットする。
【００１４】下位ビット（ＡｉＴ，ＡｉＮ：ｉ＝０，
１，２）を含めた通常のリダンダンシ判定を行い、
“Ｈ”レベルにプリチャージされている接点１は、入力
されるカラムアドレスに対して切断されていないヒュー
ズに接続されているトランジスタが１つでもＯＮすれ
ば、接点１から電荷がぬけ、“Ｌ”レベルになり、リダ
ンダンシＹＳＷは選択されない。また逆に、切断されて
いないヒューズに接続されているトランジスタが全てＯ
ＦＦの時のみ接点１の電位は“Ｈ”レベルで保持され、
リダンダンシＹＳＷが選択される。ブロックライト時、
下位３ビットのカラムアドレスを無視することにより、
上位ビットのカラムアドレスが共通である８カラムを同
時選択する。よって、ブロックライト時は下位ビットの
カラムアドレス信号ＡｉＴ，ＡｉＮ（ｉ＝０，１，２）
は“Ｌ”レベル固定になり、エリアＩのヒューズの情報
は無効になり、かわって、エリアIIが有効になる。エリ
アIIのヒューズ３０〜３７はリダンダンシのアドレスに
対応する所だけ残し、他は全て切断する構成にしてお
く。
１，２）を含めた通常のリダンダンシ判定を行い、
“Ｈ”レベルにプリチャージされている接点１は、入力
されるカラムアドレスに対して切断されていないヒュー
ズに接続されているトランジスタが１つでもＯＮすれ
ば、接点１から電荷がぬけ、“Ｌ”レベルになり、リダ
ンダンシＹＳＷは選択されない。また逆に、切断されて
いないヒューズに接続されているトランジスタが全てＯ
ＦＦの時のみ接点１の電位は“Ｈ”レベルで保持され、
リダンダンシＹＳＷが選択される。ブロックライト時、
下位３ビットのカラムアドレスを無視することにより、
上位ビットのカラムアドレスが共通である８カラムを同
時選択する。よって、ブロックライト時は下位ビットの
カラムアドレス信号ＡｉＴ，ＡｉＮ（ｉ＝０，１，２）
は“Ｌ”レベル固定になり、エリアＩのヒューズの情報
は無効になり、かわって、エリアIIが有効になる。エリ
アIIのヒューズ３０〜３７はリダンダンシのアドレスに
対応する所だけ残し、他は全て切断する構成にしてお
く。
【００１５】ここで、例えば、ＣＭ０に対応するヒュー
ズ３０のみ残し、他のＣＭ１〜ＣＭ７に対応するヒュー
ズ３１〜３７が全て切断されていたとする。上位ビット
（ＡｉＴ，ＡｉＮ：ｉ＝３〜７）のリダンダンシ判定に
おいて、接点１が“Ｈ”レベル（つまり、エリアIII に
おいてヒューズの切断されていないトランジスタが全て
ＯＦＦ）で、かつカラムマスクが実施されずに、ＣＭ０
が書込み可（“Ｌ”レベル）のときのみ、接点２が
“Ｈ”レベルに保存され、Ｎ１００であるＮＯＲの出力
が“Ｌ”レベルでＴｒ８はＯＦＦする為、接点１は
“Ｈ”レベルとなり、リダンダンシＹＳＷが選択され、
書込みが実行される。また、カラムマスクが実施され、
ＣＭ０が書込み不可（“Ｈ”レベル）の場合はＮｃｈト
ランジスタであるＴｒ３０〜Ｔｒ３７のＴｒ３０により
接点２は“Ｌ”レベルに引き抜かれるため、Ｎ１００の
ＮＯＲの出力は“Ｈ”レベルになり、Ｔｒ８がＯＮする
ため、接点１は“Ｌ”レベルになり、リダンダンシカラ
ムへの書込みは行われない。
ズ３０のみ残し、他のＣＭ１〜ＣＭ７に対応するヒュー
ズ３１〜３７が全て切断されていたとする。上位ビット
（ＡｉＴ，ＡｉＮ：ｉ＝３〜７）のリダンダンシ判定に
おいて、接点１が“Ｈ”レベル（つまり、エリアIII に
おいてヒューズの切断されていないトランジスタが全て
ＯＦＦ）で、かつカラムマスクが実施されずに、ＣＭ０
が書込み可（“Ｌ”レベル）のときのみ、接点２が
“Ｈ”レベルに保存され、Ｎ１００であるＮＯＲの出力
が“Ｌ”レベルでＴｒ８はＯＦＦする為、接点１は
“Ｈ”レベルとなり、リダンダンシＹＳＷが選択され、
書込みが実行される。また、カラムマスクが実施され、
ＣＭ０が書込み不可（“Ｈ”レベル）の場合はＮｃｈト
ランジスタであるＴｒ３０〜Ｔｒ３７のＴｒ３０により
接点２は“Ｌ”レベルに引き抜かれるため、Ｎ１００の
ＮＯＲの出力は“Ｈ”レベルになり、Ｔｒ８がＯＮする
ため、接点１は“Ｌ”レベルになり、リダンダンシカラ
ムへの書込みは行われない。
【００１６】このように、従来のブロックライト機能を
有するメモリの冗長判定回路はカラムマスク判定専用の
ヒューズと論理回路を有している。
有するメモリの冗長判定回路はカラムマスク判定専用の
ヒューズと論理回路を有している。
【００１７】
【発明が解決しようとする課題】ブロックライト機能を
有するメモリにはカラムマスク機能があるため、ブロッ
クライト時のカラムアドレスのリダンダンシ判定には、
下位アドレスのかわりに、カラムマスク判定結果を取り
込まなければならない。よって、カラムマスク判定結果
に対応した専用のヒューズと論理回路で構成された冗長
判定回路が必要となる。
有するメモリにはカラムマスク機能があるため、ブロッ
クライト時のカラムアドレスのリダンダンシ判定には、
下位アドレスのかわりに、カラムマスク判定結果を取り
込まなければならない。よって、カラムマスク判定結果
に対応した専用のヒューズと論理回路で構成された冗長
判定回路が必要となる。
【００１８】論理回路は微細加工が可能となっても、ヒ
ューズに関しては、レーザーカットが必要なため、サイ
ズの縮小をすることが不可能である。よって、カラムマ
スク判定に対応した専用のヒューズの増加はチップ面積
への影響が大きく、チップ面積増大をまねく。
ューズに関しては、レーザーカットが必要なため、サイ
ズの縮小をすることが不可能である。よって、カラムマ
スク判定に対応した専用のヒューズの増加はチップ面積
への影響が大きく、チップ面積増大をまねく。
【００１９】それ故に本発明の課題は、ブロックライト
時に無効となる下位カラムアドレスに対応したヒューズ
・トランジスタと共用化させることにより、ヒューズの
数の増加をさけることができる半導体メモリを提供する
ことにある。
時に無効となる下位カラムアドレスに対応したヒューズ
・トランジスタと共用化させることにより、ヒューズの
数の増加をさけることができる半導体メモリを提供する
ことにある。
【００２０】
【課題を解決するための手段】本発明によれば、入力さ
れたカラムアドレスにより、単数のカラムアドレスにラ
イトを行う機能と、カラムアドレスの一部を無効とする
ことにより、複数のカラムアドレスを同時に選択し、か
つ、マスク機能により、複数カラムアドレスに対し、選
択的にライトを行う機能をもつ半導体メモリの冗長判定
回路において、単数カラムライト動作時は、複数カラム
ライト時に無効となるカラムアドレス信号を取込み、複
数カラムライト時は、マスク機能を制御するカラムマス
ク信号を取り込むことにより、複数カラムライト時に無
効となるカラムアドレス信号に対応したヒューズ回路
と、マスク機能を制御するカラムマスク信号に対応した
ヒューズ回路を共用化することを特長とした冗長判定回
路を有する半導体メモリが得られる。
れたカラムアドレスにより、単数のカラムアドレスにラ
イトを行う機能と、カラムアドレスの一部を無効とする
ことにより、複数のカラムアドレスを同時に選択し、か
つ、マスク機能により、複数カラムアドレスに対し、選
択的にライトを行う機能をもつ半導体メモリの冗長判定
回路において、単数カラムライト動作時は、複数カラム
ライト時に無効となるカラムアドレス信号を取込み、複
数カラムライト時は、マスク機能を制御するカラムマス
ク信号を取り込むことにより、複数カラムライト時に無
効となるカラムアドレス信号に対応したヒューズ回路
と、マスク機能を制御するカラムマスク信号に対応した
ヒューズ回路を共用化することを特長とした冗長判定回
路を有する半導体メモリが得られる。
【００２１】
【発明の実施の形態】本発明の半導体メモリにおける一
実施の形態例の回路図を図１に示す。図１は連続した８
カラムアドレスに書込みを実行するブロックライト用の
リダンダンシ回路の一例である。
実施の形態例の回路図を図１に示す。図１は連続した８
カラムアドレスに書込みを実行するブロックライト用の
リダンダンシ回路の一例である。
【００２２】本実施の形態例では、下位アドレスを３ビ
ット（Ａ０Ｔ／Ｎ〜Ａ２Ｔ／Ｎ）無効にすることによ
り、連続した８カラムアドレスを選択している。
ット（Ａ０Ｔ／Ｎ〜Ａ２Ｔ／Ｎ）無効にすることによ
り、連続した８カラムアドレスを選択している。
【００２３】リダンダンシ判定を実施する前は、プリチ
ャージ信号（リダンダンシ判定前は“Ｌ”レベル）が、
Ｐｃｈトランジスタである（Ｔｒ４０及びＴｒ４１）の
ゲートに入力され、接点１と接点２とを“Ｈ”レベルに
プリチャージしている。
ャージ信号（リダンダンシ判定前は“Ｌ”レベル）が、
Ｐｃｈトランジスタである（Ｔｒ４０及びＴｒ４１）の
ゲートに入力され、接点１と接点２とを“Ｈ”レベルに
プリチャージしている。
【００２４】接点１と接続されている、リダンダンシ判
定信号は、リダンダンシの時“Ｈ”レベルである。
定信号は、リダンダンシの時“Ｈ”レベルである。
【００２５】エリアＩは上位アドレス用冗長判定回路で
ある。エリアＩＩはブロックライト時にはカラムマスク
判定用として用いられる冗長判定回路である。接点１は
リダンダンシ判定信号で、リダンダンシの時“Ｈ”のレ
ベルである。プリチャージ信号の出力は、接点１とＧＮ
Ｄを接続するＮｃｈトランジスタ（Ｔｒ８）のゲートに
入力されている。
ある。エリアＩＩはブロックライト時にはカラムマスク
判定用として用いられる冗長判定回路である。接点１は
リダンダンシ判定信号で、リダンダンシの時“Ｈ”のレ
ベルである。プリチャージ信号の出力は、接点１とＧＮ
Ｄを接続するＮｃｈトランジスタ（Ｔｒ８）のゲートに
入力されている。
【００２６】ＡｉＴ，ＡｉＮ（ｉ＝０〜７）はカラムア
ドレス信号で、ＡｉＴは正論理、ＡｉＮは負論理の信号
である。
ドレス信号で、ＡｉＴは正論理、ＡｉＮは負論理の信号
である。
【００２７】上位カラムアドレス信号（Ａ３Ｔ／Ｎ〜Ａ
７Ｔ／Ｎ）がゲートに入るＮｃｈトランジスタ（Ｔｒ１
６〜Ｔｒ２５）は一方をＧＮＤに、他方は各々のヒュー
ズ１６〜２５を介して接点１に接続される。下位カラム
アドレス信号（Ａ０Ｔ／Ｎ〜Ａ２Ｔ／Ｎ）は、図１に示
すように、ＮＡＮＤ回路ＮＡ０〜ＮＡ７に各々入力し、
連続した８カラムアドレスＹ０〜Ｙ７としてデコードさ
れる。
７Ｔ／Ｎ）がゲートに入るＮｃｈトランジスタ（Ｔｒ１
６〜Ｔｒ２５）は一方をＧＮＤに、他方は各々のヒュー
ズ１６〜２５を介して接点１に接続される。下位カラム
アドレス信号（Ａ０Ｔ／Ｎ〜Ａ２Ｔ／Ｎ）は、図１に示
すように、ＮＡＮＤ回路ＮＡ０〜ＮＡ７に各々入力し、
連続した８カラムアドレスＹ０〜Ｙ７としてデコードさ
れる。
【００２８】また、ＣＭｉ（ｉ＝０〜７）はカラムマス
ク信号で、“Ｌ”レベルで指定されたカラムアドレスへ
の書込みを行い、“Ｈ”レベルで指定されたカラムアド
レスへの書込みは行わないという制御を実行する。
ク信号で、“Ｌ”レベルで指定されたカラムアドレスへ
の書込みを行い、“Ｈ”レベルで指定されたカラムアド
レスへの書込みは行わないという制御を実行する。
【００２９】カラムマスク時は、カラムマスク信号であ
るＣＭ０が“Ｈ”レベルの時、８カラム中最下位カラム
をマスク制御し、次のカラムをＣＭ１がマスク制御す
る、というように、順に８カラムをＣＭｉ（ｉ＝０〜
７）がマスク制御する構成になっている。
るＣＭ０が“Ｈ”レベルの時、８カラム中最下位カラム
をマスク制御し、次のカラムをＣＭ１がマスク制御す
る、というように、順に８カラムをＣＭｉ（ｉ＝０〜
７）がマスク制御する構成になっている。
【００３０】通常動作（１ビットライト動作）では、ブ
ロックライト制御信号が“Ｌ”レベルとなり、トランス
ファーゲートであるＴ０〜Ｔ７はＯＮする。そして、下
位アドレスであるＡ０Ｔ／Ｎ〜Ａ２Ｔ／Ｎを取込み、イ
ンバータＮ０〜Ｎ７へ入力され、接点Ｓ０〜Ｓ７へ伝達
される。一方、トランスファーゲートであるＢ０〜Ｂ７
はＯＦＦしており、カラムマスク信号は取り込まれな
い。ブロックライト制御信号の出力はインバータＮ１０
を介してトランスファーゲートであるＢ０，インバータ
Ｎ２０を介してトランスファーゲートであるＴ０に接続
されている。
ロックライト制御信号が“Ｌ”レベルとなり、トランス
ファーゲートであるＴ０〜Ｔ７はＯＮする。そして、下
位アドレスであるＡ０Ｔ／Ｎ〜Ａ２Ｔ／Ｎを取込み、イ
ンバータＮ０〜Ｎ７へ入力され、接点Ｓ０〜Ｓ７へ伝達
される。一方、トランスファーゲートであるＢ０〜Ｂ７
はＯＦＦしており、カラムマスク信号は取り込まれな
い。ブロックライト制御信号の出力はインバータＮ１０
を介してトランスファーゲートであるＢ０，インバータ
Ｎ２０を介してトランスファーゲートであるＴ０に接続
されている。
【００３１】また、ブロックライト時は、ブロックライ
ト制御信号が“Ｈ”レベルとなり、トランスファーゲー
トであるＢ０〜Ｂ７はＯＮし、カラムマスク信号を取り
込み、インバータＮ０〜Ｎ７へ入力され、接点Ｓ０〜Ｓ
７へ伝達される。
ト制御信号が“Ｈ”レベルとなり、トランスファーゲー
トであるＢ０〜Ｂ７はＯＮし、カラムマスク信号を取り
込み、インバータＮ０〜Ｎ７へ入力され、接点Ｓ０〜Ｓ
７へ伝達される。
【００３２】一方、トランスファーゲートであるＴ０〜
Ｔ７はＯＦＦしており、下位アドレスであるＡ０Ｔ／Ｎ
〜Ａ２Ｔ／Ｎは取り込まれない。
Ｔ７はＯＦＦしており、下位アドレスであるＡ０Ｔ／Ｎ
〜Ａ２Ｔ／Ｎは取り込まれない。
【００３３】このように、通常動作時は下位アドレス
が、ブロックライト時にカラムマスク信号がゲートに入
るＮｃｈトランジスタ（Ｔｒ３０〜Ｔｒ３７）は一方が
ＧＮＤに、他方は各々ヒューズ３０〜３７を介して、接
点２に接続される。
が、ブロックライト時にカラムマスク信号がゲートに入
るＮｃｈトランジスタ（Ｔｒ３０〜Ｔｒ３７）は一方が
ＧＮＤに、他方は各々ヒューズ３０〜３７を介して、接
点２に接続される。
【００３４】接点２は、トランジスタ（Ｔｒ９）のゲー
トに入力されており、接点２が“Ｈ”レベルの場合、Ｔ
ｒ９がＯＮし、接点１を“Ｌ”レベルに引き抜く構成に
なっている。エリアＩはリダンダンシアドレスに相当す
るヒューズをカットし、エリアIIはリダンダンシアドレ
スに相当するヒューズのみ残し、他はカットする。
トに入力されており、接点２が“Ｈ”レベルの場合、Ｔ
ｒ９がＯＮし、接点１を“Ｌ”レベルに引き抜く構成に
なっている。エリアＩはリダンダンシアドレスに相当す
るヒューズをカットし、エリアIIはリダンダンシアドレ
スに相当するヒューズのみ残し、他はカットする。
【００３５】通常動作では、エリアIIは、ブロックライ
ト制御信号が“Ｌ”レベルのため、下位アドレス（Ａ０
Ｔ／Ｎ〜Ａ２Ｔ／Ｎ）信号であるＹ０〜Ｙ７がインバー
タＮ０〜Ｎ７を介し、Ｔｒ３０〜Ｔｒ３７のゲートに入
力される。下位アドレス信号（Ａ０Ｔ／Ｎ〜Ａ２Ｔ／
Ｎ）信号をＮＡＮＤであるＮＡ０〜ＮＡ７によりデコー
ドした結果、１つだけ選択“Ｌ”レベルとなったＹｎ
（ｎ＝０ｏｒ１ｏｒ…７）に接続されているヒューズ
が、切断されていた場合、接点２が“Ｈ”レベルにな
り、Ｔｒ９がＯＮし、接点１を“Ｌ”レベルに引抜き、
リダンダンシＹＳＷは選択されない。また、エリアＩに
おいて、切断されていないヒューズに接続されているト
ランジスタが１つでもＯＮすれば、接点１は“Ｌ”レベ
ルに引き抜かれ、同じくリダンダンシＹＳＷは選択され
ない。
ト制御信号が“Ｌ”レベルのため、下位アドレス（Ａ０
Ｔ／Ｎ〜Ａ２Ｔ／Ｎ）信号であるＹ０〜Ｙ７がインバー
タＮ０〜Ｎ７を介し、Ｔｒ３０〜Ｔｒ３７のゲートに入
力される。下位アドレス信号（Ａ０Ｔ／Ｎ〜Ａ２Ｔ／
Ｎ）信号をＮＡＮＤであるＮＡ０〜ＮＡ７によりデコー
ドした結果、１つだけ選択“Ｌ”レベルとなったＹｎ
（ｎ＝０ｏｒ１ｏｒ…７）に接続されているヒューズ
が、切断されていた場合、接点２が“Ｈ”レベルにな
り、Ｔｒ９がＯＮし、接点１を“Ｌ”レベルに引抜き、
リダンダンシＹＳＷは選択されない。また、エリアＩに
おいて、切断されていないヒューズに接続されているト
ランジスタが１つでもＯＮすれば、接点１は“Ｌ”レベ
ルに引き抜かれ、同じくリダンダンシＹＳＷは選択され
ない。
【００３６】逆に、エリアIIにおいて、下位アドレス信
号（Ａ０Ｔ／Ｎ〜Ａ２Ｔ／Ｎ）信号をＮＡＮＤであるＮ
Ａ０〜ＮＡ７によりデコードした結果、１つだけ選択
“Ｌ”レベルとなったＹｎ（ｎ＝０ｏｒ１ｏｒ…７）に
接続されているヒューズが、切断されていない場合、接
点２のレベルは“Ｌ”レベルに引き抜かれ、Ｔｒ９はＯ
ＦＦする。
号（Ａ０Ｔ／Ｎ〜Ａ２Ｔ／Ｎ）信号をＮＡＮＤであるＮ
Ａ０〜ＮＡ７によりデコードした結果、１つだけ選択
“Ｌ”レベルとなったＹｎ（ｎ＝０ｏｒ１ｏｒ…７）に
接続されているヒューズが、切断されていない場合、接
点２のレベルは“Ｌ”レベルに引き抜かれ、Ｔｒ９はＯ
ＦＦする。
【００３７】また、エリアＩは上位アドレスに対して、
切断されていないヒューズに接続されているトランジス
タが全てＯＦＦの時のみ、接点１は“Ｌ”レベルには引
き抜かれない。
切断されていないヒューズに接続されているトランジス
タが全てＯＦＦの時のみ、接点１は“Ｌ”レベルには引
き抜かれない。
【００３８】このように、接点２が“Ｌ”レベルで、か
つ接点１が“Ｈ”レベルを保持した時のみ、リダンダン
シＹＳＷが選択される。
つ接点１が“Ｈ”レベルを保持した時のみ、リダンダン
シＹＳＷが選択される。
【００３９】ブロックライト動作時はブロックライト制
御信号が“Ｈ”レベルになるため、トランスファーゲー
トであるＴ０〜Ｔ７はＯＦＦし、下位３ビットのカラム
アドレス信号は取り込まれない。しかし、トランスファ
ーゲートであるＢ０〜Ｂ７はＯＮしているため、カラム
マスク信号ＣＭｉ（ｉ＝０〜７）が取り込まれる。
御信号が“Ｈ”レベルになるため、トランスファーゲー
トであるＴ０〜Ｔ７はＯＦＦし、下位３ビットのカラム
アドレス信号は取り込まれない。しかし、トランスファ
ーゲートであるＢ０〜Ｂ７はＯＮしているため、カラム
マスク信号ＣＭｉ（ｉ＝０〜７）が取り込まれる。
【００４０】ここで、例えば、ＣＭ０に対応するヒュー
ズ３０だけを残し、他のＣＭ１〜ＣＭ７のヒューズ３１
〜３７が全て、切断されていたとする。上位ビットＡｉ
Ｔ，ＡｉＮ（ｉ＝３〜７）のリダンダンシ判定において
接点１が“Ｈ”レベル（つまり、エリアＩにおいてヒュ
ーズの切断されていないトランジスタが全てＯＦＦ）
で、かつＣＭ０が書込み不可（カラムマスクが実行され
ている場合）で、ＣＭ０が“Ｈ”レベルの時、Ｔｒ３０
はＯＦＦし、接点２は“Ｈ”レベルを保持したままにな
る。よって、Ｔｒ９はＯＮするので、接点１は“Ｌ”レ
ベルに引き抜かれ、リダンダンシＹＳＷはＯＮせず、リ
ダンダンシカラムへの書込みは実行されない。また、Ｃ
Ｍ０が書込み可（カラムマスクが実行されていない場
合）でＣＭ０が“Ｌ”レベルの時、接点２は“Ｌ”レベ
ルに引き抜かれる。よって、Ｔｒ９はＯＦＦするので、
接点１は“Ｈ”レベルを保持し、リダンダンシＹＳＷが
選択され、リダンダンシカラムへの書込みが実行され
る。
ズ３０だけを残し、他のＣＭ１〜ＣＭ７のヒューズ３１
〜３７が全て、切断されていたとする。上位ビットＡｉ
Ｔ，ＡｉＮ（ｉ＝３〜７）のリダンダンシ判定において
接点１が“Ｈ”レベル（つまり、エリアＩにおいてヒュ
ーズの切断されていないトランジスタが全てＯＦＦ）
で、かつＣＭ０が書込み不可（カラムマスクが実行され
ている場合）で、ＣＭ０が“Ｈ”レベルの時、Ｔｒ３０
はＯＦＦし、接点２は“Ｈ”レベルを保持したままにな
る。よって、Ｔｒ９はＯＮするので、接点１は“Ｌ”レ
ベルに引き抜かれ、リダンダンシＹＳＷはＯＮせず、リ
ダンダンシカラムへの書込みは実行されない。また、Ｃ
Ｍ０が書込み可（カラムマスクが実行されていない場
合）でＣＭ０が“Ｌ”レベルの時、接点２は“Ｌ”レベ
ルに引き抜かれる。よって、Ｔｒ９はＯＦＦするので、
接点１は“Ｈ”レベルを保持し、リダンダンシＹＳＷが
選択され、リダンダンシカラムへの書込みが実行され
る。
【００４１】
【発明の効果】従来カラムマスク信号（カラムマスク判
定結果）に対応した専用のヒューズを持っていた。しか
し、本発明によれば、通常のライト時には下位カラムア
ドレスを、ブロックライト時にはカラムマスク信号（カ
ラムマスク判定結果）を冗長判定回路に取り込むことに
より、下位カラムアドレスに対応したヒューズとカラム
マスク判定用に対応したヒューズを共用化することがで
き、チップ面積の削減に役立つ。
定結果）に対応した専用のヒューズを持っていた。しか
し、本発明によれば、通常のライト時には下位カラムア
ドレスを、ブロックライト時にはカラムマスク信号（カ
ラムマスク判定結果）を冗長判定回路に取り込むことに
より、下位カラムアドレスに対応したヒューズとカラム
マスク判定用に対応したヒューズを共用化することがで
き、チップ面積の削減に役立つ。
【００４２】また、リダンダンシＰ／Ｗ時に、従来必要
であったカラムマスク信号（カラムマスク判定結果）に
対応したヒューズカット計算ルーチンとヒューズカット
時間が削減できる。
であったカラムマスク信号（カラムマスク判定結果）に
対応したヒューズカット計算ルーチンとヒューズカット
時間が削減できる。
【図１】本発明の半導体メモリの一実施の形態例の回路
図である。
図である。
【図２】従来の半導体メモリの回路図である。
１０〜２５，３０〜３７ ヒューズ Ｔｒ８，Ｔｒ９，Ｔｒ１０〜Ｔｒ２５，Ｔｒ３０〜Ｔｒ
３７ Ｎｃｈトランジスタ Ｔｒ４０，Ｔｒ４１ Ｐｃｈトランジスタ Ｎ１〜Ｎ７，Ｎ１０，Ｎ２０，Ｎ３０ インバータ Ｎ１００ ＮＯＲ Ｂ０〜Ｂ７，Ｔ０〜Ｔ７ トランスファーゲート ＮＡ０〜ＮＡ７ ＮＡＮＤ
３７ Ｎｃｈトランジスタ Ｔｒ４０，Ｔｒ４１ Ｐｃｈトランジスタ Ｎ１〜Ｎ７，Ｎ１０，Ｎ２０，Ｎ３０ インバータ Ｎ１００ ＮＯＲ Ｂ０〜Ｂ７，Ｔ０〜Ｔ７ トランスファーゲート ＮＡ０〜ＮＡ７ ＮＡＮＤ
Claims (2)
- 【請求項１】 カラムアドレスで選択される単数カラム
に書き込みを行う１ビットライト動作機能と、前記カラ
ムアドレスの一部を無効とすることにより同時に選択さ
れる複数のカラムアドレスに対応するカラムに書き込み
を行うブロックライト動作機能と、該ブロックライト動
作時にカラムマスク信号によって選択したカラムに対し
てのみ書き込みを行うカラムマスク機能とを有する半導
体メモリにおいて、前記カラムアドレスの一部の残りの
カラムアドレスに対応する冗長情報を持つ第１のヒュー
ズ群を用いて冗長判定を行う第１の冗長判定回路と、前
記カラムアドレスの一部に対応する冗長情報を持つ第２
のヒューズ群を用いて冗長判定を行う第２の冗長判定回
路とを有し、１ビットライト動作時は前記第１及び第２
の冗長判定回路にそれぞれ対応するカラムアドレスを入
力することによって冗長判定を行い、ブロックライト動
作におけるカラムマスク時は前記第１の冗長判定回路に
前記カラムアドレスの一部の残りのカラムアドレスを入
力すると共に前記カラムマスク信号を前記第２の冗長判
定回路に入力することで前記カラムマスク機能を含めた
冗長判定を行うようにしたことを特徴とする半導体メモ
リ。 - 【請求項２】 カラムアドレスで選択される単数カラム
に書き込みを行う１ビットライト動作機能と、前記カラ
ムアドレスの一部を無効とすることにより同時に選択さ
れる複数のカラムアドレスに対応する複数カラムに書き
込みを行うブロックライト動作機能と、該ブロックライ
ト動作時にカラムマスク信号によって選択したカラムに
対してのみ書き込みを行うカラムマスク機能とを持ち、
前記複数のカラムアドレスに対応する冗長情報を持つヒ
ューズ群を用いて前記カラムアドレスの冗長判定を行う
冗長判定回路を有する半導体メモリにおいて、前記カラ
ムアドレスの一部がブロックライト動作におけるカラム
マスク時オフする第１のトランスファーゲートを介して
前記冗長判定回路に入力され、前記カラムマスク信号が
１ビットライト動作時オフする第２のトランスファーゲ
ートを介して前記冗長判定回路に入力されるように構成
したことを特徴とする半導体メモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8185036A JP2982695B2 (ja) | 1996-07-15 | 1996-07-15 | 半導体メモリ |
| GB9714560A GB2315143B (en) | 1996-07-10 | 1997-07-10 | Semiconductor memory |
| US08/892,029 US5768198A (en) | 1996-07-15 | 1997-07-14 | Semiconductor memory having redundancy function in block write operation |
| KR1019970032843A KR100252735B1 (ko) | 1996-07-15 | 1997-07-15 | 블럭 기입 동작시 리던던시 기능을 갖는 반도체 메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8185036A JP2982695B2 (ja) | 1996-07-15 | 1996-07-15 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1027495A JPH1027495A (ja) | 1998-01-27 |
| JP2982695B2 true JP2982695B2 (ja) | 1999-11-29 |
Family
ID=16163674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8185036A Expired - Fee Related JP2982695B2 (ja) | 1996-07-10 | 1996-07-15 | 半導体メモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5768198A (ja) |
| JP (1) | JP2982695B2 (ja) |
| KR (1) | KR100252735B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2848451B2 (ja) * | 1996-07-10 | 1999-01-20 | 日本電気株式会社 | 半導体メモリ |
| KR100230393B1 (ko) * | 1996-12-05 | 1999-11-15 | 윤종용 | 반도체 메모리장치 |
| JP2950276B2 (ja) * | 1997-02-21 | 1999-09-20 | 日本電気株式会社 | 半導体記憶装置 |
| JP3241302B2 (ja) * | 1997-08-21 | 2001-12-25 | 日本電気株式会社 | 半導体記憶装置 |
| KR100498412B1 (ko) * | 1997-11-13 | 2005-09-14 | 삼성전자주식회사 | 반도체메모리장치의칼럼어드레스스트로브신호입력회로 |
| KR100284904B1 (ko) * | 1998-05-29 | 2001-05-02 | 윤종용 | 불 휘발성 반도체 메모리 장치 및 그 장치의 무효 메모리 블록데이블 세팅 방법 |
| KR101628997B1 (ko) * | 2015-03-20 | 2016-06-21 | 주식회사 서원기술 | 배관용 연결구 어셈블리 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5319606A (en) * | 1992-12-14 | 1994-06-07 | International Business Machines Corporation | Blocked flash write in dynamic RAM devices |
| KR0131721B1 (ko) * | 1994-06-08 | 1998-04-15 | 김주용 | 반도체 소자의 컬럼 리던던시 장치 |
| EP0697659B1 (de) * | 1994-08-12 | 1999-12-15 | Siemens Aktiengesellschaft | Redundanz-Schaltungsanordnung für einen integrierten Halbleiterspeicher |
| KR0158484B1 (ko) * | 1995-01-28 | 1999-02-01 | 김광호 | 불휘발성 반도체 메모리의 행리던던씨 |
-
1996
- 1996-07-15 JP JP8185036A patent/JP2982695B2/ja not_active Expired - Fee Related
-
1997
- 1997-07-14 US US08/892,029 patent/US5768198A/en not_active Expired - Lifetime
- 1997-07-15 KR KR1019970032843A patent/KR100252735B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1027495A (ja) | 1998-01-27 |
| KR980011517A (ko) | 1998-04-30 |
| KR100252735B1 (ko) | 2000-05-01 |
| US5768198A (en) | 1998-06-16 |
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