JPH06195995A - Ｄｒａｍの冗長構成に対するアドレス突合せ構成 - Google Patents
Ｄｒａｍの冗長構成に対するアドレス突合せ構成Info
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- JPH06195995A JPH06195995A JP4111757A JP11175792A JPH06195995A JP H06195995 A JPH06195995 A JP H06195995A JP 4111757 A JP4111757 A JP 4111757A JP 11175792 A JP11175792 A JP 11175792A JP H06195995 A JPH06195995 A JP H06195995A
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【目的】 必要な飛ぶヒューズの数を最小化するアドレ
ス冗長突合せ構成を提供する。 【構成】 ヒューズ（ＦＵＳＥ０−ＦＵＳＥ１１）が、
アドレス（Ａ０−Ａ１１）内の論理的１または論理的０
のいずれかに基づいて飛ぶように選択を可能ならしめる
（ＦＵＳＥＣ）アドレス突合せ構成が開示されている。
ス冗長突合せ構成を提供する。 【構成】 ヒューズ（ＦＵＳＥ０−ＦＵＳＥ１１）が、
アドレス（Ａ０−Ａ１１）内の論理的１または論理的０
のいずれかに基づいて飛ぶように選択を可能ならしめる
（ＦＵＳＥＣ）アドレス突合せ構成が開示されている。
Description
【０００１】
【産業上の利用分野】本発明は、ＤＲＡＭの冗長構成に
対するアドレス突合せ構成に関する。
対するアドレス突合せ構成に関する。
【０００２】
【従来の技術】プリンタ、複写機、電子記憶装置（メモ
リ）、高精細度テレビジョン、増強精細度テレビジョ
ン、および計算装置（例えば、計算器およびパーソナル
コンピュータを含むコンピュータ、ミニコンピュータ、
パーソナルコンピュータ、およびマイクロコンピュー
タ）は、電子記憶装置を必要とし、データ記憶装置を集
積回路チップ上に配設していることが多い。これらの装
置は、多くの応用において大量に記憶空間を必要とする
ので、これらの記憶装置はメモリ、例えばダイナミツク
ランダムアクセスメモリ（ＤＲＡＭ）として具体化され
る。メモリセルは、時々欠陥を含み、または欠陥に関連
する。従って、この欠陥のあるメモリ、または欠陥に関
連するメモリを、通常冗長メモリと呼ばれる別のメモリ
セルのメモリによって置換する必要がある。いったん欠
陥メモリが検出されると、このメモリに対応するアドレ
スが注目を受け、そのメモリが使用される前に冗長メモ
リセルを具現化する機構が、ヒューズを飛ばすことに基
づいてシステム内に構成される。冗長メモリの使用、ま
たはむしろ欠陥メモリのアドレスの突合せ、が所望され
ることを示す信号を発生する構成は、極めて重要であ
る。冗長構成、特にアドレス突合せ構成は、ダイナミッ
クランダムアクセスメモリの一体的部分を形成する。ア
ドレス突合せ構成はまた、上述の装置およびシステムの
一体的部分であり、それが使用されているこれらの、お
よび他の、装置およびシステムへ、実質的な値を供給す
る。
リ）、高精細度テレビジョン、増強精細度テレビジョ
ン、および計算装置（例えば、計算器およびパーソナル
コンピュータを含むコンピュータ、ミニコンピュータ、
パーソナルコンピュータ、およびマイクロコンピュー
タ）は、電子記憶装置を必要とし、データ記憶装置を集
積回路チップ上に配設していることが多い。これらの装
置は、多くの応用において大量に記憶空間を必要とする
ので、これらの記憶装置はメモリ、例えばダイナミツク
ランダムアクセスメモリ（ＤＲＡＭ）として具体化され
る。メモリセルは、時々欠陥を含み、または欠陥に関連
する。従って、この欠陥のあるメモリ、または欠陥に関
連するメモリを、通常冗長メモリと呼ばれる別のメモリ
セルのメモリによって置換する必要がある。いったん欠
陥メモリが検出されると、このメモリに対応するアドレ
スが注目を受け、そのメモリが使用される前に冗長メモ
リセルを具現化する機構が、ヒューズを飛ばすことに基
づいてシステム内に構成される。冗長メモリの使用、ま
たはむしろ欠陥メモリのアドレスの突合せ、が所望され
ることを示す信号を発生する構成は、極めて重要であ
る。冗長構成、特にアドレス突合せ構成は、ダイナミッ
クランダムアクセスメモリの一体的部分を形成する。ア
ドレス突合せ構成はまた、上述の装置およびシステムの
一体的部分であり、それが使用されているこれらの、お
よび他の、装置およびシステムへ、実質的な値を供給す
る。
【０００３】従来のアドレス突合せ構成は、複数のトラ
ンジスタから選択されたトランジスタと、トランジスタ
間の共通のノードとの間の径路内にある、アドレスの一
定のビット位置に関連するヒューズが飛ぶようにして、
用いられていた。飛ぶヒューズは、アドレスの特定の論
理状態に対応する。例えば、ヒューズは、アドレス内の
論理的１に対応して飛ぶことができる。あるいは、構成
内での交換は不可能だが、ヒューズはアドレス内の論理
的０に対応して飛ぶこともできる。
ンジスタから選択されたトランジスタと、トランジスタ
間の共通のノードとの間の径路内にある、アドレスの一
定のビット位置に関連するヒューズが飛ぶようにして、
用いられていた。飛ぶヒューズは、アドレスの特定の論
理状態に対応する。例えば、ヒューズは、アドレス内の
論理的１に対応して飛ぶことができる。あるいは、構成
内での交換は不可能だが、ヒューズはアドレス内の論理
的０に対応して飛ぶこともできる。
【０００４】図１は、４メガビット（４メグ）ＤＲＡＭ
用の従来技術のアドレス突合せ構成を示す。複数のｎチ
ャネルトランジスタ２は、それぞれのトランジスタのド
レインがヒューズ４に接続されて示されている。複数の
インバータ６は、それぞれのインバータが、複数のトラ
ンジスタ２内のトランジスタの関連するゲートに接続さ
れて示されている。それぞれのインバータ６への入力
は、アドレスファクタＦ０ないしＦ２３およびアドレス
ビットＡ１２およびＡ１２＿を受けるためのノードを記
すことによって示されている。符号に関連して至る所で
用いられる記号＿は、ここでは、この記号を持たないノ
ードへ行く、またはそのノードから来る信号の補数を受
けるノードを示す。従って、ビットＡ１２は、ビットＡ
１２＿へ行く信号の補数を受け、またその逆も成立す
る。それぞれのヒューズ４はインバータ８の入力に接続
されており、インバータ８の出力は、冗長メモリ行の起
動に関連して信号を送信しうる。プルアップｐチャネル
トランジスタ１０のゲートはインバータ１２の出力に接
続され、インバータ１２の入力はそれぞれのヒューズ４
およびインバータ８の入力に接続されている。
用の従来技術のアドレス突合せ構成を示す。複数のｎチ
ャネルトランジスタ２は、それぞれのトランジスタのド
レインがヒューズ４に接続されて示されている。複数の
インバータ６は、それぞれのインバータが、複数のトラ
ンジスタ２内のトランジスタの関連するゲートに接続さ
れて示されている。それぞれのインバータ６への入力
は、アドレスファクタＦ０ないしＦ２３およびアドレス
ビットＡ１２およびＡ１２＿を受けるためのノードを記
すことによって示されている。符号に関連して至る所で
用いられる記号＿は、ここでは、この記号を持たないノ
ードへ行く、またはそのノードから来る信号の補数を受
けるノードを示す。従って、ビットＡ１２は、ビットＡ
１２＿へ行く信号の補数を受け、またその逆も成立す
る。それぞれのヒューズ４はインバータ８の入力に接続
されており、インバータ８の出力は、冗長メモリ行の起
動に関連して信号を送信しうる。プルアップｐチャネル
トランジスタ１０のゲートはインバータ１２の出力に接
続され、インバータ１２の入力はそれぞれのヒューズ４
およびインバータ８の入力に接続されている。
【０００５】図１の左半分は、アドレスファクタＦ０な
いしＦ２３を表わすノードにおいて用いられる信号の決
定に使用される論理回路を概略的に示す。アドレスビッ
トＡ＿０ないしＡ１１からの相補アドレス信号は、図示
されているようにＮＡＮＤゲート１４によって受けられ
る。２つのアドレスビットと、これらのアドレスビット
の補数との組からのアドレスビットは全て図示されてい
るように共にＮＡＮＤ演算を受けて４つのアドレスファ
クタを生じ、これらのアドレスファクタはインバータ６
へ入力させる。
いしＦ２３を表わすノードにおいて用いられる信号の決
定に使用される論理回路を概略的に示す。アドレスビッ
トＡ＿０ないしＡ１１からの相補アドレス信号は、図示
されているようにＮＡＮＤゲート１４によって受けられ
る。２つのアドレスビットと、これらのアドレスビット
の補数との組からのアドレスビットは全て図示されてい
るように共にＮＡＮＤ演算を受けて４つのアドレスファ
クタを生じ、これらのアドレスファクタはインバータ６
へ入力させる。
【０００６】ある組からの全てのアドレスと、その補数
とは、共にＮＡＮＤ演算を受けるのので、ＮＡＮＤ演算
を受けるアドレスのただ１つのそのような組合せ（ＮＡ
ＮＤゲートへの論理的高レベル入力を有する１つ）のみ
が、アドレスファクタとして論理的低レベル出力を発生
する。複数のインバータ６のうちの、この論理的低レベ
ルアドレスファクタ信号を受けるインバータは、複数の
トランジスタ２のうちの関連トランジスタのゲートを付
勢する。冗長メモリセル行を起動させるためには、イン
バータ８の入力は、電圧Ｖｄｄよりも１トランジスタ１
０のスレショルド電圧降下だけ低い電圧の付近に大体保
持されている、すなわち簡単にいえば論理的高レベルに
対応する電圧にある、必要がある。インバータ８の出力
ＯＵＴは、冗長メモリ行の起動に関連する論理的低レベ
ル信号を出力する。従って、複数のトランジスタ２のう
ちの、ゲートを付勢されたトランジスタに関連するヒュ
ーズ４は、インバータ８の入力を論理的高レベルに保持
するために飛ばなくてはならない。従って、図１に示さ
れているように、４つのアドレスファクタの組に関連す
る１つのヒューズ４は、冗長行が起動されることを保証
するために飛ばなくてはならない。４メガビットメモリ
のアドレス構成においては、４つのアドレスファクタの
組が６つあるので、冗長行を起動するためには６つのヒ
ューズが飛ばなくてはならない。さらに、任意の冗長行
を起動するためには、冗長が求められているアドレスの
最上位ビットによって指令される通りに、アドレスビッ
トＡ１２またはＡ＿１２に対するヒューズ４が飛ばなく
てはならない。従って、もしそのアドレスの最上位ビッ
トが論理的１であれば、アドレスビットＡ１２に対応す
るヒューズが飛ばなくてはならない。同様にして、もし
そのアドレスの最上位ビットが論理的０であれば、アド
レスビットＡ＿１２に対応するヒューズが飛ばなくては
ならない。その結果、図１に示されている４メガビット
アドレス突合せ構成においては、合計７つのヒューズが
飛ばなくてはならない。
とは、共にＮＡＮＤ演算を受けるのので、ＮＡＮＤ演算
を受けるアドレスのただ１つのそのような組合せ（ＮＡ
ＮＤゲートへの論理的高レベル入力を有する１つ）のみ
が、アドレスファクタとして論理的低レベル出力を発生
する。複数のインバータ６のうちの、この論理的低レベ
ルアドレスファクタ信号を受けるインバータは、複数の
トランジスタ２のうちの関連トランジスタのゲートを付
勢する。冗長メモリセル行を起動させるためには、イン
バータ８の入力は、電圧Ｖｄｄよりも１トランジスタ１
０のスレショルド電圧降下だけ低い電圧の付近に大体保
持されている、すなわち簡単にいえば論理的高レベルに
対応する電圧にある、必要がある。インバータ８の出力
ＯＵＴは、冗長メモリ行の起動に関連する論理的低レベ
ル信号を出力する。従って、複数のトランジスタ２のう
ちの、ゲートを付勢されたトランジスタに関連するヒュ
ーズ４は、インバータ８の入力を論理的高レベルに保持
するために飛ばなくてはならない。従って、図１に示さ
れているように、４つのアドレスファクタの組に関連す
る１つのヒューズ４は、冗長行が起動されることを保証
するために飛ばなくてはならない。４メガビットメモリ
のアドレス構成においては、４つのアドレスファクタの
組が６つあるので、冗長行を起動するためには６つのヒ
ューズが飛ばなくてはならない。さらに、任意の冗長行
を起動するためには、冗長が求められているアドレスの
最上位ビットによって指令される通りに、アドレスビッ
トＡ１２またはＡ＿１２に対するヒューズ４が飛ばなく
てはならない。従って、もしそのアドレスの最上位ビッ
トが論理的１であれば、アドレスビットＡ１２に対応す
るヒューズが飛ばなくてはならない。同様にして、もし
そのアドレスの最上位ビットが論理的０であれば、アド
レスビットＡ＿１２に対応するヒューズが飛ばなくては
ならない。その結果、図１に示されている４メガビット
アドレス突合せ構成においては、合計７つのヒューズが
飛ばなくてはならない。
【０００７】図２は、従来の１６メガビット（１６メ
グ）ＤＲＡＭ形アドレス突合せ構成を示す。この構成
は、上述の４メグ構成に類似している。しかし、図２に
示されている構成は、複数のヒューズ回路を使用してい
る。図２に示されているヒューズ回路においては、電界
効果トランジスタ１４が、電界効果トランジスタ１６，
１８、および２０に接続されている。さらに、これらの
ヒューズ回路は、ヒューズ２４に接続されたインバータ
２２を含む。トランジスタ２０は１端子にアドレスビッ
ト信号を受け、一方トランジスタ１８は１端子にそのア
ドレスビット信号の補数を受ける。トランジスタ１８お
よび２０は一般に、図２に示されている他のトランジス
タよりも低いスレショルド電圧を有する。選択されたア
ドレスに対応する冗長メモリセルを起動せしめようとす
る場合、トランジスタ２０へ送られる信号に対応する選
択されたアドレスビットが論理的１、すなわち換言すれ
ば論理的高レベル値にある時にヒューズ２４は飛ぶ。し
かし、トランジスタ２０へ送られる信号に対応するアド
レスビットが論理的０、すなわち換言すれば論理的低レ
ベル値にある時にはヒューズ２４は飛ばない。ヒューズ
２４が飛ばない時には、トランジスタ１８のゲートは付
勢されて、トランジスタ１８の端子上のＡ＿信号はアド
レスファクタへ転送されることに注意すべきである。一
方、ヒューズ２４が飛んだ時には、トランジスタ２０の
ゲートが付勢されて、Ａ信号がアドレスファクタへ転送
される。トランジスタ１４のゲートが始動パルスを受け
た後には、アドレスファクタＲＡ０ないしＲＡ１１とし
て信号が発生せしめられ、これらはそれぞれ複数のイン
バータ６のうちの各インバータへ入力される。冗長メモ
リセルを起動せしめるためには、アドレスファクタＲＡ
０ないしＲＡ１１は全て論理的０レベルにあって、イン
バータ８の出力に論理的低レベル信号が発生する必要が
ある。ヒューズ４を有するアドレスビット信号Ａ１２お
よびＡ＿１２は、４メグ構成に関して前述したように機
能する。１６メグ構成において飛ぶヒューズの最小数は
１である。飛ぶヒューズの最大数は１３であり、一方飛
ぶヒューズの平均数は７である。図２内には１４のヒュ
ーズが存在する。
グ）ＤＲＡＭ形アドレス突合せ構成を示す。この構成
は、上述の４メグ構成に類似している。しかし、図２に
示されている構成は、複数のヒューズ回路を使用してい
る。図２に示されているヒューズ回路においては、電界
効果トランジスタ１４が、電界効果トランジスタ１６，
１８、および２０に接続されている。さらに、これらの
ヒューズ回路は、ヒューズ２４に接続されたインバータ
２２を含む。トランジスタ２０は１端子にアドレスビッ
ト信号を受け、一方トランジスタ１８は１端子にそのア
ドレスビット信号の補数を受ける。トランジスタ１８お
よび２０は一般に、図２に示されている他のトランジス
タよりも低いスレショルド電圧を有する。選択されたア
ドレスに対応する冗長メモリセルを起動せしめようとす
る場合、トランジスタ２０へ送られる信号に対応する選
択されたアドレスビットが論理的１、すなわち換言すれ
ば論理的高レベル値にある時にヒューズ２４は飛ぶ。し
かし、トランジスタ２０へ送られる信号に対応するアド
レスビットが論理的０、すなわち換言すれば論理的低レ
ベル値にある時にはヒューズ２４は飛ばない。ヒューズ
２４が飛ばない時には、トランジスタ１８のゲートは付
勢されて、トランジスタ１８の端子上のＡ＿信号はアド
レスファクタへ転送されることに注意すべきである。一
方、ヒューズ２４が飛んだ時には、トランジスタ２０の
ゲートが付勢されて、Ａ信号がアドレスファクタへ転送
される。トランジスタ１４のゲートが始動パルスを受け
た後には、アドレスファクタＲＡ０ないしＲＡ１１とし
て信号が発生せしめられ、これらはそれぞれ複数のイン
バータ６のうちの各インバータへ入力される。冗長メモ
リセルを起動せしめるためには、アドレスファクタＲＡ
０ないしＲＡ１１は全て論理的０レベルにあって、イン
バータ８の出力に論理的低レベル信号が発生する必要が
ある。ヒューズ４を有するアドレスビット信号Ａ１２お
よびＡ＿１２は、４メグ構成に関して前述したように機
能する。１６メグ構成において飛ぶヒューズの最小数は
１である。飛ぶヒューズの最大数は１３であり、一方飛
ぶヒューズの平均数は７である。図２内には１４のヒュ
ーズが存在する。
【０００８】
【発明が解決しようとする課題】以上のアドレス冗長突
合せ構成に関する主要問題は、ヒューズの飛ぶプロセス
がかなりの処理時間量を要することである。従って、必
要な飛ぶヒューズの数を最小化するアドレス冗長突合せ
構成が要求される。
合せ構成に関する主要問題は、ヒューズの飛ぶプロセス
がかなりの処理時間量を要することである。従って、必
要な飛ぶヒューズの数を最小化するアドレス冗長突合せ
構成が要求される。
【０００９】
【課題を解決するための手段】本発明の冗長アドレス突
合せ構成は、冗長の起動が、アドレス内の１または０の
いずれかに対応した、飛ぶべきヒューズの選択によって
行なわれるように機能する。
合せ構成は、冗長の起動が、アドレス内の１または０の
いずれかに対応した、飛ぶべきヒューズの選択によって
行なわれるように機能する。
【００１０】
【実施例】例えば、下記の表１は４ビットアドレスを示
しており、またアドレス内の０に対応するヒューズを飛
ばす構成に従って飛ぶヒューズの数を示している。この
表に示されているように、比較すると、新しい構成にお
いて飛ぶヒューズの数はかなり少なくなっている。この
新しい構成は、論理的０アドレス−飛ぶヒューズの対応
から、論理的１アドレス−飛ぶヒューズの対応へと、交
換的にスイッチすることができる。この構成は、アドレ
ス内の１または０との突合せの間で選択される最小ヒュ
ーズ数を飛ばす結果を与える。例えば、アドレス００１
０の場合は、従来の構成は３つの０に対応するヒューズ
を飛ばすので、３つのヒューズを飛ばすことになる。本
発明の新しい構成は、１に対応するヒューズと、回路が
０に基づく突合せから１に基づく突合せへスイッチする
構成を具現化しうるようにするヒューズと、のみを飛ば
す。４ビットアドレスの場合、従来技術の構成において
は、飛ぶヒューズの平均数は２であるが、新しい構成に
おいては飛ぶヒューズの平均数は１．５６てある。この
種の比較は、アドレス内のビット位置の数が増加するの
に伴って、新構成にますます有利になってくる。
しており、またアドレス内の０に対応するヒューズを飛
ばす構成に従って飛ぶヒューズの数を示している。この
表に示されているように、比較すると、新しい構成にお
いて飛ぶヒューズの数はかなり少なくなっている。この
新しい構成は、論理的０アドレス−飛ぶヒューズの対応
から、論理的１アドレス−飛ぶヒューズの対応へと、交
換的にスイッチすることができる。この構成は、アドレ
ス内の１または０との突合せの間で選択される最小ヒュ
ーズ数を飛ばす結果を与える。例えば、アドレス００１
０の場合は、従来の構成は３つの０に対応するヒューズ
を飛ばすので、３つのヒューズを飛ばすことになる。本
発明の新しい構成は、１に対応するヒューズと、回路が
０に基づく突合せから１に基づく突合せへスイッチする
構成を具現化しうるようにするヒューズと、のみを飛ば
す。４ビットアドレスの場合、従来技術の構成において
は、飛ぶヒューズの平均数は２であるが、新しい構成に
おいては飛ぶヒューズの平均数は１．５６てある。この
種の比較は、アドレス内のビット位置の数が増加するの
に伴って、新構成にますます有利になってくる。
【００１１】
【表１】
【００１２】図３は、上述の新構成を具現化する高密
度、すなわち１６メガビット、６４メガビット、および
それを超えるＤＲＡＭのようなメモリに対する、本発明
の冗長アドレス突合せ回路の実施例の概略図である。
度、すなわち１６メガビット、６４メガビット、および
それを超えるＤＲＡＭのようなメモリに対する、本発明
の冗長アドレス突合せ回路の実施例の概略図である。
【００１３】副回路２７は、相互結合されたインバータ
２８および３０、インバータ３２および３４、ｎチャネ
ルトランジスタ３６および３８、およびアドレス内の論
理的１に対応して飛ぶヒューズに基づく構成、またはア
ドレス内の論理的０に対応して飛ぶヒューズに基づく構
成の間の選択を制御するヒューズＦＵＳＥＣを含む。Ｆ
ＵＳＥ０ないしＦＵＳＥ１１は、それぞれ副回路３９の
一部をなしており、副回路３９は、ｎチャネルトランジ
スタ４０、相互接続されたインバータ４２および４４
（一方のインバータの入力が他方のインバータの出力に
接続され、またその逆にもなっている）、およびｎチャ
ネルトランジスタ４６および４８を含んでいる。ヒュー
ズＦＵＳＥ０ないしＦＵＳＥ１１は、ヒューズＦＵＳＥ
Ｃの状態（飛んでいる、または飛んでいない）によって
指令される構成に従って飛ぶ。すなわち、もし関連する
アドレスビットが論理的０、または関連するアドレスビ
ットが論理的１であれば、ヒューズＦＵＳＥＣによって
決定される所に従って、ＦＵＳＥ０ないしＦＵＳＥ１１
のいずれかが飛ぶ。ヒューズＦＵＳＥＣは、論理的０状
態にあるアドレスビットの数が１より大である時に飛
ぶ。その結果、もしＦＵＳＥＣが飛べば、ヒューズＦＵ
ＳＥ０ないしＦＵＳＥ１１は、対応するアドレスビット
Ａ信号（Ａ＿信号と反対のもの）が論理的１である時に
飛ぶ。逆に、もしＦＵＳＥＣが飛ばなければ、ヒューズ
ＦＵＳＥ０ないしＦＵＳＥ１１は、対応するアドレスビ
ットＡ信号が論理的０である時に飛ぶ。ＦＵＳＥＣが飛
ばない場合を説明すると、始動パルスと関連して、相互
結合されたインバータ２８および３０は、供給電圧Ｖｄ
ｄからヒューズＦＵＳＥＣを経ての論理的高レベル信号
を強化し、その結果、信号線ＳＩＧ１は論理的高レベル
となり、一方信号線ＳＩＧ１＿は論理的低レベルとな
る。例えば、アドレスビットＡ０における信号がもし論
理的高レベルになれば、ヒューズＦＵＳＥ０は飛ばず、
この信号はアドレスファクタＲＡ０における論理的高レ
ベル信号となる。一方、もしＡ０が論理的に低レベルに
なってヒューズＦＵＳＥ０が飛べば、線ＳＩＧ１＿から
の論理的低レベルが、相互結合インバータ４２および４
４による建設的帰還によって強化されることにより、ト
ランジスタ１８のゲートは付勢されず、またトランジス
タ２０のゲートはインバータ４２および４４により生じ
る建設的帰還によって付勢されて、論理的高レベルのＡ
０＿信号が生じ、ＲＡ０アドレスファクタを発生する。
ヒューズＦＵＳＥＣが飛ぶ場合を説明すると、インバー
タ２８および３０の建設的帰還によって、信号線ＳＩＧ
１には論理的低レベル信号が発生せしめられ、また信号
線ＳＩＧ１＿には論理的高レベル信号が発生せしめられ
る。そのわけは、トランジスタ３６のゲートが始動パル
スを受けることにより、トランジスタ３６がインバータ
３０の入力を論理的低レベルへ引下げるからである。始
動パルスはまた、インバータ４４の入力およびインバー
タ４２の出力を、論理的高レベルにする。もしアドレス
ビットＡ０が論理的０であれば、ヒューズＦＵＳＥ０は
飛ばず、トランジスタ２０のゲートは付勢される。ビッ
トＡ０＿における信号はアドレスファクタＲＡ０を発生
する。しかし、もしアドレスＡ０が論理的高レベルにあ
ればヒューズＦＵＳＥ０は飛んで、線ＳＩＧ１がトラン
ジスタ１８のゲートの電圧を引下げないようにし、それ
によってＡ０がアドレスファクタＲＡ０を発生しうるよ
うにする。インバータ５０は、図３に示されている回路
が始動パルスを受けた後の適正な動作を保証することに
注意すべきである。トランジスタ４０のゲートは、相互
結合インバータの状態が始動パルスにより確立されてい
る時間中はオフ状態にある。始動パルスは、まず図３内
の相互結合インバータの状態を整定する。始動パルスが
終った後、トランジスタ４０のゲートはインバータ５０
を経て付勢され、対応するヒューズＦＵＳＥ０ないしＦ
ＵＳＥ１１の状態は、部分的にトランジスタ１８および
２０のゲートが付勢されるか否かを決定する。アドレス
ファクタＲＡ０ないしＲＡ１１は、図２に示されている
ものと同じ図３ｂの回路へ入力される。
２８および３０、インバータ３２および３４、ｎチャネ
ルトランジスタ３６および３８、およびアドレス内の論
理的１に対応して飛ぶヒューズに基づく構成、またはア
ドレス内の論理的０に対応して飛ぶヒューズに基づく構
成の間の選択を制御するヒューズＦＵＳＥＣを含む。Ｆ
ＵＳＥ０ないしＦＵＳＥ１１は、それぞれ副回路３９の
一部をなしており、副回路３９は、ｎチャネルトランジ
スタ４０、相互接続されたインバータ４２および４４
（一方のインバータの入力が他方のインバータの出力に
接続され、またその逆にもなっている）、およびｎチャ
ネルトランジスタ４６および４８を含んでいる。ヒュー
ズＦＵＳＥ０ないしＦＵＳＥ１１は、ヒューズＦＵＳＥ
Ｃの状態（飛んでいる、または飛んでいない）によって
指令される構成に従って飛ぶ。すなわち、もし関連する
アドレスビットが論理的０、または関連するアドレスビ
ットが論理的１であれば、ヒューズＦＵＳＥＣによって
決定される所に従って、ＦＵＳＥ０ないしＦＵＳＥ１１
のいずれかが飛ぶ。ヒューズＦＵＳＥＣは、論理的０状
態にあるアドレスビットの数が１より大である時に飛
ぶ。その結果、もしＦＵＳＥＣが飛べば、ヒューズＦＵ
ＳＥ０ないしＦＵＳＥ１１は、対応するアドレスビット
Ａ信号（Ａ＿信号と反対のもの）が論理的１である時に
飛ぶ。逆に、もしＦＵＳＥＣが飛ばなければ、ヒューズ
ＦＵＳＥ０ないしＦＵＳＥ１１は、対応するアドレスビ
ットＡ信号が論理的０である時に飛ぶ。ＦＵＳＥＣが飛
ばない場合を説明すると、始動パルスと関連して、相互
結合されたインバータ２８および３０は、供給電圧Ｖｄ
ｄからヒューズＦＵＳＥＣを経ての論理的高レベル信号
を強化し、その結果、信号線ＳＩＧ１は論理的高レベル
となり、一方信号線ＳＩＧ１＿は論理的低レベルとな
る。例えば、アドレスビットＡ０における信号がもし論
理的高レベルになれば、ヒューズＦＵＳＥ０は飛ばず、
この信号はアドレスファクタＲＡ０における論理的高レ
ベル信号となる。一方、もしＡ０が論理的に低レベルに
なってヒューズＦＵＳＥ０が飛べば、線ＳＩＧ１＿から
の論理的低レベルが、相互結合インバータ４２および４
４による建設的帰還によって強化されることにより、ト
ランジスタ１８のゲートは付勢されず、またトランジス
タ２０のゲートはインバータ４２および４４により生じ
る建設的帰還によって付勢されて、論理的高レベルのＡ
０＿信号が生じ、ＲＡ０アドレスファクタを発生する。
ヒューズＦＵＳＥＣが飛ぶ場合を説明すると、インバー
タ２８および３０の建設的帰還によって、信号線ＳＩＧ
１には論理的低レベル信号が発生せしめられ、また信号
線ＳＩＧ１＿には論理的高レベル信号が発生せしめられ
る。そのわけは、トランジスタ３６のゲートが始動パル
スを受けることにより、トランジスタ３６がインバータ
３０の入力を論理的低レベルへ引下げるからである。始
動パルスはまた、インバータ４４の入力およびインバー
タ４２の出力を、論理的高レベルにする。もしアドレス
ビットＡ０が論理的０であれば、ヒューズＦＵＳＥ０は
飛ばず、トランジスタ２０のゲートは付勢される。ビッ
トＡ０＿における信号はアドレスファクタＲＡ０を発生
する。しかし、もしアドレスＡ０が論理的高レベルにあ
ればヒューズＦＵＳＥ０は飛んで、線ＳＩＧ１がトラン
ジスタ１８のゲートの電圧を引下げないようにし、それ
によってＡ０がアドレスファクタＲＡ０を発生しうるよ
うにする。インバータ５０は、図３に示されている回路
が始動パルスを受けた後の適正な動作を保証することに
注意すべきである。トランジスタ４０のゲートは、相互
結合インバータの状態が始動パルスにより確立されてい
る時間中はオフ状態にある。始動パルスは、まず図３内
の相互結合インバータの状態を整定する。始動パルスが
終った後、トランジスタ４０のゲートはインバータ５０
を経て付勢され、対応するヒューズＦＵＳＥ０ないしＦ
ＵＳＥ１１の状態は、部分的にトランジスタ１８および
２０のゲートが付勢されるか否かを決定する。アドレス
ファクタＲＡ０ないしＲＡ１１は、図２に示されている
ものと同じ図３ｂの回路へ入力される。
【００１４】図４には、本発明の別の実施例が既略的に
示されている。この回路は、図３ａおよび図３ｂの回路
に類似している。しかし、処理回路の後に配置された図
３の副回路２７と類似した回路と共に、ＮＯＲ論理と組
合わされたＮＡＮＤ論理が、突合せ構成を具現するため
に用いられ、それによってアドレスファクタＲＡ０ない
しＲＡ１１が決定される。回路４の左半分は、ヒューズ
ＦＵＳＥＣが飛ばず、関連するＡアドレスビットが論理
的０である時にヒューズ２４が飛ぶことを除外すれば、
図２ｂに示されているそれと同様のものである。あるい
は、ヒューズ２４は、ヒューズＦＵＳＥＣが飛ばず、関
連するアドレスビットが論理的１である時に飛ぶ。ヒュ
ーズＦＵＳＥＣは、論理的０のＡアドレス（Ａ＿アドレ
スの反対のもの）の数が１より大である時に飛ぶ。ヒュ
ーズＦＵＳＥＣが飛ばない冗長突合せの場合を説明する
と、トランジスタ１４のゲートが始動パルスを受ける。
もしアドレスビットＡ、例えばＡ０、が論理的０なら
ば、このアドレスビットに対するヒューズ２４が飛び、
インバータ２２の出力により論理的高レベルがトランジ
スタ２０のゲートに印加されてアドレスファクタＲＡ０
は論理的０になる。通常のメモリ位置の冗長性置換のた
めにアドレスを突合せるのには、全てのアドレスファク
タＲＡ０ないしＲＡ１１は論理的低レベル信号として発
生せしめられなくてはならない。ヒューズＦＵＳＥＣは
飛んでいないので、トランジスタ１８のゲートは論理的
高レベル信号を受け、トランジスタ２０のゲートは論理
的低レベルを受ける。従って、トランジスタ２のドレイ
ン接続における論理的高レベルノードから受けるトラン
ジスタ１８からの論理的高レベルは、ＮＡＮＤゲート６
９の１端子へ入力される。ｐチャネルトランジスタ７３
のゲートへの信号ＰＣが論理的高レベルにある時は、ト
ランジスタ７３はオフ状態にある。しかし、信号ＰＣが
論理的低レベルにある間は、トランジスタ７３はオン状
態にあって、供給電圧ＶｄｄをＮＡＮＤゲート６９の他
端子に接続する。信号ＰＣは、通常メモリ、例えばＤＲ
ＡＭにおいて見出される予充電信号のような予充電信号
であるか、または、予充電信号から導かれる信号であり
うる。ＮＡＮＤゲート６９は、ノードＯＵＴに論理的低
レベルを出力し、それによって冗長アドレスの突合せを
示す。ヒューズＦＵＳＥＣが飛ぶ場合を説明すると、Ｒ
Ａ０ないしＲＡ１１は上述のようにして決定される。従
って、ＲＡ０ないしＲＡ１１は全て、欠陥メモリの置換
のための冗長アドレス突合せの時間中においては、論理
的高レベルにある。ｎチャネルトランジスタ７０ないし
９２（図示されているように連続的に、かつ一様に番号
が付せられている）は、アドレス突合せの時間中におい
てＮＯＲゲート９５への入力を引下げる。ヒューズＦＵ
ＳＥＣが飛んだことによって、トランジスタ２０のゲー
トは付勢され、信号ＰＣが論理的低レベルにある時間中
においてトランジスタ７３を通る高レベル信号は、ＮＡ
ＮＤゲート６９の入力に対し２つの論理的高レベル入力
を発生する。これにより、出力ＯＵＴに論理的低レベル
が発生し、それによって冗長アドレスの突合せが示され
る。
示されている。この回路は、図３ａおよび図３ｂの回路
に類似している。しかし、処理回路の後に配置された図
３の副回路２７と類似した回路と共に、ＮＯＲ論理と組
合わされたＮＡＮＤ論理が、突合せ構成を具現するため
に用いられ、それによってアドレスファクタＲＡ０ない
しＲＡ１１が決定される。回路４の左半分は、ヒューズ
ＦＵＳＥＣが飛ばず、関連するＡアドレスビットが論理
的０である時にヒューズ２４が飛ぶことを除外すれば、
図２ｂに示されているそれと同様のものである。あるい
は、ヒューズ２４は、ヒューズＦＵＳＥＣが飛ばず、関
連するアドレスビットが論理的１である時に飛ぶ。ヒュ
ーズＦＵＳＥＣは、論理的０のＡアドレス（Ａ＿アドレ
スの反対のもの）の数が１より大である時に飛ぶ。ヒュ
ーズＦＵＳＥＣが飛ばない冗長突合せの場合を説明する
と、トランジスタ１４のゲートが始動パルスを受ける。
もしアドレスビットＡ、例えばＡ０、が論理的０なら
ば、このアドレスビットに対するヒューズ２４が飛び、
インバータ２２の出力により論理的高レベルがトランジ
スタ２０のゲートに印加されてアドレスファクタＲＡ０
は論理的０になる。通常のメモリ位置の冗長性置換のた
めにアドレスを突合せるのには、全てのアドレスファク
タＲＡ０ないしＲＡ１１は論理的低レベル信号として発
生せしめられなくてはならない。ヒューズＦＵＳＥＣは
飛んでいないので、トランジスタ１８のゲートは論理的
高レベル信号を受け、トランジスタ２０のゲートは論理
的低レベルを受ける。従って、トランジスタ２のドレイ
ン接続における論理的高レベルノードから受けるトラン
ジスタ１８からの論理的高レベルは、ＮＡＮＤゲート６
９の１端子へ入力される。ｐチャネルトランジスタ７３
のゲートへの信号ＰＣが論理的高レベルにある時は、ト
ランジスタ７３はオフ状態にある。しかし、信号ＰＣが
論理的低レベルにある間は、トランジスタ７３はオン状
態にあって、供給電圧ＶｄｄをＮＡＮＤゲート６９の他
端子に接続する。信号ＰＣは、通常メモリ、例えばＤＲ
ＡＭにおいて見出される予充電信号のような予充電信号
であるか、または、予充電信号から導かれる信号であり
うる。ＮＡＮＤゲート６９は、ノードＯＵＴに論理的低
レベルを出力し、それによって冗長アドレスの突合せを
示す。ヒューズＦＵＳＥＣが飛ぶ場合を説明すると、Ｒ
Ａ０ないしＲＡ１１は上述のようにして決定される。従
って、ＲＡ０ないしＲＡ１１は全て、欠陥メモリの置換
のための冗長アドレス突合せの時間中においては、論理
的高レベルにある。ｎチャネルトランジスタ７０ないし
９２（図示されているように連続的に、かつ一様に番号
が付せられている）は、アドレス突合せの時間中におい
てＮＯＲゲート９５への入力を引下げる。ヒューズＦＵ
ＳＥＣが飛んだことによって、トランジスタ２０のゲー
トは付勢され、信号ＰＣが論理的低レベルにある時間中
においてトランジスタ７３を通る高レベル信号は、ＮＡ
ＮＤゲート６９の入力に対し２つの論理的高レベル入力
を発生する。これにより、出力ＯＵＴに論理的低レベル
が発生し、それによって冗長アドレスの突合せが示され
る。
【００１５】以上においては、本発明を実施例に関して
詳細に説明したが、この説明は単に例示的なものであ
り、限定的な意味のものとして解釈してはならない。さ
らに、本発明の実施例の細部における多くの変更、およ
び本発明の他の実施例は、この説明を参照した本技術分
野に通常に習熟した者にとっては明らかであり、かつ実
現可能であることを理解すべきである。例えば、以上に
おいては本発明をＤＲＡＭに関して説明したが、それは
読取り専用メモリおよびスタティックランダムアクセス
メモリを含めての任意のメモリに対する冗長構成として
も使用されうる。さらに、ｎチャネルトランジスタはｐ
チャネルトランジスタに、またその逆に置換可能であ
る。さらに、電界効果トランジスタをバイポーラトラン
ジスタに置換することもできる。また、ここで電界効果
トランジスタと称したものはＭＯＳトランジスタであり
うる。以上に説明された構成は、周知の半導体製造技術
を用い、集積回路上に作られうる。全てのこのような変
更および他の実施例は、特許請求の範囲に示されている
本発明の真の範囲および精神内にある。
詳細に説明したが、この説明は単に例示的なものであ
り、限定的な意味のものとして解釈してはならない。さ
らに、本発明の実施例の細部における多くの変更、およ
び本発明の他の実施例は、この説明を参照した本技術分
野に通常に習熟した者にとっては明らかであり、かつ実
現可能であることを理解すべきである。例えば、以上に
おいては本発明をＤＲＡＭに関して説明したが、それは
読取り専用メモリおよびスタティックランダムアクセス
メモリを含めての任意のメモリに対する冗長構成として
も使用されうる。さらに、ｎチャネルトランジスタはｐ
チャネルトランジスタに、またその逆に置換可能であ
る。さらに、電界効果トランジスタをバイポーラトラン
ジスタに置換することもできる。また、ここで電界効果
トランジスタと称したものはＭＯＳトランジスタであり
うる。以上に説明された構成は、周知の半導体製造技術
を用い、集積回路上に作られうる。全てのこのような変
更および他の実施例は、特許請求の範囲に示されている
本発明の真の範囲および精神内にある。
【００１６】以上の説明に関して更に以下の項を開示す
る。 （１） 共通線に接続されたヒューズが、アドレスビッ
トが論理的１である時、または論理的０である時に飛ぶ
ように選択されるアドレス突合せ構成。
る。 （１） 共通線に接続されたヒューズが、アドレスビッ
トが論理的１である時、または論理的０である時に飛ぶ
ように選択されるアドレス突合せ構成。
【００１７】（２） 第１項記載のアドレス突合せ構成
を含む、プリンタ、複写機、電子記憶装置、高精細度テ
レビジョン、増強精細度テレビジョン、および計算装
置、から成るグループから選択されたシステム。
を含む、プリンタ、複写機、電子記憶装置、高精細度テ
レビジョン、増強精細度テレビジョン、および計算装
置、から成るグループから選択されたシステム。
【００１８】（３） ヒューズ（ＦＵＳＥ０−ＦＵＳＥ
１１）が、アドレス（Ａ０−Ａ１１）内の論理的１また
は論理的０のいずれかに基づいて飛ぶように選択を可能
ならしめる（ＦＵＳＥＣ）アドレス突合せ構成が開示さ
れている。
１１）が、アドレス（Ａ０−Ａ１１）内の論理的１また
は論理的０のいずれかに基づいて飛ぶように選択を可能
ならしめる（ＦＵＳＥＣ）アドレス突合せ構成が開示さ
れている。
【図１】４メガビットＤＲＡＭに対する従来技術のアド
レス突合せ構成の概略図。
レス突合せ構成の概略図。
【図２】従来技術の１６メガビットＤＲＡＭ形アドレス
突合せ構成の概略図。
突合せ構成の概略図。
【図３ａ】本発明の冗長アドレス突合せ回路の概略図。
【図３ｂ】本発明の冗長アドレス突合せ回路の概略図。
【図４】本発明の冗長アドレス突合せ回路の別の実施例
の概略図。
の概略図。
ＦＵＳＥ０−ＦＵＳＥ１１ ヒューズ ＦＵＳＥＣ 選択制御ヒューズ Ａ０−Ａ１１ アドレスビット ＳＩＧ１ 信号線
Claims (1)
- 【請求項１】 共通線に接続されたヒューズが、アドレ
スビットが論理的１である時、または論理的０である時
に飛ぶように選択されるアドレス突合せ構成。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US693757 | 1991-04-30 | ||
| US07/693,757 US5293564A (en) | 1991-04-30 | 1991-04-30 | Address match scheme for DRAM redundancy scheme |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06195995A true JPH06195995A (ja) | 1994-07-15 |
Family
ID=24785995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4111757A Pending JPH06195995A (ja) | 1991-04-30 | 1992-04-30 | Ｄｒａｍの冗長構成に対するアドレス突合せ構成 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5293564A (ja) |
| JP (1) | JPH06195995A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6130851A (en) * | 1998-12-03 | 2000-10-10 | Oki Electric Industry Co., Ltd. | Semiconductor memory having a redundancy fuse broken by an electric current |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3083547B2 (ja) * | 1990-07-12 | 2000-09-04 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPH0785689A (ja) * | 1993-06-28 | 1995-03-31 | Hitachi Ltd | 半導体記憶装置 |
| US5384727A (en) * | 1993-11-08 | 1995-01-24 | Advanced Micro Devices, Inc. | Fuse trimming in plastic package devices |
| EP0697659B1 (de) * | 1994-08-12 | 1999-12-15 | Siemens Aktiengesellschaft | Redundanz-Schaltungsanordnung für einen integrierten Halbleiterspeicher |
| US5731760A (en) * | 1996-05-31 | 1998-03-24 | Advanced Micro Devices Inc. | Apparatus for preventing accidental or intentional fuse blowing |
| SE0103740D0 (sv) * | 2001-11-08 | 2001-11-08 | Forskarpatent I Vaest Ab | Photovoltaic element and production methods |
| US7022910B2 (en) * | 2002-03-29 | 2006-04-04 | Konarka Technologies, Inc. | Photovoltaic cells utilizing mesh electrodes |
| US6798464B2 (en) | 2001-05-11 | 2004-09-28 | International Business Machines Corporation | Liquid crystal display |
| US20070251570A1 (en) * | 2002-03-29 | 2007-11-01 | Konarka Technologies, Inc. | Photovoltaic cells utilizing mesh electrodes |
| EP1606846B1 (en) * | 2003-03-24 | 2010-10-27 | Konarka Technologies, Inc. | Photovoltaic cell with mesh electrode |
| US20070224464A1 (en) * | 2005-03-21 | 2007-09-27 | Srini Balasubramanian | Dye-sensitized photovoltaic cells |
| US20070193621A1 (en) * | 2005-12-21 | 2007-08-23 | Konarka Technologies, Inc. | Photovoltaic cells |
| JP5649954B2 (ja) * | 2007-04-02 | 2015-01-07 | メルク パテント ゲーエムベーハー | 光起電力セルとして構成される物品 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0195429A3 (en) * | 1985-03-20 | 1989-03-22 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US4754434A (en) * | 1985-08-28 | 1988-06-28 | Advanced Micro Devices, Inc. | Switching plane redundancy |
| US4714839A (en) * | 1986-03-27 | 1987-12-22 | Advanced Micro Devices, Inc. | Control circuit for disabling or enabling the provision of redundancy |
| JPS62293598A (ja) * | 1986-06-12 | 1987-12-21 | Toshiba Corp | 半導体記憶装置 |
| JPS632351A (ja) * | 1986-06-20 | 1988-01-07 | Sharp Corp | 半導体装置 |
| KR890003691B1 (ko) * | 1986-08-22 | 1989-09-30 | 삼성전자 주식회사 | 블럭 열 리던던씨 회로 |
| FR2608826B1 (fr) * | 1986-12-19 | 1989-03-17 | Eurotechnique Sa | Circuit integre comportant des elements d'aiguillage vers des elements de redondance dans une memoire |
| JPH01119995A (ja) * | 1987-11-02 | 1989-05-12 | Toshiba Corp | 半導体メモリ |
-
1991
- 1991-04-30 US US07/693,757 patent/US5293564A/en not_active Expired - Lifetime
-
1992
- 1992-04-30 JP JP4111757A patent/JPH06195995A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6130851A (en) * | 1998-12-03 | 2000-10-10 | Oki Electric Industry Co., Ltd. | Semiconductor memory having a redundancy fuse broken by an electric current |
Also Published As
| Publication number | Publication date |
|---|---|
| US5293564A (en) | 1994-03-08 |
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