JPH07192490A - 半導体記憶回路装置 - Google Patents

Abstract

(57)【要約】 【目的】デバイデッドワードライン方式（または二重ワ
ード線選択方式）のメモリ構成を有する半導体記憶装置
の歩留まり向上を行う。 【構成】デバイデッドワードライン方式のメモリ構成を
有する半導体記憶装置は、各々メモリセルアレイよりな
る複数のメモリセルブロックと前記メモリブロックに共
通に設けられた複数の行選択線と前記メモリブロックの
近傍に前記行選択線と垂直に設けられた分割ワード線選
択線と前記メモリブロック各々に設けられた複数の分割
ワード線と分割ワードデコーダを有し、上記メモリブロ
ック内の分割ワード線を選択するが、行選択線１本にた
いし分割ワード線選択線により分割ワード線が４本以上
選択され、メモリセルまたは、分割ワード線の不良に対
し分割ワード線単位で置換できる冗長回路と冗長回路選
択回路と行選択線単位で置換できる冗長回路と冗長回路
選択回路を独立に有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶回路装置に
関し、特に冗長回路を備えた半導体記憶回路装置に関す
るものである。

【０００２】

【従来の技術】近年半導体記憶装置の記憶容量の増大に
伴いワード線の選択を階層的に行うデバイデッドワード
ライン方式（または、二重ワード線選択方式）が、用い
られてきている。第一の従来例として、図７に、従来の
デバイデッドワードライン方式または、二重ワード線選
択方式の半導体記憶装置のワード線に対する冗長回路方
式を示すブロック構成を示し、図８にその一部分を示す
（特開平３−１７６８９８号公報）。この図において、
２０１は、アドレスバッファ、２０２は、正規メモリセ
ル、２０３は、冗長メモリセルである。上記のメモリセ
ル２０２は、ｎ個の分割されたメモリブロック２２４か
ら成り立っている。２２５は、上記アドレスバッファ２
０１からの信号を受けて、メモリブロック２２４ごとに
独立した分割ワード線を選択する信号を、メモリブロッ
ク全ての行方向に共通な行選択線（以下メインワード線
と称する）２２７を通じて出力するワードデコーダ、２
０６は、ビット線２０７を選択する信号を出力するビッ
トデコーダである。２０８は、ビット線へ入出力バッフ
ァからのデータを読み書きするセンスアンプである。２
０９は、入出力アンプである。２２８は、上記メモリブ
ロック２２４を選択するためのメモリブロック選択線を
選択するためのメモリブロック選択線２２９を選ぶメモ
リブロックデコーダ、２３０は、内部デコード回路であ
る。２３１はメモリブロック２２４ごとに設けられ、メ
インワード線２２７とブロック選択線２２９からの信号
により選択されたメモリブロック２２４内の分割ワード
線２２６を選ぶ分割デコーダである。この方式では、外
部から入力されるアドレス信号は、アドレスバッファ２
０１を通り、ワード線選択用アドレスは、ワードデコー
ダ２２５、メモリブロック選択用デコーダは、メモリブ
ロックデコーダ２２８にはいる。ワードデコーダ２２５
では入力されたワード線選択用のアドレス信号によって
メインワード線２２７を有効とし、メモリブロックデー
タ２２８では、入力されたメモリブロック選択用アドレ
ス信号によって同様にメモリブロック選択線２２９が選
ばれる。ブロックワードデコーダ２３１により、上記メ
インワード線２２７とブロック選択線２２９の信号から
メモリブロック２２４内の選択された分割ワード線２２
６が有効になる。

【０００３】ビットデコーダ２０６では入力されたビッ
ト線選択用のアドレス信号によってビット線２０７を有
効とする。

【０００４】選択された分割ワード線とビット線の交点
のメモリセル２１４のデータをセンスアンプで増幅し入
出力バッファから外部へ出力する。

【０００５】正規メモリセル２０２の行方向に不良が見
つかった場合には、スペア選択回路２３３の外部からの
プログラムによりスペアワードデコーダ２３５が選択さ
れ、不良メモリセルに接続されているメインワード線が
スペアワード線２３２に置換される。この他は、正規メ
モリセルと同様の動作によりセルを選択しデータを入出
力する。

【０００６】第２の従来例として、図９に、従来のデバ
イデッドワードライン方式または、二重ワード線選択方
式の半導体記憶装置の冗長回路方式を示すブロック構成
図を示す（特開平３−１７６８９８号公報）。本方式
は、分割ワード線の選択方式は、第１の従来例と等し
く、メモリブロックの不良に対し、正規メモリセルと分
割ワード線、およひビット線を共用しないように設けら
れた冗長メモリセルブロック３４１に置換される。その
ほかの構成、動作は、第１の従来例に等しい。

【０００７】

【発明が解決しようとする課題】これら従来の冗長回路
では、分割ワード線の不良に対しメインワード線単位、
または、メモリセルブロック単位の置換となるため、正
常な分割ワード線も同時に置換されることになり、その
分、冗長回路が大きくなるという欠点がある。また、第
２の実施例では、正規回路と冗長回路でメインワード線
を共有するため、メインワード線の不良置換できないと
いう欠点がある。

【０００８】

【課題を解決するための手段】本発明の半導体記憶回路
装置は、各々メモリセルアレイよりなる複数のメモリセ
ルブロックと前記メモリブロックに共通に設けられた複
数の行選択線と前記メモリブロックの近傍に前記行選択
線と垂直に設けられた分割ワード線選択線と前記メモリ
ブロック各々に設けられた複数の分割ワード線と分割ワ
ードデコーダを有し、上記メモリブロック内の分割ワー
ド線を選択するデバイデットワードライン方式（または
二重ワード線選択方式）のメモリ構成を有する半導体記
憶装置において、 １．行選択線１本にたいし分割ワード線選択線により分
割ワード線が４本以上選択されることを特徴とする。 ２．メモリセルまたは、分割ワード線の不良に対し分割
ワード線単位で置換できる冗長回路と冗長回路選択回路
と行選択線単位で置換できる冗長回路と冗長回路選択回
路を独立に有することを特徴とする。

【０００９】

【実施例】以下実施例につき図面を用いて説明する。図
１に本発明の第１の実施例のブロック図を示す。図２に
本発明の第１の実施例のブロック図の一部分の詳細図を
示す。図３に本発明の第１の実施例のブロック図の別の
一部分の詳細図を示す。図４に本発明の第１の実施例の
不良置換手順を示す。図５に本発明の第１の実施例の回
路図の一部分を示す。図６に本発明の第１の実施例の回
路図の一部分を示す。これら各図において、００１は、
アドレスバッファ、００２は、正規メモリアレイブロッ
ク、００３は、冗長メモリアレイブロック、００４は、
入出力バッファ、００５は、スペア選択回路である。

【００１０】前記正規メモリアレイブロック００２にお
いて、１０２は、正規メモリセル、１０３は、冗長メモ
リセルである。上記のメモリセル１０２は、ｎ個の分割
されたメモリブロック１２４から成り立っている。１２
５は、上記アドレスバッファ００１からの信号を受け
て、メモリブロック１２４ごとに独立した分割ワード線
を選択する信号を、メモリブロック全ての行方向に共通
な行選択線（以下メインワード線と称する）１２７を通
じて出力するワードデコーダ、１０６は、ビット線１０
７を選択する信号を出力するビットデコーダである。１
０８は、ビット線へ入出力バッファからのデータを読み
書きするセンスアンプである。１２８は、上記メモリブ
ロック１２４を選択するためのメモリブロック選択線を
選択するためのメモリブロック選択線１２９を選ぶメモ
リブロックデコーダ、１３０は、内部デコード回路であ
る。本実施例では、メモリブロック選択線１２９は、メ
モリブロック１２４毎に４本ずつ配置される。１３１は
メモリブロック１２４ごとに設けられ、メインワード線
１２７とブロック選択線１２９からの信号により選択さ
れたメモリブロック１２４内の分割ワード線１２６を選
ぶ分割デコーダである。この方式では、外部から入力さ
れるアドレス信号は、アドレスバッファ００１を通り、
ワード線選択用アドレスは、ワードデコーダ１２５、メ
モリブロック選択用デコーダは、メモリブロックデコー
ダ１２８にはいる。ワードデコーダ１２５では入力され
たワード線選択用のアドレス信号によってメインワード
線１２７を有効とし、メモリブロックデータ１２８で
は、入力されたメモリブロック選択用アドレス信号によ
って同様にメモリブロック選択線１２９が選ばれる。ブ
ロックワードデコーダ１３１により、上記メインワード
線１２７とブロック選択線１２９の信号からメモリブロ
ック１２４内の選択された分割ワード線１２６が有効に
なる。

【００１１】ビットデコーダ１０６では入力されたビッ
ト線選択用のアドレス信号によってビット線１０７を有
効とする。

【００１２】選択された分割ワード線とビット線の交点
のメモリセル１１４のデータをセンスアンプで増幅し入
出力バッファから外部へ出力する。

【００１３】正規メモリセル１０２の行方向に不良が見
つかった場合には、まず、図４の手順で不良がメインワ
ード線の置換を要するものか、分割ワード線のみの置換
を要するものかを判断する。不良が分割デコーダの置換
で済む場合には、不良メモリセルに接続する分割ワード
線のみが置換される。

【００１４】従って、特定の分割ワード線を置換するた
めにスペア選択回路００５内には、図５に示すようにス
ペア分割ワード線１本に一組の分割ワード線置換回路１
４０を有する。一組の分割ワード線置換回路１４０内で
は、分割ワード線を選択するアドレス線、すなわちメイ
ンワード線選択アドレス線、サブワード線選択アドレス
線、ブロック選択アドレス線が、ＮチャネルＭＯＳトラ
ンジスタ１４１のゲート電極と接続する、ＮチャネルＭ
ＯＳトランジスタ１４１のソース電極は、接地し、ドレ
インは、スペア分割ワード線プログラムビューズ１４２
に接続する。スペア分割ワード線プログラムヒューズ１
４２は、共通節点１４７に接続する。共通節点１４７
は、ＰチャネルＭＯＳトランジスタ１４３のソース電極
と接続する。ＰチャネルＭＯＳドランジスタ１４３のド
レイン電極は、電源と接続し、ゲート電極は、アドレス
活性化信号１４６と接続する。アドレス活性化信号１４
６は、アドレス入力時にＰチャネルＭＯＳトランジスタ
１４３をＯＦＦする。このとき共通節点１４７は、ドレ
イン電極を電源と接続し、ソース電極を共通節点１４７
と接続し、ゲート電極を共通節点１４８と接続したＰチ
ャネルＭＯＳトランジスタ１４４によってＨレベルを保
持される。出力節点１４８は、インバータ１４５を介し
て共通接点１４７と接続し、共通節点１４７の反転信号
を出力する。

【００１５】正規メモリセル１０２内の不良分割ワード
線を選択するアドレス線と接続するＮチャネルＭＯＳト
ランジスタ１４１に接続するスペア分割ワード線プログ
ラムヒューズ１４２を切断することで置換プログラム
は、行われる。

【００１６】不良分割ワード線が選択された場合は、不
良ワード線を選択するアドレス線と接続するＮチャネル
ＭＯＳトランジスタ１４１と、切断されたスペア分割ワ
ード線プログラムヒューズ１４２がすべて互いに一致す
るので、共通節点１４７は、出力節点１４８は、Ｎチャ
ネルＭＯＳトランジスタ１４１が導通しても、スペア分
割ワード線プログラムヒューズ１４２が切断されている
ため、Ｈレベルが保持される。インバータ１４５を介し
て共通節点１４７と接続した節点１４８は、Ｌレベルに
保持され、スペアメモリブロックデコーダ１３５および
ＮＯＲ１４９と接続する。スペアメモリブロックデコー
ダ１３５は、インバータで構成され、出力節点１４８が
ＬレベルになるとＨレベルを出力し、スペアブロック選
択線１３６及びスペア分割デコーダ１３７を介してスペ
ア分割ワード線１３２がＨレベルを出力する。ＡＮＤ１
４９は、正規メモリブロック００２内のスペア分割ワー
ド線と接続する分割ワード線置換回路の出力節点全数が
接続する、したがって、ＡＮＤ１４９の出力である分割
ワード線リセット線１５０は、ＡＮＤ１４９に接続する
どの出力節点がＬレベルになってもＬレベルになり、ス
ペアワードデコーダ１４７は、インバータで構成される
ので、分割ワード線リセット線１５０がＬレベルになる
とスペアワード線１３３にＨレベルを出力し、逆に正規
のワードデコーダ１２５の出力である正規のメインワー
ド線１２７およびメモリブロックデコーダ１２８の出力
は、Ｌレベルに固定される。以上示したように、不良メ
モリセルに接続されている分割ワード線がスペア分割ワ
ード線１３２に置換される。分割ワード線の置換は、メ
モリブロック１２４間で独立に行われ、外部からのプロ
グラムは、スペア分割ワード線単位で行われる。正規メ
モリセル１０２内の不良分割ワード線と接続する複数の
メインワード線１２７は、冗長メモリセル１０３のスペ
アメインワード線１３３に重複して置換される。

【００１７】冗長メモリアレイ１０３の各スペアメモリ
ブロック１３７のスペア内部デコーダ１３８上には、正
規メモリアレイ１０２内の分割ワード線１２６を選択す
るブロック選択線１２７が通過する。

【００１８】また、スペア分割ワード線１３２をメモリ
ブロック１２４あたり４本以下とし、スペアメインワー
ド線を１本だけにしてメインワード線の置換を行わない
ことも可能である。

【００１９】この場合冗長メモリセル１０３のスペアメ
インワード線１３３は、廃止できる。またこの場合、プ
ロセス上配線段差を一定にすることなどの要請により正
規メモリセルと冗長メモリセルを同じ配線構成にするこ
とを目的としてスペアメインワード線１３３を配置する
場合は、冗長回路のスペアワード線１３３は、常に選択
状態とする。

【００２０】次に不良がメインワード線の置換を要する
場合について説明する。

【００２１】前記冗長メモリセルアレイブロック００３
は、メインワード線の本数をのぞき正規メモリセルアレ
イブロック００２の冗長セルアレイを除いたものと同じ
構成になっている。メインワード線は、分割ワード線の
４倍ピッチで配列され不良発生確率が分割ワード線に比
べて低く、スペアメインワード線は、分割ワード線ほど
多く必要ない。従って、スペア分割ワード線がすべての
正規メモリセルアレイブロック００２内に配置されるの
に対し、スペアメインワード線は、チップ内に２本分だ
け、冗長メモリアレイブロック００３内に配置される。
複数の正規メモリセルアレイブロック００２のうちの任
意のメインワード線１２７の不良が見つかった場合に
は、スペア選択回路００５の外部からのプログラムによ
り冗長メモリセルアレイブロック００３内のワードデコ
ーダ、メモリブロックデコーダ、ビット線デコーダ、メ
モリブロック選択線内部デコーダ、分割デコーダ、分割
ワード線、ビット線、センスアンプ、すべてが置換さ
れ、正規メモリアレイブロック００２内の不良メモリワ
ード線と接続するワードデコーダ、メモリブロックデコ
ーダ、ビット線デコーダ、メモリブロック選択線内部デ
コーダ、分割デコーダ、分割ワード線、ビット線、セン
スアンプ、すべてが不活性化される。

【００２２】従って、特定のメインワード線を置換する
ために図６に示すようにスペア選択回路００５内には、
スペアメインワード線１本に一組のメインワード線置換
回路１６０を有する。一組のメインワード線置換回路１
６０内では、メインワード線を選択するアドレス線、す
なわちメインワード線選択アドレス線が、ＮチャネルＭ
ＯＳトランジスタ１６１のソース電極と接続する。Ｎチ
ャネルＭＯＳトランジスタ１６１のソース電極は、接地
し、ドレインは、スペアメインワード線プログラムヒュ
ーズ１６２に接続する。スペアメインワード線プログラ
ムヒューズ１６２は、共通節点１６７に接続する。共通
節点１６７は、ＰチャネルＭＯＳトランジスタ１６３の
ソース電極と接続する。ＰチャネルＭＯＳトランジスタ
１６３のドレイン電極は、電源と接続し、ゲート電極
は、アドレス活性化信号１６６と接続する。アドレス活
性化信号１６６は、アドレス入力時にＰチャネルＭＯＳ
トランジスタ１６３をＯＦＦする。このとき共通節点１
６７は、ドレイン電極を電源と接続し、ソース電極を共
通接点１６７と接続し、ゲート電極を出力節点１６８と
接続したＰチャネルＭＯＳトランジスタ１６４によって
電源レベルを保持される。出力節点１６８は、インバー
タ１６５を介して共通節点１６７と接続し、共通節点１
６７の反転信号を出力する。

【００２３】正規メモリブロック００２内の不良メイン
ワード線を選択するアドレス線と接続するＮチャネルＭ
ＯＳトランジスタ１６１に接続するスペアメインワード
線プログラムヒューズ１６２を切断することで置換プロ
グラムは、行われる。

【００２４】不良メインワード線が選択された場合は、
不良メインワード線を選択するアドレス線と接続するＮ
チャネルＭＯＳトランジスタ１６１と、切断されたスペ
アメインワード線プログラムヒューズ１６２がすべて互
いに一致するので、共通節点１６７は、出力節点１６８
は、ＮチャネルＭＯＳトランジスタ１６１が導通して
も、スペア分割ワード線プログラムヒューズ１６２が切
断されているため、電源レベルが保持される。インバー
タ１６５を介して共通節点１６７と接続した節点１６８
は、接地レベルに保持される。出力節点１６８は、スペ
アメモリブロックデコーダ１７１、スペアメインワード
線デコーダ１７０およびＡＮＤ１６９と接続し、インバ
ータ１７１を介してスペアメモリブロックデコーダ１７
３と接続する。スペアメインワード線デコーダ１７０
は、インバータで構成され、出力節点１６８が接地レベ
ルになるとスペアメインワード線１７２に電源レベルを
出力する。スペアメモリブロックデコーダ１７３には、
出力節点１６８が接地レベルになるとインバータ１７１
を介して電源レベルが入力しリセットが解除され、ブロ
ック選択アドレス、サブワード線選択アドレスに従っ
て、スペアメモリブロックデコーダ１７３からスペアブ
ロック選択線１７４に電源レベルを出力する。選択され
たスペアメインワード線１７２およびスペアブロック選
択線１７４の交点のスペア分割デコーダ１７５を介して
スペア分割ワード線１７６が電源レベルを出力する。Ａ
ＮＤ１６９は、すべてのメインワード線置換回路１６０
の出力節点が接続する。したがって、ＡＮＤ１６９の出
力であるメインワードリセット線１８０は、すべての正
規メモリブロック００２内のどの不良メインワード線が
選択されても接地レベルになり、正規のワードデコーダ
１２５の出力である正規のメインワード線１２７および
メモリブロックデコーダ１２８の出力は、接地レベルに
固定される。

【００２５】以上に示したように不良メインワード線が
スペアメインワード線に置換される。

【００２６】この他は、正規メモリセルと同様の動作に
より冗長メモリセルアレイブロック００３内のセルを選
択しデータを入出力する。

【００２７】

【発明の効果】今回の発明の半導体記憶回路装置では、
以下の効果が期待できる。 １．分割ワード線の不良に対し分割ワード線単位の置
換、正常な分割ワード線も同時に置換されることが少な
く効果的な置換が可能になる。 ２．メインワード線のピッチが分割ワード線の４倍以上
と大きいためメインワード線の不良発生確率が低くなり
初期歩留まりが向上する。 ３．メインワード線のピッチが分割ワード線の４倍以上
と大きいためメインワード線の不良発生確率が低くな
り、メインワード線の不良に対しメインワード線単位の
冗長回路を少なくすることができる。 ４．分割ワード線単位、メインワード線単位の冗長回
路、選択回路を設けたことでそれぞれの配線の不良発生
率に応じた冗長回路数に最適化できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例のブロック図

【図２】図１（Ａ）の一部分の詳細図

【図３】図１（Ａ）の別の一部分の詳細図

【図４】図２（Ａ）の行方向不良判別手順

【図５】本発明の第１の実施例の回路図の一部分

【図６】本発明の第１の実施例の回路図の一部分

【図７】第１従来例のブロック構成図

【図８】図２（Ａ）の一部分の詳細図

【図９】第２の従来例のブロック構成図

【符号の説明】

００１ アドレスバッファ ００２ 正規メモリアレイブロック ００３ 冗長メモリアレイブロック ００４ 入出力バッファ ００５ スペア選択回路 １０２ 正規メモリセル １０３ 冗長メモリセル １０６ ビットデコーダ １０７ ビット線 １０８ センスアンプ １１４ メモリセル １２４ メモリブロック １２５ ワードデコーダ １２６ 分割ワード線 １２７ メインワード線 １２８ メモリブロックデコーダ １２９ メモリブロック選択線 １３０ 内部デコード回路 １３１ 分割デコーダ １３２ スペア分割ワード線 １３３ スペアワード線 １３５ スペアメモリブロックデコーダ １３６ スペアブロック選択線 １３７ スペア分割デコード １３８ スペア内部デコーダ １３９ スペアワードデコーダ １４０ 分割ワード線置換回路 １４１ ＮチャネルＭＯＳトランジスタ １４２ スペアワード線プログラムヒューズ １４３ ＰチャネルＭＯＳトランジスタ １４４ ＰチャネルＭＯＳトランジスタ １４５ インバータ １４６ アドレス活性化信号 １４７ 共通節点 １４８ 出力節点 １４９ ＡＮＤ １５０ メインワード線リセット線 １６０ メインワード線置換回路 １６１ ＮチャネルＭＯＳトランジスタ １６２ スペアワード線プログラムヒューズ １６３ ＰチャネルＭＯＳトランジスタ １６４ ＰチャネルＭＯＳトランジスタ １６５ インバータ １６６ アドレス活性化信号 １６７ 共通節点 １６８ 出力節点 １６９ ＡＮＤ １７０ 分割ワード線リセット線 １７１ スペアメモリブロックデコーダ １７２ スペアメインワード線 １７３ スペアメモリブロックデコーダ １７４ スペアブロック選択線 １７５ スペア分割デコーダ １７６ スペア分割ワード線 １８０ メインワードリセット線 ２０１ アドレスバッファ ２０２ 正規メモリセル ２０３ 冗長メモリセル ２０６ ビットデコーダ ２０７ ビット線 ２０８ ビット線 ２０９ 入出力アンプ ２１４ メモリセル ２２４ メモリブロック ２２５ ワードデコーダ ２２６ 分割ワード線 ２２７ メインワード線 ２２８ メモリブロックデコーダ ２２９ メモリブロック選択線 ２３０ 内部デコード回路 ２３１ 分割デコーダ ２３２ スペアワード線 ２３３ スペア選択回路 ２３５ スペア選択デコーダ ３４１ 冗長メモリセルブロック

Claims (2)

【特許請求の範囲】
1. 【請求項１】 各々メモリセルアレイよりなる複数のメ
   モリセルブロックと前記メモリブロックに共通に設けら
   れた複数の行選択線と前記メモリブロックの近傍に前記
   行選択線と垂直に設けられた分割ワード選択線と前記メ
   モリブロック各々に設けられた複数の分割ワード線と分
   割ワードデコーダを有し、上記メモリブロック内の分割
   ワード線を選択するデバイデッドワードライン方式（ま
   たは二重ワード線選択方式）のメモリ構成を有する半導
   体記憶装置において、 メモリセルまたは、分割ワード線の不良に対し分割ワー
   ド線単位で置換できる冗長回路と冗長回路選択回路と前
   記行選択線単位で置換できる冗長回路と冗長回路選択回
   路を独立に有することを特徴とする半導体記憶回路装
   置。
2. 【請求項２】 行選択線１本にたいし分割ワード線選択
   線により分割ワード線が４本以上選択されることを特徴
   とする請求項１記載の半導体記憶回路装置。