KR100261876B1

KR100261876B1 - 반도체 기억 장치

Info

Publication number: KR100261876B1
Application number: KR1019960062801A
Authority: KR
Inventors: 노보루 시바따; 히데오 가또; 요시오 모찌즈끼; 다까후미 이께다
Original assignee: 니시무로 타이죠; 가부시끼가이샤 도시바
Priority date: 1995-12-08
Filing date: 1996-12-07
Publication date: 2000-07-15
Also published as: JP3557022B2; DE69626472D1; EP0778528B1; KR970053978A; EP0778528A2; JPH09162308A; US5761139A; TW318242B; DE69626472T2; CN1158666C; CN1164129A; EP0778528A3

Abstract

제조 공정 수의 증가없이 면적을 축소한다.

용장 메모리 셀 어레이(12A, 12B)는 메인 메모리 셀 어레이(11A, 11B)의 컬럼방향의 한 단부에 배치되고, 메인 메모리 셀 어레이와 용장 메모리 셀 어레이 사이에는 비트선 또는 컬럼선을 절단할 수 있는 절단 회로(13A, 13B)가 배치되어 있다. 용장 메모리 셀 어레이의 한 단부에 컬럼 디코더(15A, 15B)를 배치함으로써, 메인 메모리 셀 어레이와 용장 메모리 셀 어레이에서 컬럼선 및 컬럼 디코더를 공용할 수 있어, 칩 면적을 축소할 수 있다. 특히, 마스크 ROM의 용장 메모리 셀을 1층의 PROM으로 구성하면 제조 공정의 증가없이 칩 면적의 축소를 달성할 수 있다.

Description

반도체 기억 장치(Semiconductor Memory Apparatus)

본 발명은 마스크 ROM 등의 반도체 기억 장치에 관한 것이다.

종래, 마스크 ROM에서, 불량 메모리 셀을 구제하기 위한 용장 메모리 셀은 휴즈에 의해 구성되어 있다. 이 휴즈는 폴리실리콘으로 구성되어 있다. 그리고, 데이터의 기억은 휴즈를 절단하거나 또는 절단하지 않는가에 의해 행해지고 있다.

그러나, 휴즈로 구성되는 용장 메모리 셀은 MOS 트랜지스터로 구성되는 메인 메모리 셀에 비해 반도체 칩 상에서 큰 면적을 점유한다. 또, 휴즈를 절단하기 위해, 해당 휴즈에 고전압을 인가해야만 한다.

따라서, 도 46에 도시하는 바와 같이, 종래의 마스크 ROM의 플로어 플랜은 메인 메모리 셀 어레이(1)과 용장 메모리 셀 어레이(2)가 분리된 개소에 배치되도록 설정되어 있다.

이 때문에, 어드레스를 디코드하고, 용장 메모리 셀을 선택하기 위한 용장 디코더(3)이 새롭게 필요하게 됨과 동시에, 용장 메모리 셀로부터 출력되는 데이터를 센스 앰프(4)에 공급하기 위한 버스선(5)가 새롭게 필요하게 된다.

즉, 종래의 마스크 ROM은 용장 메모리 셀에 휴즈를 이용하고 있기 때문에, 반도체 칩의 면적이 크게 되는 결점이 있다.

이와 같이 종래는 마스크 ROM에서 용장 메모리 셀에 휴즈를 이용하고, 또는 용장 메모리 셀 어레이가 메인 셀 어레이로부터 분리한 개소에 배치되어 있기 때문에 칩 면적을 크게 하는 결점이 있었다.

본 발명은 상기 결점을 해결하기 위한 것으로, 그 목적은 마스크 ROM등의 반도체 기억 장치에서 칩 면적을 축소할 수 있는 용장 메모리 셀의 구조, 칩 상의 플로어플랜, 용장 회로나 디코더 등의 회로 구성 및 패턴 레이아웃을 제공하는 것이다.

상기 목적을 달성하기 위해, 본 발명의 반도체 기억 장치는 메인 메모리 셀 어레이와, 제1 입력 신호에 기초하여 상기 메인 메모리 셀 어레이의 로우를 선택하는 로우 디코더와, 상기 메인 메모리 셀 어레이의 컬럼 방향의 일단에 근접하여 배치되고, 상기 메인 메모리 셀 어레이와 비트선 또는 컬럼선을 공통으로 하는 용장 메모리 셀 어레이와, 상기 메인 메모리 셀 어레이와 상기 용장 메모리 셀 어레이 사이에 배치되는 분리 회로와, 상기 용장 메모리 셀 어레이에 인접하여 배치되고, 제2 입력 신호에 기초하여 상기 메인 메모리 셀 어레이의 컬럼을 선택함과 동시에 상기 제1 또는 상기 제2 입력 신호에 기초하여 상기 용장 메모리 셀 어레이의 컬럼을 선택하는 컬럼 디코더와, 상기 제1 또는 제2 입력 신호에 기초하여 상기 용장 메모리 셀 어레이의 로우를 선택함과 동시에 상기 분리 회로에 의해 상기 메인 메모리 셀 어레이와 상기 용장 메모리 셀 어레이 사이에 상기 비트선 또는 상기 컬럼선을 절단하는 용장 회로를 구비하고 있다.

상기 메인 메모리 셀 어레이는 판독 동작에만 가능한 마스크 ROM으로 구성되고, 상기 용장 메모리 셀 어레이는 1층의 PROM으로 구성되어 있다.

상기 용장 메모리 셀 어레이에서, 컬럼 방향에 인접하는 2개의 메모리 셀은 소스·드레인 영역을 공유하고 있다.

상기 용장 메모리 셀 어레이의 로우 방향의 크기는 상기 메인 메모리 셀 어레이의 로우 방향의 크기의 정수배이다.

여기에서, 로우 방향은 워드선에 평행한 방향인 것이 좋고, 컬럼 방향은 컬럼선 또는 비트선에 평행한 방향인 것이다.

상기 용장 회로는 상기 메인 메모리 셀 어레이의 불량 메모리 셀을 갖는 로우를 기억하기 위한 기억부를 갖고, 상기 기억부에 기억된 로우 어드레스와 상기 제1 입력신호에 의해 선택되는 로우 어드레스가 일치하는 경우에 상기 분리 회로에 의해 상기 비트선 또는 상기 컬럼선을 절단하고, 상기 용장 메모리 셀 어레이의 로우를 선택한다.

상기 용장 회로는 상기 메인 메모리 셀 어레이의 불량 메모리 셀을 갖는 컬럼 어드레스를 기억하기 위한 기억부를 갖고, 상기 기억부에 기억된 컬럼 어드레스와 상기 제2 입력 신호에 의해 선택되는 컬럼 어드레스가 일치하는 경우에 상기 분리 회로에 의해 상기 비트선 또는 상기 컬럼선을 절단하며, 상기 용장 메모리 셀 어레이의 로우를 선택하며, 상기 제1 입력 신호를 상기 컬럼 디코더에 공급하고, 상기 제1 입력 신호에 기초하여 상기 용장 메모리 셀 어레이의 컬럼을 선택한다.

상기 제1 입력 신호를 공급하는 신호선과 상기 제2 입력 신호를 공급하는 신호선은 제1 및 제2 트랜지스터군을 통해 서로 접속되고, 상기 컬럼 디코더는 상기 제1 및 제2 트랜지스터군 사이의 신호선에 접속되며, 상기 제1 및 제2 트랜지스터군의 온 및 오프를 제어함으로써 상기 제1 또는 제2 입력 신호를 상기 컬럼 디코더에 공급한다.

상기 용장 회로는 상기 메인 메모리 셀 어레이의 불량 메모리 셀을 갖는 로우 어드레스 또는 컬럼 어드레스를 기억하기 위한 기억부를 갖고, 상기 기억부에 기억된 로우 어드레스 또는 컬럼 어드레스와 상기 제1 또는 제2 입력 신호에 의해 선택되는 로우 어드레스 또는 컬럼 어드레스가 일치하는 경우에 상기 분리 회로에 의해 상기 비트선 또는 상기 컬럼선을 절단하며, 상기 용장 메모리 셀 어레이의 로우를 선택하고, 상기 제1 또는 제2 입력 신호를 상기 컬럼 디코더에 공급하고, 상기 제1 또는 제2 입력신호에 기초하여 상기 용장 메모리 셀 어레이의 컬럼을 선택한다.

상기 제1 입력 신호를 공급하는 신호선과 상기 제2 입력 신호를 공급하는 신호선은 제1 및 제2 및 제3 트랜지스터군을 통해 서로 접속되고, 상기 컬럼 디코더는 상기 제1 및 제2 트랜지스터군 사이의 신호선에 접속되며, 상기 분리 회로 및 상기 용장 메모리 셀 어레이의 로우를 선택하는 선택 회로는 상기 제2 및 제3 트랜지스터군 사이의 신호선에 접속되고, 상기 제1 및 제2 및 제3 트랜지스터군의 온 및 오프를 제어함으로써, 상기 제1 또는 제2 입력 신호를 상기 컬럼 디코더에 공급하고, 상기 제1 또는 제2 입력 신호를 상기 선택 회로에 공급한다.

상기 반도체 기억 장치는 교대로 배치되어 있는 비트선과 컬럼선을 갖고, 상기 메인 메모리 셀 어레이는 비트선과 컬럼선 사이에 접속된 메모리 셀로 구성되고, 상기 용장 메모리 셀 어레이는 컬럼선과 컬럼선 사이에 접속된 메모리 셀로 구성되며, 상기 비트선 및 소정의 컬럼선은 센스 앰프에 접속되고, 상기 컬럼선은 각각 컬럼선에 소정의 전위를 공급하는 바이어스 회로에 접속되어 있다.

또, 상기 용장 메모리 셀 어레이의 메모리 셀은 비트선과 비트선 사이에 접속하도록 구성해도 좋다.

상기 메인 메모리 셀 어레이의 메모리 셀의 데이터를 판독할 때에, 상기 바이어스 회로는 상기 컬럼선에 접지 전위 및 바이어스 전위를 교대로 인가하고, 상기 용장 메모리 셀 어레이의 메모리 셀의 데이터를 판독할 때에, 상기 바이어스 회로른 상기 컬럼선에 1개 걸러 접지 전위를 인가하고, 접지 전위가 인가되지 않은 컬럼선을 센스 앰프에 접속한다.

상기 컬럼선에 소정 전위를 공급하여 상기 용장 메모리 셀 어레이의 메모리 셀에 데이터를 기록하기 위한 기록 회로를 더 구비하고, 상기 기록 회로가 상기 용장 메모리 셀 어레이의 메모리 셀에 데이터를 기록하고 있을 때에, 상기 용장 회로는 상기 분리 회로에 의해 상기 비트선 또는 상기 컬럼선을 절단한다.

상기 용장 메모리 셀 어레이의 메모리 셀에 데이터를 기록하기 위해 공급하는 전위를 인가하기 위한 1개 이상의 제1 패드와, 반도체 기억 장치를 동작시키기 위한 전원 전위를 인가하기 위한 1개 이상의 제2 패드를 구비하고, 상기 용장 메모리 셀 어레이의 메모리 셀에 데이터를 기록한 후에는 상기 제1 패드 및 상기 제2 패드에 공히 상기 전원 전위가 인가된다.

상기 용장 메모리 셀 어레이 내를 통과하는 비트선 또는 컬럼선의 개수가 상기 메인 메모리 셀 어레이 내를 통과하는 비트선 또는 컬럼선의 개수보다도 작게 되도록, 상기 용장 메모리 셀 어레이와 상기 메인 메모리 셀 어레이 사이에 디코더가 배치되어 있다.

본 발명의 반도체 기억 장치는 메인 메모리 셀 어레이와, 제1 입력 신호에 기초하여 상기 메인 메모리 셀 어레이의 로우를 선택하는 로우 디코더와, 제2 입력 신호에 기초하여 상기 메인 메모리 셀 어레이의 컬럼을 선택하는 컬럼 디코더와, 용장 메모리 셀 어레이와, 상기 제1 및 제2 입력 신호중 적어도 1개의 신호에 기초하여 상기 용장 메모리 셀 어레이의 로우를 선택하는 용장 회로와, 상기 제1 또는 제2 입력 신호에 기초하여 상기 용장 메모리 셀 어레이의 컬럼을 선택하는 컬럼 디코더를 구비하고 있다.

제1도는 본 발명의 반도체 기억 장치의 플로어 플랜을 도시하는 도면.

제2도는 본 발명의 반도체 기억 장치의 일부를 도시하는 평면도.

제3도는 제2도의 Ⅲ-Ⅲ선에 따른 단면도.

제4도는 제2도의 Ⅳ-Ⅳ선에 따른 단면도.

제5도는 제2도의 1층 PROM의 등가 회로를 도시하는 도면.

제6도는 본 발명의 반도체 기억 장치의 로우 디코더를 도시하는 회로도.

제7도는 본 발명의 반도체 기억 장치의 용장 회로를 도시하는 회로도.

제8도는 본 발명의 반도체 기억 장치의 컬럼 디코더부를 도시하는 회로도.

제9도는 본 발명의 반도체 기억 장치의 메모리 셀 어레이부를 도시하는 회로도.

제10도는 본 발명의 반도체 기억 장치의 메모리 셀 어레이부의 평면 패턴을 도시하는 도면.

제11도는 본 발명의 반도체 기억 장치의 용장부를 도시하는 회로도.

제12도는 본 발명의 반도체 기억 장치의 용장부를 도시하는 회로도.

제13도는 본 발명의 반도체 기억 장치의 블록 다이어그램을 도시하는 도면.

제14도는 제13도의 반도체 기억 장치의 리드 시퀸스를 도시하는 도면.

제15도는 뱅크 구성의 반도체 기억 장치의 개념도.

제16도는 뱅크 구성의 반도체 기억 장치의 개념도.

제17도는 뱅크식 마스크 ROM의 등가 회로를 도시하는 도면.

제18도는 메인 메모리 셀 어레이의 일부를 취출하여 도시하는 도면.

제19도는 제18도의 메모리 셀 어레이의 평면 패턴을 도시하는 도면.

제20도는 메인 메모리 셀 어레이부 및 용장 메모리 셀 어레이부를 도시하는 회로도.

제21도는 제20도의 메모리 셀 어레이의 평면 패턴을 도시하는 도면.

제22도는 컬럼 디코더부, 기록 회로부 및 판독 회로부를 도시하는 회로도.

제23도는 용장 메모리 셀 어레이의 콘트롤 게이트 선택 회로를 도시하는 회로도.

제24도는 메인 메모리 셀을 구제할 때의 시퀸스를 도시하는 도면.

제25도는 로우 어드레스 기억 회로를 도시하는 회로도.

제26도는 컬럼 어드레스 기억 회로를 도시하는 회로도.

제27도는 레벨 시프터를 도시하는 회로도.

제28도는 어드레스 기록시에서의 블록 다이어그램을 도시하는 도면.

제29도는 어드레스 기록시에서의 타이밍 챠트를 도시하는 도면.

제30도는 기록 모드 검출 회로를 도시하는 회로도.

제31도는 기록을 행하고 있는 상태에서의 전위도.

제32도는 리던던시 제어 회로를 도시하는 회로도.

제33도는 어드레스 체크의 시퀸스를 도시하는 도면.

제34도는 어드레스 검지 동작을 도시하는 도면.

제35도는 리던던시 제어 회로의 시퀸스를 도시하는 도면.

제36도는 데이터 기록시의 타이밍 챠트를 도시하는 도면.

제37도는 제13도의 컬럼 프리 어드레스 변환 회로를 도시하는 회로도.

제38도는 본 발명의 반도체 기억 장치의 전원에 대해 도시하는 회로도.

제39도는 본 발명의 반도체 기억 장치의 블록 다이어그램을 도시하는 도면.

제40도는 리던던시 제어 회로를 도시하는 회로도.

제41도는 제39도의 반도체 기억 장치의 리드 시퀸스를 도시하는 도면.

제42도는 어드레스 센스시의 시퀸스에 대해 도시하는 도면.

제43도는 본 발명의 반도체 기억 장치의 일부를 도시하는 도면.

제44도는 본 발명의 반도체 기억 장치의 블록 다이어그램을 도시하는 도면.

제45도는 어드레스 기억 회로를 도시하는 도면.

제46도는 종래의 반도체 기억 장치의 플로어 플랜을 도시하는 도면.

* 도면의 주요부분에 대한 부호의 설명

10, 46, 55 : 로우 디코더

11A, 11B, 41, 51A, 51B, 71 : 메인 메모리 셀 어레이

12A, 12B, 43, 52A, 52B, 74 : 용장 메모리 셀 어레이

13A, 13B, 42, 54, 73, 70, 71 : 분리 회로

14 : 용장 회로 15A, 15B, 44, 58 : 컬럼 디코더

16A, 16B, 59 : 센스 앰프 17A, 17B : 바이어스 회로

18A, 18B : 패드 19 : 반도체 칩

20 : 반도체 기판 21 : 필드 산화막

22 : 콘트롤 게이트 23 : 플로팅 게이트

24A, 24B : 소스·드레인 영역 25 : 컬럼선

31, 45 : 센스 앰프 32 : 바이어스 회로

33 : 출력 회로 47, 61 : 로우 어드레스 기억 회로

48, 63 : 컬럼 어드레스 기억 회로 49 : 어드레스 기억 회로

53, 72 : 비트선 컬럼 디코더 56 : 로우 메인 프리 디코더

57 : 로우 프리 디코더 60 : 컬럼 프리 디코더

62 : 선택 회로 64 : 컬럼 프리 어드레스 변환 회로

65 : 리던던시 제어 회로 66 : 용장 기록 플래그 회로

67 : SGV/D 디코더 70 : 어드레스 기억 회로

75 : 용장 메모리 셀

이하, 도면을 참조하면서 본 발명의 반도체 기억장치에 대해 상세히 설명한다.

〔A〕이하의 실시 형태는 주로 용장 메모리 셀의 구조, 칩 상의 플로어 플랜, 회로 구성 및 패턴 레이아웃에 관한 것이다.

도 1은 본 발명의 실시 형태에 관한 반도체 기억 장치의 플로어 플랜을 도시하고 있다.

로우 디코더(10)은 2개의 메인 메모리 셀 어레이(11A, 11B) 사이에 배치되어 있다. 즉, 2개의 메인 메모리 셀 어레이(11A, 11B)는 1개의 로우 디코더(10)을 공유하고 있다.

메인 메모리 셀 어레이(11A)와 용장 메모리 셀 어레이(12A) 사이에는 분리 회로(13A)가 배치되어 있다. 분리 회로(13A)는 메인 메모리 셀 어레이(11A)와 용장 메모리 셀 어레이(12A)를 전기적으로 접속하거나 또는 절단하는 것이다. 분리 회로(13A)의 구체적 구성이나 동작에 대해서는 후에 상술한다.

마찬가지로, 메인 메모리 셀 어레이(11B)와 용장 메모리 셀 어레이(12B) 사이에는 분리 회로(13B)가 배치되어 있다. 분리 회로(13B)는 메인 메모리 셀 어레이(11B)와 용장 메모리 셀 어레이(12B)를 전기적으로 접속하거나 또는 절단하는 것이다. 분리 회로(13B)의 구체적 구성이나 동작에 대해서는 후에 상술한다.

메인 메모리 셀 어레이(11A, 11B)의 로우 방향의 폭과 용장 메모리 셀 어레이(12A, 12B)의 로우 방향의 폭은 서로 동일하게 되도록 설정되어 있다.

여기에서, 이하의 전체 설명에서, 로우 방향 및 컬럼 방향을 이하와 같이 정의한다. 즉, 로우 방향은 메인 메모리 셀 어레이의 워드선(또는 용장 메모리 셀 어레이의 콘트롤 게이트)에 평행한 방향이고, 컬럼 방향은 메인 메모리 셀 어레이 및 용장 메모리 셀 어레이의 컬럼선 또는 비트선에 평행한 방향이다.

용장 회로(14)는 용장 메모리 셀 어레이(12A) 및 분리 회로(13A)와, 용장 메모리 셀 어레이(12B) 및 분리 회로(13B) 사이에 배치되어 있다. 용장 회로(14)는 불량 메모리 셀을 용장 메모리 셀로 치환하고, 또한 그 용장 메모리 셀에 대해서 판독 동작을 행하는 것이다.

컬럼 디코더(15A)는 용장 메모리 셀어레이(12A)에 인접하여 배치되고, 컬럼 디코더(15B)는 용장 메모리 셀 어레이(12B)에 인접하여 배치되어 있다.

센스 앰프(16A)는 컬럼 디코더(15A)에 인접하여 배치되고, 센스 앰프(16B)는 컬럼 디코더(15B)에 인접하여 배치되어 있다. 바이어스 회로(17A)는 메인 메모리 셀 어레이(11A)에 인접하여 배치되고, 바이어스 회로(17B)는 메인 메모리 셀 어레이(11B)에 인접하여 배치되어 있다.

패드(18A, 18B)는 반도체 칩(19)의 양쪽에 대향하는 2개의 연부에 각각 배치되어 있다.

상기 플로어 플랜에 도시하는 각 블록의 배치에서, 메인 메모리 셀 어레이(11A), 용장 메모리 셀 어레이(12A), 분리 회로(13A), 컬럼 디코더(15A), 센스 앰프(16A) 및 바이어스 회로(17A)에는 복수의 비트선 (또는 컬럼선)이 공통으로 접속되어 있다.

마찬가지로, 메인 메모리 셀 어레이(11B), 용장 메모리 셀 어레이(12B), 분리 회로(13B), 컬럼 디코더(15B), 센스 앰프(16B) 및 바이어스 회로(17B)에는 복수의 비트선(또는 컬럼선)이 공통으로 접속되어 있다.

이와 같은 배치에 의하면, 용장 메모리 셀 어레이(12A, 12B)를 메인 메모리 셀어레이(11A, 11B)에 접근시켜 배치하고, 또한 메인 메모리 셀 어레이(11A, 11B)의 로우 방향의 폭과 용장 메모리 셀 어레이(12A, 12B)의 로우 방향의 폭을 동일하게 하고 있다.

따라서, 컬럼 디코더(15A)를 용장 메모리 셀 어레이(12A)에 인접하여 배치하면, 컬럼 디코더(15A)를 메인 메모리 셀 어레이(11A)와 용장 메모리 셀 어레이(12A)에 공통으로 사용할 수 있어 용장 메모리 셀 어레이(12A)에 전용 컬럼 디코더가 불필요하게 된다.

마찬가지로, 컬럼 디코더(15B)를 용장 메모리 셀 어레이(12B)에 인접하여 배치하면, 컬럼 디코더(15B)를 메인 메모리 셀 어레이(11B)와 용장 메모리 셀 어레이(12B)에 공통으로 사용할 수 있어 용장 메모리 셀 어레이(12B)에 전용 컬럼 디코더가 불필요하게 된다.

또, 메인 메모리 셀 어레이(11A), 용장 메모리 셀 어레이(12A), 분리 회로(13A), 컬럼 디코더(15A), 센스 앰프(16A) 및 바이어스 회로(17A)에는 복수의 비트선(또는 컬럼선)이 공통으로 접속되어 있기 때문에, 용장 메모리 셀 어레이(12A)의 메모리 셀의 데이터를 센스 앰프에 공급하기 위한 새로운 버스도 불필요하다.

마찬가지로, 메인 메모리 셀 어레이(11B), 용장 메모리 셀 어레이(12B), 분리회로(13B), 컬럼 디코더(15B), 센스 앰프(16B) 및 바이어스 회로(17B)에는 복수의 비트선 (또는 컬럼선)이 공통으로 접속되어 있기 때문에, 용장 메모리 셀 어레이(12B)의 메모리 셀의 데이터를 센스 앰프에 공급하기 위한 새로운 버스도 불필요하다.

이와 같이 본 발명의 플로어 플랜에 의하면, 반도체 칩의 축소화에 공헌할 수 있다.

도 2는 본 발명의 실시 형태에 관한 반도체 기억 장치의 일부를 도시하는 평면도이다.

또, 도 2에서, 사선부는 일반적으로 SDG(소스·게이트·드레인)영역이라 칭한다.

이 SDG 영역에, 마스크 ROM 셀의 가상 그라운드, 컬럼선으로서의 매립 n⁺영역을 형성함으로써, 용장 메모리 셀 어레이의 워드선(콘트롤 게이트) 및 소스·드레인 영역을 형성한다.

도 3은 도 2의 Ⅲ-Ⅲ선에 따른 단면도이고, 도 4는 도 2의 Ⅳ-Ⅳ선에 따른 단면도이다. 또, 도 5는 1층 PROM의 등가 회로도를 도시하고 있다.

이 발명은, 예를 들면 도 1의 반도체 기억 장치(특히, 마스크 ROM)의 용장 메모리 셀에 소위 1층 PROM을 이용한 것이다.

반도체 기판(20)위에는 필드 산화막(21)이 형성되어 있다. 반도체 기판(20) 내에는 로우 방향으로 연장하는 복수의 워드선(콘트롤 게이트 : 22)가 형성되어 있다. 워드선(22)는 확산층으로 구성되고, 일정 간격으로 규칙적으로 배치되어 있다.

워드선(22) 위에는 복수의 플로팅 케이트(23)이 배치되어 있다. 플로팅 게이트(23)은 불순물을 포함한 폴리실리콘으로 구성되어, T자형을 갖고 있다.

플로팅 게이트(23) 일부의 바로 아래의 반도체 기판(20)에는 트랜지스터의 채널이 형성된다. 해당 채널의 양단의 반도체 기판(20)에는 소스·드레인 영역(24A, 24B)가 형성되어 있다. 소스·드레인 영역(24A, 24B)는 확산층으로 구성되어 있다.

소스·드레인 영역(24A, 24B)는 컬럼 방향으로 연장하는 복수의 비트선(또는 컬럼선 : 25)에 접속되어 있다. 비트선 (컬럼선 : 25)는 알루미늄으로 구성되고, 메인 메모리 셀에도 접속되어 있다.

또, 양쪽에 인접하는 1층 PROM(용장 메모리 셀 : M1, M2)는 소스·드레인 영역 (24A, 24B)를 공유하고 있다.

상기 1층 PROM을 용장 메모리 셀에 이용한 반도체 기억 장치에서, 특히 메인 메모리 셀이 MOS 트랜지스터로 구성되는 마스크 ROM의 경우에는 메인 메모리 셀의 비트선(또는, 컬럼선)과 용장 메모리 셀의 비트선(또는 컬럼선)을 공통으로 할 수 있기 때문에, 메인 메모리 셀의 컬럼 디코더와 용장 메모리 셀의 컬럼 디코더도 공통으로 할 수 있다.

따라서, 용장 메모리 셀 어레이에 전용 컬럼 디코더가 불필요하고, 반도체 칩의 면적을 작게 할 수 있다.

또, 메인 메모리 셀의 게이트와 용장 메모리 셀의 플로팅 게이트는 1층째의 폴리실리콘에 의해 동시에 형성할 수 있기 때문에, 제조 공정 수의 증가도 없고, 비용의 상승도 없다.

도 6은 본 발명의 반도체 기억 장치의 로우 디코더를 도시하는 회로도이다.

예를 들면, 8개의 PHWA군에서 1개를 선택하고, 선택된 1개의 PHWA에 고전위 VDD를 공급하고, 나머지 7개의 PHWA에 저전위 VSS를 공급한다. 여기에서, 8개의 PHWBRNS에서 1개를 선택하고, 선택된 1개의 PHWB에 저전위 VSS를 공급하면, MOS트랜지스터(A, B)가 온 상태로 되고, 노드 D의 전위가 "H"레벨로 되어 소정의 워드선의 전위가 "H"레벨로 된다.

MOS 트랜지스터 A 및 MOS 트랜지스터 B 중 어느 1개가 오프 상태인 경우에, 노드 D는 저항 E를 통해 접지점에 접속되고, 해당 노드 D에 접속되는 워드선의 전위는 "L"레벨로 된다.

또, MOS 트랜지스터 A 및 MOS 트랜지스터 B가 온으로, PHWA가 "L"레벨일 때에도, 워드선의 전위는 "L"레벨로 된다.

또, PHWC군 및 PHWD군은 복수의 워드선에서 1개의 워드선을 선택하기 위해 이용된다. 참조 번호(26)은 메인 디코더이다.

도 7은 본 발명의 반도체 기억 장치의 용장 회로를 도시하는 회로도이다.

이 발명은 메인 메모리 셀 어레이의 1개의 워드선에 접속되는 전체의 메모리 셀을 용장 메모리 셀로 치환하기 위한 용장 회로에 관한 것이다.

먼저, 용장 메모리 셀로 치환하는 어드레스를 기억하기 위한 방법에 대해 설명한다. 어드레스 패드로부터 어드레스 신호가 입력되고, 이 어드레스 신호는 어드레스 디코더에서 디코드되며, PHWA군 등의 신호가 생성된다.

여기에서, 본 발명에서는 메인 메모리 셀 어레이의 1개의 워드선에 접속되는 전체 메모리 셀을 용장 메모리 셀로 치환하기 때문에, 컬럼을 지정하는 어드레스 신호는 사용하지 않는다.

또, 메인 메모리 셀 어레이의 1개의 워드선에 접속되는 전체의 메모리 셀을 치환하는 용장 메모리 셀 어레이의 1행을 선택하고, 그 1행을 선택하는 어드레스 신호를 입력한다.

이들 메인 메모리 셀 어레이의 워드선을 선택하는 어드레스 신호 및 용장 메모리 셀 어레이의 워드선을 선택하는 어드레스 신호는 각각 용장 회로 내에 구비된 기억부(예를 들면, 용장 메모리 셀과 마찬가지로 1층의 PROM으로 구성함 : ME)에 기억된다.

즉, 레벨 시프터 회로(B')는, 예를 들면 기억부(ME)의 소정의 1개의 비트선(메모리 셀의 드레인)에 기록 전위 VPP를 공급한다. 또, 레벨 시프터 회로(C')는, 예를 들면 기억부(ME)의 소정의 1개의 워드선(메모리 셀의 콘트롤 게이트)에 기록 전위 VPP를 공급한다.

드레인에 기록 전위 VPP가 인가되어 있는 메모리 셀군(A')중, 콘트롤 게이트에도 기록 전위 VPP가 인가되어 있는 메모리 셀의 플로팅 게이트에는 전자가 주입되고, 해당 메모리 셀에 데이터(어드레스 신호)가 기록된다.

다음에, 용장 메모리 셀의 선택 방법 및 데이터 기억 방법에 대해 설명한다. 외부로부터 어드레스 신호가 입력되면, 이 어드레스 신호의 어드레스가 기억부(ME)에 기억된 어드레스와 일치하는지 여부가 판정된다. 어드레스 신호의 어드레스와 기억부(ME)에 기억된 어드레스가 일치하면, 노드 D의 전위가 "H"레벨로 된다.

또, 노드 E의 전위도 "H"레벨이 되고, 레벨 시프터 회로 L은 기록 전위 VPP를 출력한다. 또, 컬럼 디코더 CDE에 의해 용장 메모리 셀 어레이의 워드선 중 1개가 선택된다.

따라서, 용장 메모리 셀 어레이의 선택된 1개의 워드선에는 기록 전위 VPP가 인가된다.

또, 용장 메모리 셀의 로우 방향의 크기가 메인 메모리 셀의 로우 방향의 크기의 2^N배인 경우에, 메인 메모리 셀 어레이의 1개의 워드선에 접속되는 전체의 메모리 셀을 구제할 때는 용장 메모리 셀 어레이의 2ⁿ개의 행이 필요하게 된다.

이와 같은 경우에는 컬럼 디코더 CDE에 의해 용장 메모리 셀 어레이의 2ⁿ개 의 워드선을 선택한다.

또, 도 8에 도시하는 바와 같이, 용장 메모리 셀 어레이의 소정의 비트선(또는 컬럼선)에는 컬럼 디코더 CDE'를 통해 소정의 전위가 인가되고, 용장 메모리 셀에 데이터가 기억된다.

다음에, 용장 메모리 셀로부터 데이터를 판독하는 방법에 대해 설명한다. 외부로부터 어드레스 신호가 입력되면, 어드레스 디코더에 의해 어드레스 신호가 디코드되고, PHWA 등이 생성된다.

예를 들면, 8개의 PHWA 중 1개의 선택되면, 그 선택된 1개의 PHWA의 전위(노드 G)는 "H"레벨로 된다. 여기에서, 레벨 시프터 회로(C')의 전원 전위는, 용장 메모리 셀로의 데이터의 기록 단계에서는 기록 전위 VPP이지만, 그 후에는 통상의 전위 VDD가 된다.

따라서, 트랜지스터(Ⅰ)의 워드선의 전위는 "H"레벨이 되고, 이 트랜지스터(Ⅰ)에 데이터가 기록되어 있는 경우 (플로팅 게이트에 전자가 주입되어 있는 경우)에는 이 트랜지스터(Ⅰ)에 전류는 흐르지 않지만, 트랜지스터(Ⅰ)에 데이터가 기록되어 있지 않은 경우(플로팅 게이트에 전자가 주입되어 있지 않은 경우)에는 이 트랜지스터(Ⅰ)에 전류가 흐른다.

마찬가지로, PHWB군 및 메인 어드레스를 선별하는 신호 중 선택된 신호선에 접속되는 A'군의 트랜지스터의 전체에 기록이 행해지고 있으면, A'군의 트랜지스터의 전체에 전류가 흐르지 않고, 노드 D는 "H"레벨이 된다.

그러나, A'군의 트랜지스터 중 적어도 1개에 대해 데이터의 기록이 행해지고 있지 않은 것이 존재할 때에는 그 트랜지스터에 전류가 흐르기 때문에, 노드 D는 "L"레벨로 된다.

용장 메모리 셀의 데이터를 판독할 때에는 노드 J를 "H"레벨로 하고, 예를 들면 분리 회로에 의해 메인 메모리 셀 어레이를 센서 앰프로부터 절단하며, 메인 메모리 셀 어레이로부터의 데이터가 출력되지 않도록 한다.

도 9 및 도 10 은 본 발명의 반도체 기억 장치의 메모리 셀 어레이부의 구성을 도시하는 것이다.

또, 도 9는 메인 메모리 셀 어레이, 용장 메모리 셀 어레이 및 분리 회로의 접속관계를 도시하는 회로도를 도시하고, 도 10은 메인 메모리 셀 어레이, 용장 메모리 셀 어레이 및 분리 회로의 배치 관계를 도시하는 패턴 레이아웃을 도시하는 것이다.

용장 메모리 셀의 로우 방향의 크기는 메인 메모리 셀의 로우 방향의 크기의 8배로 설정되어 있기 때문에, 예를 들면 메인 메모리 셀 어레이의 컬럼을 64열, 용장 메모리 셀 어레이의 컬럼을 8열로 하면, 메인 메모리 셀 어레이의 로우 방향의 폭과 용장 메모리 셀 어레이의 로우 방향의 폭은 동일하게 된다.

또, 메인 메모리 셀 어레이의 컬럼선과 용장 메모리 셀 어레이의 컬럼선은 공통화되어 있다. 메인 메모리 셀 어레이와 용장 메모리 셀 어레이 사이에는 분리 회로가 배치되어 있다.

이 분리 회로는 용장 메모리 셀에 데이터를 기록할 때에, 기록 전위 VPP가 메인 메모리 셀에 인가되지 않도록 하는 기능을 가짐과 동시에, 용장 메모리 셀로부터 데이터를 판독할 때에, 메인 메모리 셀 어레이로부터의 데이터가 센스 앰프에 공급되지 않도록 하는 기능을 갖는다.

메인 메모리 셀의 데이터를 판독할 때의 컬럼 디코더의 동작에 대해 간단히 설명한다. 예를 들면, 도 8의 신호선 K를 선택하면, 1개의 비트선 B1이 센스 앰프(31)에 접속되고, 그 양단에 배치되어 있는 2개의 컬럼선 C1, C2 중 한쪽이 바이어스 회로(32)에 접속되며, 다른 쪽이 접지점에 접속된다.

또, 용장 메모리 셀 어레이의 데이터를 판독할 때에는, 예를 들면 컬럼선 C1 또는 센스 앰프 컬럼선 C2가 VSS에 연결되기 때문에, 컬럼선 C1과 센스 앰프 컬럼선 C2사이에 접속된 용장 메모리 셀의 데이터가 판독된다.

〔B〕이하의 실시 형태는 로우 방향에만 설치한 용장 메모리 셀에서 메인 메모리 셀의 로우 방향 및 컬럼 방향의 구제를 달성하는 것에 관한 것이다.

도 11은 본 발명의 반도체 기억 장치의 회로 구성을 도시하는 것이다.

이 발명은 메인 메모리 셀 어레이의 컬럼 방향(또는 로우 방향)의 한 단부에만 설치된 용장 메모리 셀 어레이에 의해 메인 메모리 셀 어레이의 로우 방향의 메모리 셀의 구제와 컬럼 방향의 메모리 셀의 구제를 행할 수 있도록 한 것이다.

이하의 설명에서 간단하게 하기 위해, 메인 메모리 셀 어레이는 4개의 로우와 4개의 컬럼을 갖고, 용장 메모리 셀 어레이는 메인 메모리 셀 어레이의 컬럼 방향의 한단부에만 형성되어 있는 것이라 가정한다.

4개의 컬럼선 COL1∼COL4는 메인 메모리 셀 어레이(41) 내, 분리회로(42)내, 용장 메모리 셀 어레이(43) 내 및 컬럼 디코더(44)내에 각각 배치되어 있다.

메인 메모리 셀 어레이(41)은 4 ×4 행렬 형상으로 배치된 임계값이 다른 MOS트랜지스터로 구성되어 있다. 분리 회로(42)는 MOS 트랜지스터로 구성되어 있다. 용장 메모리 셀 어레이(43)은 4 ×1 행렬 형상으로 배치된 임계값이 다른 1층의 PROM으로 구성되어 있다. 컬럼 디코더(44)는 4개의 컬럼선 COL1∼COL4 중 선택된 1개를 센스 앰프(45)에 접속한다.

메인 메모리 셀 어레이(41)의 4개의 워드선 WL1∼WL4는 로우 디코더(46)에 접속되어 있다. 로우 디코더(46)은, 예를 들면 NAND 회로와 인버터 회로가 직렬 접속된 것으로 구성할 수 있다. 로우 디코더(46)에는, 예를 들면 로우 프리 디코더의 출력신호ΦA1, ΦA2, ΦB1, ΦB2가 입력된다. 로우 디코더(46)은 출력 신호 ΦA1, ΦA2, ΦB1, ΦB2에 기초하여 1개의 워드선을 선택하고, 그 선택된 1개의 워드선에 고전위 VDD를 공급한다.

로우 프리디코더의 출력 신호 ΦA1, ΦA2, ΦB1, ΦB2는 로우 어드레스 기억 회로(47)에도 입력된다.

메인 메모리 셀 어레이(41)에 불량 메모리 셀이 존재하는 경우에서, 로우 어드레스 기억 회로(47)에는 불량 메모리 셀이 존재하는 행(워드선)을 선택하는 로우 어드레스가 기억되어 있다.

여기에서, 불량 메모리 셀이 존재하는 행(워드선)을 선택하는 출력 신호ΦA1, ΦA2, ΦB1, ΦB2(로우 어드레스)가 공급된 경우에, 로우 어드레스 기억 회로(47)은 "L"레벨의 출력 신호를 출력한다.

따라서, 분리 회로(42)의 MOS 트랜지스터는 전부 오프 상태가 되고, 컬럼선 COL1∼COL4가 메인 메모리 셀 어레이(41)과 용장 메모리 셀 어레이(43)사이에서 절단된다.

또, 로우 방향의 메모리 셀의 구제를 행할 때, 트랜지스터군 A는 오프 상태이고, 트랜지스터군 B는 온 상태로 설정된다.

메인 메모리 셀 어레이(41)에 불량 메모리 셀이 존재하는 경우에서, 로우 방향의 메모리 셀의 구제를 행할 때, 컬럼 프리 디코더의 출력 신호 CA1, CA2, CB1, CB2는 컬럼 디코더(44)에 공급되지만, 컬럼 방향의 메모리 셀의 구제를 행할 때, 컬럼 프리 디코더의 출력 신호 CA1, CA2, CB1, CB2는 컬럼 어드레스 기억 회로(48)에만 공급된다.

컬럼 어드레스 기억 회로(48)에는 불량 메모리 셀이 존재하는 열(컬럼선)을 선택하는 컬럼 어드레스가 기억되어 있다.

여기에서, 불량 메모리 셀이 존재하는 열(컬럼선)을 선택하는 출력 신호 CA1, CA2, CB1, CB2(컬럼 어드레스)가 공급된 경우에, 컬럼 어드레스 기억회로(48)은 "L"레벨의 출력 신호를 출력한다.

또, 컬럼 방향의 메모리 셀의 구제를 행할 때, 트랜지스터군 A는 온 상태이고, 트랜지스터군 B는 오프 상태로 설정된다.

다음에, 상술한 반도체 기억 장치의 동작에 대해 설명한다.

먼저, 로우 방향의 메모리 셀의 구제에 대해 고려한다. 지금, 워드선 WL2에 접속되어 있는 4개의 메모리 셀(1∼4)를 용장 메모리 셀로 치환한다고 가정한다. 이 경우에서, 로우 어드레스 기억 회로(47)에는 워드선 WL2를 선택하는 출력 신호ΦA1, ΦA2, ΦB1, ΦB2의 데이터가 기억된다. 또, 트랜지스터군 A는 온 상태로 설정되고, 트랜지스터군 B는 오프 상태로 설정되어 있다.

로우 프리 디코더의 출력 신호 ΦA1, ΦA2, ΦB1, ΦB2가 공급되면, 로우 어드레스 기억 회로(47)은 출력 신호ΦA1, ΦA2, ΦB1, ΦB2가 워드선 WL2를 선택하는 것인지 여부를 판단한다.

출력 신호 ΦA1, ΦA2, ΦB1, ΦB2가 워드선 WL2를 선택하는 것인 경우, 로우 어드레스 기억 회로(47)은 "L"레벨의 출력 신호를 출력한다. 따라서, 분리 회로(42)의 MOS 트랜지스터는 전부 오프 상태가 되고, 컬럼선 COL1∼COL4가 메인 메모리 셀 어레이(41) 및 용장 메모리 셀 어레이(43)사이에서 절단된다.

따라서, 로우 디코더(46)에 의해 워드선 WL2가 선택되고, 컬럼선 COL1∼COL4에 메모리 셀(1∼4)의 데이터가 출력되지만, 분리 회로(42)에 의해 컬럼선 COL1∼COL4가 절단되어 있기 때문에, 이 데이터가 센스 앰프(45)에 공급되지 않는다.

한편, 용장 메모리 셀 어레이의 워드선(예를 들면, 용장 메모리 셀이 1층 PROM인 경우, 콘트롤 게이트 : WR)에는 "H"레벨의 전위가 인가되고, 용장 메모리 셀(1∼4)의 데이터가 컬럼선 COL1∼COL4에 출력된다.

또, 컬럼 프리 디코더의 출력 신호 CA1, CA2, CB1, CB2가 컬럼 디코더(44)에 입력되고, 1개의 컬럼선만이 센스 앰프(45)에 접속된다. 따라서, 선택된 컬럼의 데이터만이 센스 앰프(45)에 의해 증폭되어 외부로 출력된다.

다음에, 컬럼 방향의 메모리 셀의 구제에 대해 고려한다. 이제, 컬럼선 COL2에 접속되어 있는 4개의 메모리 셀(A∼D)를 용장 메모리 셀로 치환한다고 가정한다. 이 경우에서, 컬럼 어드레스 기억 회로(48)에는 컬럼선 COL2를 선택하는 출력 신호 CA1, CA2, CB1, CB2의 데이터가 기억된다. 또, 트랜지스터군 A는 오프 상태로 설정되고, 트랜지스터군 B는 온 상태로 설정되어 있다.

컬럼 프리 디코더의 출력 신호 CA1, CA2, CB1, CB2가 공급되면, 컬럼 어드레스 기억 회로(48)은 출력 신호 CA1, CA2, CB1, CB2가 컬럼선 COL2를 선택하는 것인지 여부를 판단한다.

출력 신호 CA1, CA2, CB1, CB2가 컬럼선 COL2를 선택하는 것인 경우, 컬럼 어드레스 기억 회로(48)은 "L"레벨의 출력 신호를 출력한다. 따라서, 분리 회로(42)의 MOS 트랜지스터는 전부 오프 상태로 되고, 컬럼선 COL1∼COL4가 메인 메모리 셀 어레이(41)과 용장 메모리 셀 어레이(43) 사이에서 절단된다.

또, 로우 프리 디코더의 출력 신호ΦA1, ΦA2, ΦB1, ΦB2가 컬럼 디코더(44)에 입력되고, 1개의 컬럼선만이 센스 앰프(45)에 접속된다. 따라서, 선택된 로우의 데이터만이 센스 앰프(45)에 의해 증폭되어 외부로 출력된다.

즉, 컬럼 방향의 메모리 셀의 구제의 경우에는 먼저, 용장 메모리 셀로부터 컬럼방향의 4개의 데이터를 출력하고, 이것을 컬럼 디코더(로우 디코더인 쪽이 적절한지도 알지 못한다. : 44)에서 1개의 로우를 결정하고 있다.

다음에, 메인 메모리 셀 어레이(41)에 불량 메모리 셀이 존재하지 않는 경우에 대해 설명한다.

이 경우, 로우 어드레스 기억 회로(47)에는 로우 어드레스 데이터가 기억되지 않고, 컬럼 어드레스 기억 회로(48)에는 컬럼 어드레스 데이터가 기억되지 않기 때문에, 로우 어드레스 기억 회로(47) 및 컬럼 어드레스 기억 회로(48)의 출력 신호는 함께 항시 "H"레벨이 된다.

따라서, 분리 회로(42)의 MOS 트랜지스터는 전부 온 상태로 되어 있다. 다시 말하면, 로우 디코더(46)에 의해 선택된 워드선에 접속되는 메모리 셀의 데이터가 컬럼선 COL1∼COL4로 출력되고, 이들 데이터 중 컬럼 디코더(44)에 의해 선택된 1개의 데이터만이 센스 앰프(45)에 공급된다.

상기 구성의 반도체 기억 장치에 의하면, 로우 방향의 메모리 셀의 구제와 컬럼 방향의 메모리 셀의 구제를 동시에 달성하는 경우에서, 용장 메모리 셀 어레이는 메인 메모리 셀 어레이의 컬럼 방향의 한 단부만 또는 로우 방향의 한 단부에만 설치되면 족하고, 컬럼 방향의 단부와 로우 방향의 단부의 쌍방에 설치할 필요가 없다.

즉, 예를 들면, 상기 실시 형태의 경우, 로우 방향의 메모리 셀을 구제할 때는 용장 메모리 셀 어레이로부터 로우 방향의 메모리 셀의 데이터를 판독하고, 컬럼 디코더에 의해 컬럼을 선택함으로써 행할 수 있다. 또, 컬럼 방향의 메모리 셀을 구제할 때, 용장 메모리 셀 어레이로부터 컬럼 방향의 메모리 셀의 데이터를 판독하고, 로우프리 디코더의 출력 신호를 컬럼 디코더에 입력하여 컬럼 디코더에 의해 로우를 선택함으로써 행할 수 있다.

따라서, 반도체 칩의 면적을 증대시키지 않고, 로우 방향의 메모리 셀의 구제와 컬럼 방향의 메모리 셀의 구제를 동시에 달성할 수 있다.

도 12는 본 발명의 반도체 기억 장치의 회로 구성을 도시하는 것이다.

이 발명은 상술한 발명과 마찬가지로, 메인 메모리 셀 어레이의 컬럼 방향(또는 로우 방향)의 한 단부에만 설치된 용장 메모리 셀 어레이에 의해 메인 메모리 셀 어레이의 로우 방향의 메모리 셀의 구제와 컬럼 방향의 메모리 셀의 구제를 행할 수 있도록 한 것이다.

4개의 컬럼선 COL1∼COL4는 메인 메모리 셀 어레이(41) 내, 분리 회로(42)내, 용장 메모리 셀 어레이(43) 내 및 컬럼 디코더(44)내에 각각 배치되어 있다.

메인 메모리 셀 어레이(41)은 4 ×4 행렬 형상으로 배치된 임계값이 다른 MOS 트랜지스터로 구성되어 있다. 분리 회로(42)는 MOS 트랜지스터로 구성되어 있다. 용장 메모리 셀 어레이(43)은 4 ×1 행렬 형상으로 배치된 임계값이 다른 1층 의 PROM으로 구성되어 있다. 컬럼 디코더(44)는 4개의 컬럼선 COL1∼COL4 중 선택된 1개를 센스 앰프(45)에 접속한다.

메인 메모리 셀 어레이(41)의 4개의 워드선 WL1∼WL4는 로우 디코더(46)에 접속되어 있다. 로우 디코더(46)은, 예를 들면 NAND 회로와 인버터 회로가 직렬 접속된 것으로 구성할 수 있다. 로우 디코더(46)에는, 예를 들면 로우 프리 디코더의 출력신호 ΦA1, ΦA2, ΦB1, ΦB2가 입력된다. 로우 디코더(46)은 출력 신호ΦA1, ΦA2, ΦB1, ΦB2에 기초하여 1개의 워드선을 선택하고, 그 선택된 1개의 워드선에 고전위 VDD를 공급한다.

로우 프리 디코더의 출력 신호ΦA1, ΦA2, ΦB1, ΦB2는 트랜지스터 A, B를 통해 어드레스 기억 회로(49)에도 입력된다.

메인 메모리 셀 어레이(41)에 불량 메모리 셀이 존재하는 경우에서, 로우 방향의 구제를 행하는 경우에, 어드레스 기억 회로(49)에는 불량 메모리 셀이 존재하는 행(위드선)을 선택하는 로우 어드레스가 기억되어 있다.

여기에서, 불량 메모리 셀이 존재하는 행(워드선)을 선택하는 출력 신호ΦA1, ΦA2, ΦB1, ΦB2(로우 어드레스)가 공급된 경우에, 어드레스 기억 회로(49)는 "L"레벨의 출력 신호를 출력한다.

따라서, 분리 회로(42)의 MOS 트랜지스터는 전부 오프 상태가 되고, 컬럼선 COL1∼COL4가 메인 메모리 셀 어레이(41)과 용장 메모리 셀 어레이(43) 사이에서 절단된다.

메인 메모리 셀 어레이(41)에 불량 메모리 셀이 존재하는 경우에서, 로우 방향의 메모리 셀의 구제를 행할 때, 컬럼 프리 디코더의 출력 신호 CA1, CA2, CB1, CB2는 컬럼 디코더(44)에 공급되지만, 컬럼 방향의 메모리 셀의 구제를 행할 때, 컬럼 프리 디코더의 출력 신호 CA1, CA2, CB1, CB2는 어드레스 기억 회로(49)에만 공급된다.

메인 메모리 셀 어레이(41)에 불량 메모리 셀이 존재하는 경우에서, 컬럼 방향의 구제를 행할 경우에, 어드레스 기억 회로(49)에는 불량 메모리 셀이 존재하는 열(컬럼선)을 선택하는 컬럼 어드레스가 기억되어 있다.

여기에서, 불량 메모리 셀이 존재하는 열(컬럼선)을 선택하는 출력 신호 CA1, CA2, CB1, CB2(컬럼 어드레스)가 공급된 경우에는 어드레스 기억 회로(49)는 "L"레벨의 출력 신호를 출력한다.

즉, 이 발명은 상술한 발명과 비교하면, 용장 메모리 셀을 선택하기 위한 로우 어드레스 기억 회로와 컬럼 어드레스 기억 회로를 하나로 정리하여 어드레스 기억 회로로 한 점이 상달하고 있다.

다음에, 상술한 반도체 기억 장치의 동작에 대해 설명한다.

먼저, 로우 방향의 메모리 셀의 구제에 대해 고려한다. 지금, 워드선 WL2에 접속되어 있는 4개의 메모리 셀(1∼4)를 용장 메모리 셀로 치환한다고 가정한다. 이 경우에서, 어드레스 기억 회로(49)에는 워드선 WL2를 선택하는 출력 신호 ΦA1, ΦA2, ΦB1, ΦB2의 데이터가 기억된다.

또, 하기의 표 1에 도시하는 바와 같이, 트랜지스터군 A, B는 온 상태로 설정되고, 트랜지스터군 C는 오프 상태로 설정되어 있다.

로우 프리 디코더의 출력 신호 ΦA1, ΦA2, ΦB1, ΦB2가 공급되면, 어드레스 기억 회로(49)는 출력 신호ΦA1, ΦA2, ΦB1, ΦB2가 워드선 WL2를 선택하는 것인지 여부를 판단한다.

출력 신호 ΦA1, ΦA2, ΦB1, ΦB2가 워드선 WL2를 선택하는 것인 경우, 어드레스 기억 회로(49)는 "L"레벨의 출력 신호를 출력한다. 따라서, 분리 회로(42)의 MOS 트랜지스터는 전부 오프 상태가 되고, 컬럼선 COL1∼COL4가 메인 메모리 셀 어레이(41) 및 용장 메모리 셀 어레이(43) 사이에서 절단된다.

이후, 표 1에 도시하는 바와 같이, 트랜지스터군 B, C가 온 상태가 되고, 트랜지스터군 A 가 오프 상태가 된다.

다음에, 컬럼 방향의 메모리 셀의 구제에 대해 고려한다. 이제, 컬럼선 COL2에 접속되어 있는 4개의 메모리 셀 (A∼D)를 용장 메모리 셀로 치환한다고 가정한다. 이 경우에서, 어드레스 기억 회로(49)에는 컬럼선 COL2를 선택하는 출력 신호 CA1, CA2, CB1, CB2의 데이터가 기억된다.

또, 표 1에 도시하는 바와 같이, 트랜지스터군 A, C는 온 상태로 설정되고, 트랜지스터군 B는 오프 상태로 설정되어 있다.

컬럼 프리 디코더의 출력 신호 CA1, CA2, CB1, CB2가 공급되면, 어드레스 기억 회로(49)는 출력 신호 CA1, CA2, CB1, CB2가 컬럼선 COL2를 선택하는 것인지 여부를 판단한다.

출력 신호CA1, CA2, CB1, CB2가 컬럼선 COL2를 선택하는 것인 경우, 어드레스 기억 회로(49)는 "L"레벨의 출력 신호를 출력한다. 따라서, 분리 회로(42)의 MOS 트랜지스터는 전부 오프 상태가 되고, 컬럼선 COL1∼COL4가 메인 메모리 셀 어레이(41)과 용장 메모리 셀 어레이(43) 사이에서 절단된다.

또, 로우 프리 디코더의 출력 신호 ΦA1, ΦA2, ΦB1, ΦB2가 컬럼 디코더(44)에 입력되고, 1개의 컬럼선만이 센스 앰프(45)에 접속된다. 따라서, 선택된 로우의 데이터만이 센스 앰프(45)에 의해 증폭되어 외부로 출력된다.

즉, 컬럼 방향의 메모리 셀의 구제의 경우에는 먼저, 용장 메모리 셀로부터 컬럼 방향의 4개의 데이터를 출력하고, 이것을 컬럼 디코더(로우 디코더라 한 쪽이 적절한지도 알지 못한다 : 44)에서 1개의 로우를 결정하고 있다.

이 경우, 표 1에 표시하는 바와 같이, 트랜지스터군 B, C는 온 상태로 설정되고, 트랜지스터군 A는 오프 상태로 설정되어 있다.

또, 어드레스 기억 회로(49)에는 로우 어드레스 데이터 및 컬럼 어드레스 데이터가 기억되지 않기 때문에, 어드레스 기억 회로(49)의 출력 신호는 항상 "H"레벨이 된다.

따라서, 분리 회로(42)의 MOS 트랜지스터는 전부 온 상태로 되어 있다. 다시말하면, 로우 디코더(46)에 의해 선택된 워드선에 접속되는 메모리 셀의 데이터가 컬럼선 COL1∼COL4로 출력되고, 이들 데이터 중 컬럼 디코더(44)에 의해 선택된 1개의 데이터만이 센스 앰프(45)에 공급된다.

[표 1]

상기 구성의 반도체 기억 장치에 의하면, 로우 방향의 메모리 셀의 구제와 컬럼 방향의 메모리 셀의 구제를 동시에 달성하는 경우에서, 용강 메모리 셀 어레이는 메인 메모리 셀 어레이의 컬럼 방향의 한 단부에만 또는 로우 방향의 한 단부에만 족하고, 컬럼 방향의 단부와 로우 방향의 단부의 쌍방에 설치할 필요가 없다.

즉, 예를 들면, 상기 실시 형태의 경우, 로우 방향의 메모리 셀을 구제할 때는 용장 메모리 셀 어레이로부터 로우 방향의 메모리 셀의 데이터를 판독하고, 컬럼 디코더에 의해 컬럼을 선택함으로서 행할 수 있다. 또, 컬럼 방향의 메모리 셀을 구제할 때, 용장 메모리 셀 어레이로부터 컬럼 방향의 메모리 셀의 데이터를 판독하고, 로우프리 디코더의 출력 신호를 컬럼 디코더에 입력하여 컬럼 디코더에 의해 로우를 선택함으로서 행할 수 있다.

〔C〕이하의 실시 형태는 주로 칩 상의 플로어 플랜, 회로 구성 및 패턴 레이아웃에 관한 것이다.

도 13은 본 발명의 반도체 기억 장치의 블록 다이아그램을 도시하고 있다.

이 실시 형태에서는 마스크 ROM을 전제로 하고 있다. 또, 이하의 설명을 간단하게 하기 위해, 메인 메모리 셀 어레이는 로우 방향으로 32셀, 컬럼 방향으로 64 셀을 갖고, 4개의 I/O 단자를 갖는 것이라 가정한다.

또, 로우 구제 및 블록 구제의 기본 단위의 크기는 지금까지의 실시 형태와 동일하고, 로우 구제시는 워드선 1개(64 셀), 블록 구제시는 로우 방향 2셀, 컬럼 방향 16셀이다.

먼저, 이 반도체 기억 장치의 구성에 대해 설명한다.

메인 메모리 셀 어레이(51A, 51B, 51A', 51B')는 데이터 기억의 유무에 따라 임계값이 다른 복수의 MOS 트랜지스터로 구성되어 있다. 용장 메모리 셀 어레이(52A, 52B, 52A',52B')는 데이터 기억의 유무에 따라 임계값이 다른 복수의 1층 PROM으로 구성되어 있다. 이와 같은 구성에 의하면, 메인 메모리 셀 어레이의 컬럼선과 용장 메모리 셀 어레이의 컬럼선을 공통화하고, 또한 컬럼 디코더도 공통화할 수 있으며, 메인 메모리 셀 어레이와 용장 메모리 셀 어레이를 접근시켜 반도체 칩의 축소화에 공헌할 수 있기 때문이다.

메인 메모리 셀을 MOS 트랜지스터로 구성하고, 용장 메모리 셀을 1층 PROM 으로 구성한 경우, MOS 트랜지스터의 크기와 1층 PROM의 크기는 다르기 때문에, 1층 PROM의 로우 방향의 크기를 MOS 트랜지스터의 로우 방향의 크기의 2ⁿ배로 설정하는 것이 좋다.

예를 들면, 이 실시 형태와 같이 1층 PROM의 로우 방향의 크기를 MOS 트랜지스터의 로우 방향의 크기의 8배로 설정하고, 1개의 메인 메모리 셀 어레이의 로우 방향으로 32 셀을 배치하는 경우에는 1개의 용장 메모리 셀 어레이의 로우 방향으로 4셀을 배치하면, 용장 메모리 셀 어레이의 컬럼의 피치는 메인 메모리 셀 어레이의 컬럼이 피치의 8배가 되고, 용장 메모리 셀 어레이의 로우 방향의 폭과 메인 메모리 셀 어레이의 로우 방향의 폭이 일치하기 때문이다.

메인 메모리 셀 어레이(51A, 51B, 51A', 51B')와 용장 메모리 셀 어레이(52A, 52B, 52A'52B') 사이에는 비트선 컬럼 디코더 (53, 53') 및 분리 회로 (54, 54')가 배치되어 있다.

비트선 컬럼 디코더(53, 53')은 메인 메모리 셀 어레이(51A, 51B, 51A', 51B')의 컬럼의 수가 용장 메모리 셀 어레이(52A, 52B, 52A', 52B')의 컬럼 수보다도 많기 때문에, 메인 메모리 셀 어레이 (51A, 51B, 51A', 51B') 의 컬럼의 수를 감소하여 용장 메모리 셀 어레이 (52A, 52B, 52A', 52B')에 접속시키는 기능을 갖는다.

분리 회로(54, 54')는 용장 메모리 셀 어레이 (52A, 52B, 52A', 52B')의 메모리 셀에 데이타를 기록할 때나, 해당 메모리 셀로부터 데이타를 판독할 때에, 컬럼선을 메인 메모리 셀 어레이와 용장 메모리 셀 어레이 사이에서 절단하는 기능을 갖는다.

로우 디코더(55, 55')는 로우 메인 프리 디코더(56) 및 로우 프리 디코더(57)의 출력 신호에 기초하여, 메인 메모리 셀(51A, 51B, 51A', 51B')의 워드선을 선택하는 기능을 갖는다.

컬럼 디코더(58)는 컬럼 프리 디코더(60)의 출력 신호에 기초하여 컬럼선을 선택하는 기능을 갖는다. 센스 앰프(59)는 메인 메모리 셀 및 용장 메모리 셀로부터 판독된 데이터를 증폭하는 기능을 갖는다. 센스 앰프(59)의 데이터는 출력 회로에 의해 외부로 출력된다.

로우 어드레스 기억 회로(61, 61')은 메인 메모리 셀 어레이의 불량 행을 선택하는 신호를 기억하고, 이 신호와, 로우 메인 프리 디코더(56) 및 로우 프리 디코더(57)의 출력 신호를 비교하며, 일치하는 경우에 "L"레벨의 출력 신호를 출력한다.

컬럼 어드레스 기억 회로(63, 63')는 메인 메모리 셀 어레이의 불량 블럭을 선택하는 신호를 기억하고, 이 신호와, 로우 메인 프리 디코더(56) 및 컬럼 프리 디코더(60)의 출력 신호를 비교하며, 일치하는 경우는 "L" 레벨의 출력 신호를 출력한다.

선택 회로(62, 62')는 로우 어드레스 기억 회로(61, 61')또는 컬럼 어드레스 기억 회로 (63, 63')의 출력 신호에 기초하여 용장 메모리 셀 어레이의 복수의 콘트롤 게이트 중 1개를 선택하는 기능을 갖는다.

어드레스 변환 회로(64, 64')는 컬럼 어드레스 기억 회로(63, 63')의 출력 신호에 기초하여 용장 메모리 셀 어레이의 복수의 콘트롤 게이트 중 1개를 선택하는 기능을 가짐과 동시에, 로우 프리 디코더(57) 또는 컬럼 프리 디코더(60)의 출력 신호에 기초하여 컬럼 디코더(58)을 제어하는 기능을 갖는다.

리던던시 제어 회로(65), 리던던시 기록 플래그 회로(66) 및 SGV/D 디코더(67)은 소정의 제어 신호를 생성하고, 소정의 회로에 공급하는 기능을 갖는다.

도 14는 도 13의 반도체 기억 장치의 리드 시퀸스를 도시하고 있다.

어드레스 래치 인에이블 신호 ALE의 신호 상승에서 어드레스 핀에 입력된 어드레스 신호가 래치되고, 이 어드레스 신호는 로우 메인 디코더(56), 로우 프리 디코더(57), 컬럼 프리 디코더(60) 및 SGV/D 디코더(67)에 각각 공급된다.

로우 프리 디코더(57)의 출력은 ΦA1, ΦA2, ΦB1, ΦB2, SG1∼SG4가 된다. 여기에서, 예를 들면, SG1을 선택하면, SG1만이 "H"레벨이 되고, SG2∼SG4는 전부 "L"레벨이 된다.

이와 같이 해서, ΦA1 및 ΦA2 중 어느 1개, ΦB1 및 ΦB2 중 어느 1개, 및 SG1∼SG4 중 어느 1개를 "H"레벨로서 워드선의 선택을 행한다.

도 15는 메인 메모리 셀 어레이의 워드선을 선택함에 따라 메인 메모리 셀 어레이를 4개의 블록으로 나눈 예를 도시한다.

즉, 메인 메모리 셀 어레이는, 예를 들면 컬럼 방향으로 64 셀을 갖고, 또한 컬럼 방향으로 4개의 블록(1∼4)로 나누어져 있다. 1개의 블록은 16셀을 갖고 있다.

표 2에 표시하는 바와 같이, 블록의 선택은 RA1, RA2, RB1, RB2의 4개의 신호의 논리를 가짐으로서 행해진다.

[표 2]

도 16은 메인 메모리 셀 어레이의 워드선을 선택함에 따라 메인 메모리 셀 어레이의 블록을 더 복수의 뱅크로 나눈 예를 도시한다.

즉, 1개의 뱅크는, 예를 들면 컬럼 방향으로 4 셀을 갖고, 로우 방향으로 2 셀을 갖고 있다.

표 3에 표시하는 바와 같이, 뱅크의 선택은 SG1∼SG4의 4개의 신호의 논리를 가짐으로서, 및 SGU, SGD를 이용함으로써 행해진다. SG1∼SG4는 컬럼 방향으로 4셀를 선택하기 위한 것으로, SGU, SGD는 로우 방향의 2셀을 선택하기 위한 것이다.

[표 3]

도 17은 도 15 및 도 16에 도시하는 뱅크식 마스크 ROM의 등가 회로를 도시하는 것이다.

1개의 뱅크는 컬럼 방향으로 4셀을 갖고, 로우 방향으로 2셀을 갖고 있다. 각 뱅크의 사이에는 비트선 BIT0∼BIT3과 컬럼선 COL1∼COL4가 교대로 배치되어 있다.

각 뱅크의 선택된 메모리 셀의 데이터는 비트선 BIT0∼BIT3에 판독된다. 컬럼선 COL1∼COL4에는 접지 전위 VSS 또는 바이어스 전위가 인가되고, 이 컬럼선 COL1∼COL4에 인가되는 전위에 의해 뱅크의 선택이 행해진다.

메인 메모리 셀 어레이가 로우 방향으로 32셀을 갖는 경우, 로우 방향의 뱅크수는 16이고, 비트선의 수는 8개가 된다. 따라서, 선택된 8개의 메모리 셀로부터 8개의 데이터가 판독된다.

표 4에 표시하는 바와 같이 워드선의 선택은ΦA1, ΦA2, ΦB1, ΦB2의 4개의 신호의 논리를 가짐으로써 행해진다.

[표 4]

표 5에 표시하는 바와 같이, 각 뱅크의 로우 방향의 2셀 중 1셀의 선택은 SGU 및 SGD의 2개의 신호에 의해 행해진다.

[표 5]

·WL 선택인 경우

다음에, 도 17을 참조하면서, 메모리 셀의 선택 방법과 데이터가 판독되는 구조에 대해 설명한다.

먼저, ΦA1, ΦA2, ΦB1, ΦB2의 4개의 신호를 이용하여, 워드선 WL1을 선택하고, 워드선 WL1을 "H"레벨로 설정함으로써 다른 워드선 WL2∼4를 "L"레벨로 설정한다.

또, 예를 들면, 컬럼선 COL1에 접지 전위를 공급하고, 컬럼선 COL2에 바이어스 전위를 공급한다. 그 결과, 비트선 BIT1과 컬럼선 COL1 사이에 배치된 메모리 셀만이 판독가능한 상태가 된다.

또, SG1을 "H"레벨로 설정하고, SGU를 "L"레벨로 설정하며, SGD를 "H"레벨로 설정하면, 환으로 둘러싼 MOS 트랜지스터가 온 상태가 되고, 메모리 셀 b가 선택된다.

따라서, 메모리 셀 b의 데이터가 비트선 BIT1에 판독된다.

메모리 셀 b에 데이터가 판독되어 있는 경우( "1 "데이타 기억인 경우)에는 해당 메모리 셀 b의 임계값은 높게 설정되고, 워드선 WL1에 "H"레벨의 전위가 인가되어도 메모리 셀 b는 온 상태로 되어야 한다. 따라서, 비트선 BIT1의 전위는 미리 프리챠지된 "H"레벨의 전위를 보유하고, 비트선 BIT1에 "1 " 데이터가 판독되게 된다.

한편, 메모리 셀 b에 데이터가 기록되어 있지 않은 경우( "0 데이터 기억인 경우)에는 해당 메모리 셀 b의 임계값은 낮게 설정되고, 워드선 WL1에 "H"레벨의 전위가 인가되면 메모리 셀 b는 온 상태가 된다. 따라서, 비트선 BIT1의 전위는 컬럼선 COL1을 통해 "L"레벨의 전위(접지 전위 VSS)로 되고, 비트선 BIT1에 "0"데이타가 판독되게 된다.

도 18은 메인 메모리 셀 어레이의 일부를 취출하여 도시하는 것이고, 도 19는 도 18의 회로를 반도체 기판 상에 형성한 경우의 평면 패턴을 도시하는 것이다.

비트선 BIT1, BIT2 및 컬럼선 COL1, COL2, COL3은, 예를 들면 각각 알루미늄으로 구성되고, SG1선, SGU선, SGD선 및 각 워드선 WL1∼WL 64는, 예를 들면 각각 텅스텐 실리사이드로 구성된다. 그외는 반도체 기판 내에 매립되는, 예를 들면 매립 n⁺확산층으로 구성된다.

메모리 셀 b가 선택되고, 또한 메모리 셀 b에 "0"데이타가 기억되어 있는 경우에, 메모리 셀 b는 온 상태로 되고, 비트선 BIT1의 전위가 저하하며, 비트선 BIT1에 "0"데이타가 판독된다.

표 6은 도 18 및 도 19의 마스크 ROM에서, 선택되는 메모리 셀과 SG1, SUG, SGD의 각 신호의 전위 및 컬럼선 COL1, COL2의 전위와의 관계를 표시하는 것이다.

[표 6]

도 20은 메인 메모리 셀 어레이부 및 용장 메모리 셀 어레이부의 회로 구성을 도시하는 것이다. 도 21은 도 20의 회로를 반도체 칩 상에 형성한 경우의 평면 패턴을 도시하고 있다. 또, 도 22는 컬럼 디코더부, 기록 회로부 및 판독 회로부의 회로 구성을 도시하는 것이다.

또, 신호(예를 들면, CCI∼CC4)후에, R/L이라는 기호가 부착되어 있지만, 이 R/L은 칩 상의 메모리 셀 어레이를 좌측과 우측으로 나눈 경우에(예를 들면, 도 13의 51A, 51B를 좌측, 51A', 51B'을 우측으로 함), 좌측의 메모리 셀 어레이와 우측의 메모리 셀 어레이를 개별 신호로 독립으로 제어할 수 있는 것을 의미하고 있다.

메인 메모리 셀 어레이(71) 내에는 컬럼 방향으로 연장하는 컬럼선 COL0∼COL8과 비트선 BIT0∼BIT7이 교대로 배치되어 있다. 또, 용장 메모리 셀 어레이(74) 내에는 컬럼 방향으로 연장하는 컬럼선 COL0∼COL8과 비트선 BIT0, BIT2, BIT4, BIT6이 배치되어 있다.

메인 메모리 셀 어레이(71)과 용장 메모리 셀 어레이(74) 사이에는 비트선 컬럼 디코더(72)와 분리 회로(73)이 배치되어 있다. 비트선 컬럼 디코더(72)는 8개의 비트에서 4개의 비트선을 선택하는 기능을 갖는다. 분리 회로(73)은 용장 메모리 셀(75)에 대해 데이터의 기록 및 판독을 행할 때에, 컬럼선 COL0∼COL8을 메인 메모리 셀 어레이와 용장 메모리 셀 어레이 사이에서 절단하는 기능을 갖는다.

컬럼 디코더(76)은 4개의 비트선에서 1개의 비트선을 선택하고, 또한 9개의 컬럼선에서 3개의 컬럼선을 선택하는 기능을 갖는다. 바이어스 디코더(77)은 신호 CC1R/L∼CC4R/L에 기초하여 바이어스원으로부터 공급되는 바이어스 전위를 소정의 컬럼선으로 공급하고, 또한 접지 전위를 나머지 소정의 컬럼선에 공급하는 기능을 갖는다.

센스 앰프는 차동형인 것이 이용되고, 비트선 BL1 또는 컬럼선 CL1의 전위의 변화를 검출함으로써 메모리 셀의 데이터를 판독한다.

기록 회로(78)은 용장 메모리 셀에 데이터를 기록할 때에 컬럼선에 기록 전위 VPP를 제공하는 기능을 갖는다. 또, 기록 회로(78)은 용장 메모리 셀에 데이터를 기록할 때에 센스 앰프(차동형)와 컬럼선을 절단하는 기능을 갖는다.

상기 구성의 반도체 기억 장치에서, 용장 메모리 셀의 컬럼선은 메인 메모리 셀의 컬럼선과 공통화되어 있다. 여기에서, 기록 회로(78)의 SRDE R/L은 메인 메모리 셀 어레이의 메모리 셀로부터 데이터를 판독할 때에 "H"레벨이 되고, 용장 메모리 셀에 데이터를 기록할 때 및 용장 메모리 셀로부터 데이터를 판독할 때에 "L"레벨이 된다.

또, 도 30의 데이터 기록 모드 검출 회로의 패드에 소망한 전위를 공급함으로서, 데이터 기록을 인식하는 신호 WCE가 "H"레벨이 된다.

용장 메모리 셀로의 데이터의 기록에 대해 설명한다.

먼저, 분리 회로(73)의 MOS 트랜지스터는 전부가 오프 상태가 되도록 설정된다. 이것은 기록 전위 VPP가 메인 메모리 셀에 인가되는 것을 방지하기 위해서이다.

기록 회로(78)에 의해 컬럼선 CL1과 센스 앰프를 절단하고, 또한 컬럼선 CL1에 기록 전위 VPP를 공급하여, 컬럼선 CL2에 접지 전위 VSS를 공급한다. 또, WCE가 "H"레벨이기 때문에, 바이어스 디코더(77)의 트랜지스터는 전부 오프가 된다.

컬럼 디코더(76)에 의해 인접하는 2개의 컬럼을 선택하고, 이 2개의 컬럼 중 한쪽에 기록 전위 VPP를 공급하고, 다른 쪽에 접지 전위 VSS를 공급한다. 또, 용장 메모리 셀 어레이(74)의 콘트롤 게이트 CON1∼CON4중 어느 1개를 선택하고, 이 선택된 콘트롤 게이트에 기록 전위를 공급한다.

예를 들면, CON1이 선택되고, 또한 컬럼선 COL0에 기록 전위 VPP가 인가되며, 컬럼선 COL1에 접지 전위가 인가되면, 용장 메모리 셀(75)의 플로팅 게이트에 전자가 주입되고 데이터가 기록된다.

다음에, 메인 메모리 셀 어레이로부터의 데이터 판독에 대해 설명한다.

먼저, 분리 회로(73)의 MOS 트랜지스터는 전부가 온 상태가 되도록 설정된다.

기록 회로(78)에 의해 컬럼선 CL1과 센스 앰프를 절단하고, 비트선 BL1과 센스 앰프를 접속한다. 또, 바이어스 회로 및 바이어스 디코더(77)에 의해 컬럼선 CL1∼CL3에 바이어스 전위 또는 접지 전위를 공급한다.

컬럼 디코더(72, 76)에 의해 인접하는 2개의 컬럼을 선택하고, 이 2개의 컬럼중 한쪽에 바이어스 전위를 공급하며, 다른 쪽에 접지 전위 VSS를 공급한다. 또, 메인 메모리 셀 어레이(71)의 워드선 WL1∼WL4 중 어느 1개를 선택하고, 이 선택된 워드선에 고전위를 공급한다.

예를 들면, 워드선 WL1이 선택되고, 또한 컬럼선 COL0에 바이어스 전위가 인가되며, 컬럼선 COL1에 접지 전위가 인가되고, SG1, SGU가 "H"레벨, SGD가 "L"레벨로 설정되면, 메모리 셀 a가 선택되고, 메모리 셀 a의 데이터가 비트선에 판독되어 센스 앰프로 전달된다.

다음에, 용장 메모리 셀 어레이로부터의 데이터 판독에 대해 설명한다.

먼저, 분리 회로(73)의 MOS 트랜지스터는 전부가 오프 상태가 되도록 설정된다.

기록 회로(78)에 의해 컬럼선 CL1과 센스 앰프를 접속하고, 비트선 BL1과 센스 앰프를 절단하며, 컬럼선 CL2에 접지 전위를 공급한다. 컬럼 디코더(76)에 의해 인접하는 2개의 컬럼을 선택하고, 이 2개의 컬럼 중 한쪽을 센스 앰프에 접속하고, 다른 쪽에 접지 전위 VSS를 공급한다. 또, 용장 메모리 셀 어레이(74)의 콘트롤 게이트 CON1∼CON4 중 1개를 선택하고, 이 선택된 콘트롤 게이트에 고전위를 공급한다.

예를 들면, 콘트롤 게이트 CON1이 선택되고, 또한 컬럼선 COL0이 센스 앰프에 접속되며, 컬럼선 COL1에 접지 전위가 인가되면, 메모리 셀(75)가 선택되고, 메모리 셀(75)의 데이터가 컬럼선 COL0에 판독되어 센스 앰프에 전달된다.

표 7은 메모리 셀에 대해 데이터의 기록 및 판독을 행하는 경우의 각 신호의 레벨을 정리하여 표시한 것이다.

[표 7]

또, 용장 메모리 셀의 콘트롤 게이트는 매립 n⁺확산층으로 구성하고 있기 때문에, 저항값 및 용량값이 크게 되어 있다. 그래서, 예를 들면, 매립 n⁺확산층에 접하도록 반도체 기판 상에 라인 형상의 텅스텐 실리사이드(WSi)층을 형성하고, 여러군데 이 매립 n⁺확산층과 텅스텐 실리사이드층을 쇼트시키도록 해도 좋다.

본 실시 형태에서는 용장 메모리 셀 어레이 상의 비트선의 수가 메인 메모리 셀 어레이 상의 비트선의 수보다 작게 설정되어 있기 때문에, 상술한 매립 n⁺확산층(콘트롤 게이트)과 텅스텐 실리사이드층과 쇼트되기 쉽게 되어 있다.

도 23은 용장 메모리 셀 어레이의 콘트롤 게이트 선택 회로의 한 예를 도시하는 것이다.

도 20의 회로에서, 메인 메모리 셀 어레이의 로우 방향의 8 셀은 용장 메모리 셀 어레이의 로우 방향의 1셀에 대응하고 있다. 이 때문에, 메인 메모리 셀 어레이의 1개의 로우를 구제함에 따라 용장 메모리 셀 어레이에서는 8개의 로우가 필요하다.

따라서, 메인 메모리 셀 어레이의 1개의 로우를 구제하기 위해, 용장 메모리 셀 어레이에서 8개의 콘트롤 게이트를 제어할 필요가 있다. 그래서, 메인 메모리 셀 어레이의 로우 방향에 인접하는 8개의 메모리 셀을 디코드하는 신호 CC1∼CC4(도 22), SGU, SGD(도 20)을 콘트롤 게이트 선택 회로로 받아들이고, 콘트롤 게이트의 전환을 제어하고 있다.

도 24는 메인 메모리 셀 어레이를 구제할 때의 시퀸스를 도시하고 있다.

먼저, 메인 메모리 셀 어레이를 구제하는 로우를 선택하는 어드레스를 어드레스 기억용 PROM에 기록한다. 다음에, 이 어드레스를 정확하게 해당 PROM에 기록하기 위해 베리파이를 행한다. 즉, 메인 메모리 셀 어레이를 구제하는 로우를 선택하는 어드레스가 해당 PROM에 기록되어 있지 않은 경우에는 정확하게 기록되기까지 다시 기록을 실행한다.

어드레스의 기록이 확인되면 그 어드레스의 데이터를 용장 메모리 셀에 기록한다. 다음에, 이 데이터를 정확하게 해당 용장 메모리 셀에 기록하기 위해 베리파이를 행한다. 즉, 해당 어드레스의 데이터가 용장 메모리 셀에 기록되어 있지 않은 경우에는 정확하게 기록되기까지 다시 기록을 실행한다.

그리고, 전체 어드레스 및 그 데이터의 기록이 종료하기까지, 이 기록 동작을 반복한다.

다음에, 메인 메모리 셀 어레이를 구제하는 로우 또는 블록을 선택하는 어드레스를 어드레스 기억용 PROM에 기록하는 방법에 대해 간단히 설명한다.

로우 어드레스 기억 회로에는 로우 방향의 어드레스를 지정하는 신호 ΦA, ΦB, SG, RA, RB가 입력된다. 또, 컬럼 어드레스 기억 회로에는 컬럼 방향의 어드레스를 지정하는 신호 CA, CB, CC 및 컬럼(블럭)의 선택을 행하는 로우 메인 어드레스 RA, RB가 입력된다.

도 25는 로우 어드레스 기억 회로를 도시하고, 도 26은 컬럼 어드레스 기억 회로를 도시하고 있다.

각 어드레스 기억 회로에는 12개의 신호선(중 5개만이 "H"레벨)이 입력 된다. 어드레스 기억용 PROM에 불량 어드레스를 기록할 때에는 메모리 셀의 게이트에 고전위(예를 들면, 6V)가 공급된다.

그래서, 도 27에 도시하는 바와 같은 레벨 시프터가 사용된다. 이 레벨 시프터의 전원 VPP에 고전위를 인가함으로써, 레벨 시프터의 출력 신호를 고전위로 한다.

도 28은 어드레스 기록시에서의 블록 다이어그램을 도시하는 것이다.

로우 어드레스 기억 회로 및 컬럼 어드레스 기억 회로에는 12개의 디코드선이나 입력선이 입력된다. 즉, 로우 어드레스 기억 회로에는 컬럼 프리 디코더의 출력 CA, CB, CC를 사용하고, 로우 프리 디코더의 출력 ΦA, ΦB, SG를 사용하지 않는다. 이와 같이 함으로써, 로우 프리 디코더의 출력 신호에 레벨 시프터를 설치할 필요가 없게 된다.

도 29는 어드레스 기록시에서의 타이밍 챠트를 도시하는 것이다. 또, 도 30은 기록 모드 검출 회로를 도시하는 것이다.

기록 모드 검출 회로의 패드 A∼B에 소정의 전위를 공급함으로써, 테스트 신호가 상승하고, 어드레스 기록을 인식하는 신호 WAE가 "H"레벨이 된다. 이 신호 WAE가 "H"레벨이 됨으로써, 도 28도에 도시하는 바와 같이 통상시와 어드레스 기록시에서 신호의 종류가 변한다.

다음에, 어드레스 래치 인에이블의 하강에 의해 구제해야 할 메모리 셀의 어드레스, 및 로우용 및 컬럼용 좌우 각각 2개, 합계 8개인 어드레스 기억 셀군을 지정하는 어드레스를 래치한다. 이 어드레스 기억 셀군을 지정하는 디코더의 출력을 WFA1, WFA2, WFB1, WFB2이라 한다.

표 8에 표시하는 바와 같이, VPPG1에는 6V, VPPG2에 3V, VPPD에 8V을 각각 인가한다.

[표 8]

여기에서 CE를 "H"레벨에서 "L"레벨로 하면, 컬럼 프리 디코더 및 로우 메인 디코더의 출력으로부터 선택된 선만이 "H"레벨이 된다. 이 "H"레벨의 전위는 도 27의 레벨 시프터를 통과하기 때문에 6V가 된다. 이것에 의해, 도 25 및 도 26의 어드레스 기억 회로가 기억하는 메모리 셀의 게이트만이 6V로 설정된다.

다음에, CE를 "L"레벨로 하고, 지연 회로에 의해 약 200ns 경과한 후, 선택된 WFA, WFB가 "H"레벨이 된다. 이 WFA, WFB의 디코더의 출력에도 도 27에 도시하는 바와 같은 레벨 시프터가 존재하고, 이것에 의해 VPPD는 8V가 된다.

EPROM의 드레인에 전위가 인가되는 시간이 게이트에 전위가 인가되는 시간보다도 지연되도록 지연 회로가 삽입되어 있다. 이와 같이 해서, 1개의 어드레스 기억 셀군의 드레인에 VPPD가 공급된다.

도 31은 기록을 행하고 있는 상태에서의 전위도를 도시하고 있다.

이 예에서는 5셀 동시에 기록을 실행하고 있다. 또, 어드레스 라이트 인식 신호 WA가 "H"레벨이기 때문에, 도 32의 제어 회로에 의해 VGN이 "L"레벨이 되고, VPPD의 전위가 검지 회로로 전달되지 않는다. 도 20의 시퀸스에 의해 구제해야 할 어드레스 전부를 기억한다.

다음에, 어드레스 체크에 대해 설명한다.

도 33은 어드레스 체크의 시퀸스를 도시하고 있다. 어드레스 기록시와 마찬가지로 도 30의 기록 모드 신호 검지 회로의 패드에 전위를 공급하면, 어드레스 체크 신호 WCAC가 "H"레벨이 된다.

상기 표 8에 표시하는 바와 같이, VPPG1, VPPG2, VPPD에 VDD를 인가한다.

어드레스 래치 인에이블의 하강에 의해 먼저 기억한 구제하는 메모리 셀의 어드레스를 래치한다.

도 34에 도시하는 바와 같이, 래치가 행해지면, 프리 디코더의 출력이 어드레스 기억 셀군에 입력된다.

도 35는 리던던시 제어 회로의 시퀸스를 도시하고 있다.

도 32의 리던던시 제어 회로에서, ALE를 "L"레벨로 하면, VGN이 중간 전위가 된다. 먼저, 로우 리던던시가 검지를 행한다. 도 34는 이와 같은 동작 상태를 도시한 것이다. VGPR이 "L"레벨이기 때문에, 어드레스 기억용 셀에 공통으로 접속된 드레인에 프리챠지가 발생한다. 여기에서, 예로서 ΦA1, ΦB1, SG1, RA1, RB1에 기록이 발생하고 있다고 한다. 여기에서, ΦA1, ΦB1, SG1, RA1, RB1이; "H"레벨이고, 다른 것은 전부 "L"레벨이면, 어떠 PROM에서도 전류는 흐르지 않기 때문에, 공통으로 연결된 드레인의 전위는 "H"레벨이 된다.

한편, 다른 어드레스 입력된 경우, 예를 들면, ΦA2가 "H"레벨이고, ΦA1이 "L"레벨이면, ΦA2를 게이트로서 하고 있는 PROM은 임계값이 낮기 때문에, 전류를 흘리고, 공통의 드레인의 전위가 "L"레벨이 된다. 또, 기록이 충분히 행해지고 있지 않은 PROM도 온이 되고, 전류가 흐르기 때문에 공통으로 연결된 드레인은 "L"레벨이 된다.

여기에서, VGPR이 "L"레벨에서 "H"레벨로 되면, 프리챠지가 정지하고, 공통드레인이 "H"레벨인 경우에는 출력이 "L"레벨, 공통 드레인이 "L"레벨인 경우에는 출력이 "H"레벨이 된다.

이 출력은 도 13의 블록 다이아그램에 도시하고 있는 NAND 회로에 입력된다.

이 출력이 전부 "H"레벨일 때, 다시 말하면, 로우 어드레스 기억용 셀에 기록한 어드레스와 입력 어드레스가 일치하지 않을 때, 또는 어드레스 기억용 셀에 기록한 PROM에 임계값이 충분히 "H"레벨로 되어 있지 않을 때는 출력 신호 SRDRR/L이 "L"레벨이 된다.

이 신호가 도 32의 리던던시 제어 회로에 입력되고, VGPCR/L에 "L"레벨이 되기 때문에, 블록(컬럼)리던던시의 검지를 개시한다. 검지 방법은 로우 방향과 동일하다.

한편, 어드레스 기억용 셀에 기록한 어드레스와 입력 어드레스가 일치하고, 로우 리던던시를 사용할 대는 SRDRR/L이 "H"레벨이 된다. 이 신호가 도 32의 리던던시 제어 회로에 입력되면, VGPCR/L는 "L"레벨로 되지 않아, 블록 리던던시 검지는 행해지지 않는다.

이와 같이 해서, 로우 리던던시와 블록 리던던시의 검지를 행한다. 출력 신호는 도 13의 로직을 통해 리던던시를 행할 때는 이 로직의 출력 SRDER/L이 "H"레벨이 되고, 리던던시를 행하지 않을 때는 SRDER/L이 "L"레벨이 된다.

여기에서, SRDE 후에 R/L가 있지만, 이 R/L은 로우 디코더에 대해 좌측(I/O1, I/O2)와 우측 (I/O3, I/O4)에 존재하는 메인 메모리 셀 어레이에 대해 각각 메모리 셀의 구제 (리던던시)등을 가능하게 하기 위해서이다.

따라서, 어드레스 기억용 셀에 기억된 어드레스와 동일 입력 어드레스가 입력되고, SRDER/L이 "L"레벨일 때에 기록이 행해지며, 한편 SRDE기 "H"레벨이면, 기록이 행해지지 않는 것을 알 수 있다.

다음에, 데이터의 기록에 대해 설명한다.

도 36은 데이터 기록시의 타이밈 챠트를 도시하고 있다.

어드레스 기록과 마찬가지로, 도 30의 기록 모드 신호 검지 회로의 패드 A∼C에 소정의 전위를 공급함으로써, 데이터 기록 신호 WCE가 "H"레벨이 된다.

상기 표 8에 표시하는 바와 같이, VPPG1에 3V, VPPG2에 6V, VPPD에 8V, VDD 에 3V를 인가한다.

그리고, 구제하는 어드레스를 입력하는 어드레스 래치 인에이블 ALE의 하강에 의해 래치가 행해지고, 어드레스 기록에서 기억된 어드레스와 일치하기 때문에, 어드레스 체크시와 동일 동작을 하고, SRDE의 신호는 "L"레벨이 된다.

또, 도 13의 블록 다이아그램에 도시하는 바와 같이, 용장 메모리 셀 어레이에 인접하여 로우용과 컬럼용의 2개의 어드레스 기억 회로를 갖고, 로우 및 컬럼 각각의 어드레스 기억 회로의 출력은 NAND 회로에 입력된다. 이 NAND 회로의 출력 RW1은 2개의 어드레스 기억 회로의 출력이 공히 "H"레벨일 때, 다시 말하면, 어드레스 기억용 셀에 기억된 어드레스와 입력 어드레스가 일치하지 않을 때는 "L"레벨이다. 한편, 로우 또는 블록(컬럼) 중 어느 것으로부터 어드레스 기억 회로의 출력이 "L"레벨일 때, 다시 말하면 리던던시를 행할 때에는 RW가 "H"레벨이 된다.

이 RW의 신호가 도 23의 용장 메모리 셀 콘트롤 게이트 제어 회로에 입력되고, CCiL/R 및 SGU/D의 신호에 의해 1개의 콘트롤 게이트가 "H"레벨이 된다. 또, 용장 메모리 셀 콘트롤 게이트 제어 회로는 도 27의 레벨 시프터를 갖고 있기 때문에, 콘트롤 게이트의 "H"레벨은 VPPG2가 된다.

컬럼 선택은 로우 리던던시에서는 메인 메모리 셀의 컬럼 선택과 동일하게 행한다.

도 37은 도 13의 컬럼 프리 어드레스 변환 회로(64, 64')를 도시하는 것이다.

통상 판독시 및 로우 리던던시 셀 판독시에는 SRDCR/L의 신호가 "L"레벨이기 때문에, 컬럼 프리 디코더의 출력 신호 CA, CB, CC가 출력된다.

블록 리던던시 셀 판독시에는 SRDCR/L의 신호가 "H"레벨이기 때문에, ΦA, ΦB, SG가 출력된다. 이들 출력 신호 CAiR/L, CBiR/L이 컬럼 디코더에 입력되고, CCiR/L이 콘트롤 게이트 선택 회로에 입력되어 컬럼 방향의 선택을 행한다.

컬럼 프리 어드레스 변환 회로의 출력도 도 27의 레벨 시프터를 갖고 있고, "H"레벨의 출력은 VPPD가 된다. 이와 같은 컬럼 방향의 선택에 의해 용장 메모리 셀의 선택이 행해진다.

도 36의 타이밍 챠트에 도시하는 바와 같이 어드레스를 입력한 후에, 어드레스핀에 구제하는 메모리 셀의 데이터를 공급한다.

여기에서, CE를 "L"레벨로 하면, 먼저 제공된 데이터 ADi가 "H"일 때는 도 22의 기록 회로(78)에 의해 CL1이 VPP가 되고, 컬럼 디코더(76)에 의해 1개의 용장 메모리 셀의 드레인이 VPP가 되며, 기록이 행해진다. ADi가 "L"레벨일 때는 용장 메모리 셀의 드레인에 VPP가 인가되지 않기 때문에, 기록이 행해지지 않는다. 이와 같은 동작에 의해 용장 메모리 셀에 소정의 데이터를 기록한다.

다음에, 용장 메모리 셀에 기록한 데이터에 대해 베리파이를 행하고, 데이터가 완전히 기록될 때까지 다시 기록을 반복한다.

용장 메모리 셀로부터의 데이터의 판독 방법은 어드레스를 입력하고 , 이 어드레스에 의해 메인 메모리 셀 어레이의 소정의 메모리 셀을 억세스함과 동시에 어드레스 기억 회로가 어드레스를 검지한다.

이 방법은 어드레스 체크시에 기술한 방법과 동일하다. 여기에서, 리던던시일 때에는 용장 메모리 셀을 선택하도록 전환한다. 데이터 셀의 선택 방법은 데이터 기록시에서의 메모리 셀의 선택 방법과 동일하다.

단, 데이터 기록시에서는 컬럼선을 VPPD 에 접속하고 있었지만, 데이터 판독시에는 컬럼선을 센스 앰프에 접속한다.

용장 메모리 셀의 선택은 메인 메모리 셀의 선택보다도 지연되지만, 용장 메모리 셀의 억세스 시간을 짧게 해둠으로써, 용장 메모리 셀로부터의 데이터 판독 시간이 지연된다는 사태를 방지한다.

그런데, 베리파이가 종료한 후에는 도 38에 도시하는 바와 같이, VPPG1, VPPG2, VPPD, VDD의 패드를 본딩 와이어에 의해 1개의 VDD 패드에 접속하고, 통상 동작시에는 VDD만을 VDD 패드에 제공한다.

도 39는 본 발명의 반도체 기억 장치의 블록 다이어그램을 도시하고 있다.

이 실시 형태에서는 마스크 ROM을 전제로 하고 있다. 또, 이하의 설명을 간단히 하기 위해, 메인 메모리 셀 어레이는 로우 방향으로 32 셀, 컬럼 방향으로 64 셀을 갖고, 4개의 I/O단자를 갖는 것이라고 가정한다.

먼저, 이 반도체 기억 장치의 구성에 대해 설명한다.

이 실시 형태는 상술한 실시 형태와 비교하면, 로우 어드레스 기억 회로 및 컬럼 어드레스 기억 회로를 1개로 통합하여 어드레스 기억 회로라 하고, 또한 로우 프리 디코더와 컬럼 프리 디코더를 분리 회로를 통해 서로 접속한 점이 상위하고 있다.

메인 메모리 셀 어레이(51A, 51B, 51A', 51B')는 데이터 기억의 유무에 따라 임계값이 다른 복수의 MOS 트랜지스터로 구성되어 있다. 용장 메모리 셀 어레이(52A, 52B, 52A', 52B')은 데이터 기억의 유무에 따라 임계값이 다른 복수의 1층 PROM으로 구성되어 있다. 이와 같은 구성에 의하면, 메인 메모리 셀 어레이의 컬럼선과 용장 메모리 셀 어레이의 컬럼선을 공통화하고, 또한 컬럼 디코더도 공통화할 수 있어, 메인 메모리 셀 어레이와 용장 메모리 셀 어레이를 접근시켜 반도체 칩의 축소화에 공헌할 수 있기 때문이다.

메인 메모리 셀을 MOS 트랜지스터로 구성하고, 용장 메모리 셀을 1층 PROM로 구성한 경우, MOS 트랜지스터의 크기와 1층 PROM의 크기는 다르기 때문에, 1층 PROM의 로우 방향의 크기를 MOS 트랜지스터의 로우 방향의 크기의 2ⁿ배로 설정하는 것이 좋다.

예를 들면, 이 실시 형태와 같이, 1층 PROM의 로우 방향의 크기를 MOS 트랜지스터의 로우 방향의 크기의 8배로 설정하고, 1개의 메인 메모리 셀 어레이의 로우 방향으로 32 셀을 배치하는 경우에는 1개의 용장 메모리 셀 어레이의 로우 방향으로 4셀을 배치하면, 용장 메모리 셀 어레이의 컬럼 피치는 메인 메모리 셀 어레이의 컬럼의 피치의 8배가 되고, 용장 메모리 셀 어레이의 로우 방향의 폭과 메인 메모리 셀 어레이의 로우 방향의 폭이 일치하기 때문이다.

메인 메모리 셀 어레이(51A, 51B, 51A', 51B')와 용장 메모리 셀 어레이(52A, 52B, 52A', 52B')사이에는 비트선 컬럼 디코더(53, 53') 및 분리회로(54, 54')가 배치되어 있다.

비트선 컬럼 디코더(53, 53')은 메인 메모리 셀 어레이(51A, 51B, 51A', 51B')의 컬럼의 수가 용장 메모리 셀 어레이 (52A, 52B, 52A', 52B')의 컬럼 수보다도 많기 때문에, 메인 메모리 셀 어레이 (51A, 51B, 51A', 51B')의 컬럼 수를 감소하여 용장 메모리 셀 어레이(52A, 52B, 52A', 52B')에 접속시키는 기능을 갖는다.

분리 회로(54, 54')는 용장 메모리 셀 어레이(52a, 52b, 52a', 52b')의 메모리 셀에 데이타를 기록할 때나, 해당 메모리 셀로부터 데이타를 판독할 때에, 컬럼선을 메인 메모리 셀 어레이와 용장 메모리 셀 어레이 사이에서 절단하는 기능을 갖는다. 로우 디코더(55, 55')는 로우 메인 프리 디코더(56) 및 로우 프리 디코더(57)의 출력 신호에 기초하여, 메인 메모리 셀(51A, 51B, 51A', 51B')의 워드선을 선택하는 기능을 갖는다.

컬럼 디코더(58)은 컬럼 프리 디코더(60)의 출력 신호에 기초하여 컬럼선을 선택하는 기능을 갖는다. 센스 앰프(59)는 메인 메모리 셀 또는 용장 메모리 셀로부터 판독된 데이터를 증폭하는 기능을 갖는다. 센스 앰프(59)의 데이터는 출력 회로에 의해 외부로 출력된다.

어드레스 기억 회로(70, 70')은 메인 메모리 셀 어레이의 불량 행 또는 불량 블록을 선택하는 신호를 기억하고, 이 신호와, 로우 메인 프리 디코더(56) 및 로우 프리디코더(57), 또는 로우 메인 프리 디코더(56) 및 컬럼 프리 디코더(60)의 출력 신호의 출력 신호를 비교하고, 일치하는 경우에 "L"레벨의 출력 신호를 출력한다.

선택 회로 (62, 62')는 어드레스 기억 회로(70, 70')의 출력 신호에 기초하여, 용장 메모리 셀 어레이의 복수의 콘트롤 게이트 중 1개를 선택하는 기능을 갖는다.

어드레스 변환 회로 (64, 64')는 어드레스 기억 회로(70, 70')의 출력 신호에 기초하여 용장 메모리 셀 어레이의 복수의 콘트롤 게이트 중 1개를 선택하는 기능을 가짐과 동시에, 로우 프리 디코더(57, 57')의 출력 신호에 기초하여 컬럼 디코더(58)을 제어하는 기능을 갖는다.

분리 회로(71, 72)는 메인 메모리 셀 어레이의 행 방향을 치환하거나 또는 열 방향을 치환함으로써, 또는 용장 메모리 셀에 데이터를 기록하는지 여부에 의해, 또는 메인 메모리 셀 어레이로부터 데이터를 판독하거나 또는 용장 메모리 셀 어레이로부터 데이터를 판독하는지에 의해 온 및 오프가 결정된다.

도 40은 리던던시 제어 회로를 도시하고, 도 41은 어드레스 기억 회로를 도시하며, 도 41은 도 39의 반도체 기억 장치의 리드 시퀸스를 도시하고 있다.

본 실시 형태에서, 상술한 실시 형태와 비교한 경우의 특징적 차이는 로우 어드레스 기억 회로와 컬럼 어드레스 기억 회로를 1개로 정리하여 어드레스 기억 회로로 한 점, 로우 프리 디코더의 출력 신호와 컬럼 프리 디코더의 출력 신호를 전환하여 어드레스 기억 회로에 공급하기 위한 분리 회로를 설치한 점이다.

여기에서, 어드레스 센스 방법에 대해 기술한다.

도 42의 리드 시퀸스를 도시하는 바와 같이, ALE를 "H"레벨에서 "L"레벨로 한 후, VGN이 중간 전위, VGRR/L이 "L"레벨이 되기 때문에, 어드레스 기억용 셀의 검지를 행한다. 이 때, GR이 "H"레벨, GC가 "L"레벨이기 때문에, 어드레스 기억용 셀에는 로우 방향 구제를 위한 어드레스가 입력되어 있다. 이것에 의해, 로우 방향의 메모리 셀의 검지를 행한다.

여기에서, 로우 리던던시를 행하고 있을 때는 SRDRR/L의 신호가 그대로 "H"레벨이기 때문에, 도 40의 회로에 의해 VGRP/L이 "H"레벨로 고정되기 위해, 블록 리던던시의 검지는 행해지지 않는다.

한편, 로우 리던던시를 행하고 있지 않을 때는 SRDRR/L의 신호가 "L"레벨이기 때문에, 도 40의 회로에 의해 블록(컬럼) 리던던시의 검지를 행한다. 이 때, GR가 "L"레벨, GC가 "H"레벨이기 때문에, 어드레스 기억용 셀에는 컬럼 방향 구제를 위한 어드레스가 기억되게 된다. 이것에 의해, 컬럼 방향의 메모리 셀의 구제를 행한다.

도 41의 어드레스 기억용 셀은 도 25의 어드레스 기억용 셀과 비교하면, GR, GC 신호가 게이트에 입력되는 PROM을 갖고 있는 점에서 상위하고 있다. 이것에 의해, 로우와 블록의 구별을 행하고 있다.

상술한 실시 형태에서는 용장 메모리 셀 어레이를 메인 메모리 셀 어레이의 컬럼 방향의 단부에 근접시켜 배치하고, 메인 메모리 셀 어레이와 용장 메모리 셀 어레이에서 컬럼 디코더를 공통으로 사용하고 있었다.

그래서, 이하의 실시 형태에서는 용장 메모리 셀 어레이와 메인 메모리 셀 어레이를 서로 분리한 위치에 배치하고, 메인 메모리 셀 어레이와 용장 메모리 셀 어레이에서 컬럼 디코더를 개별로 설치한 경우에 대해 설명한다.

이 실시 형태에서는 메인 메모리 셀 어레이의 컬럼 디코더와 용장 메모리 셀 어레이의 컬럼 디코더가 각각 필요하게 되지만, 도 43에 도시하는 바와 같이 용장 메모리 셀을 선택하는 디코더는 용장 메모리 셀의 소스에 접속되는 비트선만 선택하면 좋다.

컬럼선은 디코드 할 필요가 없고, 공통으로 VSS에 접속할 수 있다.

이 때문에, 용장 메모리 셀의 소스측에 저항이 입력되지 않게 되고, 기록 특성이 개선되며, 기록 시간이 짧게 된다. 또, 이 컬럼선은 1셀마다 설치할 필요가 없고, 2셀에 1개 설치하면 좋다. 이 때문에, 용장 메모리 셀 어레이의 컬럼 방향의 길이를 짧게할 수 있다. 또, 지금까지 I/O마다 치환하고 있던 컬럼 게이트가 독립이기 때문에, 용장 메모리 셀 어레이를 1개의 I/O에만 사용할 수 있어 구제가능한 셀 수를 증가시킬 수 있다.

도 44는 본 발명의 반도체 기억 장치의 블록 다이어그램을 도시하고 있다.

이 실시 형태에서는 용장 메모리 셀 어레이는 로우 구제, 블록 구제 및 컬럼 구제가 가능하게 되어 있다. 어드레스 기억용 셀은 상술한 실시 형태와 마찬가지로 로우 어드레스와 컬럼 어드레스의 양쪽을 기억할 수 있도록 구성되어 있다.

로우 구제 및 블록 구제의 기본 단위의 크기는 지금까지의 실시형태와 동일하고, 로우 구제시는 워드선 1개(64셀), 블록 구제시는 로우 방향 2셀, 컬럼 방향 16셀이다. 컬럼 구제시는 로우 방향으로 1셀, 컬럼 방향으로 64셀이다.

본 실시 형태에서, 용장 메모리 셀 어레이는 I/O0, I/O1용으로 2개이고, I/O2, I/O3용으로 2개이다. 다른 큰 차이는 메인 메모리 셀 어레이와 용장 메모리 셀 어레이 사이에 분리 회로를 배치하지 않고, 리던던시 모드가 되면, 센스 앰프 전단의 트랜지스터에 의해 전환한다.

어드레스 센스 방식은 이전의 어드레스 기억 회로 공용형과 동일하고, 블록 리던던시 검지시에 컬럼 리던던시 검지도 동시에 행한다. 시퀸스는 도 42의 시퀸스와 동일하다.

도 45에 도시하는 바와 같이, 어드레스 기억용 셀은 컬럼 구제시에서의 컬럼 방향에 서로 이웃한 셀을 구별하기 때문에, 2셀만큼 증가하고 있다. 로우 구제시 및 블록 구제시에서는 SGU, SGD에 관계없이 선택되기 때문에, 2셀 공히 기록을 행하고 있다. 또, 컬럼 구제시에서는 메인에 관계없이 선택되기 때문에, 메인 신호 RA1, RA2, RB1, RB2의 전부에 기록을 행하고 있다.

로우 구제시 및 블록 구제시에서는 지금까지의 실시예와 동일하게 셀 어레이의 좌측 또는 우측이 전부 치환되기 때문에, 용장 메모리 셀 어레이의 출력을 각각 I/O의 센스 앰프에 할당할 필요가 없지만, 컬럼 구제에서는 용장 메모리 셀의 출력을 어느 1개의 I/O의 센스 앰프에 접속하기 때문에, 도 44의 블록 다이어그램에 도시하는 I/O 기억용 셀 (81, 81') 및 검지 회로 (83, 83')이 있다.

로우 및 블록 구제에서는 이 I/O 기억용 셀 (81)에 기억을 행하지 않지만, 컬럼 구제에서는 여기에서 용장 메모리 셀 어레이의 출력을 연결하는 I/O를 기억하고, 이 출력이 통상 "H"레벨이지만, "L"레벨이 됨으로써 컬럼 구제가 되고, 디코더가 전환된다.

선택 회로 (62, 62')에는 로우 구제 및 블록 구제에서는 SGU/D의 신호가 입력되어 있지만, 이것이 SGU/D, RB 변환 회로(82, 82')에 의해 메인을 선택하는 신호 RB1, RB2로 전환된다.

용장 메모리 셀 어레이의 컬럼 게이트(80, 80')에 입력되는 신호는 컬럼 게이트에 공통으로 한 실시 형태와 마찬가지로, 로우 구제시에는 컬럼 프리 디코더의 신호가 입력되고, 블록 구제시 및 컬럼 구제시에는 로우 프리 디코더의 신호가 입력된다.

상술한 실시 예에서는 마스크 ROM에 대해 설명했지만, EPROM, EEPROM 이나 DRAM 등의 용장 회로로서 이용할 수 있다.

또, 본원 청구 범위의 각 구성 요건에 병기한 도면 참조 부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정하는 의도로 병기한 것은 아니다.

이상, 설명한 바와 같이 본 발명의 반도체 기억 장치에 의하면, 다음과 같은 효과를 얻는다.

제1로, 용장 메모리 셀 어레이를 메인 메모리 셀 어레이의 컬럼 방향 (또는 로우방향)의 단부에 배치하고, 메인 메모리 셀 어레이와 용장 메모리 셀 어레이 사이에는 비트선 또는 컬럼선을 절단할 수 있는 전단 회로를 배치하고, 또 용장 메모리 셀 어레이의 단부에 컬럼 디코더를 배치함으로써 메인 셀 어레이와 용장 메모리 셀 어레이에서 1개의 컬럼 디코더를 공용할 수 있어, 칩 면적을 축소할 수 있다.

이 경우에서, 특히 마스크 ROM의 용장 메모리 셀을 1층의 PROM으로 구성하면, 메인 메모리 셀(MOS 트랜지스터)의 게이트와 용장 메모리 셀(1층 PROM)의 플로팅 게이트를 동시에 형성할 수 있어, 제조 공정의 증가없이 칩 면적의 축소를 달성할 수 있다.

제2로, 용장 메모리 셀 어레이를 메인 메모리 셀 어레이의 컬럼 방향(또는 로우방향)의 한 단부에만 배치해도 로우 프리 디코더의 출력선과 컬럼 프리 디코더의 출력선을 트랜지스터군을 통해 접속하고, 이 트랜지스터군의 온·오프를 제어하며, 로우 프리 디코더의 출력 또는 컬럼 프리 디코더의 출력을 어드레스 기억 회로에 받아들임으로써, 메인 메모리 셀 어레이의 로우 구제와 컬럼 구제를 달성하고 있다.

이것에 의해 로우 구제와 컬럼 구제를 가능하게 하기 때문에, 메인 메모리 셀어레이의 로우 방향의 단부와 컬럼 방향의 단부의 2개의 단부에 용장 메모리 셀 어레이를 배치하는 경우에 비해 칩 면적을 작게 할 수 있다.

Claims

메인 메모리 셀 어레이, 제1 입력 신호에 기초하여 상기 메인 메모리 셀 어레이의 로우를 선택하는 로우 디코더, 상기 메인 메모리 셀 어레이의 컬럼 방향의 일단에 근접하여 배치되고, 상기 메인 메모리 셀 어레이와 비트선 또는 컬럼선을 공통으로 하는 용장 메모리 셀 어레이, 상기 메인 메모리 셀 어레이와 상기 용장 메모리 셀 어레이 사이에 배치되는 분리 회로, 상기 용장 메모리 셀 어레이에 인접하여 배치되고, 제2 입력 신호에 기초하여 상기 메인 메모리 셀 어레이의 컬럼을 선택함과 동시에 상기 제1 또는 상기 제2 입력 신호에 기초하여 상기 용장 메모리 셀 어레이의 컬럼을 선택하는 컬럼 디코더; 및 상기 제1 또는 제2 입력 신호에 기초하여 상기 용장 메모리 셀 어레이의 로우를 선택함과 동시에 상기 분리 회로에 의해 상기 메인 메모리 셀 어레이와 상기 용장 메모리 셀 어레이 사이에서 상기 비트선 또는 컬럼선을 절단하는 용장회로를 구비하고, 상기 용장 회로는, 상기 메인 메모리 셀 어레이의 불량 메모리 셀을 갖는 로우 또는 컬럼을 기억하기 위한 기억부를 갖고, 상기 기억부에 기억된 로우와 상기 제1 입력 신호에 의해 선택되는 로우가 일치하는 경우에, 상기 비트선 또는 상기 컬럼선을 절단하여 상기 용장 메모리 셀 어레이의 로우를 선택하고, 상기 기억부에 기억된 컬럼과 상기 제2 입력 신호에 의해 선택되는 컬럼이 일치하는 경우에는, 상기 비트선 또는 상기 컬럼선을 절단하여 상기 용장 메모리 셀 어레이의 로우를 선택하여 상기 제1 입력 신호를 상기 컬럼 디코더로 유도하고, 상기 제1 입력 신호에 기초하여 상기 용장 메모리 셀 어레이의 컬럼을 선택하는 것을 특징으로 하는 반도체 기억장치.
제1항에 있어서, 상기 메인 메모리 셀 어레이는 판독 동작만 가능한 마스크 ROM으로 구성되고, 상기 용장 메모리 셀 어레이는 1층의 PROM으로 구성되어 있는 것을 특징으로 하는 반도체 기억 장치.
제2항에 있어서, 상기 용장 메모리 셀 어레이에서, 컬럼 방향에 인접하는 2개의 메모리 셀은 소스·드레인 영역을 공유하고 있는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 용장 메모리 셀 어레이의 로우 방향의 크기는 상기 메인 메모리 셀 어레이의 로우 방향의 크기의 정수배인 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 제1 입력 신호를 유도하는 신호선과 상기 제2 입력 신호를 유도하는 신호선은 제1 및 제2 트랜지스터군을 통해 서로 접속되고, 상기 컬럼 디코더는 상기 제1 및 제2 트랜지스터군 사이의 신호선에 접속되며, 상기 제1 및 제2 트랜지스터군의 온 및 오프를 제어함으로써 상기 제1 또는 제2 입력 신호를 상기 컬럼 디코더로 유도하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 용장 회로는 상기 메인 메모리 셀 어레이의 불량 메모리 셀을 갖는 로우 또는 컬럼을 기억하기 위한 기억부를 갖고, 상기 기억부에 기억된 로우 또는 컬럼과 상기 제1 또는 제2 입력 신호에 의해 선택되는 로우 또는 컬럼이 일치하는 경우에 상기 분리 회로에 의해 상기 비트선 또는 상기 컬럼선을 절단하고, 상기 용장 메모리 셀 어레이의 로우를 선택하며; 상기 제1 또는 제2 입력 신호를 상기 컬럼 디코더로 유도하여, 상기 제1 또는 제2 입력 신호에 기초하여 상기 용장 메모리 셀 어레이의 컬럼을 선택하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 제1 입력 신호를 유도하는 신호선과 상기 제2 입력 신호를 유도하는 신호선은, 제1, 제2 및 제3 트랜지스터군을 통해 서로 접속되고, 상기 컬럼 디코더는 상기 제1 및 제2 트랜지스터군 사이의 신호선에 접속되며, 상기 분리 회로 및 상기 용장 메모리 셀 어레이의 로우를 선택하는 선택 회로는 상기 제2 및 제3 트랜지스터군 사이의 신호선에 접속되고, 상기 제1, 제2 및 제3 트랜지스터군의 온 및 오프를 제어함으로써, 상기 제1 또는 제2 입력 신호를 상기 컬럼 디코더로 유도하고, 상기 제1 또는 제2 입력 신호를 상기 선택 회로도 유도하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 반도체 기억 장치는 교대로 배치되어 있는 비트선과 컬럼선을 갖고, 상기 메인 메모리 셀 어레이는 비트선과 컬럼선 사이에 접속된 메모리 셀로 구성되고, 상기 용장 메모리 셀 어레이는 컬럼선과 컬럼선 사이에 접속된 메모리 셀로 구성되며, 상기 비트선 및 소정의 컬럼선은 센스 앰프에 접속되고, 상기 컬럼선은 각각의 컬럼선에 소정의 전위를 공급하는 바이어스 회로에 접속되어 있는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 메인 메모리 셀 어레이의 메모리 셀의 데이터를 판독할 때에, 상기 바이어스 회로는 상기 컬럼선에 접지 전위 및 바이어스 전위를 교대로 인가하고, 상기 용장 메모리 셀 어레이의 메모리 셀의 데이터를 판독할 때에, 상기 바이어스 회로는 상기 컬럼선에 1개 걸러 접지 전위를 인가하고, 접지 전위가 인가되지 않은 컬럼선을 센스 앰프에 접속하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 컬럼선에 소정 전위를 공급하여 상기 용장 메모리 셀 어레이의 메모리 셀에 데이터를 기록하기 위한 기록 회로를 더 구비하고, 상기 기록 회로가 상기 용장 메모리 셀 어레이의 메모리 셀에 데이터를 기록하고 있을 때에, 상기 용장 회로는 상기 분리 회로에 의해 상기 비트선 또는 상기 컬럼선을 절단하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 용장 메모리 셀 어레이의 메모리 셀에 데이터를 기록하기 위해 공급하는 전위를 인가하기 위한 1개 이상의 제1 패드와, 청구항 1에 기재한 반도체 기억 장치를 동작시키기 위한 전원 전위를 인가하기 위한 1개 이상의 제2 패드를 구비하고, 상기 용장 메모리 셀 어레이의 메모리 셀에 데이터를 기록한 후에는 상기 제1 패드 및 상기 제2 패드에 모두 상기 전원 전위가 인가되는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 용장 메모리 셀 어레이 내를 통과하는 비트선 또는 컬럼선의 개수가 상기 메인 메모리 셀 어레이 내를 통과하는 비트선 또는 컬럼선의 개수보다도 작게 되도록 상기 용장 메모리 셀 어레이와 상기 메인 메모리 셀 어레이 사이에 디코더를 배치한 것을 특징으로 하는 반도체 기억 장치.
메인 메모리 셀 어레이, 제1 입력 신호에 기초하여 상기 메인 메모리 셀 어레이의 로우를 선택하는 로우 디코더, 제2 입력 신호에 기초하여 상기 메인 메모리 셀 어레이의 컬럼을 선택하는 컬럼 디코더, 용장 메모리 셀 어레이, 상기 제1 및 제2 입력 신호중 적어도 1개의 신호에 기초하여 상기 용장 메모리 셀 어레이의 로우를 선택하는 용장 회로, 및 상기 제1 또는 제2 입력 신호에 기초하여 상기 용장 메모리 셀 어레이의 컬럼을 선택하는 용장 컬럼 디코더를 구비하고, 상기 용장 회로는, 상기 메인 메모리 셀 어레이의 불량 메모리 셀을 갖는 로우 또는 컬럼을 기억하기 위한 기억부를 갖고, 상기 기억부에 기억된 로우와 상기 제1 입력 신호에 의해 선택되는 로우가 일치하는 경우에, 상기 용장 메모리 셀 어레이의 로우를 선택하여, 상기 제2 입력 신호를 상기 용장 컬럼 디코더로 유도하고, 상기 기억부에 기억된 컬럼과 상기 제2 입력 신호에 의해 선택되는 컬럼이 일치하는 경우에, 상기 용장 메모리 셀 어레이의 로우를 선택하여, 상기 제1 입력 신호를 상기 용장 컬럼 디코더로 유도하고, 상기 용장 메모리 셀 어레이의 컬럼을 선택하는 것을 특징으로 하는 반도체 기억 장치.