JPH11144486A

JPH11144486A - 高密度メモリ用メモリ冗長回路

Info

Publication number: JPH11144486A
Application number: JP33759697A
Authority: JP
Inventors: Chao Yan Niien; チャオヤンニーエン; Iyu Chen Chun; イュチェンチュン; Iyun Rin Chun; イュンリンチュン
Original assignee: OKO DENSHI KOFUN YUGENKOSHI
Current assignee: OKO DENSHI KOFUN YUGENKOSHI
Priority date: 1997-10-31
Filing date: 1997-10-31
Publication date: 1999-05-28

Abstract

(57)【要約】（修正有）【課題】高密度集積回路ＲＯＭメモリに適する冗長性
アーキテクチャ。【解決手段】冗長性セルは、拡散語線、アレイにおけ
る語線を置換えるように構成されかつ拡散語線から離間
された冗長語線に基づく。拡散語線と冗長語線の間の第
１及び第２の拡散領域、及び第１，第２の拡散領域の間
のチャネル領域は、冗長セルの一部を形成する。第２の
拡散領域と反対側の冗長語線に隣接する第３の拡散領域
では、第２の拡散領域がソース端子として動作し、第３
の拡散領域がドレイン端子として動作し、かつ冗長語線
がトランジスタのゲートとして動作する。フローティン
グ・ゲート部材は、拡散語線のセグメントを上に重ね、
かつ第１の拡散領域の回りで第１，第２の拡散領域の間
のチャネル領域にわたり拡散語線と冗長語線の間に伸張
する。第１の接触は、第１の拡散領域と第１のビット・
ラインの間で行われ第２の接触は、第３の拡散領域と第
２のビット・ラインの間で行われる。

Description

【発明の詳細な説明】

【０００１】関連出願に対する相互参照本発明は、本願と同日に出願され、かつ本願と同じ出願
人に譲渡された、NienChao Yangによって発明された“M
EMORY REDUNDANCY CIRCUIT FOR HIGH DENSITYMEMORY WI
TH EXTRA ROW AND COLUMN FOR FAILED ADDRESS STORAG
E”という発明の名称の同時係属出願に関連する。

【０００２】

【産業上の利用分野】本発明は、集積回路メモリ設計に
関し、特に、マスク読取り専用メモリ（マスクＲＯＭ）
のような高密度メモリ配列に対するオン・チップ冗長性
を供給するための回路素子に関する。

【０００３】

【従来の技術】集積回路メモリ・デバイスの製造におい
て、配列の欠陥セグメントに対する置換えとして用いる
ことができる、メモリの冗長セグメントを主配列に加え
て供給することは、一般的である。それゆえに、メモリ
・セルの更なる行または列が集積回路メモリ・デバイス
に供給される。デバイスの製造後、主配列の全てのセグ
メントがよい状態にあるかどうかを決定すべく検査され
る。配列のいずれかのセグメントが検査に不合格なら
ば、それは故障したセグメントを特徴付けるチップ上の
アドレスを記憶し、かつ欠陥セグメントの代わりに更な
るセグメントをアクセスすべく記憶されたアドレスに応
答する回路素子を用いることにより冗長セグメントによ
って置換されうる。この処理は、メモリ回路に対する製
造歩留りを著しく改良する。

【０００４】この分野における実質的な従来技術は、例
えば米国特許第 3,753,244号公報、米国特許第 4,047,1
63号公報、米国特許第 4,250,570号公報、及びMcKinney
による“A 5V 64K EPROM Utilizing Redundant Circuit
ry”, 1980 IEEE International Solid-State Circuits
Conference, 146-147頁のような出版物によって示され
る。

【０００５】

【発明が解決しようとする課題】冗長性が広く適用され
ていない一つの分野は、マスクＲＯＭのような、高密度
読取り専用メモリ（ＲＯＭ）・デバイスの分野である。
マスクＲＯＭのＲＯＭセルが製造ステップを用いてプロ
グラムされるので、更なる置換えセグメントとして他の
マスクＲＯＭセルを用いることは、不可能である。ＲＯ
Ｍセルの更なるセグメントは、故障したセグメントから
のデータで検査した後にプログラムすることができない
ので、これは、真実である。それゆえに、配列のメモリ
素子が製造後にプログラムされるように設計され、かつ
冗長素子が容易に利用されるような、プログラマブル・
メモリ・デバイスとは異なり、読取り専用メモリ回路
は、冗長性の使用をすみやかに許容しない。

【０００６】マスクＲＯＭに対する冗長性素子として単
一のポリシリコン・フローティング・ゲート・トランジ
スタを使用することが提案されている。例えば、出願番
号08/825,873号（ＰＣＴ出願番号ＰＣＴ／ＵＳ９６／１
７３００）を有している、Yiu, et alによって発明さ
れ、１９９７年４月２日に出願された、“MEMORY REDUN
DANCY CIRCUIT USING SINGLE POLYSILICON FLOATING GA
TE TRANSISTORS AS REDUNDANCY ELEMENTS ”という発明
の名称を有する同時係属出願中の米国特許出願を参照の
こと。マスクＲＯＭに対する冗長性素子としてフローテ
ィング・ゲート・トランジスタのレイアウトに関連付け
られた一つの問題は、マスクＲＯＭが非常に稠密なメモ
リ構造であるということである。それゆえに、マスクＲ
ＯＭ配列の配列構造内に適合するために、フローティン
グ・ゲート冗長性素子は、非常にコンパクトな方法で配
置されなければならない。これは、従来技術においてフ
ローティング・ゲート冗長性素子によるマスクＲＯＭ配
列の効率的な実施を妨げる。しかしながら、熱電子注入
によってプログラムされる、単一層ポリシリコン・フロ
ーティング・ゲート・トランジスタに基づくＥＰＲＯＭ
のようなセルは、マスクＲＯＭ配列の異常コア・セルを
置換えるためのよい方法である。

【０００７】メモリ配列の密度が減少し、かつ歩留りを
改良する必要性が増大すると、冗長素子を読取り専用メ
モリ・デバイスに適用することが望ましい。しかしなが
ら、冗長素子を実施する費用が冗長性によって達成され
た製造歩留りにおける利得よりも高くないように、冗長
素子は、小型でかつＲＯＭ製造処理とコンパチブルでな
ければならない。本発明の目的は、上記従来の技術にお
ける問題点に鑑み、高密度集積回路メモリに適する冗長
性アーキテクチャを提供することである。

【０００８】

【課題を解決するための手段】本発明の上記目的は、メ
モリ・セルのアレイ、アレイに結合された一組のビット
・ライン及びアレイに結合された一組の語線；拡散語
線；一組の語線の語線を置換えるように構成され、かつ
拡散語線から離間された、冗長語線；拡散語線と冗長語
線の間の第１及び第２の拡散領域、及び第１の拡散領域
と第２の拡散領域の間のチャネル領域；第２の拡散がソ
ース端子として動作し、第３の拡散がドレイン端子とし
て動作し、かつ冗長語線がトランジスタのゲートとして
動作するように構成され、第２の拡散領域に反対な冗長
語線に隣接する第３の拡散領域；拡散語線のセグメント
を上に重ね、かつ、第１の拡散領域の回りでかつ第１の
拡散領域と第２の拡散領域の間のチャネル領域にわたり
拡散語線と冗長語線の間に拡張すべく構成されたフロー
ティング・ゲート部材；及び第１の拡散領域と一組のビ
ット・ラインの第１のビット・ラインの間の第１のコン
タクト、及び第３の拡散領域と一組のビット・ラインの
第２のビット・ラインの間の第２のコンタクトを備えて
いる集積回路メモリによって達成される。

【０００９】本発明では、アレイの一組の語線の語線
は、導電性材料を備え、かつ冗長語線は、導電性材料を
備えて構成してもよい。本発明では、導電性材料は、ポ
リシリコンを備えて構成してもよい。本発明では、冗長
語線は、ポリシリコンを備えて構成してもよい。本発明
では、一組のビット・ラインは、金属層で形成されたメ
タル・ラインを備え、第１及び第２のコンタクトは、第
１及び第３の拡散領域と金属層の間のコンタクトを備え
て構成してもよい。本発明では、一組のビット・ライン
のビット・ラインは、メモリ・セルのアレイ及び一組の
語線を上に重ねている実質的に直線導体を備えており、
第１及び第２のビット・ラインは、それぞれ第１及び第
２のコンタクトへの実質的に直線拡張を含むように構成
してもよい。

【００１０】本発明では、冗長語線は、アレイの一組の
語線の語線に実質的に並列な導体を備えて構成してもよ
い。本発明では、マスクＲＯＭメモリ・セルのアレイ、
アレイに結合された一組のビット・ライン、及びアレイ
に結合された一組の語線；一組の語線に結合された行デ
コータ；一組のビット・ラインに結合された列デコー
ダ；一組のビット・ラインに結合されたメモリ・セルに
記憶されたデータを感知すべく列デコータに結合された
一組の感知回路；拡散語線；拡散語線から離間された冗
長語線；複数のフローティング・ゲート・メモリ・セ
ル、複数のフローティング・ゲート・メモリ・セルは、
拡散語線と冗長語線の間の第１及び第２の拡散領域、及
び第１の拡散領域と第２の拡散領域の間のチャネル領
域；第２の拡散がソース端子として動作し、第３の拡散
がドレイン端子として動作し、かつ冗長語線がトランジ
スタのゲートとして動作するように構成され、第２の拡
散領域に反対な冗長語線に隣接する第３の拡散領域；拡
散語線のセグメントを上に重ね、かつ、第１の拡散領域
の回りでかつ第１の拡散領域と第２の拡散領域の間のチ
ャネル領域にわたり拡散語線と冗長語線の間に拡張すべ
く構成されたフローティング・ゲート部材；及び第１の
拡散領域と一組のビット・ラインの第１のビット・ライ
ンの間の第１のコンタクト、及び第３の拡散領域と一組
のビット・ラインの第２のビット・ラインの間の第２の
コンタクトを含んでおり、冗長語線に結合されたフロー
ティング・ゲート・メモリ・セルでアレイの特定の行の
マスクＲＯＭメモリ・セルを置換えために、行デコー
ダ、冗長語線及び拡散語線に結合された冗長制御ロジッ
クを備えているように構成してもよい。

【００１１】本発明では、アレイの一組の語線の語線
は、導電性材料を備え、かつ冗長語線は、導電性材料を
備えていることを特徴とする請求項８に記載の集積回路
メモリ。本発明では、導電性材料は、ポリシリコンを備
えて構成してもよい。本発明では、冗長語線は、ポリシ
リコンを備えて構成してもよい。本発明では、一組のビ
ット・ラインは、金属層で形成されたメタル・ラインを
備え、第１及び第２のコンタクトは、第１及び第３の拡
散領域と金属層の間のコンタクトを備えて構成してもよ
い。本発明では、一組のビット・ラインのビット・ライ
ンは、マスクＲＯＭメモリ・セルのアレイ及び一組の語
線を上に重ねている実質的に直線導体を備えており、第
１及び第２のビット・ラインは、それぞれ第１及び第２
のコンタクトへの実質的に直線拡張を含むように構成し
てもよい。

【００１２】本発明では、一組のビット・ラインは、交
互グランド・ライン及びデータ・ラインを含むように構
成してもよい。本発明では、アレイは、一組のビット・
ラインの各ビット・ラインに対して各行に二つのメモリ
・セルを含むように構成してもよい。本発明では、アレ
イは、一組のビット・ラインの各ビット・ラインに対し
て各行に二つのマスクＲＯＭメモリ・セルを含み、かつ
一組のビット・ラインのビット・ラインは、マスクＲＯ
Ｍメモリ・セルのアレイ及び一組の語線を上に重ねてい
る実質的に直線導体を備え、かつ第１及び第２のビット
・ラインは、それぞれ第１及び第２のコンタクトへの実
質的に直線拡張を含むように構成してもよい。本発明で
は、冗長語線は、アレイの一組の語線の語線に実質的に
並列な導体を備えて構成してもよい。

【００１３】また、本発明の上記目的は、メモリ・セル
のアレイ、アレイに結合された一組のビット・ライン及
びアレイに結合された一組の語線；アレイに隣接して構
成された、拡散語線；拡散語線と特定の語線の間の第１
及び第２の拡散領域、第１の拡散領域は、第２の拡散領
域から離間され、その間にチャネル領域を有し；第２の
拡散がソース端子として動作し、第３の拡散がドレイン
端子として動作し、かつ特定の語線がトランジスタのゲ
ートとして動作するように構成され、第２の拡散領域に
反対な特定の語線に隣接する第３の拡散領域；拡散語線
のセグメントを上に重ね、かつ、第１の拡散領域の回り
でかつ第１の拡散領域と第２の拡散領域の間のチャネル
領域にわたり拡散語線と冗長語線の間に拡張すべく構成
されたフローティング・ゲート部材；アレイのメモリ・
セルの列に関連付けられた一組のビット・ラインのビッ
ト・ラインの置換えのために構成された、第１の冗長ビ
ット・ライン及び第２の冗長ビット・ライン；及び第１
の拡散領域と第１のビット・ラインの間の第１のコンタ
クト、及び第３の拡散領域と第２のビット・ラインの間
の第２のコンタクトを備えている集積回路メモリによっ
て達成される。

【００１４】本発明では、一組のビット・ラインのビッ
ト・ラインは、金属層で形成されたメタル・ラインを備
え、第１及び第２の冗長ビット・ラインは、金属層のメ
タル・ラインを備えて構成してもよい。更に、本発明の
上記目的は、マスクＲＯＭメモリ・セルのアレイ、アレ
イに結合された一組のビット・ライン、及びアレイに結
合された一組の語線；一組の語線に結合された行デコー
タ；一組のビット・ラインに結合された列デコーダ；一
組のビット・ラインに結合されたメモリ・セルに記憶さ
れたデータを感知すべく列デコータに結合された一組の
感知回路；一組の語線の語線の拡張；語線の拡張に実質
的に並列でかつ離間されて構成された、拡散語線；第１
及び第２の冗長ビット・ライン；複数のフローティング
・ゲート・メモリ・セル、複数のフローティング・ゲー
ト・メモリ・セルは、拡散語線と語線の拡張の間の第１
及び第２の拡散領域、及び第１の拡散領域と第２の拡散
領域の間のチャネル領域；第２の拡散がソース端子とし
て動作し、第３の拡散がドレイン端子として動作し、か
つ冗長語線がトランジスタのゲートとして動作するよう
に構成され、第２の拡散領域に反対な語線の拡張に隣接
する第３の拡散領域；拡散語線のセグメントを上に重
ね、かつ、第１の拡散領域の回りでかつ第１の拡散領域
と第２の拡散領域の間のチャネル領域にわたり拡散語線
と語線の拡張の間に拡張すべく構成されたフローティン
グ・ゲート部材；及び第１の拡散領域と第１の冗長ビッ
ト・ラインの間の第１のコンタクト、及び第３の拡散領
域と第２の冗長ビット・ラインの間の第２のコンタクト
を含んでおり、かつ冗長ビット・ラインに結合されたフ
ローティング・ゲート・メモリ・セルでアレイの特定の
列のマスクＲＯＭメモリ・セルを置換えために、列デコ
ーダ、冗長ビット・ライン及び拡散語線に結合された冗
長制御ロジックを備えている集積回路メモリによって達
成される。

【００１５】本発明では、アレイの一組の語線の語線
は、導電性材料を備え、かつ語線の拡張は、導電性材料
を備えて構成してもよい。本発明では、導電性材料は、
ポリシリコンを備えて構成してもよい。本発明では、第
１及び第２の冗長ビット・ラインは、金属層で形成され
たメタル・ラインを備え、第１及び第２のコンタクト
は、第１及び第３の拡散領域と金属層の間のコンタクト
を備えて構成してもよい。本発明では、一組の語線の語
線は、一組のビット・ラインの下で、マスクＲＯＭメモ
リ・セルのアレイを上に重ねている実質的に直線導体を
備えており、語線の拡張は、第１及び第２の冗長ビット
・ラインの下でフローティング・ゲート・メモリ・セル
への実質的に直線拡張を含むように構成してもよい。

【００１６】本発明では、第１及び第２の冗長ビット・
ラインは、グランド・ライン及びデータ・ラインをそれ
ぞれ備えて構成してもよい。

【００１７】

【作用】本発明は、マスクＲＯＭのような、高密度集積
回路メモリに適する冗長性アーキテクチャを提供する。
冗長性アーキテクチャは、従来技術に対して非常に小さ
なレイアウトを有する２トランジスタ冗長性セルに基づ
く。行及び列故障モードの両方は、本発明の冗長性アー
キテクチャを用いて修理することができる。更に、本発
明の冗長性アーキテクチャは、一般的な単一の金属、単
一のポリシリコン、マスクＲＯＭ処理を用いて製造する
ことができる。本発明の別の形態によれば、故障した行
または列を特徴付けるために用いたメモリは、配列に隣
接するコンパクト・レイアウトで製造されるそれぞれ余
分な列または行を用いて実施される。それが故障した行
または列のアドレスをレジスタするためにデバイスにお
ける余分な内容アドレス可能メモリ配列に対する必要性
をイルミネートする(illuminate)ので、これは、集積回
路の空間をかなり節約する。好ましいシステムでは、余
分な列及び余分な行の両方は、新規な２トランジスタ・
フローティング・ゲート・セルを用いて、配列に隣接し
てレイアウトされる。モード選択ロジックは、デバイス
に対して選択される行または列のどちらかの置換えによ
って含まれる。置換え行モードでは、余分な列のメモリ
・セルは、置換えられるべき行を示し、かつ故障した行
の代わりに置換え語線からのデータの読取りを可能にす
るために用いられる。置換え列モードでは、余分な行の
メモリ・セルは、置換えられる列を示し、かつ配列の故
障した列の代わりに置換え列からのデータの感知を可能
にするために用いられる。

【００１８】それゆえに、本発明は、配列に結合された
一組のビット・ライン及び一組の語線を有している読取
り専用メモリ・セルの配列を備えている集積回路メモリ
を提供する。複数の感知増幅器は、アドレスに応じて選
択さた列における配列に記憶されたデータ値を感知する
一組のビット・ラインに結合される。複数の語線ドライ
バは、一組の語線に結合され、かつアドレスに応じて配
列のメモリ・セルの行に対する読取りポテンシャルを駆
動する。電気的にプログラマブルなメモリ・セルの列
は、一組の語線に結合され、かつ電気的にプログラマブ
ルなメモリ・セルの列に結合された余分なビット・ライ
ンと、余分なビット・ラインに結合された余分な感知増
幅器とを含む。電気的にプログラマブルなメモリ・セル
の行は、含まれかつ一組のビット・ラインに結合され
る。行は、電気的にプログラマブルなメモリ・セルの行
に結合された余分な語線と、余分な語線に結合された余
分な語線ドライバとを含む。ロジックが含まれておりか
つ余分な列の電気的にプログラマブルなメモリ・セルに
記憶されたデータに応答する余分な感知増幅器に結合さ
れかつ複数の感知増幅器に配列における特定の行に対す
る置換えとして余分の行からデータを出力させることが
できるように余分な感知増幅器の出力によって示された
ような一組の語線の特定の語線に結合される。代替的
に、ロジックは、余分な感知増幅器及び余分な行の電気
的にプログラマブルなメモリ・セルに記憶されたデータ
に応答する余分な語線に結合され、かつ複数の感知増幅
器における感知増幅器の出力によって示されたような一
組のビット・ラインにおける特定のビット・ライン、及
び配列における特定列に対する置換えとして余分の列か
らデータを出力すべく余分な感知増幅器の出力に結合さ
れる。上記したように、好ましい実施例では、モード選
択回路は、列置換えまたは行置換えモードのいずれかを
選択すべく含まれる。

【００１９】本発明は、また、配列における冗長行また
は冗長列での新規のフローティング・ゲート・メモリ・
セルの使用を供給する。それゆえに、本発明は、また、
メモリ・セルの配列、配列に結合された一組のビット・
ライン及び配列に結合された一組の語線を備えている集
積回路メモリを供給する。埋設拡散語線は、配列に隣接
する基板に拡散され、かつ一組の語線における語線に並
列な注入（インプラント）によって実施される。冗長語
線は、異常コア・セルに結合された一組の語線における
語線を置換えるように構成される。冗長語線は、埋設拡
散語線から離間される。埋設拡散語線と冗長語線の間の
第１及び第２の埋設拡散領域、及び第１の埋設拡散領域
と第２の埋設拡散領域の間のチャネル領域は、冗長セル
の一部を形成する。フローティング・ゲート部材は、埋
設拡散語線のセグメントの上に重ねられ(overlie) 、か
つ第１の埋設拡散領域の回りありかつ第１の拡散領域と
第２の埋設拡散領域の間のチャネル領域にわたる埋設拡
散語線と冗長語線の間に拡張すべく構成されている。第
２の埋設拡散領域と反対側の冗長語線に隣接する第３の
埋設拡散領域は、第２の埋設拡散領域がソース端子とし
て動作し、第３の埋設拡散領域がドレイン端子として動
作し、かつ冗長語線がトランジスタのゲートとして動作
するように構成される。第１のコンタクトは、第１の埋
設拡散領域と一組のビット・ラインの第１のビット・ラ
インの間で行われ、第２のコンタクトは、第３の埋設拡
散領域と一組のビット・ラインの第２のビット・ライン
の間で行われる。

【００２０】好ましいシステムでは、一組の語線におけ
る語線は、ポリシリコンのような導電性材料を備え、か
つ冗長語線は、同じ導電性材料を備え、かつ同じマスク
段階で実施することができる。一組のビット・ライン
は、ポリシリコン層の上に重ねられている金属層で形成
された金属線を備えている。第１及び第２のコンタクト
は、金属層における第１及び第２のビット・ラインの間
及び第１及び第３の埋設拡散領域の間にコンタクトを備
えている。本発明の別の形態によれば、一組のビット・
ラインにおけるビット・ラインは、メモリ・セルの配列
の上に重ねられている本質的に直線導体と、一組の語線
とを備えている。第１及び第２のビット・ラインは、冗
長セルにおいて、それぞれ第１及び第２のコンタクトま
でビット・ラインの直線拡張を本質的に含む。

【００２１】集積回路メモリでは、複数の冗長セルは、
上述したように実施され、レイアウトが冗長性セルにわ
たりビット・ラインの直線拡張を支持するので、メモリ
配列の水平ピッチ内に全て整合される。冗長性セルの二
つ以上の行は、例えば、全ての金属ビット・ラインに対
して二つのマスクＲＯＭセルが存在する場合に、マスク
ＲＯＭセルの完全な行を置換えるべく要求されうる。代
替実施例によれば、冗長性セルは、置換え列を供給すべ
く構成されている。この実施例によれば、埋設拡散語線
は、アレイ（配列）の語線の拡張に実質的に並列に構成
されている。アレイの語線は、冗長セルのトランジスタ
のチャネル領域にわたり実質的に直線拡張を有する。本
発明の更に別の実施例によれば、冗長列及び冗長行の両
方は、メモリ・セルの単一アレイに関連付けて実施され
る。

【００２２】本発明の冗長性アーキテクチャは、高密度
マスクＲＯＭデバイスで製造を容易にするためにレイア
ウトがコンパクト（小型）でかつ非常に効率的である。
効率的冗長性を供給することによって、マスクＲＯＭに
対する製造歩留りは、多いに改良される。本発明の他の
形態及び利点は、図面、以下の詳細の説明及び特許請求
の範囲を参照することにより理解されるであろう。

【００２３】

【実施例】図１が本発明の基本アーキテクチャを示して
いる、添付した図面を参照して、本発明の好ましい実施
例を詳細に説明する。図１は、本発明による電気的にプ
ログラマブルなセルを用いている行及び列冗長性を有し
ている読取り専用メモリ・デバイスを示す図である。そ
れゆえに、デバイスは、Tom D. H. Yiu によって発明さ
れた“FLAT CELL READ-ONLY INTEGRATED CIRCUIT”とい
う発明の名称の米国特許第 5,117,389号公報に記載され
ているようなマスクＲＯＭアレイ１０を含む。マスク・
プログラミング以外の技術を用いてプログラムされる読
取り専用メモリ・アレイを含んでいる、他の読取り専用
メモリ・アーキテクチャも同様に利用することができ
る。

【００２４】図１に示したような冗長性アーキテクチャ
によれば、アレイは、それによってアレイの個々のセル
がアクセスされる一組の語線１１と一組のビット・ライ
ン１２とを含む。余分な列（カラム）１３及び余分な行
（ロー）１４は、アレイ１０に隣接する、デバイス上で
実施される。余分な列１３は、語線の拡張１１Ａによっ
て一組のビット・ライン１１に結合された電気的にプロ
グラマブルなメモリ・セルの列を含む。語線の拡張１１
Ａは、アレイの語線の一組１１における語線を駆動すべ
くライン１６上のアドレスに応答する行デコーダ１５に
結合される。図では、一組１１における語線は、余分な
列１３に結合される語線の拡張１１Ａを通して駆動され
る。余分な行１４は、少なくとも一つの電気的にプログ
ラマブルなメモリ・セルがビット・ラインの一組１２の
各ラインに結合されるように、アレイのビット・ライン
の一組１２の拡張１２Ａに結合される。ビット・ライン
の一組１２の拡張１２Ａは、アレイにおける特定の列を
選択すべくライン１８上のアドレスに応答する列デコー
ダ１７に結合される。複数の感知増幅器１９は、出力と
してライン２０上にデータを供給すべく列デコーダ１７
に結合される。

【００２５】本発明によれば、行置換えについて余分な
列１３に対する余分な感知増幅器と余分や行１４に対す
る余分な語線とを含む制御ロジック２１が含まれる。ロ
ジックは、アレイにおける特定の行に対する置換えとし
て余分な行１４からデータを複数の感知増幅器に出力さ
せることができるように余分な列１３のメモリ・セルに
記憶されかつ余分な感知増幅器の出力によって示される
ような語線の一組１１における特定の語線に結合された
データに応答する。列置換えモードでは、ロジックは、
アレイにおける特定の列に対する置換えとして余分な列
１３からデータを出力するために、余分な行１４のメモ
リ・セルに記憶されかつ複数の感知増幅器１９における
感知増幅器の出力によって示されるようなビット・ライ
ン１２の一組における特定のビット・ライン及び制御ロ
ジック２１における余分な感知増幅器の出力に結合され
たデータに応答する。また、好ましいシステムでは、制
御ロジック２１は、デバイスに対する置換え行または置
換え列モードのいずれかをイネーブルするために製造中
に設定される内容アドレス可能メモリ・セルのような、
モード選択回路を含む。

【００２６】それゆえに、図１に示すようなＲＯＭデバ
イスの検査中、ＲＯＭアレイ１０における欠陥行が検出
されうる。欠陥行アドレスまたは列アドレスは、プログ
ラマブル記憶装置（好ましいシステムにおいてそれぞれ
余分な列１３または余分な行１４）に記憶され、かつ欠
陥行からのデータは、制御回路素子（図示省略）をプロ
グラミングすることによって供給されるアクセスにより
置換え行１４にプログラムされる。このアクセスは、フ
ローティング・ゲート・セルに対するプログラミング・
ポテンシャルズを供給するための特殊ピンを用いて、標
準供給電圧に基づきプログラミング電圧の生成を許容す
るチップにチャージ・ポンプを用いて、または、この分
野で知られた他の技術を用いて供給されうる。図１に示
した冗長性回路素子は、それぞれ余分な列また行におけ
る欠陥行または列アドレスの記憶に基づく。代替システ
ムは、欠陥アドレス記憶素子、アドレス・コンパレー
タ、及びアドレス入力バッファを用いる。アレイにおけ
る欠陥行または列の代わりに置換え行または列を利用す
べく動作する代替ロジック回路は、この分野で知られた
ように実施することができる。

【００２７】図２及び３は、従来技術によるフラット
な、単一フローティング・ゲート・トランジスタに基づ
く２つの冗長性セルの回路及びレイアウトを示す。図２
に示すような冗長性セルは、それが関連付けられるメモ
リ・アレイからの第１のビット・ライン１００及び第２
のビット・ライン１０１に結合される。第１のフローテ
ィング・ゲート・トランジスタＭ１のドレイン及び第２
のフローティング・ゲート・トランジスタＭ２のドレイ
ンは、第１のビット・ライン１００に結合される。フロ
ーティング・ゲート・トランジスタＭ１のソース及びフ
ローティング・ゲート・トランジスタＭ２のソースは、
第２のビット・ライン１０１に結合される。冗長語線１
０２及び１０３は、トランジスタＭ１及びＭ２の制御ゲ
ートにそれぞれ結合される。フローティング・ゲート
は、ポリシリコンの単一層によって形成される。制御ゲ
ートは、以下に説明するように突き合わせ接触(butting
contact) によって冗長語線に結合された埋設拡散制御
ゲートを含む。

【００２８】図３は、図２のセルのレイアウトを示す。
図３に示すように、冗長語線１０２は、アレイの上に重
ねられているポリシリコン・ラインで実施される。冗長
語線１０２に実質的に並列な埋設拡散線１０５は、アレ
イにわたりレイアウトされる。埋設拡散線１０５は、ｎ
型ウェル１０６で実施された、絶縁されたｐ型拡散線で
ある。“Ｔ字形”フローティング・ゲート１０７は、埋
設拡散領域１０５の上に重ねられている第１の領域と、
フローティング・ゲート・メモリ・セルのチャネル領域
にわたり下方に拡張している第２の領域とを有する。埋
設拡散領域１０８は、フローティング・ゲート・メモリ
・セルのソースを供給し、かつ埋設拡散領域１０９は、
フローティング・ゲート・メモリ・セルのドレインを供
給する。チャネル領域は、フローティング・ゲート１０
７の下に横たわっている。金属接触１１０及び１１１
は、埋設拡散領域１０８及び１０９と金属ビット・ライ
ン１００及び１０１の間の接触を供給する。

【００２９】埋設拡散領域１０５は、埋設拡散領域から
ポリシリコン冗長語線まで伸張する金属プラグによって
実施される突き合わせ接触１１２によって冗長語線１０
２に接触する。この従来技術の冗長性セルでは、金属領
域１１２によって供給される突き合わせ接触に加えて、
金属ビット・ラインと接触するために金属接触１１０及
び１１１が用いられる。このセルは、ビット・ライン１
００と１０１の間で嵌合するが、レイアウトにおいて比
較的大きい。この従来技術設計によるセルの領域は、高
さが約５．９ミクロン、幅が約６．４ミクロンである。
よりいっそうコンパクトなフローティング・ゲート冗長
性セルを供給することが望ましい。更に、冗長性列を実
施するために使用するのに適切な冗長性セル・アーキテ
クチャを供給することが望ましい。

【００３０】図４は、本発明の冗長性セルを示す。図４
では、二つのセルが第１のビット・ライン２００と第２
のビット・ライン２０１の間に示されている。示した実
施例では、第１のビット・ライン２００は、グランド・
ライン（接地線）でありかつ第２のビット・ライン２０
１は、データ・ラインである。第１の冗長性セルは、フ
ローティング・ゲート・トランジスタＭ２とパス・ゲー
ト・トランジスタＭ１から構成されている。トランジス
タＭ２のドレインは、第１のビット・ライン２００に結
合されている。トランジスタＭ２のソースは、トランジ
スタＭ１のソースに接続されている。トランジスタＭ１
のドレインは、第２のビット・ライン２０１に接続され
ている。埋設拡散語線２０２は、フローティング・ゲー
ト・セルＭ２の制御ゲートとして動作する。

【００３１】フローティング・ゲート・セルＭ４とパス
・トランジスタＭ３から構成されたミラー・イメージ・
セルも図４に示されている。フローティング・ゲート・
トランジスタＭ４のドレインは、第１のビット・ライン
２００に接続されている。フローティング・ゲート・ト
ランジスタＭ４のソースとフローティング・ゲート・ト
ランジスタＭ３のソースは、互いに結合されている。パ
ス・トランジスタＭ３のドレインは、第２のビット・ラ
イン２０１に接続されている。フローティング・ゲート
・トランジスタＭ４の制御ゲートは、第２の埋設拡散ラ
イン２０３に接続されている。冗長語線２０４及び２０
５は、それぞれパス・トランジスタＭ１及びＭ３のゲー
トに接続されている。パス・トランジスタＭ１及びＭ３
は、冗長語線によって制御される。セルをアクセスする
ために、冗長語線並びに埋設拡散語線は、電圧を加え
る。

【００３２】図４に示した冗長性セルのレイアウトは、
図５に示す。図５は、ビット・ライン２００、ビット・
ライン２０１、ビット・ライン２１０、及びビット・ラ
イン２１１を含んでいる一組の４つのビット・ラインに
結合された４つのセルを示す。これらのビット・ライン
は、アレイのトップに重ねられ、かつビット・ラインの
マスクＲＯＭアレイから実質的に直線拡張を備えてい
る。コンタクト２２０及び２２１は、ビット・ライン２
００とビット・ライン２０１の間の第１のセルへのコン
タクトを供給する。コンタクト２２０は、埋設拡散領域
２２２に結合されている。第２の埋設拡散領域２２３
は、コンタクト２２０とコンタクト２２１の間に存在す
る。第３の埋設拡散領域２２４は、金属線２０１にコン
タクト２２１を介して結合されている。チャネル領域
は、埋設拡散領域２２４を埋設拡散領域２２３から分割
する。冗長語線２０４は、埋設拡散領域２２４と埋設拡
散領域２２３の間のチャネル領域をオーバーレイする。
これは、図４のトランジスタＭ１に対応するトランジス
タを確立する。また、チャネル領域は、埋設拡散領域２
２３を埋設拡散領域２２２から分割する。ポリシリコン
・フローティング・ゲート構造２２５は、埋設拡散領域
２２２と埋設拡散領域２２３の間のチャネル領域を上に
重ねている拡張である。それは、埋設拡散領域２２２の
まわりから埋設拡散語線２０２まで拡張する。フローテ
ィング・ゲート領域２２５は、第１のビット・ライン２
００と第２のビット・ライン２０１の間の埋設拡散語線
２２２にわたり拡張するセグメントを含む。埋設拡散語
線２０２は、埋設拡散領域２２２と埋設拡散領域２２３
の間のチャネル領域へのフローティング・ゲート素子２
２５を介する静電容量的結合によってフラット・フロー
ティング・ゲート・セルに対する制御ゲートとして動作
する。トランジスタＭ３とフローティング・ゲート・ト
ランジスタＭ４は、コンタクト２２１のまわりにミラー
・イメージ・ファッションでレイアウトされる。

【００３３】セルの同様な列もビット・ライン２１０と
２１１の間に示されている。０．４ミクロンのマスクＲ
ＯＭ処理のための図５に示したレイアウトによる冗長性
セルは、約５．３ミクロンの高さ及び約２．９６ミクロ
ンの幅を有する。幅は、図３の従来技術のセルの幅の半
分より小さい。図５の冗長性セルは、図３に示した従来
技術のセルの突き合わせ接触を有さない。これは、セル
がデコーダ構造に対する変更なしで現行フラット読取り
専用メモリ・ビット・ライン・メタル下で適合できるよ
うなよりいっそうコンパクトなレイアウトを許容する。
更に、レイアウト領域は、０．４ミクロン・フラットＲ
ＯＭ処理に対して、従来技術の約半分である。図５のセ
ルは、図３の従来技術のセルよりも多少多くの電流を消
費する。しかしながら、相違は、通常のタイミングを劣
化する程ではない。

【００３４】図６は、本発明による置換え行の実施を示
す。図６は、マスクＲＯＭセルのアレイ３００の一部を
示す。アレイ３００は、一組の語線ＷＬ０、ＷＬ１と一
組のビット・ラインＧＬ０、ＢＬ０、ＧＬ１、ＢＬ１、
ＧＬ２、．．．を含む。ビット・ラインの各対、例えば
ＧＬ０とＢＬ０の間には、二つのフラットＲＯＭセル３
０１及び３０２が存在する。フラットＲＯＭセルは、例
えば米国特許第 5,117,389号公報に記載されたように実
施される。アレイ３００では、相互参照の米国特許第5,
117,3892号に記載されたような左右バンク選択トランジ
スタを用いてアクセスされるローカル・ビット・ライン
３５０、３５１、３５２及び３５３が存在する。ビット
・ラインは、集積回路の置換えセグメントへのアレイ３
００からの対応直線拡張を含む。置換えセグメントは、
埋設拡散語線３１０、３１１、３１２、３１３及び３１
４を含んでいる、複数の埋設拡散語線を含む。埋設拡散
語線は、アレイ３００の語線ＷＬ０及びＷＬ１に実質的
に並列にレイアウトされる。埋設拡散語線から離間さ
れ、かつ並列にレイアウトされるのは、複数の冗長語線
ＲＷＬ０−ＲＷＬ７である。冗長語線は、アレイ３００
の語線ＷＬ０及びＷＬ１のように、ポリシリコンで実施
される。冗長性セルは、図３及び図４に関して上述した
ように実施される。それゆえに、埋設拡散語線３１０と
冗長語線ＲＷＬ０の間に冗長性セル３２０及び冗長性セ
ル３２１が存在する。冗長性セル３２２及び冗長性セル
３２３は、埋設拡散語線３１１と冗長語線ＲＷＬ１の間
にレイアウトされる。冗長性セル３２４及び３２５は、
埋設拡散語線３１１と冗長語線ＲＷＬ２の間に存在す
る。冗長性セル３２６及び冗長性セル３２７は、冗長語
線ＲＷＬ３と埋設拡散語線３１２の間にレイアウトされ
る。冗長性セル３２８及び３２９は、埋設拡散語線３１
２と冗長語線ＲＷＬ４の間にレイアウトされる。冗長性
セル３３０及び３３１は、冗長語線ＲＷＬ５と埋設拡散
語線３１３の間にレイアウトされる。冗長性セル３３２
及び３３３は、埋設拡散語線３１３と冗長語線ＲＷＬ６
の間にレイアウトされる。冗長性セル３３４及び３３５
は、冗長語線ＲＷＬ７と埋設拡散語線３１４の間にレイ
アウトされる。それゆえに、アレイでは８つの冗長語線
に結合された、１６の冗長セルが存在する。これは、ア
レイ３００における二つの欠陥行を置換えるための資源
を供給する。

【００３５】アレイを制御するために、埋設拡散語線３
１０−３１４の全ては、一緒に結合されるか、または並
列に駆動される。冗長語線ＲＷＬ０−ＲＷＬ８は、二つ
の通常の語線の置換えのために８つの冗長性アレイを制
御する。冗長語線ＲＷＬ０及びＲＷＬ２は、冗長語線Ｒ
ＷＬ１及びＲＷＬ３も一緒に駆動される読取りモードで
一緒に駆動される。冗長語線ＲＷＬ５及びＲＷＬ７が一
緒に駆動される間に、冗長語線ＲＷＬ４及びＲＷＬ６
は、一緒に駆動される。主アレイ３００では、全てのビ
ット・ラインに対して二つのセルが存在するので、従来
技術において知られているように、バンク左及びバンク
右のデコーディング構造が実施される。図７の実施によ
る左及び右のデコーディングは、ビット・ラインＢＬ０
の左側のセル３２０または右側のセル３２４を選択すべ
く冗長語線ＲＷＬ０またはＲＷＬ２を駆動するために用
いられる。

【００３６】それゆえに、図５から分かるように、冗長
性セルの水平ピッチは、アレイ３００で用いられた一組
のビット・ラインのレイアウト内に容易に適合する。ビ
ット・ラインは、冗長性列を通る直線拡張が設けられ、
かつ列は、アレイ３００の異常行の置換えの容易なデコ
ーディングのためにレイアウトされる。図７は、置換え
列を用いているデバイスのレイアウトを示す。この実施
例によれば、アレイ４００は、米国特許第 5,117,389号
公報に記載されるように実施される。複数の語線が存在
する。語線ドライバは、例えば８つの語線を有する行に
よって共有される。それゆえに、語線ＷＬ０は、７つの
他のバンクのセルの行にライン４１０で示したように結
合される。それゆえに、冗長性セルの垂直ピッチは、本
発明のセルで達成されるように、それがアレイの８つの
行の垂直ピッチよりも小さいならばドライバ間に適合す
る。語線ＷＬ１は、セルの７つの他のバンクの語線に矢
印４０２で示したように結合される。また、語線ＷＬ２
は、セルの７つの他のバンクに矢印４０３で示したよう
に結合される。語線ＷＬ０は、置換え列への直線拡張４
０４を含む。また、語線ＷＬ１は、直線拡張４０５を含
む。語線ＷＬ２は、直線拡張４０６を含む。第１の冗長
データ・ライン４０７、第２の冗長データ・ライン４０
８及びグランド・ライン４２１を含んでいる、冗長ビッ
ト・ラインは、デバイス上で実施される。冗長ビット・
ラインは、主アレイのビット・ラインのようなメタル・
ラインを備えている。埋設拡散語線は、語線ＷＬ０−Ｗ
Ｌ２に実質的に並列なアレイにレイアウトされ、かつ冗
長性セル４１０−４１５のフローティング・ゲート・ト
ランジスタに対する制御ゲートを供給する。全ての埋設
拡散語線ＢＤＷＬｓは、ライン４０９によって互いに結
合される。冗長性セル４１０及び４１１は、グランド・
ライン４２１へのコンタクト４２０を共有する。冗長性
セル４１２及び４１３は、グランド・ライン４２１への
コンタクト４２２を共有する。冗長性セル４１４及び４
１５は、グランド・ライン４２１へのコンタクト４２３
を共有する。冗長ビット・ライン４０７及び４０８は、
置換え列を実施するために使用する冗長性制御に結合さ
れる。図７のレイアウトによれば、主アレイの一つの列
が置換えられるならば、８つの組の冗長列が必要であ
る。二つの列だけが図７に示されている。

【００３７】図８、９、１０及び１１は、行置換えに対
して余分な列が故障した行を識別するために用いられ、
かつ列置換えに対して故障した列を識別するために余分
な行が用いられるような、本発明による行及び列置換え
に用いられる制御ロジックを示す。行置換えに対する動
作を説明するために図８及び図９を参照する。図８で
は、置換え列セルは、ブロック８００で示されかつ置換
え行セルは、ブロック８０１で示されている。置換え列
ブロック８００では、冗長ビット・ラインＲＢＬ０、グ
ランド・ビット・ライン８０２、及び冗長ビット・ライ
ンＲＢＬ１が示されている。アレイの語線ＷＬ０及びＷ
Ｌ１は、冗長列ブロック８００を通して拡張８０３及び
８０４を伴って示されている。第１のセル８０５及び第
２のセル８０６は、グランド・ライン８０２とビット・
ラインＲＢＬ０の間に接続される。第３のセル８０７及
び第４のセル８０８は、グランド・ライン８０２とビッ
ト・ラインＲＢＬ１の間に接続される。この例では、セ
ル８０６、８０７及び８０８が低しきい値を有すると同
時に、セル８０５は、高しきい値でプログラムされる。

【００３８】置換え行ブロック８０１では、冗長語線Ｒ
ＷＬ０及び冗長語線ＲＷＬ１は、置換え語線ドライバ８
１０に結合される。また、置換え行８０１のセルは、そ
れぞれ拡張８１１、８１２及び８１３によって、主アレ
イのグランド・ライＧＬ０、データ・ラインＢＬ０、及
びグランド・ラインＧＬ１を含んでいるビット・ライン
に結合される。それゆえに冗長行ブロック８０１では、
セル８１４及び８１５は、ビット・ラインＧＬ０とＢＬ
０の間及び対応冗長語線ＲＷＬ０及びＲＷＬ１に接続さ
れる。セル８１６及び８１７は、ビット・ラインＢＬ０
とビット・ラインＧＬ１の間、及び冗長語線ＲＷＬ０及
びＲＷＬ１にそれぞれ結合される。ビット・ラインＢＬ
０を含んでいるビット・ラインは、ブロック８２０で概
略的に表される感知増幅器に結合される。もちろん、実
際のシステムでは、この例ではライン８２１に感知した
データを供給する感知増幅器とアレイの間に列選択回路
素子及び他の回路が含まれる。

【００３９】冗長語線ドライバ８１０に加えて本発明に
よる制御ロジックは、余分な感知増幅器８３１とモード
選択回路８３２を含む。余分な感知増幅器８３１は、冗
長ビット・ラインＲＢＬ０及びＲＢＬ１に結合される。
行モードの回路素子の動作のタイミングを図９に示
す。図９では、主アレイをアクセスするたアドレスは、
時間間隔８５０の間に有効になる。冗長行及び冗長列に
対する埋設拡散語線は、トレース８５１で示されるよう
に高ポテンシャルに保持される。語線ＷＬ１がトレース
８５３によって示されるようにグランドのまま残ってい
る間に、行デコーディングは、この例では、時間８５２
で読取りポテンシャルに駆動される語線ＷＬ０を結果と
して生ずる。ビット・ラインＢＬ０がビット・ラインＧ
Ｌ０とＢＬ０の間の列を選択するために読取りプリチャ
ージ・ポテンシャルのまま残っている間に、時間８５４
で、ビット・ラインＧＬ０は、グランドに駆動される。
行置換えに対して、置換えビット・ラインＲＢＬ０及び
語線ＷＬ０に結合されたセル８０５の状態は、点８５５
で感知される。セル８０５が高しきい値を有するので、
感知増幅器８３１は、冗長語線ＲＷＬ０を点８５７で読
取りポテンシャルへ駆動させる。

【００４０】冗長ビット・ラインＲＢＬ１は、トレース
８５６で示したようにグランド・ポテンシャルのまま残
る。冗長語線ＲＷＬ１は、トレース８５８で示したよう
にグランド・ポテンシャルのまま残る。冗長語線を駆動
すると同時に、語線ＷＬ０及びＷＬ１に対する行デコー
ダは、不能にされる。これは、置換え行８０１から読取
られる時間８６０における合成データ出力で感知増幅器
回路素子８２０に点８５９におけるビット・ラインＢＬ
０上のデータを感知させる。この場合には、冗長語線Ｒ
ＷＬ０上の置換えセル８１４は、語線ＷＬ０によってア
ドレス指定されかつビット・ラインＧＬ０ＢＬ０の間に
見出されたＲＯＭセルに対する置換えとして選択され
る。感知増幅器８３１に結合されたロジックは、また、
特定の行が余分の行８０１によって置換えられるという
ことが検出されたときに通常のアレイに対する行デコー
ダを不能にすべくライン８３３上に信号を生成する。

【００４１】本発明のこの実施例では、各置換え行に対
して、置換え行が用いられるアレイの特定の行を示すビ
ットでプログラムすることができる置換え列が存在しな
ければならない。図８に用いられた構成部分に対して同
様な参照番号が適切に用いられるような図１０及び１１
に関して列置換えを理解することができる。それゆえ
に、置換え列８００が示されかつ置換え行８０１が示さ
れる。置換えられる列の識別子として置換え行の感知を
可能にするためにオンされるＹ−選択トランジスタ８７
０が含まれる。また、ライン８２１上の感知増幅器回路
素子８２０の出力は、“フリップ”回路８７１に供給さ
れる。フリップ回路８７１の出力は、置換え列８００に
記憶されたデータの値を供給すべくライン８７２上に供
給される。また、通常の感知増幅器８２０は、感知増幅
器冗長性制御ロジック８７４への信号ＲＥＤＳとして、
ライン８７３上にその出力を供給する。感知増幅器冗長
性制御ロジック８７４は、置換え列８００の内容によっ
て示されたような適切なデータがライン８７２上に供給
されるということを確実にするためにフリップ回路８７
１を制御するライン８７５上に制御信号ＤＡＦを生成す
べく余分な感知増幅器８３１の出力及びライン８７３上
の信号ＲＥＤＳに応答する。同様に、列モード置換え８
７６を示す内容アドレス可能メモリのような、モード選
択回路は、列置換えを可能にすべく制御ロジック８７４
に結合される。

【００４２】列置換えに対するタイミングを図１１に示
す。列置換えモードに対するアドレスは、図１１に示す
ように時間８８０で有効になる。トレース８８１で示し
たように、埋設拡散語線は、電源ポテンシャルにチャー
ジされる。行デコーディングは、この例では語線ＷＬ０
に対してアレイの語線を時間８８２で読取りポテンシャ
ルへ駆動させる。語線ＷＬ１は、トレース８８３で示す
ようにグランド・ポテンシャルのまま残る。ビット・ラ
インＧＬ０は、アレイのビット・ラインＧＬ０とビット
・ラインＢＬ０の間の列を選択すべく時間８８４でグラ
ンド・ポテンシャルへ駆動される。置換え列を可能にす
るために、選択トランジスタ８７０は、時間８８５でグ
ランド・ポテンシャルの制御信号ＹＲＰで駆動される。
また、置換え語線ＲＷＬ０は、時間８８６で読取りポテ
ンシャルへ駆動される。置換え行ＲＷＬ１は、冗長ＲＷ
Ｌ０に結合された行が置換え列を選択するために用いら
れる場合、トレース８８７で示されるようにグランド・
ポテンシャルに残される。冗長アレイの読取りポテンシ
ャルにチャージされた置換え語線ＲＷＬ０及びビット・
ラインＢＬ０で、感知増幅器８２０は、ビット・ライン
ＢＬ０のデータ８９１に応じて時間８９０で出力ＲＥＤ
Ｓを生成する。冗長感知増幅器８３１及び感知増幅器制
御回路８７４は、冗長ビット・ラインＲＢＬ０によって
示されたデータ８９３に応じて時間８９２で信号ＤＡＦ
を生成する。冗長ビット・ラインＲＢＬ１は、ライン８
９４で示したようにグランド・ポテンシャルのまま残
る。

【００４３】時間８９５で、制御信号ＹＲＰ及び置換え
語線ＲＷＬ０は、反対の状態に駆動される。これは、主
アレイを感知増幅器回路素子８２０に接続し、かつ余分
な行回路素子８０１をオフにする。従って、時間８９６
でビット・ラインＢＬ０は、欠陥列の語線ＷＬ０によっ
て示された行のアレイに記憶された実際のデータを反映
する。しかしながら、時間８９２でＤＡＦ信号は、出力
される実際のデータを示す。感知増幅器８２０は、時間
間隔８９７の間に故障した列のために間違ったデータを
供給しうるライン８２１に信号を供給する。しかしなが
ら、ＤＡＦ信号は、フリップ回路８７１に間隔８９８の
間にデータに正しいデータを示させることをもたらす。
それゆえに、置換え列は、０を記憶するが１を記憶すべ
きであるアレイのセルをフリップ回路８７１によって反
転させるべくデータ、またはフリップ回路８７１によっ
て反転されるべき０を記憶すべき１を記憶するアレイの
データでプログラムされる。アレイのデータが正しけれ
ば、それは、フリップ回路８７１によって反転されない
であろうしかつ置換え列は、実際のアレイ・データがこ
の行に対して正しいということを示している値を記憶す
る。それゆえに、例えば、特定の列の４つのデータ・ビ
ットが１１１１を読取るが、正しいデータが１０１０で
あるならば、冗長列は、０１０１を記憶する。これは、
フリップ回路に第２番目と第４番目の行に記憶されたデ
ータを正しい値に反転させる。代替的に、アレイのデー
タが００００を読取るが、正しいデータが１０１０であ
るならば、冗長列のデータもまた１０１０である。これ
は、アレイの第１番目及び第３番目のビットを１から０
に反転させる。

【００４４】従って、本発明は、従来技術において用い
られたような、故障した行及び故障した列に対するアド
レスを記憶するための更なるアドレス・レジスタの代わ
りに余分な列及び余分な行の使用を許容する。しかしな
がら、本発明の独自の冗長性セルは、より伝統的な故障
アドレス指定技術を用いることにも適している。従っ
て、一般的な従来技術のレイアウトの約半分のレイアウ
トを有する２トランジスタ冗長性セルに基づく冗長性ア
ーキテクチャが提供された。行及び列故障の両方は、本
発明の冗長性アーキテクチャを用いて修理することがで
きる。また、冗長性アレイは、コード置換えだけでなく
故障アドレス・レジスタを実施するためにも利用するこ
とができる。本発明の好ましい実施例の上述の説明は、
説明及び記載の目的で与えられた。それは、網羅的であ
ることを意図しないしまたは本発明を開示された正確な
フォームに限定することを意図しない。明らかに、多く
の変更及び変形が当業者にとって自明であろう。本発明
の範疇は、特許請求の範囲及びその同等物によって定義
されるということを意図する。

【００４５】

【発明の効果】本発明の集積回路メモリは、メモリ・セ
ルのアレイ、アレイに結合された一組のビット・ライン
及びアレイに結合された一組の語線；拡散語線；一組の
語線の語線を置換えるように構成され、かつ拡散語線か
ら離間された、冗長語線；拡散語線と冗長語線の間の第
１及び第２の拡散領域、及び第１の拡散領域と第２の拡
散領域の間のチャネル領域；第２の拡散がソース端子と
して動作し、第３の拡散がドレイン端子として動作し、
かつ冗長語線がトランジスタのゲートとして動作するよ
うに構成され、第２の拡散領域に反対な冗長語線に隣接
する第３の拡散領域；拡散語線のセグメントを上に重
ね、かつ、第１の拡散領域の回りでかつ第１の拡散領域
と第２の拡散領域の間のチャネル領域にわたり拡散語線
と冗長語線の間に拡張すべく構成されたフローティング
・ゲート部材；及び第１の拡散領域と一組のビット・ラ
インの第１のビット・ラインの間の第１のコンタクト、
及び第３の拡散領域と一組のビット・ラインの第２のビ
ット・ラインの間の第２のコンタクトを備えているの
で、故障した行及び故障した列に対するアドレスを記憶
するための更なるアドレス・レジスタの代わりに余分な
列及び余分な行の使用を許容し、一般的なレイアウトの
約半分のレイアウトを有する２トランジスタ冗長性セル
に基づく冗長性アーキテクチャが提供され、行及び列故
障の両方は、本発明の冗長性アーキテクチャを用いて修
理することができ、また、冗長性アレイは、コード置換
えだけでなく故障アドレス・レジスタを実施するために
も利用することができる。

【００４６】本発明の集積回路メモリは、メモリ・セル
のアレイ、アレイに結合された一組のビット・ライン及
びアレイに結合された一組の語線；アレイに隣接して構
成された、拡散語線；拡散語線と特定の語線の間の第１
及び第２の拡散領域、第１の拡散領域は、第２の拡散領
域から離間され、その間にチャネル領域を有し；第２の
拡散がソース端子として動作し、第３の拡散がドレイン
端子として動作し、かつ特定の語線がトランジスタのゲ
ートとして動作するように構成され、第２の拡散領域に
反対な特定の語線に隣接する第３の拡散領域；拡散語線
のセグメントを上に重ね、かつ、第１の拡散領域の回り
でかつ第１の拡散領域と第２の拡散領域の間のチャネル
領域にわたり拡散語線と冗長語線の間に拡張すべく構成
されたフローティング・ゲート部材；アレイのメモリ・
セルの列に関連付けられた一組のビット・ラインのビッ
ト・ラインの置換えのために構成された、第１の冗長ビ
ット・ライン及び第２の冗長ビット・ライン；及び第１
の拡散領域と第１のビット・ラインの間の第１のコンタ
クト、及び第３の拡散領域と第２のビット・ラインの間
の第２のコンタクトを備えているので、故障した行及び
故障した列に対するアドレスを記憶するための更なるア
ドレス・レジスタの代わりに余分な列及び余分な行の使
用を許容し、一般的なレイアウトの約半分のレイアウト
を有する２トランジスタ冗長性セルに基づく冗長性アー
キテクチャが提供され、行及び列故障の両方は、本発明
の冗長性アーキテクチャを用いて修理することができ、
また、冗長性アレイは、コード置換えだけでなく故障ア
ドレス・レジスタを実施するためにも利用することがで
きる。

【００４７】本発明の集積回路メモリは、マスクＲＯＭ
メモリ・セルのアレイ、アレイに結合された一組のビッ
ト・ライン、及びアレイに結合された一組の語線；一組
の語線に結合された行デコータ；一組のビット・ライン
に結合された列デコーダ；一組のビット・ラインに結合
されたメモリ・セルに記憶されたデータを感知すべく列
デコータに結合された一組の感知回路；一組の語線の語
線の拡張；語線の拡張に実質的に並列でかつ離間されて
構成された、拡散語線；第１及び第２の冗長ビット・ラ
イン；複数のフローティング・ゲート・メモリ・セル、
複数のフローティング・ゲート・メモリ・セルは、拡散
語線と語線の拡張の間の第１及び第２の拡散領域、及び
第１の拡散領域と第２の拡散領域の間のチャネル領域；
第２の拡散がソース端子として動作し、第３の拡散がド
レイン端子として動作し、かつ冗長語線がトランジスタ
のゲートとして動作するように構成され、第２の拡散領
域に反対な語線の拡張に隣接する第３の拡散領域；拡散
語線のセグメントを上に重ね、かつ、第１の拡散領域の
回りでかつ第１の拡散領域と第２の拡散領域の間のチャ
ネル領域にわたり拡散語線と語線の拡張の間に拡張すべ
く構成されたフローティング・ゲート部材；及び第１の
拡散領域と第１の冗長ビット・ラインの間の第１のコン
タクト、及び第３の拡散領域と第２の冗長ビット・ライ
ンの間の第２のコンタクトを含んでおり、かつ冗長ビッ
ト・ラインに結合されたフローティング・ゲート・メモ
リ・セルでアレイの特定の列のマスクＲＯＭメモリ・セ
ルを置換えために、列デコーダ、冗長ビット・ライン及
び拡散語線に結合された冗長制御ロジックを備えている
ので、故障した行及び故障した列に対するアドレスを記
憶するための更なるアドレス・レジスタの代わりに余分
な列及び余分な行の使用を許容し、一般的なレイアウト
の約半分のレイアウトを有する２トランジスタ冗長性セ
ルに基づく冗長性アーキテクチャが提供され、行及び列
故障の両方は、本発明の冗長性アーキテクチャを用いて
修理することができ、また、冗長性アレイは、コード置
換えだけでなく故障アドレス・レジスタを実施するため
にも利用することができる。

【図面の簡単な説明】

【図１】選択可能な行置換えモードまたは列置換えモー
ドを伴う本発明による電気的にプログラマブルなメモリ
・セルの置換え行及び置換え列を含んでいるマスクＲＯ
Ｍ集積回路メモリの簡略化されたブロック図である。

【図２】従来技術のフローティング・ゲート冗長性セル
の設計を示す図である。

【図３】一つの例示システムにおける図２の従来技術の
フローティング・ゲート冗長性セルのレイアウトを示す
図である。

【図４】本発明の２トランジスタ、フローティング・ゲ
ート・セルを示す図である。

【図５】本発明の２トランジスタ、フローティング・ゲ
ート・セルのレイアウトを示す図である。

【図６】本発明により実施される置換え行を有している
マスクＲＯＭ集積回路の概略図である。

【図７】本発明により実施される置換え列を有している
マスクＲＯＭ集積回路の概略図である。

【図８】行置換えモードにおける本発明の動作を示して
いる概略図である。

【図９】図８の行置換えモードの動作を示しているタイ
ミング図である。

【図１０】列置換えモードにおける本発明の動作を示し
ている概略図である。

【図１１】図１０の列置換えモードの動作を示している
タイミング図である。

【符号の説明】

１０ＲＯＭアレイ１１一組の語線１１Ａ語線の拡張１２一組のビット・ライン１３冗長性列（余分な列）１４冗長性行（余分な行）１５行デコーダ１６、１８、２０ライン１７列デコーダ１９感知増幅器２１制御ロジック

Claims

【特許請求の範囲】

【請求項１】メモリ・セルのアレイ、前記アレイに結
合された一組のビット・ライン及び前記アレイに結合さ
れた一組の語線；拡散語線；前記一組の語線の語線を置
換えるように構成され、かつ前記拡散語線から離間され
た、冗長語線；前記拡散語線と前記冗長語線の間の第１
及び第２の拡散領域、及び前記第１の拡散領域と前記第
２の拡散領域の間のチャネル領域；前記第２の拡散がソ
ース端子として動作し、前記第３の拡散がドレイン端子
として動作し、かつ前記冗長語線がトランジスタのゲー
トとして動作するように構成され、前記第２の拡散領域
に反対な前記冗長語線に隣接する第３の拡散領域；前記
拡散語線のセグメントを上に重ね、かつ、前記第１の拡
散領域の回りでかつ前記第１の拡散領域と前記第２の拡
散領域の間の前記チャネル領域にわたり前記拡散語線と
前記冗長語線の間に拡張すべく構成されたフローティン
グ・ゲート部材；及び前記第１の拡散領域と前記一組の
ビット・ラインの第１のビット・ラインの間の第１のコ
ンタクト、及び前記第３の拡散領域と前記一組のビット
・ラインの前記第２のビット・ラインの間の第２のコン
タクトを備えていることを特徴とする集積回路メモリ。
【請求項２】前記アレイの前記一組の語線の前記語線
は、導電性材料を備え、かつ前記冗長語線は、前記導電
性材料を備えていることを特徴とする請求項１に記載の
集積回路メモリ。
【請求項３】前記導電性材料は、ポリシリコンを備え
ていることを特徴とする請求項２に記載の集積回路メモ
リ。
【請求項４】前記冗長語線は、ポリシリコンを備えて
いることを特徴とする請求項１に記載の集積回路メモ
リ。
【請求項５】前記一組のビット・ラインは、金属層で
形成されたメタル・ラインを備え、前記第１及び第２の
コンタクトは、前記第１及び第３の拡散領域と前記金属
層の間のコンタクトを備えていることを特徴とする請求
項１に記載の集積回路メモリ。
【請求項６】前記一組のビット・ラインの前記ビット
・ラインは、メモリ・セルのアレイ及び一組の語線を上
に重ねている実質的に直線導体を備えており、前記第１
及び第２のビット・ラインは、それぞれ前記第１及び第
２のコンタクトへの実質的に直線拡張を含むことを特徴
とする請求項１に記載の集積回路メモリ。
【請求項７】前記冗長語線は、前記アレイの前記一組
の語線の前記語線に実質的に並列な導体を備えているこ
とを特徴とする請求項１に記載の集積回路メモリ。
【請求項８】マスクＲＯＭメモリ・セルのアレイ、前
記アレイに結合された一組のビット・ライン、及び前記
アレイに結合された一組の語線；前記一組の語線に結合
された行デコータ；前記一組のビット・ラインに結合さ
れた列デコーダ；前記一組のビット・ラインに結合され
たメモリ・セルに記憶されたデータを感知すべく前記列
デコータに結合された一組の感知回路；拡散語線；前記
拡散語線から離間された冗長語線；複数のフローティン
グ・ゲート・メモリ・セル、前記複数のフローティング
・ゲート・メモリ・セルは、前記拡散語線と前記冗長語線の間の第１及び第２の拡散
領域、及び前記第１の拡散領域と前記第２の拡散領域の
間のチャネル領域；前記第２の拡散がソース端子として
動作し、前記第３の拡散がドレイン端子として動作し、
かつ前記冗長語線がトランジスタのゲートとして動作す
るように構成され、前記第２の拡散領域に反対な前記冗
長語線に隣接する第３の拡散領域；前記拡散語線のセグ
メントを上に重ね、かつ、前記第１の拡散領域の回りで
かつ前記第１の拡散領域と前記第２の拡散領域の間の前
記チャネル領域にわたり前記拡散語線と前記冗長語線の
間に拡張すべく構成されたフローティング・ゲート部
材；及び前記第１の拡散領域と前記一組のビット・ライ
ンの第１のビット・ラインの間の第１のコンタクト、及
び前記第３の拡散領域と前記一組のビット・ラインの第
２のビット・ラインの間の第２のコンタクトを含んでお
り、前記冗長語線に結合された前記フローティング・ゲート
・メモリ・セルで前記アレイの特定の行の前記マスクＲ
ＯＭメモリ・セルを置換えために、前記行デコーダ、前
記冗長語線及び前記拡散語線に結合された冗長制御ロジ
ックを備えていることを特徴とする請求項５に記載の集
積回路。
【請求項９】前記アレイの前記一組の語線の前記語線
は、導電性材料を備え、かつ前記冗長語線は、前記導電
性材料を備えていることを特徴とする請求項８に記載の
集積回路メモリ。
【請求項１０】前記導電性材料は、ポリシリコンを備
えていることを特徴とする請求項９に記載の集積回路メ
モリ。
【請求項１１】前記冗長語線は、ポリシリコンを備え
ていることを特徴とする請求項８に記載の集積回路メモ
リ。
【請求項１２】前記一組のビット・ラインは、金属層
で形成されたメタル・ラインを備え、前記第１及び第２
のコンタクトは、前記第１及び第３の拡散領域と前記金
属層の間のコンタクトを備えていることを特徴とする請
求項８に記載の集積回路メモリ。
【請求項１３】前記一組のビット・ラインの前記ビッ
ト・ラインは、マスクＲＯＭメモリ・セルのアレイ及び
一組の語線を上に重ねている実質的に直線導体を備えて
おり、前記第１及び第２のビット・ラインは、それぞれ
前記第１及び第２のコンタクトへの実質的に直線拡張を
含むことを特徴とする請求項８に記載の集積回路メモ
リ。
【請求項１４】前記一組のビット・ラインは、交互グ
ランド・ライン及びデータ・ラインを含むことを特徴と
する請求項８に記載の集積回路メモリ。
【請求項１５】前記アレイは、前記一組のビット・ラ
インの各ビット・ラインに対して各行に二つのメモリ・
セルを含むことを特徴とする請求項８に記載の集積回路
メモリ。
【請求項１６】前記アレイは、前記一組のビット・ラ
インの各ビット・ラインに対して各行に二つのマスクＲ
ＯＭメモリ・セルを含み、かつ前記一組のビット・ライ
ンの前記ビット・ラインは、マスクＲＯＭメモリ・セル
のアレイ及び一組の語線を上に重ねている実質的に直線
導体を備え、かつ前記第１及び第２のビット・ライン
は、それぞれ前記第１及び第２のコンタクトへの実質的
に直線拡張を含むことを特徴とする請求項８に記載の集
積回路メモリ。
【請求項１７】前記冗長語線は、前記アレイの前記一
組の語線の前記語線に実質的に並列な導体を備えている
ことを特徴とする請求項８に記載の集積回路メモリ。
【請求項１８】メモリ・セルのアレイ、前記アレイに
結合された一組のビット・ライン及び前記アレイに結合
された一組の語線；前記アレイに隣接して構成された、
拡散語線；前記拡散語線と前記特定の語線の間の第１及
び第２の拡散領域、前記第１の拡散領域は、前記第２の
拡散領域から離間され、その間にチャネル領域を有し；
前記第２の拡散がソース端子として動作し、前記第３の
拡散がドレイン端子として動作し、かつ前記特定の語線
がトランジスタのゲートとして動作するように構成さ
れ、前記第２の拡散領域に反対な前記特定の語線に隣接
する第３の拡散領域；前記拡散語線のセグメントを上に
重ね、かつ、前記第１の拡散領域の回りでかつ前記第１
の拡散領域と前記第２の拡散領域の間の前記チャネル領
域にわたり前記拡散語線と前記冗長語線の間に拡張すべ
く構成されたフローティング・ゲート部材；前記アレイ
のメモリ・セルの列に関連付けられた前記一組のビット
・ラインのビット・ラインの置換えのために構成され
た、第１の冗長ビット・ライン及び第２の冗長ビット・
ライン；及び前記第１の拡散領域と前記第１のビット・
ラインの間の第１のコンタクト、及び前記第３の拡散領
域と前記第２のビット・ラインの間の第２のコンタクト
を備えていることを特徴とする集積回路メモリ。
【請求項１９】前記一組のビット・ラインの前記ビッ
ト・ラインは、金属層で形成されたメタル・ラインを備
え、前記第１及び第２の冗長ビット・ラインは、前記金
属層のメタル・ラインを備えていることを特徴とする請
求項１８に記載の集積回路メモリ。
【請求項２０】マスクＲＯＭメモリ・セルのアレイ、
前記アレイに結合された一組のビット・ライン、及び前
記アレイに結合された一組の語線；前記一組の語線に結
合された行デコータ；前記一組のビット・ラインに結合
された列デコーダ；前記一組のビット・ラインに結合さ
れたメモリ・セルに記憶されたデータを感知すべく前記
列デコータに結合された一組の感知回路；前記一組の語
線の語線の拡張；前記語線の拡張に実質的に並列でかつ
離間されて構成された、拡散語線；第１及び第２の冗長
ビット・ライン；複数のフローティング・ゲート・メモ
リ・セル、前記複数のフローティング・ゲート・メモリ
・セルは、前記拡散語線と前記語線の拡張の間の第１及び第２の拡
散領域、及び前記第１の拡散領域と前記第２の拡散領域
の間のチャネル領域；前記第２の拡散がソース端子とし
て動作し、前記第３の拡散がドレイン端子として動作
し、かつ前記冗長語線がトランジスタのゲートとして動
作するように構成され、前記第２の拡散領域に反対な前
記語線の拡張に隣接する第３の拡散領域；前記拡散語線
のセグメントを上に重ね、かつ、前記第１の拡散領域の
回りでかつ前記第１の拡散領域と前記第２の拡散領域の
間の前記チャネル領域にわたり前記拡散語線と前記語線
の拡張の間に拡張すべく構成されたフローティング・ゲ
ート部材；及び前記第１の拡散領域と前記第１の冗長ビ
ット・ラインの間の第１のコンタクト、及び前記第３の
拡散領域と前記第２の冗長ビット・ラインの間の第２の
コンタクトを含んでおり、かつ前記冗長ビット・ライン
に結合された前記フローティング・ゲート・メモリ・セ
ルで前記アレイの特定の列の前記マスクＲＯＭメモリ・
セルを置換えために、前記列デコーダ、前記冗長ビット
・ライン及び前記拡散語線に結合された冗長制御ロジッ
クを備えていることを特徴とする集積回路メモリ。
【請求項２１】前記アレイの前記一組の語線の前記語
線は、導電性材料を備え、かつ前記語線の拡張は、前記
導電性材料を備えていることを特徴とする請求項２０に
記載の集積回路メモリ。
【請求項２２】前記導電性材料は、ポリシリコンを備
えていることを特徴とする請求項２１に記載の集積回路
メモリ。
【請求項２３】前記第１及び第２の冗長ビット・ライ
ンは、金属層で形成されたメタル・ラインを備え、前記
第１及び第２のコンタクトは、前記第１及び第３の拡散
領域と前記金属層の間のコンタクトを備えていることを
特徴とする請求項２０に記載の集積回路メモリ。
【請求項２４】前記一組の語線の前記語線は、前記一
組のビット・ラインの下で、マスクＲＯＭメモリ・セル
のアレイを上に重ねている実質的に直線導体を備えてお
り、前記語線の拡張は、前記第１及び第２の冗長ビット
・ラインの下で前記フローティング・ゲート・メモリ・
セルへの実質的に直線拡張を含むことを特徴とする請求
項２０に記載の集積回路メモリ。
【請求項２５】前記第１及び第２の冗長ビット・ライ
ンは、グランド・ライン及びデータ・ラインをそれぞれ
備えていることを特徴とする請求項２０に記載の集積回
路メモリ。