JPH09162308A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 製造工程数の増加なくチップ面積を縮小す
る。 【解決手段】 冗長メモリセルアレイ１２Ａ，１２Ｂ
は、メインメモリセルアレイ１１Ａ，１１Ｂのカラム方
向の一端部に配置され、メインメモリセルアレイと冗長
メモリセルアレイの間には、ビット線又はカラム線を切
断し得る切断回路１３Ａ，１３Ｂが配置されている。冗
長メモリセルアレイの一端部にカラムデコ−ダ１５Ａ，
１５Ｂを配置することにより、メインセルアレイと冗長
メモリセルアレイとで、カラム線及びカラムデコ−ダを
共用することができ、チップ面積を縮小することができ
る。特に、マスクＲＯＭの冗長メモリセルを一層ＰＲＯ
Ｍにより構成すれば、製造工程の増加なく、チップ面積
の縮小を達成することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マスクＲＯＭなど
の半導体記憶装置に関する。

【０００２】

【従来の技術】従来、マスクＲＯＭにおいて、不良メモ
リセルを救済するための冗長メモリセルは、ヒュ−ズに
より構成されている。このヒュ−ズは、ポリシリコンか
ら構成されている。そして、デ−タの記憶は、ヒュ−ズ
を切断するか又はしないかにより行われている。

【０００３】しかし、ヒュ−ズから構成される冗長メモ
リセルは、ＭＯＳトランジスタから構成されるメインメ
モリセルに比べて、半導体チップ上において大きな面積
を占有する。また、ヒュ−ズを切断するために、当該ヒ
ュ−ズに高電圧を印加しなければならない。

【０００４】従って、図４６に示すように、従来のマス
クＲＯＭのフロアプランは、メインメモリセルアレイ１
と冗長メモリセルアレイ２が離れた箇所に配置されるよ
うに設定されている。

【０００５】このため、アドレスをデコ−ドし、冗長メ
モリセルを選択するための冗長デコ−ダ３が新たに必要
になると共に、冗長メモリセルから出力されるデ−タを
センスアンプ４に導くためのバス線５が新たに必要にな
る。

【０００６】即ち、従来のマスクＲＯＭは、冗長メモリ
セルにヒュ−ズを用いているため、半導体チップの面積
が大きくなる欠点がある。

【０００７】

【発明が解決しようとする課題】このように、従来は、
マスクＲＯＭにおいて、冗長メモリセルにヒュ−ズを用
い、また、冗長メモリセルアレイがメインセルアレイか
ら離れた箇所に配置されているため、チップ面積を大き
くする欠点があった。

【０００８】本発明は、上記欠点を解決すべくなされた
もので、その目的は、マスクＲＯＭなどの半導体記憶装
置において、チップ面積を縮小し得る冗長メモリセルの
構造、チップ上のフロアプラン、冗長回路やデコ−ダな
どの回路構成、及びパタ−ンレイアウトを提供すること
である。

【０００９】

【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体記憶装置は、メインメモリセルアレ
イと、第１入力信号に基づいて前記メインメモリセルア
レイのロウを選択するロウデコ−ダと、前記メインメモ
リセルアレイのカラム方向の一端に近接して配置され、
前記メインメモリセルアレイとビット線又はカラム線を
共通にする冗長メモリセルアレイと、前記メインメモリ
セルアレイと前記冗長メモリセルアレイの間に配置され
る切り離し回路と、前記冗長メモリセルアレイに隣接し
て配置され、第２入力信号に基づいて前記メインメモリ
セルアレイのカラムを選択すると共に前記第１又は前記
第２入力信号に基づいて前記冗長メモリセルアレイのカ
ラムを選択するカラムデコ−ダと、前記第１又は第２入
力信号に基づいて前記冗長メモリセルアレイのロウを選
択すると共に前記切り離し回路により前記メインメモリ
セルアレイと前記冗長メモリセルアレイとの間で前記ビ
ット線又は前記カラム線を切断する冗長回路とを備えて
いる。

【００１０】前記メインメモリセルアレイは、読み出し
動作のみ可能なマスクＲＯＭから構成され、前記冗長メ
モリセルアレイは、一層ＰＲＯＭから構成されている。

【００１１】前記冗長メモリセルアレイにおいて、カラ
ム方向に隣接する２つのメモリセルは、ソ−ス・ドレイ
ン領域を共有している。

【００１２】前記冗長メモリセルアレイのロウ方向の大
きさは、前記メインメモリセルアレイのロウ方向の大き
さの整数倍である。

【００１３】ここで、ロウ方向とは、ワ−ド線に平行な
方向のことをいい、カラム方向とは、カラム線又はビッ
ト線に平行な方向のことをいう。

【００１４】前記冗長回路は、前記メインメモリセルア
レイの不良メモリセルを有するロウアドレスを記憶する
ための記憶部を有し、前記記憶部に記憶されたロウアド
レスと前記第１入力信号により選択されるロウアドレス
が一致する場合に、前記切り離し回路により前記ビット
線又は前記カラム線を切断し、前記冗長メモリセルアレ
イのロウを選択する。

【００１５】前記冗長回路は、前記メインメモリセルア
レイの不良メモリセルを有するカラムアドレスを記憶す
るための記憶部を有し、前記記憶部に記憶されたカラム
アドレスと前記第２入力信号により選択されるカラムア
ドレスが一致する場合に、前記切り離し回路により前記
ビット線又は前記カラム線を切断し、前記冗長メモリセ
ルアレイのロウを選択し、前記第１入力信号を前記カラ
ムデコ−ダに導き、前記第１入力信号に基づいて前記冗
長メモリセルアレイのカラムを選択する。

【００１６】前記第１入力信号を導く信号線と前記第２
入力信号を導く信号線は、第１及び第２トランジスタ群
を介して互いに接続され、前記カラムデコ−ダは、前記
第１及び第２トランジスタ群の間の信号線に接続され、
前記第１及び第２トランジスタ群のオン及びオフを制御
することにより前記第１又は第２入力信号を前記カラム
デコ−ダに導く。

【００１７】前記冗長回路は、前記メインメモリセルア
レイの不良メモリセルを有するロウアドレス又はカラム
アドレスを記憶するための記憶部を有し、前記記憶部に
記憶されたロウアドレス又はカラムアドレスと前記第１
又は第２入力信号により選択されるロウアドレス又はカ
ラムアドレスが一致する場合に、前記切り離し回路によ
り前記ビット線又は前記カラム線を切断し、前記冗長メ
モリセルアレイのロウを選択し、前記第１又は第２入力
信号を前記カラムデコ−ダに導き、前記第１又は第２入
力信号に基づいて前記冗長メモリセルアレイのカラムを
選択する。

【００１８】前記第１入力信号を導く信号線と前記第２
入力信号を導く信号線は、第１及び第２及び第３トラン
ジスタ群を介して互いに接続され、前記カラムデコ−ダ
は、前記第１及び第２トランジスタ群の間の信号線に接
続され、前記切り離し回路及び前記冗長メモリセルアレ
イのロウを選択する選択回路は、前記第２及び第３トラ
ンジスタ群の間の信号線に接続され、前記第１及び第２
及び第３トランジスタ群のオン及びオフを制御すること
により、前記第１又は第２入力信号を前記カラムデコ−
ダに導き、前記第１又は第２入力信号を前記選択回路に
導く。

【００１９】前記半導体記憶装置は、交互に配置された
ビット線とカラム線を有し、前記メインメモリセルアレ
イは、ビット線とカラム線の間に接続されたメモリセル
から構成され、前記冗長メモリセルアレイは、カラム線
とカラム線の間に接続されたメモリセルから構成され、
前記ビット線及び所定のカラム線は、センスアンプに接
続され、前記カラム線は、各々のカラム線に所定の電位
を与えるバイアス回路に接続されている。

【００２０】なお、前記冗長メモリセルアレイのメモリ
セルは、ビット線とビット線の間に接続するように構成
してもよい。

【００２１】前記メインメモリセルアレイのメモリセル
のデ−タを読み出す際には、前記バイアス回路は、前記
カラム線に接地電位及びバイアス電位を交互に印加し、
前記冗長メモリセルアレイのメモリセルのデ−タを読み
出す際には、前記バイアス回路は、前記カラム線に１本
おきに接地電位を印加し、接地電位が印加されないカラ
ム線をセンスアンプに接続する。

【００２２】前記カラム線に所定電位を与えて前記冗長
メモリセルアレイのメモリセルにデ−タを書き込むため
の書き込み回路をさらに備え、前記書き込み回路が前記
冗長メモリセルアレイのメモリセルにデ−タを書き込ん
でいる際に、前記冗長回路は、前記切り離し回路により
前記ビット線又は前記カラム線を切断する。

【００２３】前記冗長メモリセルアレイのメモリセルに
デ−タを書き込むために与える電位を印加するための１
つ以上の第１パッドと、半導体記憶装置を動作させるた
めの電源電位を印加するための１つ以上の第２パッドと
を備え、前記冗長メモリセルアレイのメモリセルにデ−
タを書き込んだ後には、前記第１パッド及び前記第２パ
ッドに、共に前記電源電位が印加される。

【００２４】前記冗長メモリセルアレイ内を通過するビ
ット線又はカラム線の本数が、前記メインメモリセルア
レイ内を通過するビット線又はカラム線の本数よりも少
なくなるように、前記冗長メモリセルアレイと前記メイ
ンメモリセルアレイとの間にデコ−ダが配置されてい
る。

【００２５】本発明の半導体記憶装置は、メインメモリ
セルアレイと、第１入力信号に基づいて前記メインメモ
リセルアレイのロウを選択するロウデコ−ダと、第２入
力信号に基づいて前記メインメモリセルアレイのカラム
を選択するカラムデコ−ダと、冗長メモリセルアレイ
と、前記第１及び第２入力信号の少なくとも１つの信号
に基づいて前記冗長メモリセルアレイのロウを選択する
冗長回路と、前記第１又は第２入力信号に基づいて前記
冗長メモリセルアレイのカラムを選択するカラムデコ−
ダとを備えている。

【００２６】

【発明の実施の形態】以下、図面を参照しながら、本発
明の半導体記憶装置について詳細に説明する。

【００２７】［Ａ］ 以下の実施の形態は、主として冗
長メモリセルの構造、チップ上のフロアプラン、回路構
成及びパタ−ンレイアウトに関する。

【００２８】図１は、本発明の実施の形態に関わる半導
体記憶装置のフロアプランを示している。

【００２９】ロウデコ−ダ１０は、２つのメインメモリ
セルアレイ１１Ａ，１１Ｂの間に配置されている。即
ち、２つのメインメモリセルアレイ１１Ａ，１１Ｂは、
１つのロウデコ−ダ１０を共有している。

【００３０】メインメモリセルアレイ１１Ａと冗長メモ
リセルアレイ１２Ａの間には、切り離し回路１３Ａが配
置されている。切り離し回路１３Ａは、メインメモリセ
ルアレイ１１Ａと冗長メモリセルアレイ１２Ａを電気的
に接続したり又は切断したりするものである。切り離し
回路１３Ａの具体的構成や動作については、後に詳述す
る。

【００３１】同様に、メインメモリセルアレイ１１Ｂと
冗長メモリセルアレイ１２Ｂの間には、切り離し回路１
３Ｂが配置されている。切り離し回路１３Ｂは、メイン
メモリセルアレイ１１Ｂと冗長メモリセルアレイ１２Ｂ
を電気的に接続したり又は切断したりするものである。
切り離し回路１３Ｂの具体的構成や動作については、後
に詳述する。

【００３２】メインメモリセルアレイ１１Ａ，１１Ｂの
ロウ方向の幅と冗長メモリセルアレイ１２Ａ，１２Ｂの
ロウ方向の幅は、互いに等しくなるように設定されてい
る。

【００３３】ここで、以下の全ての説明において、ロウ
方向及びカラム方向を以下のように定義することにす
る。即ち、ロウ方向とは、メインメモリセルアレイのワ
−ド線（又は冗長メモリセルアレイのコントロ−ルゲ−
ト）に平行な方向のこととし、カラム方向とは、メイン
メモリセルアレイ及び冗長メモリセルアレイのカラム線
又はビット線に平行な方向のこととする。

【００３４】冗長回路１４は、冗長メモリセルアレイ１
２Ａ及び切り離し回路１３Ａと、冗長メモリセルアレイ
１２Ｂ及び切り離し回路１３Ｂとの間に配置されてい
る。冗長回路１４は、不良メモリセルを冗長メモリセル
に置き換え、かつ、その冗長メモリセルについて読み出
し動作を行うものである。

【００３５】カラムデコ−ダ１５Ａは、冗長メモリセル
アレイ１２Ａに隣接して配置され、カラムデコ−ダ１５
Ｂは、冗長メモリセルアレイ１２Ｂに隣接して配置され
ている。

【００３６】センスアンプ１６Ａは、カラムデコ−ダ１
５Ａに隣接して配置され、センスアンプ１６Ｂは、カラ
ムデコ−ダ１５Ｂに隣接して配置されている。バイアス
回路１７Ａは、メインメモリセルアレイ１１Ａに隣接し
て配置され、バイアス回路１７Ｂは、メインメモリセル
アレイ１１Ｂに隣接して配置されている。

【００３７】パッド１８Ａ，１８Ｂは、半導体チップ１
９の互いに対向する２つの縁部にそれぞれ配置されてい
る。

【００３８】上記フロアプランに示す各ブロックの配置
において、メインメモリセルアレイ１１Ａ、冗長メモリ
セルアレイ１２Ａ、切り離し回路１３Ａ、カラムデコ−
ダ１５Ａ、センスアンプ１６Ａ及びバイアス回路１７Ａ
には、複数のビット線（又はカラム線）が共通に接続さ
れている。

【００３９】同様に、メインメモリセルアレイ１１Ｂ、
冗長メモリセルアレイ１２Ｂ、切り離し回路１３Ｂ、カ
ラムデコ−ダ１５Ｂ、センスアンプ１６Ｂ及びバイアス
回路１７Ｂには、複数のビット線（又はカラム線）が共
通に接続されている。

【００４０】このような配置によれば、冗長メモリセル
アレイ１２Ａ，１２Ｂをメインメモリセルアレイ１１
Ａ，１１Ｂに接近させて配置し、かつ、メインメモリセ
ルアレイ１１Ａ，１１Ｂのロウ方向の幅と冗長メモリセ
ルアレイ１２Ａ，１２Ｂのロウ方向の幅を等しくしてい
る。

【００４１】従って、カラムデコ−ダ１５Ａを冗長メモ
リセルアレイ１２Ａに隣接して配置すれば、カラムデコ
−ダ１５Ａをメインメモリセルアレイ１１Ａと冗長メモ
リセルアレイ１２Ａに共通に使用することができ、冗長
メモリセルアレイ１２Ａに専用のカラムデコ−ダが不要
になる。

【００４２】同様に、カラムデコ−ダ１５Ｂを冗長メモ
リセルアレイ１２Ｂに隣接して配置すれば、カラムデコ
−ダ１５Ｂをメインメモリセルアレイ１１Ｂと冗長メモ
リセルアレイ１２Ｂに共通に使用することができ、冗長
メモリセルアレイ１２Ｂに専用のカラムデコ−ダが不要
になる。

【００４３】また、メインメモリセルアレイ１１Ａ、冗
長メモリセルアレイ１２Ａ、切り離し回路１３Ａ、カラ
ムデコ−ダ１５Ａ、センスアンプ１６Ａ及びバイアス回
路１７Ａには、複数のビット線（又はカラム線）が共通
に接続されているため、冗長メモリセルアレイ１２Ａの
メモリセルのデ−タをセンスアンプに導くための新たな
バスも不良である。

【００４４】同様に、メインメモリセルアレイ１１Ｂ、
冗長メモリセルアレイ１２Ｂ、切り離し回路１３Ｂ、カ
ラムデコ−ダ１５Ｂ、センスアンプ１６Ｂ及びバイアス
回路１７Ｂには、複数のビット線（又はカラム線）が共
通に接続されているため、冗長メモリセルアレイ１２Ｂ
のメモリセルのデ−タをセンスアンプに導くための新た
なバスも不良である。

【００４５】このように、本発明のフロアプランによれ
ば、半導体チップの縮小化に貢献することができる。

【００４６】図２は、本発明の実施の形態に関わる半導
体記憶装置の一部を示す平面図である。

【００４７】なお、図２において、斜線部は、一般的に
ＳＤＧ（ソ−ス、ゲ−ト、ドレイン）領域と呼ばれる。
このＳＤＧ領域に、マスクＲＯＭセルの仮想グランド、
カラム線としての埋め込みｎ⁺ 領域を形成することで、
冗長メモリセルアレイのワ−ド線（コントロ−ルゲ−
ト）及びソ−ス・ドレイン領域を形成する。

【００４８】図３は、図２のＩＩＩ−ＩＩＩ線に沿う断
面図であり、図４は、図２のＩＶ−ＩＶ線に沿う断面図
である。なお、図５は、一層ＰＲＯＭの等価回路図を示
している。

【００４９】この発明は、例えば図１の半導体記憶装置
（特に、マスクＲＯＭ）の冗長メモリセルにいわゆる一
層ＰＲＯＭを用いたものである。

【００５０】半導体基板２０上には、フィ−ルド酸化膜
２１が形成されている。半導体基板２０中には、ロウ方
向に伸びる複数のワ−ド線（コントロ−ルゲ−ト）２２
が形成されている。ワ−ド線２２は、拡散層から構成さ
れ、一定間隔で規則的に配置されている。

【００５１】ワ−ド線２２上には、複数のフロ−ティン
グゲ−ト２３が配置されている。フロ−ティングゲ−ト
２３は、不純物を含んだポリシリコンから構成され、Ｔ
字形を有している。

【００５２】フロ−ティングゲ−ト２３の一部の直下の
半導体基板２０には、トランジスタのチャネルが形成さ
れる。当該チャネルの両端の半導体基板２０には、ソ−
ス・ドレイン領域２４Ａ，２４Ｂが形成されている。ソ
−ス・ドレイン領域２４Ａ，２４Ｂは、拡散層から構成
されている。

【００５３】ソ−ス・ドレイン領域２４Ａ，２４Ｂは、
カラム方向に伸びる複数のビット線（又はカラム線）２
５に接続されている。ビット線（カラム線）２５は、ア
ルミニウムから構成され、メインメモリセルにも接続さ
れている。

【００５４】なお、互いに隣接する一層ＰＲＯＭ（冗長
メモリセル）Ｍ１，Ｍ２は、ソ−ス・ドレイン領域２４
Ａ，２４Ｂを共有している。

【００５５】上記一層ＰＲＯＭを冗長メモリセルに用い
た半導体記憶装置において、特に、メインメモリセルが
ＭＯＳトランジスタから構成されるマスクＲＯＭの場合
には、メインメモリセルのビット線（又はカラム線）と
冗長メモリセルのビット線（又はカラム線）を共通にす
ることができるため、メインメモリセルのカラムデコ−
ダと冗長メモリセルのカラムデコ−ダも共通にすること
ができる。

【００５６】従って、冗長メモリセルアレイに専用のカ
ラムデコ−ダが不要であり、半導体チップの面積を小さ
くすることができる。

【００５７】また、メインメモリセルのゲ−トと冗長メ
モリセルのフロ−ティングゲ−トは、一層目のポリシリ
コンにより同時に形成することができるため、製造工程
数の増加もなく、コストの上昇もない。

【００５８】図６は、本発明の半導体記憶装置のロウデ
コ−ダを示す回路図である。

【００５９】例えば、８本のＰＨＷＡ群から１本を選択
し、選択された１本のＰＨＷＡに高電位ＶＤＤを与え、
残りの７本のＰＨＷＡに低電位ＶＳＳを与える。ここ
で、８本のＰＨＷＢ群から１本を選択し、選択された１
本のＰＨＷＢに低電位ＶＳＳを与えると、ＭＯＳトラン
ジスタＡ，Ｂがオン状態になり、ノ−ドＤの電位が
“Ｈ”レベルになって所定のワ−ド線の電位が“Ｈ”レ
ベルになる。

【００６０】ＭＯＳトランジスタＡ及びＭＯＳトランジ
スタＢのいずれか１つがオフ状態である場合には、ノ−
ドＤは、抵抗Ｅを介して接地点に接続され、当該ノ−ド
Ｄに接続されるワ−ド線の電位は、“Ｌ”レベルにな
る。

【００６１】また、ＭＯＳトランジスタＡ及びＭＯＳト
ランジスタＢがオンで、ＰＨＷＡが“Ｌ”レベルのとき
も、ワ−ド線の電位は、“Ｌ”レベルになる。

【００６２】なお、ＰＨＷＣ群及びＰＨＷＤ群は、複数
のワ−ド線から１本のワ−ド線を選択するために用いら
れる。２６は、メインデコ−ダである。

【００６３】図７は、本発明の半導体記憶装置の冗長回
路を示す回路図である。

【００６４】この発明は、メインメモリセルアレイの１
本のワ−ド線に接続される全てのメモリセルを冗長メモ
リセルに置き換えるための冗長回路に関する。

【００６５】まず、冗長メモリセルに置き換えるアドレ
スを記憶するための方法について述べる。アドレスパッ
ドからアドレス信号が入力され、このアドレス信号は、
アドレスデコ−ダにおいてデコ−ドされ、ＰＨＷＡ群な
どの信号が生成される。

【００６６】ここで、本発明では、メインメモリセルア
レイの１本のワ−ド線に接続される全てのメモリセルを
冗長メモリセルに置き換えるため、カラムを指定するア
ドレス信号は、使用しない。

【００６７】また、メインメモリセルアレイの１本のワ
−ド線に接続される全てのメモリセルを置き換える冗長
メモリセルアレイの１行を選択し、その１行を選択する
アドレス信号を入力する。

【００６８】これらメインメモリセルアレイのワ−ド線
を選択するアドレス信号及び冗長メモリセルアレイのワ
−ド線を選択するアドレス信号は、それぞれ冗長回路内
に備えられた記憶部（例えば、冗長メモリセルと同様に
一層ＰＲＯＭにより構成する）ＭＥに記憶される。

【００６９】即ち、レベルシフタ回路Ｂ´は、例えば、
記憶部ＭＥの所定の１本のビット線（メモリセルのドレ
イン）に書き込み電位ＶＰＰを供給する。また、レベル
シフタ回路Ｃ´は、例えば、記憶部ＭＥの所定の１本の
ワ−ド線（メモリセルのコントロ−ルゲ−ト）に書き込
み電位ＶＰＰを供給する。

【００７０】ドレインに書き込み電位ＶＰＰが印加され
ているメモリセル群Ａ´のうち、コントロ−ルゲ−トに
も書き込み電位ＶＰＰが印加されているメモリセルのフ
ロ−ティングゲ−トには電子が注入され、当該メモリセ
ルにデ−タ（アドレス信号）が書き込まれる。

【００７１】次に、冗長メモリセルの選択方法及びデ−
タ記憶方法について説明する。外部からアドレス信号が
入力されると、このアドレス信号のアドレスが記憶部Ｍ
Ｅに記憶されたアドレスと一致するか否かが判定され
る。アドレス信号のアドレスと記憶部ＭＥに記憶された
アドレスが一致すると、ノ−ドＤの電位が“Ｈ”レベル
になる。

【００７２】また、ノ−ドＥの電位も“Ｈ”レベルとな
り、レベルシフタ回路Ｌは、書き込み電位ＶＰＰを出力
する。また、カラムデコ−ダＣＤＥにより、冗長メモリ
セルアレイの複数のワ−ド線のうちの１本が選択され
る。

【００７３】従って、冗長メモリセルアレイの選択され
た１本のワ−ド線には、書き込み電位ＶＰＰが印加され
る。

【００７４】なお、冗長メモリセルのロウ方向の大きさ
がメインメモリセルのロウ方向の大きさの２ⁿ 倍である
場合において、メインメモリセルアレイの１本のワ−ド
線に接続される全てのメモリセルを救済するときは、冗
長メモリセルアレイの２ⁿ 本の行が必要になる。

【００７５】このような場合には、カラムデコ−ダＣＤ
Ｅにより、冗長メモリセルアレイの２ⁿ 本のワ−ド線を
選択する。

【００７６】また、図８に示すように、冗長メモリセル
アレイの所定のビット線（又はカラム線）には、カラム
デコ−ダＣＤＥ´を介して所定の電位が印加され、冗長
メモリセルにデ−タが記憶される。

【００７７】次に、冗長メモリセルからデ−タを読み出
す方法について説明する。外部からアドレス信号が入力
されると、アドレスデコ−ダによりアドレス信号がデコ
−ドされ、ＰＨＷＡなどが生成される。

【００７８】例えば、８本のＰＨＷＡのうちの１本が選
択されると、その選択された１本のＰＨＷＡの電位（ノ
−ドＧ）は、“Ｈ”レベルになる。ここで、レベルシフ
タ回路Ｃ´の電源電位は、冗長メモリセルへのデ−タの
書き込み段階では、書き込み電位ＶＰＰであるが、その
後は、通常の電位ＶＤＤとなる。

【００７９】従って、トランジスタＩのワ−ド線の電位
は“Ｈ”レベルとなり、このトランジスタＩにデ−タが
書き込まれている場合（フロ−ティングゲ−トに電子が
注入されている場合）には、このトランジスタＩに電流
は流れないが、トランジスタＩにデ−タが書き込まれて
いない場合（フロ−ティングゲ−トに電子が注入されて
いない場合）には、このトランジスタＩに電流が流れ
る。

【００８０】同様に、ＰＨＷＢ群及びメインアドレスを
選ぶ信号のうち選択された信号線に接続されるＡ´群の
トランジスタの全てに書き込みが行われていると、Ａ´
群のトランジスタの全てに電流が流れず、ノ−ドＤは、
“Ｈ”レベルになる。

【００８１】しかし、Ａ´群のトランジスタの少なくと
も１つについて、デ−タの書き込みが行われていないも
のが存在するときは、そのトランジスタに電流が流れる
ため、ノ−ドＤは、“Ｌ”レベルになる。

【００８２】冗長メモリセルのデ−タを読み出す際に
は、ノ−ドＪを“Ｈ”レベルとし、例えば、切り離し回
路によってメインメモリセルアレイをセンスアンプから
切断し、メインメモリセルアレイからのデ−タが出力さ
れないようにする。

【００８３】図９及び図１０は、本発明の半導体記憶装
置のメモリセルアレイ部の構成を示すものである。

【００８４】なお、図９は、メインメモリセルアレイ、
冗長メモリセルアレイ及び切り離し回路の接続関係を示
す回路図を示し、図１０は、メインメモリセルアレイ、
冗長メモリセルアレイ及び切り離し回路の配置関係を示
すパタ−ンレイアウトを示すものである。

【００８５】冗長メモリセルのロウ方向の大きさは、メ
インメモリセルのロウ方向の大きさの８倍に設定されて
いるため、例えば、メインメモリセルアレイのカラムを
６４列、冗長メモリセルアレイのカラムを８列にすれ
ば、メインメモリセルアレイのロウ方向の幅と冗長メモ
リセルアレイのロウ方向の幅は、等しくなる。

【００８６】また、メインメモリセルアレイのカラム線
と冗長メモリセルアレイのカラム線は、共通化されてい
る。メインメモリセルアレイと冗長メモリセルアレイの
間には、切り離し回路が配置されている。

【００８７】この切り離し回路は、冗長メモリセルにデ
−タを書き込む際に、書き込み電位ＶＰＰがメインメモ
リセルに印加されないようにする機能を有すると共に、
冗長メモリセルからデ−タを読み出す際に、メインメモ
リセルアレイからのデ−タがセンスアンプに導かれない
ようにする機能を有する。

【００８８】メインメモリセルのデ−タを読み出す際の
カラムデコ−ダの動作について簡単に説明する。例え
ば、図８の信号線Ｋを選択すると、１つのビット線Ｂ１
がセンスアンプ３１に接続され、その両側に配置されて
いる２つのカラム線Ｃ１，Ｃ２の一方がバイアス回路３
２に接続され、他方が接地点に接続される。

【００８９】なお、冗長メモリセルアレイのデ−タを読
み出す際には、例えばカラム線Ｃ１又はセンスアンプカ
ラム線Ｃ２がＶＳＳに繋がるため、カラム線Ｃ１とセン
スアンプカラム線Ｃ２の間に接続された冗長メモリセル
のデ−タが読み出される。

【００９０】［Ｂ］ 以下の実施の形態は、ロウ方向に
のみ設けた冗長メモリセルで、メインメモリセルのロウ
方向及びカラム方向の救済を達成するものに関する。

【００９１】図１１は、本発明の半導体記憶装置の回路
構成を示すものである。

【００９２】この発明は、メインメモリセルアレイのカ
ラム方向（又はロウ方向）の一端部にのみ設けられた冗
長メモリセルアレイにより、メインメモリセルアレイの
ロウ方向のメモリセルの救済とカラム方向のメモリセル
の救済を行い得るようにしたものである。

【００９３】以下の説明では、簡単のため、メインメモ
リセルアレイは、４つのロウと４つのカラムを有し、冗
長メモリセルアレイは、メインメモリセルアレイのカラ
ム方向の一端部のみに形成されているものと仮定する。

【００９４】４本のカラム線ＣＯＬ１〜ＣＯＬ４は、メ
インメモリセルアレイ４１内、切り離し回路４２内、冗
長メモリセルアレイ４３内、及びカラムデコ−ダ４４内
にそれぞれ配置されている。

【００９５】メインメモリセルアレイ４１は、４×４の
行列状に配置された閾値の異なるＭＯＳトランジスタか
ら構成されている。切り離し回路４２は、ＭＯＳトラン
ジスタから構成されている。冗長メモリセルアレイ４３
は、４×１の行列状に配置された閾値の異なる一層ＰＲ
ＯＭから構成されている。カラムデコ−ダ４４は、４本
のカラム線ＣＯＬ１〜ＣＯＬ４のうちの選択された１本
をセンスアンプ４５に接続する。

【００９６】メインメモリセルアレイ４１の４本のワ−
ド線ＷＬ１〜ＷＬ４は、ロウデコ−ダ４６に接続されて
いる。ロウデコ−ダ４６は、例えば、ＮＡＮＤ回路とイ
ンバ−タ回路が直列接続されたものから構成することが
できる。ロウデコ−ダ４６には、例えば、ロウプリデコ
−ダの出力信号φＡ１，φＡ２，φＢ１，φＢ２が入力
される。ロウデコ−ダ４６は、出力信号φＡ１，φＡ
２，φＢ１，φＢ２に基づいて１本のワ−ド線を選択
し、その選択された１本のワ−ド線に高電位ＶＤＤを与
える。

【００９７】ロウプリデコ−ダの出力信号φＡ１，φＡ
２，φＢ１，φＢ２は、ロウアドレス記憶回路４７にも
入力される。

【００９８】メインメモリセルアレイ４１に不良メモリ
セルが存在する場合において、ロウアドレス記憶回路４
７には、不良メモリセルが存在する行（ワ−ド線）を選
択するロウアドレスが記憶されている。

【００９９】ここで、不良メモリセルが存在する行（ワ
−ド線）を選択する出力信号φＡ１，φＡ２，φＢ１，
φＢ２（ロウアドレス）が供給された場合には、ロウア
ドレス記憶回路４７は、“Ｌ”レベルの出力信号を出力
する。

【０１００】従って、切り離し回路４２のＭＯＳトラン
ジスタは、全てオフ状態となり、カラム線ＣＯＬ１〜Ｃ
ＯＬ４がメインメモリセルアレイ４１と冗長メモリセル
アレイ４３の間で切断される。

【０１０１】なお、ロウ方向のメモリセルの救済を行う
ときは、トランジスタ群Ａは、オフ状態であり、トラン
ジスタ群Ｂは、オン状態に設定される。

【０１０２】メインメモリセルアレイ４１に不良メモリ
セルが存在する場合において、ロウ方向のメモリセルの
救済を行うときは、カラムプリデコ−ダの出力信号ＣＡ
１，ＣＡ２，ＣＢ１，ＣＢ２は、カラムデコ−ダ４４に
供給されるが、カラム方向のメモリセルの救済を行うと
きは、カラムプリデコ−ダの出力信号ＣＡ１，ＣＡ２，
ＣＢ１，ＣＢ２は、カラムアドレス記憶回路４８にのみ
供給される。

【０１０３】カラムアドレス記憶回路４８には、不良メ
モリセルが存在する列（カラム線）を選択するカラムア
ドレスが記憶されている。

【０１０４】ここで、不良メモリセルが存在する列（カ
ラム線）を選択する出力信号ＣＡ１，ＣＡ２，ＣＢ１，
ＣＢ２（カラムアドレス）が供給された場合には、カラ
ムアドレス記憶回路４８は、“Ｌ”レベルの出力信号を
出力する。

【０１０５】従って、切り離し回路４２のＭＯＳトラン
ジスタは、全てオフ状態となり、カラム線ＣＯＬ１〜Ｃ
ＯＬ４がメインメモリセルアレイ４１と冗長メモリセル
アレイ４３の間で切断される。

【０１０６】なお、カラム方向のメモリセルの救済を行
うときは、トランジスタ群Ａは、オン状態であり、トラ
ンジスタ群Ｂは、オフ状態に設定される。

【０１０７】次に、上述の半導体記憶装置の動作につい
て説明する。

【０１０８】まず、ロウ方向のメモリセルの救済につい
て考える。今、ワ−ド線ＷＬ２に接続されている４つの
メモリセル１〜４を冗長メモリセルに置き換えたと仮定
する。この場合において、ロウアドレス記憶回路４７に
は、ワ−ド線ＷＬ２を選択する出力信号φＡ１，φＡ
２，φＢ１，φＢ２のデ−タが記憶される。また、トラ
ンジスタ群Ａは、オン状態に設定され、トランジスタ群
Ｂは、オフ状態に設定されている。

【０１０９】ロウプリデコ−ダの出力信号φＡ１，φＡ
２，φＢ１，φＢ２が供給されると、ロウアドレス記憶
回路４７は、出力信号φＡ１，φＡ２，φＢ１，φＢ２
がワ−ド線ＷＬ２を選択するものであるか否かを判断す
る。

【０１１０】出力信号φＡ１，φＡ２，φＢ１，φＢ２
がワ−ド線ＷＬ２を選択するものである場合、ロウアド
レス記憶回路４７は、“Ｌ”レベルの出力信号を出力す
る。従って、切り離し回路４２のＭＯＳトランジスタ
は、全てオフ状態となり、カラム線ＣＯＬ１〜ＣＯＬ４
がメインメモリセルアレイ４１と冗長メモリセルアレイ
４３の間で切断される。

【０１１１】従って、ロウデコ−ダ４６によりワ−ド線
ＷＬ２が選択され、カラム線ＣＯＬ１〜ＣＯＬ４にメモ
リセル１〜４のデ−タが出力されるが、切り離し回路４
２によりカラム線ＣＯＬ１〜ＣＯＬ４が切断されている
ため、このデ−タがセンスアンプ４５に導かれることは
ない。

【０１１２】一方、冗長メモリセルアレイのワ−ド線
（例えば、冗長メモリセルが一層ＰＲＯＭの場合、コン
トロ−ルゲ−ト）ＷＲには、“Ｈ”レベルの電位が印加
され、冗長メモリセル１〜４のデ−タがカラム線ＣＯＬ
１〜ＣＯＬ４に出力される。

【０１１３】また、カラムプリデコ−ダの出力信号ＣＡ
１，ＣＡ２，ＣＢ１，ＣＢ２がカラムデコ−ダ４４に入
力され、１本のカラム線のみがセンスアンプ４５に接続
される。従って、選択されたカラムのデ−タのみがセン
スアンプ４５により増幅され、外部に出力される。

【０１１４】次に、カラム方向のメモリセルの救済につ
いて考える。今、カラム線ＣＯＬ２に接続されている４
つのメモリセルＡ〜Ｄを冗長メモリセルに置き換えたと
仮定する。この場合において、カラムアドレス記憶回路
４８には、カラム線ＣＯＬ２を選択する出力信号ＣＡ
１，ＣＡ２，ＣＢ１，ＣＢ２のデ−タが記憶される。ま
た、トランジスタ群Ａは、オフ状態に設定され、トラン
ジスタ群Ｂは、オン状態に設定されている。

【０１１５】カラムプリデコ−ダの出力信号ＣＡ１，Ｃ
Ａ２，ＣＢ１，ＣＢ２が供給されると、カラムアドレス
記憶回路４８は、出力信号ＣＡ１，ＣＡ２，ＣＢ１，Ｃ
Ｂ２がカラム線ＣＯＬ２を選択するものであるか否かを
判断する。

【０１１６】出力信号ＣＡ１，ＣＡ２，ＣＢ１，ＣＢ２
がカラム線ＣＯＬ２を選択するものである場合、カラム
アドレス記憶回路４８は、“Ｌ”レベルの出力信号を出
力する。従って、切り離し回路４２のＭＯＳトランジス
タは、全てオフ状態となり、カラム線ＣＯＬ１〜ＣＯＬ
４がメインメモリセルアレイ４１と冗長メモリセルアレ
イ４３の間で切断される。

【０１１７】一方、冗長メモリセルアレイのワ−ド線
（例えば、冗長メモリセルが一層ＰＲＯＭの場合、コン
トロ−ルゲ−ト）ＷＲには、“Ｈ”レベルの電位が印加
され、冗長メモリセル１〜４のデ−タがカラム線ＣＯＬ
１〜ＣＯＬ４に出力される。

【０１１８】また、ロウプリデコ−ダの出力信号φＡ
１，φＡ２，φＢ１，φＢ２がカラムデコ−ダ４４に入
力され、１本のカラム線のみがセンスアンプ４５に接続
される。従って、選択されたロウのデ−タのみがセンス
アンプ４５により増幅され、外部に出力される。

【０１１９】即ち、カラム方向のメモリセルの救済の場
合には、まず、冗長メモリセルからカラム方向の４つの
デ−タを出力し、これをカラムデコ−ダ（ロウデコ−ダ
といった方が適切かも知れない）４４で１つのロウを決
定している。

【０１２０】次に、メインメモリセルアレイ４１に不良
メモリセルが存在しない場合について説明する。

【０１２１】この場合、ロウアドレス記憶回路４７には
ロウアドレスデ−タが記憶されず、カラムアドレス記憶
回路４８にはカラムアドレスデ−タが記憶されないた
め、ロウアドレス記憶回路４７及びカラムアドレス記憶
回路４８の出力信号は、共に、常に“Ｈ”レベルとな
る。

【０１２２】従って、切り離し回路４２のＭＯＳトラン
ジスタは、全てオン状態になっている。つまり、ロウデ
コ−ダ４６により選択されたワ−ド線に接続されるメモ
リセルのデ−タがカラム線ＣＯＬ１〜ＣＯＬ４に出力さ
れ、これらのデ−タのうちカラムデコ−ダ４４により選
択された１つのデ−タのみがセンスアンプ４５に導かれ
る。

【０１２３】上記構成の半導体記憶装置によれば、ロウ
方向のメモリセルの救済とカラム方向のメモリセルの救
済を同時に達成する場合において、冗長メモリセルアレ
イは、メインメモリセルアレイのカラム方向の一端部の
み又はロウ方向の一端部のみに設ければ足り、カラム方
向の端部とロウ方向の端部の双方に設ける必要がない。

【０１２４】即ち、例えば、上記実施の形態の場合、ロ
ウ方向のメモリセルを救済するときは、冗長メモリセル
アレイからロウ方向のメモリセルのデ−タを読み出し、
カラムデコ−ダによりカラムを選択することにより行う
ことができる。また、カラム方向のメモリセルを救済す
るときは、冗長メモリセルアレイからカラム方向のメモ
リセルのデ−タを読み出し、ロウプリデコ−ダの出力信
号をカラムデコ−ダに入力してカラムデコ−ダによりロ
ウを選択することにより行うことができる。

【０１２５】従って、半導体チップの面積を増大させる
ことなく、ロウ方向のメモリセルの救済とカラム方向の
メモリセルの救済を同時に達成することができる。

【０１２６】図１２は、本発明の半導体記憶装置の回路
構成を示すものである。

【０１２７】この発明は、上述の発明と同様に、メイン
メモリセルアレイのカラム方向（又はロウ方向）の一端
部にのみ設けられた冗長メモリセルアレイにより、メイ
ンメモリセルアレイのロウ方向のメモリセルの救済とカ
ラム方向のメモリセルの救済を行い得るようにしたもの
である。

【０１２８】以下の説明では、簡単のため、メインメモ
リセルアレイは、４つのロウと４つのカラムを有し、冗
長メモリセルアレイは、メインメモリセルアレイのカラ
ム方向の一端部のみに形成されているものと仮定する。

【０１２９】４本のカラム線ＣＯＬ１〜ＣＯＬ４は、メ
インメモリセルアレイ４１内、切り離し回路４２内、冗
長メモリセルアレイ４３内、及びカラムデコ−ダ４４内
にそれぞれ配置されている。

【０１３０】メインメモリセルアレイ４１は、４×４の
行列状に配置された閾値の異なるＭＯＳトランジスタか
ら構成されている。切り離し回路４２は、ＭＯＳトラン
ジスタから構成されている。冗長メモリセルアレイ４３
は、４×１の行列状に配置された閾値の異なる一層ＰＲ
ＯＭから構成されている。カラムデコ−ダ４４は、４本
のカラム線ＣＯＬ１〜ＣＯＬ４のうちの選択された１本
をセンスアンプ４５に接続する。

【０１３１】メインメモリセルアレイ４１の４本のワ−
ド線ＷＬ１〜ＷＬ４は、ロウデコ−ダ４６に接続されて
いる。ロウデコ−ダ４６は、例えば、ＮＡＮＤ回路とイ
ンバ−タ回路が直列接続されたものから構成することが
できる。ロウデコ−ダ４６には、例えば、ロウプリデコ
−ダの出力信号φＡ１，φＡ２，φＢ１，φＢ２が入力
される。ロウデコ−ダ４６は、出力信号φＡ１，φＡ
２，φＢ１，φＢ２に基づいて１本のワ−ド線を選択
し、その選択された１本のワ−ド線に高電位ＶＤＤを与
える。

【０１３２】ロウプリデコ−ダの出力信号φＡ１，φＡ
２，φＢ１，φＢ２は、トランジスタ群Ａ，Ｂを介して
アドレス記憶回路４９にも入力される。

【０１３３】メインメモリセルアレイ４１に不良メモリ
セルが存在する場合において、ロウ方向の救済を行う場
合には、アドレス記憶回路４９には、不良メモリセルが
存在する行（ワ−ド線）を選択するロウアドレスが記憶
されている。

【０１３４】ここで、不良メモリセルが存在する行（ワ
−ド線）を選択する出力信号φＡ１，φＡ２，φＢ１，
φＢ２（ロウアドレス）が供給された場合には、アドレ
ス記憶回路４９は、“Ｌ”レベルの出力信号を出力す
る。

【０１３５】従って、切り離し回路４２のＭＯＳトラン
ジスタは、全てオフ状態となり、カラム線ＣＯＬ１〜Ｃ
ＯＬ４がメインメモリセルアレイ４１と冗長メモリセル
アレイ４３の間で切断される。

【０１３６】メインメモリセルアレイ４１に不良メモリ
セルが存在する場合において、ロウ方向のメモリセルの
救済を行うときは、カラムプリデコ−ダの出力信号ＣＡ
１，ＣＡ２，ＣＢ１，ＣＢ２は、カラムデコ−ダ４４に
供給されるが、カラム方向のメモリセルの救済を行うと
きは、カラムプリデコ−ダの出力信号ＣＡ１，ＣＡ２，
ＣＢ１，ＣＢ２は、アドレス記憶回路４９ににみ供給さ
れる。

【０１３７】メインメモリセルアレイ４１に不良メモリ
セルが存在する場合において、カラム方向の救済を行う
場合には、アドレス記憶回路４９には、不良メモリセル
が存在する列（カラム線）を選択するカラムアドレスが
記憶されている。

【０１３８】ここで、不良メモリセルが存在する列（カ
ラム線）を選択する出力信号ＣＡ１，ＣＡ２，ＣＢ１，
ＣＢ２（カラムアドレス）が供給された場合には、アド
レス記憶回路４９は、“Ｌ”レベルの出力信号を出力す
る。

【０１３９】従って、切り離し回路４２のＭＯＳトラン
ジスタは、全てオフ状態となり、カラム線ＣＯＬ１〜Ｃ
ＯＬ４がメインメモリセルアレイ４１と冗長メモリセル
アレイ４３の間で切断される。

【０１４０】即ち、この発明は、上述の発明と比べる
と、冗長メモリセルを選択するためのロウアドレス記憶
回路とカラムアドレス記憶回路を一つにまとめて、アド
レス記憶回路とした点が相違している。

【０１４１】次に、上述の半導体記憶装置の動作につい
て説明する。

【０１４２】まず、ロウ方向のメモリセルの救済につい
て考える。今、ワ−ド線ＷＬ２に接続されている４つの
メモリセル１〜４を冗長メモリセルに置き換えたと仮定
する。この場合において、アドレス記憶回路４９には、
ワ−ド線ＷＬ２を選択する出力信号φＡ１，φＡ２，φ
Ｂ１，φＢ２のデ−タが記憶される。

【０１４３】また、下記の表１に示すように、トランジ
スタ群Ａ，Ｂは、オン状態に設定され、トランジスタ群
Ｃは、オフ状態に設定されている。

【０１４４】ロウプリデコ−ダの出力信号φＡ１，φＡ
２，φＢ１，φＢ２が供給されると、アドレス記憶回路
４９は、出力信号φＡ１，φＡ２，φＢ１，φＢ２がワ
−ド線ＷＬ２を選択するものであるか否かを判断する。

【０１４５】出力信号φＡ１，φＡ２，φＢ１，φＢ２
がワ−ド線ＷＬ２を選択するものである場合、アドレス
記憶回路４９は、“Ｌ”レベルの出力信号を出力する。
従って、切り離し回路４２のＭＯＳトランジスタは、全
てオフ状態となり、カラム線ＣＯＬ１〜ＣＯＬ４がメイ
ンメモリセルアレイ４１と冗長メモリセルアレイ４３の
間で切断される。

【０１４６】従って、ロウデコ−ダ４６によりワ−ド線
ＷＬ２が選択され、カラム線ＣＯＬ１〜ＣＯＬ４にメモ
リセル１〜４のデ−タが出力されるが、切り離し回路４
２によりカラム線ＣＯＬ１〜ＣＯＬ４が切断されている
ため、このデ−タがセンスアンプ４５に導かれることは
ない。

【０１４７】一方、冗長メモリセルアレイのワ−ド線
（例えば、冗長メモリセルが一層ＰＲＯＭの場合、コン
トロ−ルゲ−ト）ＷＲには、“Ｈ”レベルの電位が印加
され、冗長メモリセル１〜４のデ−タがカラム線ＣＯＬ
１〜ＣＯＬ４に出力される。

【０１４８】この後、表１に示すように、トランジスタ
群Ｂ，Ｃがオン状態となり、トランジスタ群Ａがオフ状
態となる。

【０１４９】また、カラムプリデコ−ダの出力信号ＣＡ
１，ＣＡ２，ＣＢ１，ＣＢ２がカラムデコ−ダ４４に入
力され、１本のカラム線のみがセンスアンプ４５に接続
される。従って、選択されたカラムのデ−タのみがセン
スアンプ４５により増幅され、外部に出力される。

【０１５０】次に、カラム方向のメモリセルの救済につ
いて考える。今、カラム線ＣＯＬ２に接続されている４
つのメモリセルＡ〜Ｄを冗長メモリセルに置き換えたと
仮定する。この場合において、アドレス記憶回路４９に
は、カラム線ＣＯＬ２を選択する出力信号ＣＡ１，ＣＡ
２，ＣＢ１，ＣＢ２のデ−タが記憶される。

【０１５１】また、表１に示すように、トランジスタ群
Ａ，Ｃは、オン状態に設定され、トランジスタ群Ｂは、
オフ状態に設定されている。

【０１５２】カラムプリデコ−ダの出力信号ＣＡ１，Ｃ
Ａ２，ＣＢ１，ＣＢ２が供給されると、アドレス記憶回
路４９は、出力信号ＣＡ１，ＣＡ２，ＣＢ１，ＣＢ２が
カラム線ＣＯＬ２を選択するものであるか否かを判断す
る。

【０１５３】出力信号ＣＡ１，ＣＡ２，ＣＢ１，ＣＢ２
がカラム線ＣＯＬ２を選択するものである場合、アドレ
ス記憶回路４９は、“Ｌ”レベルの出力信号を出力す
る。従って、切り離し回路４２のＭＯＳトランジスタ
は、全てオフ状態となり、カラム線ＣＯＬ１〜ＣＯＬ４
がメインメモリセルアレイ４１と冗長メモリセルアレイ
４３の間で切断される。

【０１５４】一方、冗長メモリセルアレイのワ−ド線
（例えば、冗長メモリセルが一層ＰＲＯＭの場合、コン
トロ−ルゲ−ト）ＷＲには、“Ｈ”レベルの電位が印加
され、冗長メモリセル１〜４のデ−タがカラム線ＣＯＬ
１〜ＣＯＬ４に出力される。

【０１５５】また、ロウプリデコ−ダの出力信号φＡ
１，φＡ２，φＢ１，φＢ２がカラムデコ−ダ４４に入
力され、１本のカラム線のみがセンスアンプ４５に接続
される。従って、選択されたロウのデ−タのみがセンス
アンプ４５により増幅され、外部に出力される。

【０１５６】即ち、カラム方向のメモリセルの救済の場
合には、まず、冗長メモリセルからカラム方向の４つの
デ−タを出力し、これをカラムデコ−ダ（ロウデコ−ダ
といった方が適切かも知れない）４４で１つのロウを決
定している。

【０１５７】次に、メインメモリセルアレイ４１に不良
メモリセルが存在しない場合について説明する。

【０１５８】この場合、表１に示すように、トランジス
タ群Ｂ，Ｃは、オン状態に設定され、トランジスタ群Ａ
は、オフ状態に設定されている。

【０１５９】また、アドレス記憶回路４９にはロウアド
レスデ−タ及びカラムアドレスデ−タが記憶されないた
め、アドレス記憶回路４９の出力信号は、常に“Ｈ”レ
ベルとなる。

【０１６０】従って、切り離し回路４２のＭＯＳトラン
ジスタは、全てオン状態になっている。つまり、ロウデ
コ−ダ４６により選択されたワ−ド線に接続されるメモ
リセルのデ−タがカラム線ＣＯＬ１〜ＣＯＬ４に出力さ
れ、これらのデ−タのうちカラムデコ−ダ４４により選
択された１つのデ−タのみがセンスアンプ４５に導かれ
る。

【０１６１】

【表１】

【０１６２】上記構成の半導体記憶装置によれば、ロウ
方向のメモリセルの救済とカラム方向のメモリセルの救
済を同時に達成する場合において、冗長メモリセルアレ
イは、メインメモリセルアレイのカラム方向の一端部の
み又はロウ方向の一端部のみに設ければ足り、カラム方
向の端部とロウ方向の端部の双方に設ける必要がない。

【０１６３】即ち、例えば、上記実施の形態の場合、ロ
ウ方向のメモリセルを救済するときは、冗長メモリセル
アレイからロウ方向のメモリセルのデ−タを読み出し、
カラムデコ−ダによりカラムを選択することにより行う
ことができる。また、カラム方向のメモリセルを救済す
るときは、冗長メモリセルアレイからカラム方向のメモ
リセルのデ−タを読み出し、ロウプリデコ−ダの出力信
号をカラムデコ−ダに入力してカラムデコ−ダによりロ
ウを選択することにより行うことができる。

【０１６４】従って、半導体チップの面積を増大させる
ことなく、ロウ方向のメモリセルの救済とカラム方向の
メモリセルの救済を同時に達成することができる。

【０１６５】［Ｃ］ 以下の実施の形態は、主としてチ
ップ上のフロアプラン、回路構成及びパタ−ンレイアウ
トに関する。

【０１６６】図１３は、本発明の半導体記憶装置のブロ
ックダイアグラムを示している。

【０１６７】この実施の形態では、マスクＲＯＭを前提
としている。また、以下の説明を簡単にするために、メ
インメモリセルアレイは、ロウ方向に３２セル、カラム
方向に６４セルを有し、４つのＩ／Ｏ端子を有するもの
と仮定する。

【０１６８】また、ロウ救済及びブロック救済の基本単
位の大きさは、今までの実施の形態と同じであり、ロウ
救済時は、ワ−ド線１本（６４セル）、ブロック救済時
は、ロウ方向２セル、カラム方向１６セルである。

【０１６９】まず、この半導体記憶装置の構成について
説明する。

【０１７０】メインメモリセルアレイ５１Ａ，５１Ｂ，
５１Ａ´，５１Ｂ´は、デ−タ記憶の有無に応じて閾値
が異なる複数のＭＯＳトランジスタから構成されてい
る。冗長メモリセルアレイ５２Ａ，５２Ｂ，５２Ａ´，
５２Ｂ´は、デ−タ記憶の有無に応じて閾値が異なる複
数の一層ＰＲＯＭから構成されている。このような構成
によれば、メインメモリセルアレイのカラム線と冗長メ
モリセルアレイのカラム線を共通化し、かつ、カラムデ
コ−ダも共通化することができ、メインメモリセルアレ
イと冗長メモリセルアレイを接近させて半導体チップの
縮小化に貢献できるからである。

【０１７１】メインメモリセルをＭＯＳトランジスタか
ら構成し、冗長メモリセルを一層ＰＲＯＭから構成した
場合、ＭＯＳトランジスタの大きさと一層ＰＲＯＭの大
きさは異なるため、一層ＰＲＯＭのロウ方向の大きさを
ＭＯＳトランジスタのロウ方向の大きさの２ⁿ 倍に設定
するのがよい。

【０１７２】例えば、この実施の形態のように、一層Ｐ
ＲＯＭのロウ方向の大きさをＭＯＳトランジスタのロウ
方向の大きさの８倍に設定し、１つのメインメモリセル
アレイのロウ方向に３２セルを配置する場合には、１つ
の冗長メモリセルアレイのロウ方向に４セルを配置すれ
ば、冗長メモリセルアレイのカラムのピッチは、メイン
メモリセルアレイのカラムのピッチの８倍となり、冗長
メモリセルアレイのロウ方向の幅とメインメモリセルア
レイのロウ方向の幅が一致するからである。

【０１７３】メインメモリセルアレイ５１Ａ，５１Ｂ，
５１Ａ´，５１Ｂ´と冗長メモリセルアレイ５２Ａ，５
２Ｂ，５２Ａ´，５２Ｂ´の間には、ビット線カラムデ
コ−ダ５３，５３´及び切り離し回路５４，５４´が配
置されている。

【０１７４】ビット線カラムデコ−ダ５３，５３´は、
メインメモリセルアレイ５１Ａ，５１Ｂ，５１Ａ´，５
１Ｂ´のカラムの数が、冗長メモリセルアレイ５２Ａ，
５２Ｂ，５２Ａ´，５２Ｂ´のカラムの数よりも多いた
め、メインメモリセルアレイ５１Ａ，５１Ｂ，５１Ａ
´，５１Ｂ´のカラムの数を減らして冗長メモリセルア
レイ５２Ａ，５２Ｂ，５２Ａ´，５２Ｂ´に接続させる
機能を有する。

【０１７５】切り離し回路５４，５４´は、冗長メモリ
セルアレイ５２Ａ，５２Ｂ，５２Ａ´，５２Ｂ´のメモ
リセルにデ−タを書き込む際や、当該メモリセルからデ
−タを読み出す際に、カラム線をメインメモリセルアレ
イと冗長メモリセルアレイの間で切断する機能を有す
る。

【０１７６】ロウデコ−ダ５５，５５´は、ロウメイン
プリデコ−ダ５６及びロウプリデコ−ダ５７の出力信号
に基づいて、メインメモリセル５１Ａ，５１Ｂ，５１Ａ
´，５１Ｂ´のワ−ド線を選択する機能を有する。

【０１７７】カラムデコ−ダ５８は、カラムプリデコ−
ダ６０の出力信号に基づいて、カラム線を選択する機能
を有する。センスアンプ５９は、メインメモリセル又は
冗長メモリセルから読み出されたデ−タを増幅する機能
を有する。センスアンプ５９のデ−タは、出力回路によ
り外部に出力される。

【０１７８】ロウアドレス記憶回路６１，６１´は、メ
インメモリセルアレイの不良行を選択する信号を記憶
し、この信号と、ロウメインプリデコ−ダ５６及びロウ
プリデコ−ダ５７の出力信号とを比較し、一致する場合
に“Ｌ”レベルの出力信号を出力する。

【０１７９】カラムアドレス記憶回路６３，６３´は、
メインメモリセルアレイの不良ブロックを選択する信号
を記憶し、この信号と、ロウメインプリデコ−ダ５６及
びカラムプリデコ−ダ６０の出力信号とを比較し、一致
する場合に“Ｌ”レベルの出力信号を出力する。

【０１８０】選択回路６２，６２´は、ロウアドレス記
憶回路６１，６１´又はカラムアドレス記憶回路６３，
６３´の出力信号に基づいて、冗長メモリセルアレイの
複数のコントロ−ルゲ−トのうちの１本を選択する機能
を有する。

【０１８１】アドレス変換回路６４，６４´は、カラム
アドレス記憶回路６３，６３´の出力信号に基づいて、
冗長メモリセルアレイの複数のコントロ−ルゲ−トのう
ちの１本を選択する機能を有すると共に、ロウプリデコ
−ダ５７又はカラムプリデコ−ダ６０の出力信号に基づ
いて、カラムデコ−ダ５８を制御する機能を有する。

【０１８２】リダンダンシ−制御回路６５、リダンダン
シ−書き込みフラグ回路６６及びＳＧＶ／Ｄデコ−ダ６
７は、所定の制御信号を生成し、所定の回路に供給する
機能を有する。

【０１８３】図１４は、図１３の半導体記憶装置のリ−
ドシ−ケンスを示している。

【０１８４】アドレスラッチイネ−ブル信号ＡＬＥの信
号の立ち下がりでアドレスピンに入力されたアドレス信
号がラッチされ、このアドレス信号は、ロウメインデコ
−ダ５６、ロウプリデコ−ダ５７、カラムプリデコ−ダ
６０及びＳＧＶ／Ｄデコ−ダ６７にそれぞれ与えられ
る。

【０１８５】ロウプリデコ−ダ５７の出力は、φＡ１，
φＡ２，φＢ１，φＢ２，ＳＧ１〜ＳＧ４となる。ここ
で、例えばＳＧ１を選択すると、ＳＧ１のみが“Ｈ”レ
ベルとなり、ＳＧ２〜ＳＧ４は全て“Ｌ”レベルとな
る。

【０１８６】このようにして、φＡ１及びφＡ２のいず
れか一つ、φＢ１及びφＢ２のいずれか一つ、及びＳＧ
１〜ＳＧ４のうちのいずれか一つを“Ｈ”レベルとし
て、ワ−ド線の選択を行う。

【０１８７】図１５は、メインメモリセルアレイのワ−
ド線を選択するに当たってメインメモリセルアレイを４
つのブロックに分けた例を示す。

【０１８８】即ち、メインメモリセルアレイは、例え
ば、カラム方向に６４セルを有し、かつ、カラム方向に
４つのブロック１〜４に分けられている。１つのブロッ
クは、１６セルを有している。

【０１８９】表２に示すように、ブロックの選択は、Ｒ
Ａ１，ＲＡ２，ＲＢ１，ＲＢ２の４つの信号の論理をと
ることにより行われる。

【０１９０】

【表２】

【０１９１】図１６は、メインメモリセルアレイのワ−
ド線を選択するに当たってメインメモリセルアレイのブ
ロックをさらに複数のバンクに分けた例を示す。

【０１９２】即ち、１つのバンクは、例えば、カラム方
向に４セルを有し、ロウ方向に２セルを有している。

【０１９３】表３に示すように、バンクの選択は、ＳＧ
１〜ＳＧ４の４つの信号の論理をとることにより、及び
ＳＧＵ，ＳＧＤを用いることにより行われる。ＳＧ１〜
ＳＧ４は、カラム方向の４セルを選択するためのもの
で、ＳＧＵ，ＳＧＤは、ロウ方向の２セルを選択するた
めのものである。

【０１９４】

【表３】

【０１９５】図１７は、図１５及び図１６に示すバンク
式マスクＲＯＭの等価回路を示すものである。

【０１９６】１つのバンクは、カラム方向に４セルを有
し、ロウ方向に２セルを有している。各バンクの間に
は、ビット線ＢＩＴ０〜ＢＩＴ３とカラム線ＣＯＬ１〜
ＣＯＬ４が交互に配置されている。

【０１９７】各バンクの選択されたメモリセルのデ−タ
は、ビット線ＢＩＴ０〜ＢＩＴ３に読み出される。カラ
ム線ＣＯＬ１〜ＣＯＬ４には、接地電位ＶＳＳ又はバイ
アス電位が印加され、このカラム線ＣＯＬ１〜ＣＯＬ４
に印加される電位によりバンクの選択が行われる。

【０１９８】メインメモリセルアレイがロウ方向に３２
セルを有する場合、ロウ方向のバンクの数は１６であ
り、ビット線の数は、８本となる。従って、選択された
８つのメモリセルから８つのデ−タが読み出される。

【０１９９】表４に示すように、ワ−ド線の選択は、φ
Ａ１，φＡ２，φＢ１，φＢ２の４つの信号の論理をと
ることにより行われる。

【０２００】

【表４】

【０２０１】表５に示すように、各バンクのロウ方向の
２セルのうちの１セルの選択は、ＳＧＵ及びＳＧＤの２
つの信号により行われる。

【０２０２】

【表５】

【０２０３】次に、図１７を参照しながら、メモルセル
の選択方法と、デ−タが読み出されるしくみについて説
明する。

【０２０４】まず、φＡ１，φＡ２，φＢ１，φＢ２の
４つの信号を用いて、ワ−ド線ＷＬ１を選択し、ワ−ド
線ＷＬ１を“Ｈ”レベルに設定すると共に他のワ−ド線
ＷＬ２〜４を“Ｌ”レベルに設定する。

【０２０５】また、例えば、カラム線ＣＯＬ１に接地電
位を与え、カラム線ＣＯＬ２にバイアス電位を与える。
その結果、ビット線ＢＩＴ１とカラム線ＣＯＬ１の間に
配置されたメモリセルのみが読み出し可能な状態とな
る。

【０２０６】また、ＳＧ１を“Ｈ”レベルに設定し、Ｓ
ＧＵを“Ｌ”レベルに設定し、ＳＧＤを“Ｈ”レベルに
設定すると、丸で囲ったＭＯＳトランジスタがオン状態
になり、メモリセルｂが選択される。

【０２０７】従って、メモルセルｂのデ−タがビット線
ＢＩＴ１に読み出される。

【０２０８】メモルセルｂにデ−タが書き込まれている
場合（“１”デ−タ記憶の場合）には、当該メモリセル
ｂの閾値は高く設定され、ワ−ド線ＷＬ１に“Ｈ”レベ
ルの電位が印加されてもメモリセルｂはオン状態になら
ない。従って、ビット線ＢＩＴ１の電位は、予めプリチ
ャ−ジされた“Ｈ”レベルの電位を保ち、ビット線ＢＩ
Ｔ１に“１”デ−タが読み出されることになる。

【０２０９】一方、メモルセルｂにデ−タが書き込まれ
ていない場合（“０”デ−タ記憶の場合）には、当該メ
モリセルｂの閾値は低く設定され、ワ−ド線ＷＬ１に
“Ｈ”レベルの電位が印加されるとメモリセルｂはオン
状態になる。従って、ビット線ＢＩＴ１の電位は、カラ
ム線ＣＯＬ１を通じて“Ｌ”レベルの電位（接地電位Ｖ
ＳＳ）になり、ビット線ＢＩＴ１に“０”デ−タが読み
出されることになる。

【０２１０】図１８は、メインメモリセルアレイの一部
を取り出して示すものであり、図１９は、図１８の回路
を半導体基板上に形成した場合の平面パタ−ンを示すも
のである。

【０２１１】ビット線ＢＩＴ１，ＢＩＴ２及びカラム線
ＣＯＬ１，ＣＯＬ２，ＣＯＬ３は、例えば、それぞれア
ルミニウムから構成され、ＳＧ１線、ＳＧＵ線、ＳＧＤ
線、及び各ワ−ド線ＷＬ１〜ＷＬ６４は、例えば、それ
ぞれタングステンシリサイドから構成される。その他
は、半導体基板中に埋め込まれる、例えば埋め込みｎ⁺
拡散層から構成される。

【０２１２】メモリセルｂが選択され、かつ、メモリセ
ルｂに“０”デ−タが記憶されている場合には、メモリ
セルｂはオン状態になり、ビット線ＢＩＴ１の電位が低
下し、ビット線ＢＩＴ１に“０”デ−タが読み出され
る。

【０２１３】表６は、図１８及び図１９のマスクＲＯＭ
において、選択されるメモリセルと、ＳＧ１、ＳＧＵ、
ＳＧＤの各信号の電位及びカラム線ＣＯＬ１，ＣＯＬ２
の電位との関係を示すものである。

【０２１４】

【表６】

【０２１５】図２０は、メインメモリセルアレイ部及び
冗長メモリセルアレイ部の回路構成を示すものである。
図２１は、図２０の回路を半導体チップ上に形成した場
合の平面パタ−ンを示している。また、図２２は、カラ
ムデコ−ダ部、書き込み回路部及び読み出し回路部の回
路構成を示すものである。

【０２１６】なお、信号（例えば、ＣＣ１〜ＣＣ４）の
後に、Ｒ／Ｌという記号が付されているが、このＲ／Ｌ
は、チップ上のメモリセルアレイを左側と右側に分けた
場合に（例えば、図１３の５１Ａ，５１Ｂを左側、５１
Ａ´，５１Ｂ´を右側とする）、左側のメモリセルアレ
イと右側のメモリセルアレイを別々の信号で独立に制御
できることを意味している。

【０２１７】メインメモリセルアレイ７１内には、カラ
ム方向に伸びるカラム線ＣＯＬ０〜ＣＯＬ８とビット線
ＢＩＴ０〜ＢＩＴ７が交互に配置されている。また、冗
長メモリセルアレイ７４内には、カラム方向に伸びるカ
ラム線ＣＯＬ０〜ＣＯＬ８とビット線ＢＩＴ０，ＢＩＴ
２，ＢＩＴ４，ＢＩＴ６が配置されている。

【０２１８】メインメモリセルアレイ７１と冗長メモリ
セルアレイ７４の間には、ビット線カラムデコ−ダ７２
と切り離し回路７３が配置されている。ビット線カラム
デコ−ダ７２は、８本のビットから４本のビット線を選
択する機能を有する。切り離し回路７３は、冗長メモリ
セル７５に対してデ−タの書き込み及び読み出しを行う
際に、カラム線ＣＯＬ０〜ＣＯＬ８を、メインメモリセ
ルアレイと冗長メモリセルアレイの間で切断する機能を
有する。

【０２１９】カラムデコ−ダ７６は、４本のビット線か
ら１本のビット線を選択し、かつ、９本のカラム線から
３本のカラム線を選択する機能を有する。バイアスデコ
−ダ７７は、信号ＣＣ１Ｒ／Ｌ〜ＣＣ４Ｒ／Ｌに基づい
て、バイアス源から供給されるバイアス電位を所定のカ
ラム線に供給し、かつ、接地電位を残りの所定のカラム
線に供給する機能を有する。

【０２２０】センスアンプは、差動型のものが用いら
れ、ビット線ＢＬ１又はカラム線ＣＬ１の電位の変化を
検出することによってメモリセルのデ−タを読み出す。

【０２２１】書き込み回路７８は、冗長メモリセルにデ
−タを書き込む際に、カラム線に書き込み電位ＶＰＰを
与える機能を有する。また、書き込み回路７８は、冗長
メモリセルにデ−タを書き込む際に、センスアンプ（差
動型）とカラム線とを切断する機能を有する。

【０２２２】上記構成の半導体記憶装置において、冗長
メモリセルのカラム線は、メインメモリセルのカラム線
と共通化されている。ここで、書き込み回路７８のＳＲ
ＤＥＲ／Ｌは、メインメモリセルアレイのメモリセルか
らデ−タを読み出す際に“Ｈ”レベルとなり、冗長メモ
リセルにデ−タを書き込む際、及び冗長メモリセルから
デ−タを読み出す際に“Ｌ”レベルとなる。

【０２２３】なお、図３０のデ−タ書き込みモ−ド検出
回路のパッドに所望の電位を与えることにより、デ−タ
書き込みを認識する信号ＷＣＥが“Ｈ”レベルとなる。

【０２２４】冗長メモリセルへのデ−タの書き込みにつ
いて説明する。

【０２２５】まず、切り離し回路７３のＭＯＳトランジ
スタは、全てがオフ状態となるように設定される。これ
は、書き込み電位ＶＰＰがメインメモリセルに印加され
ることを防止するためである。

【０２２６】書き込み回路７８により、カラム線ＣＬ１
とセンスアンプを切り断し、かつ、カラム線ＣＬ１に書
き込み電位ＶＰＰを与え、カラム線ＣＬ２に接地電位Ｖ
ＳＳを与える。また、ＷＣＥが“Ｈ”レベルのため、バ
イアスデコ−ダ７７のトランジスタは、全てオフにな
る。

【０２２７】カラムデコ−ダ７６により、隣接する２つ
のカラムを選択し、この２つのカラムの一方に書き込み
電位ＶＰＰを与え、他方に接地電位ＶＳＳを与える。ま
た、冗長メモリセルアレイ７４のコントロ−ルゲ−トＣ
ＯＮ１〜ＣＯＮ４のいずれか１つを選択し、この選択さ
れたコントロ−ルゲ−トに書き込み電位を与える。

【０２２８】例えば、ＣＯＮ１が選択され、かつ、カラ
ム線ＣＯＬ０に書き込み電位ＶＰＰが印加され、カラム
線ＣＯＬ１に接地電位が印加されると、冗長メモリセル
７５のフロ−ティングゲ−トに電子が注入され、デ−タ
が書き込まれる。

【０２２９】次に、メインメモリセルアレイからのデ−
タ読み出しについて説明する。

【０２３０】まず、切り離し回路７３のＭＯＳトランジ
スタは、全てがオン状態となるように設定される。

【０２３１】書き込み回路７８により、カラム線ＣＬ１
とセンスアンプを切り断し、ビット線ＢＬ１とセンスア
ンプを接続する。また、バイアス回路及びバイアスデコ
−ダ７７により、カラム線ＣＬ１〜ＣＬ３にバイアス電
位又は接地電位を与える。

【０２３２】カラムデコ−ダ７２，７６により、隣接す
る２つのカラムを選択し、この２つのカラムの一方にバ
イアス電位を与え、他方に接地電位ＶＳＳを与える。ま
た、メインメモリセルアレイ７１のワ−ド線ＷＬ１〜Ｗ
Ｌ４のいずれか１つを選択し、この選択されたワ−ド線
に高電位を与える。

【０２３３】例えば、ワ−ド線ＷＬ１が選択され、か
つ、カラム線ＣＯＬ０にバイアス電位が印加され、カラ
ム線ＣＯＬ１に接地電位が印加され、ＳＧ１，ＳＧＵが
“Ｈ”レベル、ＳＧＤが“Ｌ”レベルに設定されると、
メモリセルａが選択され、メモリセルａのデ−タがビッ
ト線に読み出され、センスアンプに伝えられる。

【０２３４】次に、冗長メモリセルアレイからのデ−タ
読み出しについて説明する。

【０２３５】まず、切り離し回路７３のＭＯＳトランジ
スタは、全てがオフ状態となるように設定される。

【０２３６】書き込み回路７８により、カラム線ＣＬ１
とセンスアンプを接続し、ビット線ＢＬ１とセンスアン
プを切断し、カラム線ＣＬ２に接地電位を与える。カラ
ムデコ−ダ７６により、隣接する２つのカラムを選択
し、この２つのカラムの一方をセンスアンプに接続し、
他方に接地電位ＶＳＳを与える。また、冗長メモリセル
アレイ７４のコントロ−ルゲ−トＣＯＮ１〜ＣＯＮ４の
いずれか１つを選択し、この選択されたコントロ−ルゲ
−トに高電位を与える。

【０２３７】例えば、コントロ−ルゲ−トＣＯＮ１が選
択され、かつ、カラム線ＣＯＬ０がセンスアンプに接続
され、カラム線ＣＯＬ１に接地電位が印加されると、メ
モリセル７５が選択され、メモリセル７５のデ−タがカ
ラム線ＣＯＬ０に読み出され、センスアンプに伝えられ
る。

【０２３８】表７は、メモリセルに対して、デ−タの書
き込み及び読み出しを行う場合の各信号のレベルをまと
めて示したものである。

【０２３９】

【表７】

【０２４０】なお、冗長メモリセルのコントロ−ルゲ−
トは、埋め込みｎ⁺ 拡散層により構成しているため、抵
抗値及び容量値が大きくなっている。そこで、例えば、
埋め込みｎ⁺ 拡散層に沿うように、半導体基板上にライ
ン状のタングステンシリサイド（ＷＳｉ）層を形成し、
所々で、この埋め込みｎ⁺ 拡散層とタングステンシリサ
イド層をショ−トさせるようにしてもよい。

【０２４１】本実施の形態では、冗長メモリセルアレイ
上のビット線の数が、メインメモリセルアレイ上のビッ
ト線の数よりも少なく設定されているため、上述の埋め
込みｎ⁺ 拡散層（コントロ−ルゲ−ト）とタングステン
シリサイド層のショ−トが作り易くなっている。

【０２４２】図２３は、冗長メモリセルアレイのコント
ロ−ルゲ−ト選択回路の一例を示すものである。

【０２４３】図２０の回路において、メインメモリセル
アレイのロウ方向の８セルは、冗長メモリセルアレイの
ロウ方向の１セルに対応している。このため、メインメ
モリセルアレイの１つのロウを救済するに当たっては、
冗長メモリセルアレイにおいては、８つのロウが必要で
ある。

【０２４４】従って、メインメモリセルアレイの１つの
ロウを救済するために、冗長メモリセルアレイにおいて
８つのコントロ−ルゲ−トを制御する必要がある。そこ
で、メインメモリセルアレイのロウ方向に隣接する８つ
のメモリセルをデコ−ドする信号ＣＣ１〜ＣＣ４（図２
２），ＳＧＵ，ＳＧＤ（図２０）を、コントロ−ルゲ−
ト選択回路に取り入れ、コントロ−ルゲ−トの切り替え
を制御している。

【０２４５】図２４は、メインメモリセルを救済すると
きのシ−ケンスを示している。

【０２４６】まず、メインメモリセルアレイの救済する
ロウを選択するアドレスを、アドレス記憶用のＰＲＯＭ
に書き込む。次に、このアドレスを正確に当該ＰＲＯＭ
に書き込むためにベリファイを行う。即ち、メインメモ
リセルアレイの救済するロウを選択するアドレスが当該
ＰＲＯＭに書き込まれていない場合には、正確に書き込
まれるまで再書き込みを実行する。

【０２４７】アドレスの書き込みが確認されると、その
アドレスのデ−タを冗長メモリセルに書き込む。次に、
このデ−タを正確に当該冗長メモリセルに書き込むため
にベリファイを行う。即ち、当該アドレスのデ−タが冗
長メモリセルに書き込まれていない場合には、正確に書
き込まれるまで再書き込みを実行する。

【０２４８】そして、全てのアドレス及びそのデ−タの
書き込みが終了するまで、この書き込み動作を繰り返
す。

【０２４９】次に、メインメモリセルアレイの救済する
ロウ又はブロックを選択するアドレスを、アドレス記憶
用のＰＲＯＭに書き込む方法について簡単に説明する。

【０２５０】ロウアドレス記憶回路には、ロウ方向のア
ドレスを指定する信号φＡ，φＢ，ＳＧ，ＲＡ，ＲＢが
入力される。また、カラムアドレス記憶回路には、カラ
ム方向のアドレスを指定する信号ＣＡ，ＣＢ，ＣＣ及び
カラム（ブロック）の選択を行うロウメインアドレスＲ
Ａ，ＲＢが入力される。

【０２５１】図２５は、ロウアドレス記憶回路を示し、
図２６は、カラムアドレス記憶回路を示している。

【０２５２】各アドレス記憶回路には、１２本の信号線
（うち５本のみが“Ｈ”レベル）が入力される。アドレ
ス記憶用ＰＲＯＭに不良アドレスを書き込み際には、メ
モリセルのゲ−トに高電位（例えば、６Ｖ）が与えられ
る。

【０２５３】そこで、図２７に示すようなレベルシフタ
が使用される。このレベルシフタの電源ＶＰＰに高電位
を印加することにより、レベルシフタの出力信号を高電
位にする。

【０２５４】図２８は、アドレス書き込み時におけるブ
ロックダイアグラムを示すものである。

【０２５５】ロウアドレス記憶回路及びカラムアドレス
記憶回路には、１２本のデコ−ド線が入力線が入力され
る。即ち、ロウアドレス記憶回路には、カラムプリデコ
−ダの出力ＣＡ，ＣＢ，ＣＣを使用し、ロウプリデコ−
ダの出力φＡ，φＢ，ＳＧを使用しない。このようにす
ることで、ロウプリデコ−ダの出力信号にレベルシフタ
を設ける必要がなくなる。

【０２５６】図２９は、アドレス書き込み時におけるタ
イミングチャ−トを示すものである。また、図３０は、
書き込みモ−ド検出回路を示すものである。

【０２５７】書き込みモ−ド検出回路のパッドＡ〜Ｃに
所定の電位を与えることにより、テスト信号が立ち上が
り、アドレス書き込みを認識する信号ＷＡＥが“Ｈ”レ
ベルになる。この信号ＷＡＥが“Ｈ”レベルになること
で、図２８に示すように、通常時とアドレス書き込み時
で信号の種類が変わる。

【０２５８】次に、アドレスラッチイネ−ブルの立ち下
がりにより、救済すべきメモセルのアドレス、並びにロ
ウ用及びカラム用の左右それぞれ２つ、合計８個あるア
ドレス記憶セル群の指定をするアドレスをラッチする。
このアドレス記憶セル群を指定するデコ−ダの出力をＷ
ＦＡ１，ＷＦＡ２，ＷＦＢ１，ＷＦＢ２とする。

【０２５９】表８に示すように、ＶＰＰＧ１には６Ｖ、
ＶＰＰＧ２に３Ｖ、ＶＰＰＤに８Ｖをそれぞれ印加す
る。

【０２６０】

【表８】

【０２６１】ここで、ＣＥを“Ｈ”レベルから“Ｌ”レ
ベルにすると、カラムプリデコ−ダ及びロウメインデコ
−ダの出力から選択された線のみが“Ｈ”レベルとな
る。この“Ｈ”レベルの電位は、図２７のレベルシフタ
を通過するため、６Ｖとなる。これにより、図２５及び
図２６のアドレス記憶回路が記憶するメモリセルのゲ−
トのみが６Ｖに設定される。

【０２６２】次に、ＣＥを“Ｌ”レベルにし、遅延回路
により約２００ｎｓ経た後、選択されたＷＦＡ，ＷＦＢ
が“Ｈ”レベルとなる。このＷＦＡ，ＷＦＢのデコ−ダ
の出力にも、図２７に示すようなレベルシフタが存在
し、これによりＶＰＰＤは、８Ｖになる。

【０２６３】ＥＰＲＯＭのドレインに電位が印加される
時間がゲ−トに電位が印加される時間よりも遅くなるよ
うに、遅延回路が挿入されている。このようにして、１
つのアドレス記憶セル群のドレインにＶＰＰＤが供給さ
れる。

【０２６４】図３１は、書き込みを行っている状態にお
ける電位図を示している。

【０２６５】この例では、５セル同時に書き込みを実行
している。また、アドレスライト認識信号ＷＡが“Ｈ”
レベルであるので、図３２の制御回路により、ＶＧＮが
“Ｌ”レベルとなり、ＶＰＰＤの電位が検知回路に伝わ
らない。図２９のシ−ケンスにより、救済すべきアドレ
スの全てを記憶する。

【０２６６】次に、アドレスチェックについて説明す
る。

【０２６７】図３３は、アドレスチェックのシ−ケンス
を示している。アドレス書き込み時と同様に、図３０の
書き込みモ−ド信号検知回路のパッドに電位を与える
と、アドレスチェック信号ＷＣＡＣが“Ｈ”レベルとな
る。

【０２６８】上記表８に示すように、ＶＰＰＧ１，ＶＰ
ＰＧ２，ＶＰＰＤにＶＤＤを印加する。アドレスラッチ
イネ−ブルの立ち下がりにより、先に記憶した救済する
メモリセルのアドレスをラッチする。

【０２６９】図３４に示すように、ラッチが行われる
と、プリデコ−ダの出力がアドレス記憶セル群に入力さ
れる。

【０２７０】図３５は、リダンダンシ−制御回路のシ−
ケンスを示している。

【０２７１】図３２のリダンダンシ−制御回路におい
て、ＡＬＥを“Ｌ”レベルにすると、ＶＧＮが中間電位
となる。始めに、ロウリダンダンシ−か検知を行う。図
３４は、このような動作状態を示したものである。ＶＧ
ＰＲが“Ｌ”レベルであるので、アドレス記憶用セルに
共通に接続されたドレインにプリチャ−ジが起こる。こ
こで、例として、φＡ１，φＢ１，ＳＧ１，ＲＡ１，Ｒ
Ｂ１に書き込みが起こっていたとする。ここに、φＡ
１，φＢ１，ＳＧ１，ＲＡ１，ＲＢ１が“Ｈ”レベルで
あり、他は全て“Ｌ”レベルであると、どのＰＲＯＭか
らも電流は流れないので、共通に繋がれたドレインの電
位は、“Ｈ”レベルとなる。

【０２７２】一方、異なるアドレスが入力された場合、
例えば、φＡ２が“Ｈ”レベルであり、φＡ１が“Ｌ”
レベルであると、φＡ２をゲ−トとしているＰＲＯＭ
は、閾値が低いため、電流を流し、共通のドレインの電
位が“Ｌ”レベルとなる。また、書き込みが十分に行わ
れていないＰＲＯＭも、オンとなり、電流を流すため、
共通に繋がれたドレインは、“Ｌ”レベルになる。

【０２７３】ここで、ＶＧＰＲが“Ｌ”レベルから
“Ｈ”レベルになると、プリチャ−ジが停止し、共通ド
レインが“Ｈ”レベルの場合には出力が“Ｌ”レベル、
共通ドレインが“Ｌ”レベルの場合には出力が“Ｈ”レ
ベルになる。

【０２７４】この出力は、図１３のブロックダイアグラ
ムに示しているＮＡＮＤ回路に入力される。この出力が
全て“Ｈ”レベルのとき、つまりロウアドレス記憶用セ
ルに書き込んだアドレスと入力アドレスが一致しないと
き、もしくはアドレス記憶用セルに書き込んだＰＲＯＭ
に閾値が十分に“Ｈ”レベルとなっていないときは、出
力信号ＳＲＤＲＲ／Ｌが“Ｌ”レベルとなる。

【０２７５】この信号が、図３２のリダンダンシ−制御
回路に入力され、ＶＧＰＣＲ／Ｌが“Ｌ”レベルとなる
ので、ブロック（カラム）リダンダンシ−の検知を開始
する。検知方法は、ロウ方向と同じである。

【０２７６】一方、アドレス記憶用セルに書き込んだア
ドレスと入力アドレスが一致し、ロウリダンダンシ−を
使用するときは、ＳＲＤＲＲ／Ｌが“Ｈ”レベルとな
る。この信号が、図３２のリダンダンシ−制御回路に入
力されると、ＶＧＰＣＲ／Ｌは、“Ｌ”レベルになら
ず、ブロックリダンダンシ−の検知は行われない。

【０２７７】このようにして、ロウリダンダンシ−とブ
ロックリダンダンシ−の検知を行う。出力信号は、図１
３のロジックを通り、リダンダンシ−を行うときは、こ
のロジックの出力ＳＲＤＥＲ／Ｌが“Ｈ”レベルとな
り、リダンダンシ−を行わないときは、ＳＲＤＥＲ／Ｌ
が“Ｌ”レベルとなる。

【０２７８】ここで、ＳＲＤＥの後に、Ｒ／Ｌがある
が、このＲ／Ｌは、ロウデコ−ダに対して左側（Ｉ／Ｏ
１，Ｉ／Ｏ２）と右側（Ｉ／Ｏ３，Ｉ／Ｏ４）に存在す
るメインメモリセルアレイについて、それぞれメモリセ
ルの救済（リダンダンシ−）などを可能にするためであ
る。

【０２７９】従って、アドレス記憶用セルに記憶された
アドレスと同じ入力アドレスが入力され、ＳＲＤＥＲ／
Ｌが“Ｌ”レベルのときに書き込みが行われており、一
方、ＳＲＤＥが“Ｈ”レベルならば、書き込みが行われ
ていないことが分かる。

【０２８０】次に、デ−タの書き込みについて説明す
る。

【０２８１】図３６は、デ−タ書き込み時のタイミング
チャ−トを示している。

【０２８２】アドレス書き込みと同様に、図３０の書き
込みモ−ド信号検知回路のパッドＡ〜Ｃに所定の電位を
与えることにより、デ−タ書き込み信号ＷＣＥが“Ｈ”
レベルになる。

【０２８３】上記表８に示すように、ＶＰＰＧ１に３
Ｖ、ＶＰＰＧ２に６Ｖ、ＶＰＰＤに８Ｖ、ＶＤＤに３Ｖ
を印加する。

【０２８４】そして、救済するアドレスを入れるアドレ
スラッチイネ−ブルＡＬＥの立ち下がりによりラッチが
行われ、アドレス書き込みで記憶されたアドレスと一致
するので、アドレスチェック時と同じ動作をし、ＳＲＤ
Ｅの信号は、“Ｌ”レベルとなる。

【０２８５】また、図１３のブロックダイアグラムに示
すように、冗長メモリセルアレイに隣接してロウ用とカ
ラム用の２つのアドレス記憶回路を有し、ロウ及びカラ
ムのそれぞれのアドレス記憶回路の出力は、ＮＡＮＤ回
路に入力される。このＮＡＮＤ回路の出力ＲＷｉは、２
つのアドレス記憶回路の出力が共に“Ｈ”レベルである
とき、つまりアドレス記憶用セルに記憶されたアドレス
と入力アドレスが一致しないときは、“Ｌ”レベルであ
る。一方、ロウ又はブロック（カラム）のどちらかのア
ドレス記憶回路の出力が“Ｌ”レベルであるとき、つま
りリダンダンシ−を行う際には、ＲＷが“Ｈ”レベルに
なる。

【０２８６】このＲＷの信号が図２３の冗長メモリセル
コントロ−ルゲ−ト制御回路に入力され、ＣＣｉＬ／Ｒ
及びＳＧＵ／Ｄの信号により１つのコントロ−ルゲ−ト
が“Ｈ”レベルになる。また、冗長メモリセルコントロ
−ルゲ−ト制御回路は、図２７のレベルシフタを有して
いるため、コントロ−ルゲ−トの“Ｈ”レベルは、ＶＰ
ＰＧ２となる。

【０２８７】カラム選択は、ロウリダンダンシ−におい
ては、メインメモリセルのカラム選択と同じに行う。

【０２８８】図３７は、図１３のカラムプリアドレス変
換回路６４，６４´を示すものである。

【０２８９】通常読み出し時及びロウリダンダンシ−セ
ル読み出し時には、ＳＲＤＣＲ／Ｌの信号が“Ｌ”レベ
ルであるため、カラムプリデコ−ダの出力信号ＣＡ，Ｃ
Ｂ，ＣＣが出力される。

【０２９０】ブロックリダンダンシ−セル読み出し時に
は、ＳＲＤＣＲ／Ｌの信号が“Ｈ”レベルであるため、
φＡ，φＢ，ＳＧが出力される。これらの出力信号ＣＡ
ｉＲ／Ｌ，ＣＢｉＲ／Ｌがカラムデコ−ダに入力され、
ＣＣｉＲ／Ｌがコントロ−ルゲ−ト選択回路に入力さ
れ、カラム方向の選択を行う。

【０２９１】カラムプリアドレス変換回路の出力も、図
２７のレベルシフタを有しており、“Ｈ”レベルの出力
は、ＶＰＰＤになる。このようなカラム方向の選択によ
り、冗長メモリセルの選択が行われる。

【０２９２】図３６のタイミングチャ−トに示すよう
に、アドレスを入力した後に、アドレスピンに、救済す
るメモリセルのデ−タを与える。

【０２９３】ここで、ＣＥを“Ｌ”レベルにすると、先
に与えたデ−タＡＤｉが“Ｈ”のときは、図２２の書き
込み回路７８により、ＣＬ１がＶＰＰとなり、カラムデ
コ−ダ７６により１つの冗長メモリセルのドレインがＶ
ＰＰとなり、書き込みが行われる。ＡＤｉが“Ｌ”レベ
ルのときは、冗長メモリセルのドレインにＶＰＰが印加
されないため、書き込みが行われない。このような動作
により、冗長メモリセルに所定のデ−タを書き込む。

【０２９４】次に、冗長メモリセルに書き込んだデ−タ
についてベリファイを行い、デ−タが完全に書き込まれ
るまで再書き込みを繰り返す。

【０２９５】冗長メモリセルからのデ−タの読み出し方
法は、アドレスを入力し、このアドレスによりメインメ
モリセルアレイの所定のメモリセルをアクセスすると同
時に、アドレス記憶回路がアドレスを検知する。

【０２９６】この方法は、アドレスチェック時に述べた
方法と同じである。ここで、リダンダンシ−の際には、
冗長メモリセルを選択するように切り替わる。デ−タセ
ルの選択方法は、デ−タ書き込み時におけるメモリセル
の選択方法と同じである。

【０２９７】但し、デ−タ書き込み時においては、カラ
ム線をＶＰＰＤに接続していたが、デ−タ読み出し時に
はカラム線をセンスアンプに接続する。

【０２９８】冗長メモリセルの選択は、メインメモリセ
ルの選択よりも遅くなるが、冗長メモリセルのアクセス
時間を短くしておくことにより、冗長メモリセルからの
デ−タ読み出し時間が遅くなるという事態を防止する。

【０２９９】ところで、ベリファイが終了した後には、
図３８に示すように、ＶＰＰＧ１、ＶＰＰＧ２、ＶＰＰ
Ｄ、ＶＤＤのパッドを、ボンディングワイヤにより、１
つのＶＤＤパッドに接続し、通常動作時には、ＶＤＤの
みをＶＤＤパッドに与えることにする。

【０３００】図３９は、本発明の半導体記憶装置のブロ
ックダイアグラムを示している。

【０３０１】この実施の形態では、マスクＲＯＭを前提
としている。また、以下の説明を簡単にするために、メ
インメモリセルアレイは、ロウ方向に３２セル、カラム
方向に６４セルを有し、４つのＩ／Ｏ端子を有するもの
と仮定する。

【０３０２】まず、この半導体記憶装置の構成について
説明する。

【０３０３】この実施の形態は、上述の実施の形態と比
べると、ロウアドレス記憶回路及びカラムアドレス記憶
回路を一つにまとめてアドレス記憶回路とし、かつ、ロ
ウプリデコ−ダとカラムプリデコ−ダを切り離し回路を
介して互いに接続した点が相違している。

【０３０４】メインメモリセルアレイ５１Ａ，５１Ｂ，
５１Ａ´，５１Ｂ´は、デ−タ記憶の有無に応じて閾値
が異なる複数のＭＯＳトランジスタから構成されてい
る。冗長メモリセルアレイ５２Ａ，５２Ｂ，５２Ａ´，
５２Ｂ´は、デ−タ記憶の有無に応じて閾値が異なる複
数の一層ＰＲＯＭから構成されている。このような構成
によれば、メインメモリセルアレイのカラム線と冗長メ
モリセルアレイのカラム線を共通化し、かつ、カラムデ
コ−ダも共通化することができ、メインメモリセルアレ
イと冗長メモリセルアレイを接近させて半導体チップの
縮小化に貢献できるからである。

【０３０５】メインメモリセルをＭＯＳトランジスタか
ら構成し、冗長メモリセルを一層ＰＲＯＭから構成した
場合、ＭＯＳトランジスタの大きさと一層ＰＲＯＭの大
きさは異なるため、一層ＰＲＯＭのロウ方向の大きさを
ＭＯＳトランジスタのロウ方向の大きさの２ⁿ 倍に設定
するのがよい。

【０３０６】例えば、この実施の形態のように、一層Ｐ
ＲＯＭのロウ方向の大きさをＭＯＳトランジスタのロウ
方向の大きさの８倍に設定し、１つのメインメモリセル
アレイのロウ方向に３２セルを配置する場合には、１つ
の冗長メモリセルアレイのロウ方向に４セルを配置すれ
ば、冗長メモリセルアレイのカラムのピッチは、メイン
メモリセルアレイのカラムのピッチの８倍となり、冗長
メモリセルアレイのロウ方向の幅とメインメモリセルア
レイのロウ方向の幅が一致するからである。

【０３０７】メインメモリセルアレイ５１Ａ，５１Ｂ，
５１Ａ´，５１Ｂ´と冗長メモリセルアレイ５２Ａ，５
２Ｂ，５２Ａ´，５２Ｂ´の間には、ビット線カラムデ
コ−ダ５３，５３´及び切り離し回路５４，５４´が配
置されている。

【０３０８】ビット線カラムデコ−ダ５３，５３´は、
メインメモリセルアレイ５１Ａ，５１Ｂ，５１Ａ´，５
１Ｂ´のカラムの数が、冗長メモリセルアレイ５２Ａ，
５２Ｂ，５２Ａ´，５２Ｂ´のカラムの数よりも多いた
め、メインメモリセルアレイ５１Ａ，５１Ｂ，５１Ａ
´，５１Ｂ´のカラムの数を減らして冗長メモリセルア
レイ５２Ａ，５２Ｂ，５２Ａ´，５２Ｂ´に接続させる
機能を有する。

【０３０９】切り離し回路５４，５４´は、冗長メモリ
セルアレイ５２Ａ，５２Ｂ，５２Ａ´，５２Ｂ´のメモ
リセルにデ−タを書き込む際や、当該メモリセルからデ
−タを読み出す際に、カラム線をメインメモリセルアレ
イと冗長メモリセルアレイの間で切断する機能を有す
る。

【０３１０】ロウデコ−ダ５５，５５´は、ロウメイン
プリデコ−ダ５６及びロウプリデコ−ダ５７の出力信号
に基づいて、メインメモリセル５１Ａ，５１Ｂ，５１Ａ
´，５１Ｂ´のワ−ド線を選択する機能を有する。

【０３１１】カラムデコ−ダ５８は、カラムプリデコ−
ダ６０の出力信号に基づいて、カラム線を選択する機能
を有する。センスアンプ５９は、メインメモリセル又は
冗長メモリセルから読み出されたデ−タを増幅する機能
を有する。センスアンプ５９のデ−タは、出力回路によ
り外部に出力される。

【０３１２】アドレス記憶回路７０，７０´は、メイン
メモリセルアレイの不良行又は不良ブロックを選択する
信号を記憶し、この信号と、ロウメインプリデコ−ダ５
６及びロウプリデコ−ダ５７、又はロウメインプリデコ
−ダ５６及びカラムプリデコ−ダ６０の出力信号の出力
信号とを比較し、一致する場合に“Ｌ”レベルの出力信
号を出力する。

【０３１３】選択回路６２，６２´は、アドレス記憶回
路７０，７０´の出力信号に基づいて、冗長メモリセル
アレイの複数のコントロ−ルゲ−トのうちの１本を選択
する機能を有する。

【０３１４】アドレス変換回路６４，６４´は、アドレ
ス記憶回路７０，７０´の出力信号に基づいて、冗長メ
モリセルアレイの複数のコントロ−ルゲ−トのうちの１
本を選択する機能を有すると共に、ロウプリデコ−ダ５
７，５７´の出力信号に基づいて、カラムデコ−ダ５８
を制御する機能を有する。

【０３１５】切り離し回路７１，７２は、メインメモリ
セルアレイの行方向を置き換えるか又は列方向を置き換
えるかにより、又は、冗長メモリセルにデ−タを書き込
むか否かにより、又は、メインメモリセルアレイからデ
−タを読み出すか又は冗長メモリセルアレイからデ−タ
を読み出すかにより、オン及びオフが決定される。

【０３１６】リダンダンシ−制御回路６５、リダンダン
シ−書き込みフラグ回路６６及びＳＧＶ／Ｄデコ−ダ６
７は、所定の制御信号を生成し、所定の回路に供給する
機能を有する。

【０３１７】図４０は、リダンダンシ−制御回路を示
し、図４１は、アドレス記憶回路を示し、図４１は、図
３９の半導体記憶装置のリ−ドシ−ケンスを示してい
る。

【０３１８】本実施の形態において、上述の実施の形態
と比較した場合の特徴的な違いは、ロウアドレス記憶回
路とカラムアドレス記憶回路を一つにまとめてアドレス
記憶回路とした点、ロウプリデコ−ダの出力信号とカラ
ムプリデコ−ダの出力信号を切り換えてアドレス記憶回
路に供給するための切り離し回路を設けた点にある。

【０３１９】ここで、アドレスセンス方法について述べ
る。

【０３２０】図４２のリ−ドシ−ケンスに示すように、
ＡＬＥを“Ｈ”レベルから“Ｌ”レベルにした後に、Ｖ
ＧＮが中間電位、ＶＧＲＲ／Ｌが“Ｌ”レベルとなるの
で、アドレス記憶用セルの検知を行う。このとき、ＧＲ
が“Ｈ”レベル、ＧＣが“Ｌ”レベルであるので、アド
レス記憶用セルには、ロウ方向救済のためのアドレスが
入力されていることになる。これにより、ロウ方向のメ
モリセルの検知を行う。

【０３２１】ここで、ロウリダンダンシ−を行っている
ときは、ＳＲＤＲＲ／Ｌの信号が“Ｈ”レベルのままで
あるので、図４０の回路によってＶＧＰＲ／Ｌが“Ｈ”
レベルに固定されるため、ブロックリダンダンシ−の検
知は行わない。

【０３２２】一方、ロウリダンダンシ−を行っていない
ときは、ＳＲＤＲＲ／Ｌの信号が“Ｌ”レベルとなるの
で、図４０の回路によってブロック（カラム）リダンダ
ンシ−の検知を行う。このときは、ＧＲが“Ｌ”レベ
ル、ＧＣが“Ｈ”レベルとなるため、アドレス記憶用セ
ルには、カラム方向救済のためのアドレスが記憶されて
いることになる。これにより、カラム方向のメモリセル
の救済を行う。

【０３２３】図４１のアドレス記憶用セルは、図２５の
アドレス記憶用セルと比べると、ＧＲ，ＧＣの信号がゲ
−トに入力されるＰＲＯＭを有している点で相違してい
る。これにより、ロウとブロックの区別を行っている。

【０３２４】上述の実施の形態では、冗長メモリセルア
レイを、メインメモリセルアレイのカラム方向の端部に
接近させて配置し、メインメモリセルアレイと冗長メモ
リセルアレイとでカラムデコ−ダを共通に使用してき
た。

【０３２５】そこで、以下の実施の形態では、冗長メモ
リセルアレイとメインメモリセルアレイを互いに離れた
位置に配置し、メインメモリセルアレイと冗長メモリセ
ルアレイとでカラムデコ−ダを別個に設けた場合につい
て説明する。

【０３２６】この実施の形態では、メインメモリセルア
レイのカラムデコ−ダと冗長メモリセルアレイのカラム
デコ−ダがそれぞれ必要になるが、図４３に示すよう
に、冗長メモリセルを選択するデコ−ダは、冗長メモリ
セルのソ−スに接続されるビット線のみ選択すればよ
い。カラム線は、デコ−ドする必要がなく、共通にＶＳ
Ｓに接続することができる。

【０３２７】このため、冗長メモリセルのソ−ス側に抵
抗が入らなくなり、書き込み特性が改善され、書き込み
時間が短くなる。また、このカラム線は、１セル毎に設
ける必要がなく、２セルに１つ設ければよい。このた
め、冗長メモリセルアレイのカラム方向の長さを短くす
ることができる。さらに、今まで、Ｉ／Ｏ毎に置き換え
ていたカラムゲ−トが独立にあるため、冗長メモリセル
アレイを１つのＩ／Ｏのみに使用することができ、救済
可能がセル数を増やすことができる。

【０３２８】図４４は、本発明の半導体記憶装置のブロ
ックダイアグラムを示している。

【０３２９】この実施の形態では、冗長メモリセルアレ
イは、ロウの救済、ブロックの救済及びカラムの救済が
可能になっている。アドレス記憶用セルは、上述の実施
の形態と同様に、ロウアドレスとカラムアドレスの両方
を記憶できるように構成されている。

【０３３０】ロウ救済及びブロック救済の基本単位の大
きさは、今までの実施の形態と同じであり、ロウ救済時
は、ワ−ド線１本（６４セル）、ブロック救済時は、ロ
ウ方向２セル、カラム方向１６セルである。カラム救済
時は、ロウ方向に１セル、カラム方向に６４セルであ
る。

【０３３１】本実施の形態では、冗長メモリセルアレイ
は、Ｉ／Ｏ０、Ｉ／Ｏ１用に２個あり、Ｉ／Ｏ２、Ｉ／
Ｏ３用に２個ある。他の大きな違いは、メインメモリセ
ルアレイと冗長メモリセルアレイの間に切り離し回路を
配置せず、リダンダンシ−モ−ドになると、センスアン
プ前段のトランジスタにより切り替わる。

【０３３２】アドレスセンス方式は、先のアドレス記憶
回路共用型と同じであり、ブロックリダンダンシ−検知
時にカラムリダンダンシ−検知も同時に行う。シ−ケン
スは、図４２のシ−ケンスと同じである。

【０３３３】図４５に示すように、アドレス記憶用セル
は、カラム救済時でのカラム方向に隣り合ったセルの区
別をするため、２セルだけ増えている。ロウ救済時及び
ブロック救済時では、ＳＧＵ，ＳＧＤによらず選択され
るため、２セル共に書き込みを行っておく。また、カラ
ム救済時では、メインによらず選択されるため、メイン
の信号ＲＡ１，ＲＡ２，ＲＢ１，ＲＢ２の全てに書き込
みを行っておく。

【０３３４】ロウ救済時及びブロック救済時では、今ま
での実施例と同じに、セルアレイの左側又は右側が全て
置き替わるため、冗長メモリセルアレイの出力をそれぞ
れＩ／Ｏのセンスアンプに振る必要がないが、カラム救
済では、冗長メモリセルの出力をある一つのＩ／Ｏのセ
ンスアンプに接続するため、図４４のブロックダイアグ
ラムに示すＩ／Ｏ記憶用セル８１，８１´及び検知回路
８３，８３´がある。

【０３３５】ロウ及びブロック救済では、このＩ／Ｏ記
憶用セル８１に記憶を行わないが、カラム救済では、こ
こに冗長メモリセルアレイの出力を繋げるＩ／Ｏを記憶
し、この出力が通常“Ｈ”レベルであるが、“Ｌ”レベ
ルとなることでカラム救済となり、デコ−ダが切り替わ
る。

【０３３６】選択回路６２，６２´には、ロウ救済及び
ブロック救済では、ＳＧＵ／Ｄの信号が入っていたが、
これがＳＧＵ／Ｄ，ＲＢ変換回路８２，８２´により、
メインを選択する信号ＲＢ１，ＲＢ２と切り替わる。

【０３３７】冗長メモリセルアレイのカラムゲ−ト８
０，８０´に入力される信号は、カラムゲ−トを共通に
した実施の形態と同様に、ロウ救済時にはカラムプリデ
コ−ダの信号が入り、ブロック救済時及びカラム救済時
には、ロウプリデコ−ダの信号が入る。

【０３３８】上述してきた実施例では、マスクＲＯＭに
ついて述べてきたが、ＥＰＲＯＭ、ＥＥＰＲＯＭやＤＲ
ＡＭなどの冗長回路として用いることもできる。

【０３３９】

【発明の効果】以上、説明したように、本発明の半導体
記憶装置によれば、次のような効果を奏する。

【０３４０】第一に、冗長メモリセルアレイを、メイン
メモリセルアレイのカラム方向（又はロウ方向）の端部
に配置し、メインメモリセルアレイと冗長メモリセルア
レイの間には、ビット線又はカラム線を切断し得る切断
回路を配置し、さらに冗長メモリセルアレイの端部にカ
ラムデコ−ダを配置することにより、メインセルアレイ
と冗長メモリセルアレイとで、１つのカラムデコ−ダを
共用することができ、チップ面積を縮小することができ
る。

【０３４１】この場合において、特に、マスクＲＯＭの
冗長メモリセルを一層ＰＲＯＭにより構成すれば、メイ
ンメモリセル（ＭＯＳトランジスタ）のゲ−トと冗長メ
モリセル（一層ＰＲＯＭ）のフロ−ティングゲ−トを同
時に形成することができ、製造工程の増加なく、チップ
面積の縮小を達成することができる。

【０３４２】第二に、冗長メモリセルアレイを、メイン
メモリセルアレイのカラム方向（又はロウ方向）の一端
部にのみ配置しても、ロウプリデコ−ダの出力線とカラ
ムプリデコ−ダの出力線をトランジスタ群を介して接続
し、このトランジスタ群のオン・オフを制御し、ロウプ
リデコ−ダの出力又はカラムプリデコ−ダの出力をアド
レス記憶回路に取り入れることにより、メインメモリセ
ルアレイのロウ救済とカラム救済を達成している。

【０３４３】これにより、ロウ救済とカラム救済を可能
にするために、メインメモリイセルアレイのロウ方向の
端部とカラム方向の端部の２つの端部に冗長メモリセル
アレイを配置する場合に比べて、チップ面積を小さくす
ることができる。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置のフロアプランを示す
図。

【図２】本発明の半導体記憶装置の一部を示す平面図。

【図３】図２のＩＩＩ−ＩＩＩ線に沿う断面図。

【図４】図２のＩＶ−ＩＶ線に沿う断面図。

【図５】図２の一層ＰＲＯＭの等価回路を示す図。

【図６】本発明の半導体記憶装置のロウデコ−ダを示す
回路図。

【図７】本発明の半導体記憶装置の冗長回路を示す回路
図。

【図８】本発明の半導体記憶装置のカラムデコ−ダ部を
示す回路図。

【図９】本発明の半導体記憶装置のメモリセルアレイ部
を示す回路図。

【図１０】本発明の半導体記憶装置のメモリセルアレイ
部の平面パタ−ンを示す図。

【図１１】本発明の半導体記憶装置の冗長部を示す回路
図。

【図１２】本発明の半導体記憶装置の冗長部を示す回路
図。

【図１３】本発明の半導体記憶装置のブロックダイアグ
ラムを示す図。

【図１４】図１３の半導体記憶装置のリ−ドシ−ケンス
を示す図。

【図１５】バンク構成の半導体記憶装置の概念図。

【図１６】バンク構成の半導体記憶装置の概念図。

【図１７】バンク式マスクＲＯＭの等価回路を示す図。

【図１８】メインメモリセルアレイの一部を取り出して
示す図。

【図１９】図１８のメモリセルアレイの平面パタ−ンを
示す図。

【図２０】メインメモリセルアレイ部及び冗長メモリセ
ルアレイ部を示す回路図。

【図２１】図２０のメモリセルアレイの平面パタ−ンを
示す図。

【図２２】カラムデコ−ダ部、書き込み回路部及び読み
出し回路部を示す回路図。

【図２３】冗長メモリセルアレイのコントロ−ルゲ−ト
選択回路を示す回路図。

【図２４】メインメモリセルを救済するときのシ−ケン
スを示す図。

【図２５】ロウアドレス記憶回路を示す回路図。

【図２６】カラムアドレス記憶回路を示す回路図。

【図２７】レベルシフタを示す回路図。

【図２８】アドレス書き込み時におけるブロックダイア
グラムを示す図。

【図２９】アドレス書き込み時におけるタイミングチャ
−トを示す図。

【図３０】書き込みモ−ド検出回路を示す回路図。

【図３１】書き込みを行っている状態での電位図。

【図３２】リダンダンシ−制御回路を示す回路図。

【図３３】アドレスチェックのシ−ケンスを示す図。

【図３４】アドレス検知動作を示す図。

【図３５】リダンダンシ−制御回路のシ−ケンスを示す
図。

【図３６】デ−タ書き込み時のタイミングチャ−トを示
す図。

【図３７】図１３のカラムプリアドレス変換回路を示す
回路図。

【図３８】本発明の半導体記憶装置の電源について示す
図。

【図３９】本発明の半導体記憶装置のブロックダイアグ
ラムを示す図。

【図４０】リダンダンシ−制御回路を示す回路図。

【図４１】図３９の半導体記憶装置のリ−ドシ−ケンス
を示す図。

【図４２】アドレスセンス時のシ−ケンスについて示す
図。

【図４３】本発明の半導体記憶装置の一部を示す図。

【図４４】本発明の半導体記憶装置のブロックダイアグ
ラムを示す図。

【図４５】アドレス記憶回路を示す図。

【図４６】従来の半導体記憶装置のフロアプランを示す
図。

【符号の説明】

１０，４６，５５ ：ロウデコ−
ダ、 １１Ａ，１１Ｂ，４１，５１Ａ，５１Ｂ，７１：メイン
メモリセルアレイ、 １２Ａ，１２Ｂ，４３，５２Ａ，５２Ｂ，７４ ：冗長
メモリセルアレイ、 １３Ａ，１３Ｂ，４２，５４，７３，７０，７１ ：切
り離し回路、 １４ ：冗長回路、 １５Ａ，１５Ｂ，４４、５８ ：カラムデコ−
ダ、 １６Ａ，１６Ｂ，５９ ：センスアン
プ、 １７Ａ，１７Ｂ ：バイアス回
路、 １８Ａ，１８Ｂ ：パッド、 １９ ：半導体チッ
プ、 ２０ ：半導体基板、 ２１ ：フィ−ルド酸
化膜、 ２２ ：コントロ−ル
ゲ−ト ２３ ；フロ−ティン
グゲ−ト、 ２４Ａ，２４Ｂ ：ソ−ス・ドレ
イン領域、 ２５ ：カラム線、 ３１，４５ ：センスアン
プ、 ３２ ：バイアス回
路、 ３３ ：出力回路、 ４７，６１ ；ロウアドレス
記憶回路、 ４８，６３ ：カラムアドレ
ス記憶回路、 ４９ ：アドレス記憶
回路、 ５３，７２ ：ビット線カラ
ムデコ−ダ、 ５６ ：ロウメインプ
リデコ−ダ、 ５７ ：ロウプリデコ
−ダ、 ６０ ：カラムプリデ
コ−ダ、 ６２ ：選択回路、 ６４ ：カラムプリア
ドレス変換回路、 ６５ ：リダンダンシ
−制御回路、 ６６ ：冗長書き込み
フラグ回路 ６７ ：ＳＧＶ／Ｄデ
コ−ダ、 ７０ ：アドレス記憶
回路、 ７５ ：冗長メモリセ
ル。

フロントページの続き (72)発明者 池田 尚史 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内

Claims (15)

【特許請求の範囲】
1. 【請求項１】 メインメモリセルアレイと、第１入力信
   号に基づいて前記メインメモリセルアレイのロウを選択
   するロウデコ−ダと、前記メインメモリセルアレイのカ
   ラム方向の一端に近接して配置され、前記メインメモリ
   セルアレイとビット線又はカラム線を共通にする冗長メ
   モリセルアレイと、前記メインメモリセルアレイと前記
   冗長メモリセルアレイの間に配置される切り離し回路
   と、前記冗長メモリセルアレイに隣接して配置され、第
   ２入力信号に基づいて前記メインメモリセルアレイのカ
   ラムを選択すると共に前記第１又は前記第２入力信号に
   基づいて前記冗長メモリセルアレイのカラムを選択する
   カラムデコ−ダと、前記第１又は第２入力信号に基づい
   て前記冗長メモリセルアレイのロウを選択すると共に前
   記切り離し回路により前記メインメモリセルアレイと前
   記冗長メモリセルアレイとの間で前記ビット線又は前記
   カラム線を切断する冗長回路とを具備することを特徴と
   する半導体記憶装置。
2. 【請求項２】 前記メインメモリセルアレイは、読み出
   し動作のみ可能なマスクＲＯＭから構成され、前記冗長
   メモリセルアレイは、一層ＰＲＯＭから構成されている
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 【請求項３】 前記冗長メモリセルアレイにおいて、カ
   ラム方向に隣接する２つのメモリセルは、ソ−ス・ドレ
   イン領域を共有していることを特徴とする請求項２記載
   の半導体記憶装置。
4. 【請求項４】 前記冗長メモリセルアレイのロウ方向の
   大きさは、前記メインメモリセルアレイのロウ方向の大
   きさの整数倍であることを特徴とする請求項１記載の半
   導体記憶装置。
5. 【請求項５】 前記冗長回路は、 前記メインメモリセルアレイの不良メモリセルを有する
   ロウを記憶するための記憶部を有し、 前記記憶部に記憶されたロウと前記第１入力信号により
   選択されるロウが一致する場合に、前記切り離し回路に
   より前記ビット線又は前記カラム線を切断し、前記冗長
   メモリセルアレイのロウを選択することを特徴とする請
   求項１記載の半導体記憶装置。
6. 【請求項６】 前記冗長回路は、 前記メインメモリセルアレイの不良メモリセルを有する
   カラムを記憶するための記憶部を有し、 前記記憶部に記憶されたカラムと前記第２入力信号によ
   り選択されるカラムが一致する場合に、前記切り離し回
   路により前記ビット線又は前記カラム線を切断し、前記
   冗長メモリセルアレイのロウを選択し、 前記第１入力信号を前記カラムデコ−ダに導き、前記第
   １入力信号に基づいて前記冗長メモリセルアレイのカラ
   ムを選択することを特徴とする請求項１記載の半導体記
   憶装置。
7. 【請求項７】 前記第１入力信号を導く信号線と前記第
   ２入力信号を導く信号線は、第１及び第２トランジスタ
   群を介して互いに接続され、 前記カラムデコ−ダは、前記第１及び第２トランジスタ
   群の間の信号線に接続され、 前記第１及び第２トランジスタ群のオン及びオフを制御
   することにより前記第１又は第２入力信号を前記カラム
   デコ−ダに導くことを特徴とする請求項１記載の半導体
   記憶装置。
8. 【請求項８】 前記冗長回路は、 前記メインメモリセルアレイの不良メモリセルを有する
   ロウ又はカラムを記憶するための記憶部を有し、 前記記憶部に記憶されたロウ又はカラムと前記第１又は
   第２入力信号により選択されるロウ又はカラムが一致す
   る場合に、前記切り離し回路により前記ビット線又は前
   記カラム線を切断し、前記冗長メモリセルアレイのロウ
   を選択し、 前記第１又は第２入力信号を前記カラムデコ−ダに導
   き、前記第１又は第２入力信号に基づいて前記冗長メモ
   リセルアレイのカラムを選択することを特徴とする請求
   項１記載の半導体記憶装置。
9. 【請求項９】 前記第１入力信号を導く信号線と前記第
   ２入力信号を導く信号線は、第１及び第２及び第３トラ
   ンジスタ群を介して互いに接続され、 前記カラムデコ−ダは、前記第１及び第２トランジスタ
   群の間の信号線に接続され、 前記切り離し回路及び前記冗長メモリセルアレイのロウ
   を選択する選択回路は、前記第２及び第３トランジスタ
   群の間の信号線に接続され、 前記第１及び第２及び第３トランジスタ群のオン及びオ
   フを制御することにより、前記第１又は第２入力信号を
   前記カラムデコ−ダに導き、前記第１又は第２入力信号
   を前記選択回路に導くことを特徴とする請求項１記載の
   半導体記憶装置。
10. 【請求項１０】 前記半導体記憶装置は、交互に配置さ
    れたビット線とカラム線を有し、 前記メインメモリセルアレイは、ビット線とカラム線の
    間に接続されたメモリセルから構成され、前記冗長メモ
    リセルアレイは、カラム線とカラム線の間に接続された
    メモリセルから構成され、 前記ビット線及び所定のカラム線は、センスアンプに接
    続され、 前記カラム線は、各々のカラム線に所定の電位を与える
    バイアス回路に接続されていることを特徴とする請求項
    １記載の半導体記憶装置。
11. 【請求項１１】 前記メインメモリセルアレイのメモリ
    セルのデ−タを読み出す際には、前記バイアス回路は、
    前記カラム線に接地電位及びバイアス電位を交互に印加
    し、 前記冗長メモリセルアレイのメモリセルのデ−タを読み
    出す際には、前記バイアス回路は、前記カラム線に１本
    おきに接地電位を印加し、接地電位が印加されないカラ
    ム線をセンスアンプに接続することを特徴とする請求項
    １記載の半導体記憶装置。
12. 【請求項１２】 前記カラム線に所定電位を与えて前記
    冗長メモリセルアレイのメモリセルにデ−タを書き込む
    ための書き込み回路をさらに具備し、 前記書き込み回路が前記冗長メモリセルアレイのメモリ
    セルにデ−タを書き込んでいる際に、前記冗長回路は、
    前記切り離し回路により前記ビット線又は前記カラム線
    を切断することを特徴とする請求項１記載の半導体記憶
    装置。
13. 【請求項１３】 前記冗長メモリセルアレイのメモリセ
    ルにデ−タを書き込むために与える電位を印加するため
    の１つ以上の第１パッドと、請求項１記載の半導体記憶
    装置を動作させるための電源電位を印加するための１つ
    以上の第２パッドとを具備し、 前記冗長メモリセルアレイのメモリセルにデ−タを書き
    込んだ後には、前記第１パッド及び前記第２パッドに、
    共に前記電源電位が印加されることを特徴とする請求項
    １記載の半導体記憶装置。
14. 【請求項１４】 前記冗長メモリセルアレイ内を通過す
    るビット線又はカラム線の本数が、前記メインメモリセ
    ルアレイ内を通過するビット線又はカラム線の本数より
    も少なくなるように、前記冗長メモリセルアレイと前記
    メインメモリセルアレイとの間にデコ−ダを配置したこ
    とを特徴とする請求項１記載の半導体記憶装置。
15. 【請求項１５】 メインメモリセルアレイと、第１入力
    信号に基づいて前記メインメモリセルアレイのロウを選
    択するロウデコ−ダと、第２入力信号に基づいて前記メ
    インメモリセルアレイのカラムを選択するカラムデコ−
    ダと、冗長メモリセルアレイと、前記第１及び第２入力
    信号の少なくとも１つの信号に基づいて前記冗長メモリ
    セルアレイのロウを選択する冗長回路と、前記第１又は
    第２入力信号に基づいて前記冗長メモリセルアレイのカ
    ラムを選択するカラムデコ−ダとを具備することを特徴
    とする半導体記憶装置。