JP2007095940A - 半導体記憶装置 - Google Patents

Abstract

【課題】 半導体記憶装置、例えばリード・オンリ・メモリにおいて、例えばプログラムデータの記憶領域と予備記憶領域との境界でビットラインを切断してビットラインの負荷容量を低減し、消費電力を少なくする。
【解決手段】 行方向、および列方向にアレイ状に配置されたメモリセル１と、メモリセルの列方向に伸びるビットライン、または行方向に伸びるワードラインであって、アレイの途中で切断されたビットライン２、またはワードライン３を備え、例えば切断されたビットライン２の接続を、データ記憶内容の変更に用いられるレイヤと同一レイヤを用いて行う。
【選択図】図１

Description

本発明は半導体記憶装置における消費電力の低減化方式に係り、さらに詳しくは例えばリード・オンリ・メモリにおいて、例えばデータあるいはプログラムの記憶領域と予備記憶領域との境界でビットラインを切断することによって、ビットラインの負荷容量を低下させ、消費電力を小さくする、半導体記憶装置の低消費電力化方式に関する。

半導体集積回路には、一般に複数のリード・オンリ・メモリ（ＲＯＭ）が搭載される。図１３はそのような半導体集積回路の従来例である。同図において半導体集積回路１０には２つのＣＰＵ１１、１２が搭載されており、ＣＰＵ１１、１２に対してそれぞれ、例えば専用のＲＯＭ１３、１４が搭載されている。

このようなＲＯＭにデータとして、例えばプログラミングデータが記憶され、そのデータの更新や追加が設計段階から予定されている半導体集積回路の場合には、そのようなデータの変更を見込んで、プログラミング領域としてのＲＯＭのワード数を、始めから実際に使用する領域よりも大きくとって設計が行われる。

その後プログラムのバグの発見や新規プログラムへの書き換えがあった場合には、変更内容によっては設計当初のプログラミング領域を大きく越える領域が必要となる場合がある。それに伴ってＲＯＭのワード数を大幅に増やし、半導体集積回路を設計しなおすためには、マスクやレチクルを全てのレイヤに対して新規に用意する必要があり、コストやターンアラウンドタイムの面で大きな問題となる。そのような問題を回避するために、図１３に示すように一般にＲＯＭのメモリ空間として、当初のプログラミング領域に対して比較的大きな予備領域を用意して設計が行われる。

図１４は、図１３のリード・オンリ・メモリのメモリ空間の説明図である。同図においてプログラミング領域はワードラインＷＬ０からＷＬｎまでで構成され、予備領域はワードラインＷＬｎ＋１からＷＬｎ＋ｍまでで構成されている。各ワードラインはメモリセルに相当するトランジスタのゲートに接続され、トランジスタの一方の端子は電源電圧Ｖ_SSに接続されている。

プログラミング領域において、トランジスタのもう１つの端子はビットラインに接続されているものと、接続されていないものとがある。接続されているものはビットラインの交点との黒丸で表され、接続されていないものは白丸で表されている。予備領域ではこのトランジスタの他の端子は全てビットラインに接続されていない。このビットラインへの接続の有無は、ＲＯＭに記憶されているデータの、例えば“１”、“０”に対応し、この接続状態を変更することによってプログラミングデータの変更が可能となる。この変更は、例えば各トランジスタの上のコンタクトレイヤ（ビア）の有り無しに対応するため、例えばコンタクトレイヤに対するレチクルを新規に用意することによって、プログラミングデータの更新が可能となる。

しかしながら図１３、図１４で説明した従来例では、ＲＯＭのメモリ空間として予備領域を含む大きな空間を取っているために、ビットラインの長さが不必要に長くなってしまい、ビットラインのプリチャージ／ディスチャージ電流もそれに伴い増加してしまうという問題点がある。このビットラインのプリチャージ／ディスチャージ電流はＲＯＭの消費電力の多くを占めるものであるが、ビットラインが長くなるために必要な電力は半導体集積回路の動作自体には無関係な電力であり、このような電力によって半導体集積回路の消費電力が大きくなってしまうという問題点があった。

このようなＲＯＭなどの半導体記憶装置に関する従来技術としての特許文献１には、メインメモリセルアレイと冗長メモリセルアレイとで１つのカラムデコーダを共用することによって、チップ面積を、製造工程の増加なく縮小することができる半導体記憶装置が開示されている。

また特許文献２には、置換されたメモリセルアレイに消去バイアスを印加しないようにして、使用しないメモリセルに対する過剰消去を防止し、ビットラインリークによる誤動作を防止できる不揮発性半導体記憶装置が開示されている。
特開平９−１６２３０８号 「半導体記憶装置」 特開２００２−１５０７９０号 「不揮発性半導体記憶装置」

しかしながらこのような従来技術を用いても、リード・オンリ・メモリにプログラミング領域以外の予備領域を設けた場合に、ＲＯＭの消費電力の増加を防止することはできないという問題点を解決することはできなかった。

本発明の課題は、半導体記憶装置、例えばリード・オンリ・メモリのビットラインやワードラインを最初は切断しておき、必要に応じて接続することによって、半導体記憶装置の消費電力を低減させることである。

図１は、本発明の半導体記憶装置、例えばリード・オンリ・メモリの原理構成図である。本発明の半導体記憶装置は行方向、および列方向に対してアレイ状に配列された複数のメモリセル１、例えばトランジスタと、メモリセル１の列方向に伸びるビットライン、または行方向に伸びるワードラインであって、アレイの途中で切断されたビットライン２、またはワードライン３を備えるものである。なお図１にはビットライン２がアレイの途中で切断された状態が示されている。

発明の実施の形態においては、半導体記憶装置としてのリード・オンリ・メモリにおいて、切断されたビットラインの接続がリード・オンリ・メモリのデータ記憶内容の変更に用いられるレイヤと同一のレイヤ、例えばコンタクトレイヤを用いて行われる。

また実施の形態においては、ビットラインが例えば図１４のプログラミング領域と予備領域との境界で切断されることもでき、あるいは各ビットライン毎に異なる位置、例えばその位置より先にビットラインに接続されたトランジスタが存在しない位置で切断されることもできる。

本発明によればビットライン、またはワードラインをメモリセルのアレイの途中で切断し、必要に応じて接続可能とすることによって、例えばビットラインのプリチャージ／ディスチャージ電流を削減することができ、半導体記憶装置の消費電力を小さくすることが可能となる。

以下本発明の実施形態について図面を参照して詳細に説明するが、具体的な実施例を説明する前に、その説明に必要となる本実施形態における半導体記憶装置、例えばリード・オンリ・メモリのメモリ空間のレイアウトについて図２を用いて説明する。

図２に示すように、例えばＲＯＭのメモリ空間は、メモリセルに相当するトランジスタの上にコンタクトレイヤＣ１、その上にメタルレイヤＭ１、その上にコンタクトレイヤＣ２、最も上にメタルレイヤＭ２が存在する形式となっている。図２でワードラインＷＬ０の下の一点鎖線で示される部分の断面は下のようになっており、各ビットラインＢＬ０からＢＬ４に相当するメタルレイヤＭ２の下に、最下部のコンタクトレイヤＣ１とその上のメタルレイヤＭ１はいずれも存在するが、コンタクトレイヤＣ２はビットラインＢＬ１とＢＬ２との下にしか存在せず、ビットラインＢＬ１とＢＬ２はトランジスタに接続されているが、ＢＬ０、ＢＬ３、およびＢＬ４はトランジスタに接続されていない状態を示している。

図３は、本発明におけるビットライン切断／接続方式の第１の実施例の説明図である。この第１の実施例では、ビットラインＢＬ０からＢＬ４は、プログラミング領域に属するワードラインＷＬｎと予備領域に属するワードラインＷＬｎ＋１の間の同一の箇所で切断される。これによってビットラインの負荷容量を削減することができ、ビットラインのプリチャージ／ディスチャージ電流を削減することが可能となる。

図４は、第１の実施例におけるメモリ空間レイアウトの説明図である。同図は第１の実施例において、図２と同様にコンタクトレイヤＣ２の存在の有無によってビットラインの接続／切断を行うものである。図４においてＹ０とＹ１の間の部分が図３のワードラインＷＬｎとＷＬｎ＋１を含む細線で囲まれた領域に対応する。この領域では、ビットラインＢＬ０からＢＬ４の全てが切断され、この切断状態では切断されたメタルレイヤＭ２が存在しない部分で、図２のレイヤ配置の下から２番目のメタルレイヤＭ１が見える状態が示されている。

例えばビットラインＢＬ０を接続するためには、一点鎖線の断面の切断状態を示す図においてメタルレイヤＭ２の下にコンタクトレイヤＣ２を設けることによって、切断されたビットラインは接続状態となる。図２で説明したようにコンタクトレイヤＣ２の存在の有無によって、トランジスタとの接続としてのリード・オンリ・メモリのデータ（プログラム）の記憶内容が変更可能であるとすれば、図４ではコンタクトレイヤＣ２がデータやプログラムの変更のためのレイヤと、ビットライン切断／接続のためのレイヤの両方に共通して用いられることになる。

図５は、第１の実施例における異なるメモリ空間レイアウトの説明図である。同図においては、メタルレイヤそのものの存在の有無によって、ビットラインの接続／切断が行われる。例えば一点鎖線で示されるビットラインＢＬ０は切断状態ではメタルレイヤＭ２が存在しない状態となっているが、ここにメタルレイヤＭ２を設けることによってビットラインは接続状態となる。また例えば切断状態の図で右側のコンタクトレイヤＣ１、メタルレイヤＭ１、コンタクトレイヤＣ２の部分は、ビットラインが延長されてビットラインと接続された状態となり、その下のトランジスタへの接続が実現されて、メタルレイヤによってＲＯＭのデータやプログラムの記憶内容の書き換えに相当する動作も同時に行われる。さらに例えば左側のコンタクトレイヤＣ２の上のメタルレイヤＭ２の部分を取り去り、迂回経路によってビットラインを接続すれば、図３のプログラミング領域におけるトランジスタの切断も可能になり、メタルレイヤＭ２をデータやプログラムの変更と、ビットラインの切断／接続を行う共通のレイヤとして用いることができる。

以上においては、図２で説明したようにメモリ空間にコンタクトレイヤＣ１からメタルレイヤＭ２までの４層構造が存在し、メタルレイヤＭ２をビットラインのレイヤとし、コンタクトレイヤＣ２、またはメタルレイヤＭ２自体を、データやプログラムの変更のためのレイヤ、およびビットラインの接続／切断のためのレイヤとして共通的に用いる実施例を説明したが、データやプログラムの変更のためのレイヤと、ビットラインの接続／切断のためのレイヤを別々にすることも当然可能である。この場合、同一レイヤを用いる場合に比べてコストは上昇するが、レイアウトの自由度は大きくなる。

図４と図５を比較すると、図４ではビットラインの切断／接続に必要な領域が長くなるのに対して、図５ではメタルレイヤＭ２の存在の有無だけでビットラインの切断／接続を行うことができ、必要な領域は短くなるため、例えばデータやプログラムの変更はコンタクトレイヤを用いて、ビットラインの切断／接続はメタルレイヤを用いて行うことも有効と考えられる。

さらに以上の説明では、メモリ空間レイアウトとしてコンタクトレイヤＣ１からメタルレイヤＭ２までの４層構造を用いて説明したが、さらに多層の構造においては、図４ではコンタクトレイヤＣ３、Ｃ４．．、図５ではメタルレイヤＭ３、Ｍ４．．のように、他のレイヤを使用してビットラインの切断／接続を実現することも当然可能である。

図６は、ビットライン切断／接続方式の第２の実施例の説明図である。同図においてはビットラインＢＬ０はワードラインＷＬ０とＷＬ１との間、ＢＬ１はＷＬ１とＷＬ２との間、ＢＬ３とＢＬ４はＷＬｎとＷＬｎ＋１との間で切断され、ビットラインＢＬ２は切断されない状態となっている。そしてこの各ビットラインの切断点より上にあるトランジスタは、いずれもビットラインに接続されない状態となっている。このように第２の実施例では、その先にビットラインに接続されるトランジスタが存在しない位置で各ビットラインを別々の位置で切断することによって、図３で説明したプログラミング領域と予備領域との境界に無関係にビットラインを切断することが可能となり、第１の実施例に比較してさらにビットラインの負荷容量を低減させ、消費電力を低下させることが可能となる。

図７は、ビットライン切断／接続方式の第３の実施例の説明図である。この第３の実施例はビットラインの切断／接続をコンタクトレイヤを使って行うものであるが、図４で説明したようにコンタクトレイヤを用いる場合には、ビットラインの切断／接続のための領域が長く（広く）なる傾向がある。従って特に第２の実施例のように各ビットラインを切断／接続する位置が各ビットラインによって異なる場合には、メモリのレイアウト効率が全体的に著しく低下してしまうことになる。

このため図７の第３の実施例では、ビットラインの切断／接続のための領域を複数のワードライン毎に設けることによって、レイアウト効率の低下を軽減するとともに、消費電力を低下させることができる。図７ではワードライン８ライン毎、すなわちワードラインＷＬ７とＷＬ８との間、およびＷＬ１５とＷＬ１６との間に、ビットラインの切断／接続のための領域が設けられている。

なお図４と比較して、メタルレイヤＭ２に存在する各ビットラインはビットライン切断／接続のための領域では本来より短く示されている。すなわち各ビットラインに相当する白い部分は、図の切断／接続領域上で白くなっていない部分の下１／３と上１／３の部分にも存在するが、ビットラインの切断／接続の状態を明示するために、その部分が透明になったものとしてビットライン切断／接続のための領域を示している。すなわちワードラインＷＬ７とＷＬ８との間のビットライン切断／接続のための領域で、ビットラインＢＬ１、ＢＬ２、およびＢＬ４は図４の接続状態に対応してコンタクトレイヤＣ２が透けて見える状態を示し、ビットラインＢＬ０とＢＬ３は図４の切断状態に対応してメタルレイヤＭ１が透けて見える状態を示している。

図８は、ビットライン切断／接続方式の第４の実施例の説明図である。この第４の実施例ではビットラインの切断／接続をメタルレイヤを使って行うものとするが、この場合、レイアウト手法によっては図５のようにビットラインの切断／接続のための領域を短く（狭く）することができず、切断／接続のための領域をかなり大きくとる必要がある場合が存在する。例えば図６の第２の実施例のように各ビットラインで切断／接続の位置が異なるような場合には、図７の説明と同様にメモリのレイアウト効率が著しく低下することになる。そこでメタルレイヤをビットラインの切断／接続のためのレイヤとして用いる場合にも、図８に示すように、例えばワードラインの８ライン毎にビットラインの切断／接続領域を設けることによって、レイアウト効率の低下を避け、消費電力を小さくすることができる。

続いて本実施形態におけるワードラインの切断／接続について説明する。現在の半導体集積回路、特にリード・オンリ・メモリの製造技術では、ビットラインの切断／接続が技術的に比較的容易であり、ワードラインの切断／接続は技術的にある程度の問題があるが、ビットラインと同様にワードラインを切断することによってＲＯＭの消費電力の低下を実現することが可能である。

図９、図１０は、ワードライン切断／接続方式の第１の実施例の説明図である。図９では基本的に各ワードラインを異なる位置で切断できる方式が示されている。すなわち図でその右側にビットラインに接続されないトランジスタだけが存在する場合に、その位置で各ワードラインを切断することが可能である。図９ではワードラインＷＬ１とＷＬｎ＋１が同一の位置で切断され、その右側の各トランジスタのゲートが電源電圧Ｖ_SSにクリップされている。このゲートのＶ_SSへのクリップは必ずしも必要なく、フローティングとすることもできる。なお図９においてワードラインＷＬ１とＷＬｎ＋１との切断位置をさらに左側に取ることも当然可能である。

図１０は、図９に対応するメモリのレイアウトの平面的イメージである。同図は図１１、および図１２で説明するサブワードラインＳＷＬ０からＳＷＬ２までを用いた場合のイメージを示している。このサブワードラインは、複数のトランジスタのゲートポリを共通にしたものであり、メタルレイヤのワードラインとサブワードラインを接続することによって、複数のトランジスタ（メモリセル）毎にワードラインとサブワードラインとの接続を行うものである。図１０においてはワードラインＷＬ１が右側で切断され、このワードラインに対応するサブワードラインＳＷＬ１が電源電圧Ｖ_SSに接続されている。

図１１、図１２は、ワードラインの切断／接続方式の第２の実施例の説明図である。前述のように、この実施例では本来のワードラインに加えて複数のトランジスタのゲートポリを共通にしたサブワードラインが用いられる。図１１において、例えばワードラインＷＬ０は右側と左側のそれぞれ４個のトランジスタのゲートポリが共通にされたサブワードライン、および中央付近の複数のトランジスタのゲートポリが共通にされたワードラインと接続されている。そして例えばワードラインＷＬ１と右側の２つのサブワードラインとを切り離し、電源電圧Ｖ_SSにクリップすることによって、ワードラインＷＬ１に対する負荷容量を軽減することが可能になる。

図１２は、図１１に対応するレイアウトの平面的イメージを示す。同図においてワードラインＷＬ１は図１０と異なり、右側にも伸びているが、例えば図１０と同じ位置でサブワードラインＳＷＬ１がワードラインＷＬ１に接続されることなく、電源電圧Ｖ_SSに接続されている。また左側のビットラインが示されていない部分で、ワードラインＷＬ０、ＷＬ２とサブワードラインＳＷＬ０、ＳＷＬ２との接続が示されている。

なおワードラインＷＬとサブワードラインＳＷＬとの接続／非接続は、部分的なサブワードラインを単位として切替可能であり、ワードラインＷＬに対するドライバが例えば左側にある場合、ＷＬとＳＷＬとを左側から接続，非接続，接続，・・・とすることもできる。

（付記１） 行方向、および列方向に対してアレイ状に配置された複数のメモリセルと、
該メモリセルの列方向に伸びるビットライン、または行方向に伸びるワードラインであって、前記アレイの途中で切断されたビットライン、またはワードラインを備えることを特徴とする半導体記憶装置。
（付記２） 前記半導体記憶装置がリード・オンリ・メモリであり、
前記切断されたビットラインの接続が前記リード・オンリ・メモリのデータ記憶内容の変更に用いられるレイヤと同一のレイヤを用いて行われることを特徴とする付記１記載の半導体記憶装置。
（付記３） 前記同一レイヤが、メタルレイヤであることを特徴とする付記２記載の半導体記憶装置。
（付記４） 前記同一レイヤが、コンタクトレイヤであることを特徴とする付記２記載の半導体記憶装置。
（付記５） 前記半導体記憶装置がリード・オンリ・メモリであり、
前記ビットラインが該リード・オンリ・メモリのデータ記憶領域とデータ記憶用予備領域との境界で切断されることを特徴とする付記１記載の半導体記憶装置。
（付記６） 前記切断されたビットラインの接続が、前記リード・オンリ・メモリのデータ記憶内容の変更に用いられるレイヤと同一のレイヤを用いて行われることを特徴とする付記５記載の半導体記憶装置。
（付記７） 前記同一レイヤがメタルレイヤであることを特徴とする付記６記載の半導体記憶装置。
（付記８） 前記同一レイヤがコンタクトレイヤであることを特徴とする付記６記載の半導体記憶装置。
（付記９） 前記ビットラインが、前記アレイ状のメモリセルの列毎に異なる位置で切断されることを特徴とする付記１記載の半導体記憶装置。
（付記１０） 前記半導体記憶装置がリード・オンリ・メモリであり、
前記切断されたビットラインの接続が、該リード・オンリ・メモリのデータ記憶内容の変更に用いられるレイヤと同一のレイヤを用いて行われることを特徴とする付記９記載の半導体記憶装置。
（付記１１） 前記同一レイヤがメタルレイヤであることを特徴とする付記１０記載の半導体記憶装置。
（付記１２） 前記同一レイヤがコンタクトレイヤであることを特徴とする付記１０記載の半導体記憶装置。
（付記１３） 前記ビットラインが、前記アレイ状のメモリセルの複数の行毎に切断されることを特徴とする付記１記載の半導体記憶装置。
（付記１４） 前記半導体記憶装置がリード・オンリ・メモリであり、
前記切断されたビットラインの接続が、該リード・オンリ・メモリのデータ記憶内容の変更に用いられるレイヤと同一のレイヤを用いて行われることを特徴とする付記１３記載の半導体記憶装置。
（付記１５） 前記同一レイヤがメタルレイヤであることを特徴とする付記１４記載の半導体記憶装置。
（付記１６） 前記同一レイヤがコンタクトレイヤであることを特徴とする付記１４記載の半導体記憶装置。
（付記１７） 前記半導体記憶装置がリード・オンリ・メモリであり、前記切断されたビットラインの接続がメタルレイヤを用いて行われ、
該リード・オンリ・メモリのデータ記憶内容の変更がコンタクトレイヤを用いて行われることを特徴とする付記１記載の半導体記憶装置。
（付記１８） 前記ワードラインが、前記アレイ状のメモリセルの行毎に異なる位置で切断されることを特徴とする付記１記載の半導体記憶装置。
（付記１９） 前記半導体記憶装置が、前記アレイ状のメモリセルの複数の列毎を接続し、前記ワードラインに接続されるべき複数のサブワードラインをさらに備え、
複数のサブワードラインの一部として、前記ワードラインに接続されないサブワードラインを備えることを特徴とする付記１記載の半導体記憶装置。

本発明のビットラインまたはワードラインの切断／接続方式の原理説明図である。 本実施形態におけるメモリ空間レイアウトの説明図である。 ビットライン切断／接続方式の第１の実施例の説明図である。 第１の実施例におけるメモリ空間レイアウトの説明図である。 第１の実施例における異なるメモリ空間レイアウトの説明図である。 ビットライン切断／接続方式の第２の実施例の説明図である。 ビットライン切断／接続方式の第３の実施例の説明図である。 ビットライン切断／接続方式の第４の実施例の説明図である。 ワードライン切断／接続方式の第１の実施例の説明図である。 図９に対するレイアウトの平面的イメージの説明図である。 ワードライン切断／接続方式の第２の実施例の説明図である。 図１１に対するレイアウトの平面的イメージの説明図である。 半導体集積回路の従来例である。 図１３におけるＲＯＭのメモリ空間の説明図である。

符号の説明

１ メモリセル
２ ビットライン
３ ワードライン
１０ 半導体集積回路
１１、１２ ＣＰＵ
１３、１４ ＲＯＭ

Claims (10)

1. 行方向、および列方向に対してアレイ状に配置された複数のメモリセルと、
   該メモリセルの列方向に伸びるビットライン、または行方向に伸びるワードラインであって、前記アレイの途中で切断されたビットライン、またはワードラインを備えることを特徴とする半導体記憶装置。
2. 前記半導体記憶装置がリード・オンリ・メモリであり、
   前記切断されたビットラインの接続が前記リード・オンリ・メモリのデータ記憶内容の変更に用いられるレイヤと同一のレイヤを用いて行われることを特徴とする請求項１記載の半導体記憶装置。
3. 前記同一レイヤが、メタルレイヤであることを特徴とする請求項２記載の半導体記憶装置。
4. 前記同一レイヤが、コンタクトレイヤであることを特徴とする請求項２記載の半導体記憶装置。
5. 前記半導体記憶装置がリード・オンリ・メモリであり、
   前記ビットラインが該リード・オンリ・メモリのデータ記憶領域とデータ記憶用予備領域との境界で切断されることを特徴とする請求項１記載の半導体記憶装置。
6. 前記ビットラインが、前記アレイ状のメモリセルの列毎に異なる位置で切断されることを特徴とする請求項１記載の半導体記憶装置。
7. 前記ビットラインが、前記アレイ状のメモリセルの複数の行毎に切断されることを特徴とする請求項１記載の半導体記憶装置。
8. 前記半導体記憶装置がリード・オンリ・メモリであり、前記切断されたビットラインの接続がメタルレイヤを用いて行われ、
   該リード・オンリ・メモリのデータ記憶内容の変更がコンタクトレイヤを用いて行われることを特徴とする請求項１記載の半導体記憶装置。
9. 前記ワードラインが、前記アレイ状のメモリセルの行毎に異なる位置で切断されることを特徴とする請求項１記載の半導体記憶装置。
10. 前記半導体記憶装置が、前記アレイ状のメモリセルの複数の列毎を接続し、前記ワードラインに接続されるべき複数のサブワードラインをさらに備え、
    複数のサブワードラインの一部として、前記ワードラインに接続されないサブワードラインを備えることを特徴とする請求項１記載の半導体記憶装置。