JP2003086770A

JP2003086770A - 半導体記憶装置

Info

Publication number: JP2003086770A
Application number: JP2002187952A
Authority: JP
Inventors: Hiroyuki Yamauchi; 寛行山内
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2001-07-02
Filing date: 2002-06-27
Publication date: 2003-03-20

Abstract

(57)【要約】【課題】半導体記憶装置における信号の遅延を低減す
る。【解決手段】図１（ｂ）の断面図に示すように、ビッ
ト線ＢＬＵｎは、メモリセル群１０に沿って列方向に延
びる延伸部１６Ａおよび１６Ｂと、Ｓｉ基板１５に形成
された各メモリセルのアクセストランジスタ（不図示）
に接続されたコンタクトプラグ１４とを有している。ビ
ット線ＢＬＤｎは、メモリセル群１０に沿って列方向に
延びる延伸部１７と、Ｓｉ基板１５に形成された各メモ
リセルのアクセストランジスタ（不図示）に接続された
コンタクトプラグ１４とを有している。また、ビット線
／ＢＬＵｎおよび／ＢＬＤｎも、それぞれビット線ＢＬ
ＵｎおよびＢＬＤｎと全く同じ構造を有している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、信号の遅延対策に関する。

【０００２】

【従来の技術】特開平１０−１７８１１０号公報および
特開平９−２７０４６８号公報には、６トランジスタか
らなるＳＲＡＭ装置のメモリセルのレイアウトが開示さ
れている。具体的には、上記の公報は、図１１（ａ）に
示すＳＲＡＭ装置の６トランジスタからなるメモリセル
のアスペクト比（本明細書中では、ビット線が延びる方
向（列方向）の幅に対するワード線が延びる方向（行方
向）の幅の比を言う）を小さくする方法、つまり、ワー
ド線が延びる方向（行方向）の幅が、ビット線が延びる
方向（列方向）の幅に比較して大きくなるようにレイア
ウトする方法を開示している。

【０００３】具体的には、これらの公報は、図１１
（ｂ）に示すように、Ｎウェル１０１を挟むように両側
にＰウェル１０２ａおよび１０２ｂを配置するレイアウ
トを開示している。このレイアウトでは、６トランジス
タ（ＭＮ０、ＭＮ１、ＭＮ２、ＭＮ３、ＭＰ０、ＭＰ
１）がメモリセルの中心点Ｐ₁₀₀に対して略点対称に配
置される。

【０００４】図１１（ａ）および（ｂ）に示すメモリセ
ル１０００のレイアウトでは、ビット線ＢＬおよび／Ｂ
Ｌは、それぞれＰウェル１０２ａおよびＰウェル１０２
ｂの上に配置されている。ＮＭＯＳで形成されたドライ
ブトランジスタＭＮ０およびＭＮ１は、上記のようにメ
モリセルの中心点Ｐ₁₀₀に対して略点対称にレイアウト
され、それぞれＰウェル１０２ａおよび１０２ｂに配置
されている。ＮＭＯＳで形成されたアクセストランジス
タＭＮ２およびＭＮ３も同様に、上記のようにメモリセ
ルの中心点Ｐ₁₀₀に対して略点対称にレイアウトされ、
それぞれＰウェル１０２ａおよび１０２ｂに配置されて
いる。また、ＰＭＯＳで形成されたロードトランジスタ
ＭＰ０およびＭＰ１も、メモリセルの中心点Ｐ₁₀₀に対
して略点対称にレイアウトされ、共にＮウェル１０１に
配置されている。ロードトランジスタＭＰ０およびＭＰ
１は、ビット線が延びる方向に平行に２列に並んでお
り、これに相当するＰＭＯＳ領域幅（Ｎウェル１０１の
幅）が広くなっている。

【０００５】図１２（ａ）は、図１１に示したメモリセ
ル１０００をマトリクス状に配置したＳＲＡＭ装置の構
造を模式的に示す上面図であり、図１２（ｂ）は、図１
２（ａ）に示したＸ−Ｘ線に沿って設けられるビット線
の断面図である。

【０００６】図１３（ａ）は、高アスペクト比のメモリ
セル（縦型セル）をマトリクス状に配置したＳＲＡＭ装
置の構造を模式的に示す上面図であり、図１３（ｂ）
は、図１３（ａ）に示したＹ−Ｙ線に沿って設けられる
ビット線の断面図である。

【０００７】上記図１２（ａ）および図１３（ａ）に示
すそれぞれのメモリセルを全く同じデザインルールで作
製したと仮定すると、図１３（ａ）に示した縦型セルを
用いたＳＲＡＭ装置に比べて、メモリセル１０００から
なるＳＲＡＭ装置のビット線が延びる方向（列方向）の
幅が減少する。つまり、図１２（ａ）と図１３（ａ）と
を比較してわかるように、図１３（ａ）に示した縦型セ
ルを用いたＳＲＡＭ装置に比べて、図１２（ａ）に示し
たメモリセル１０００からなるＳＲＡＭ装置ではビット
線の長さを短くできる。実際には、図１２（ａ）に示し
たメモリセル１０００からなるＳＲＡＭ装置ではビット
線の長さは、図１３（ａ）に示した縦型セルを用いたＳ
ＲＡＭ装置のビット線の約１／３の長さとなる。

【０００８】

【発明が解決しようとする課題】半導体記憶装置に設け
られるビット線は、マトリクス状に配置された複数のメ
モリセルの列方向に延びる部分（延伸部）と各メモリセ
ルのアクセストランジスタに接続される部分（コンタク
トプラグ）とからなる。このため、メモリセルの高集積
化に伴って、コンタクトプラグの数が増大すると、コン
タクトプラグの容量が大きくなり、ビット線全体の配線
容量が大きくなる。例えば、ビット線が延びる方向の幅
に対してワード線が延びる方向の幅の比が小さいメモリ
セル（縦型セル）を用いたＳＲＡＭ装置、高集積マスク
ＲＯＭ装置等には、特にビット線全体の配線容量に占め
るコンタクトプラグの容量が大きく、このためビット線
遅延が大きい。

【０００９】しかしながら、上記従来の方法では、トラ
ンジスタとビット線の延伸部とを接続するまでのコンタ
クトプラグの長さを変えることができない。従って、ビ
ット線全体の配線容量を低減するためには、あまり効果
的ではない。つまり、ビット線遅延を低減するためにあ
まり効果的ではない。このことを、以下に具体的に説明
する。

【００１０】一般に、１つの配線層を貫通するコンタク
トプラグの長さは、１３００ｎｍであり、３つの配線層
を貫通するコンタクトプラグの長さは合計３９００ｎｍ
になる。図１３（ａ）に示した縦型セルを用いたＳＲＡ
Ｍ装置では、２つのメモリセル当たりのビット線の延伸
部の長さ（メモリセルの列方向の幅）は約１７００ｎｍ
である。１本のビット線において、２つのメモリセル当
たりに１つのコンタクトプラグを備える場合、２つのメ
モリセル当たりのビット線の延伸部の長さとコンタクト
プラグの長さとの合計は、５６００ｎｍ（＝１７００ｎ
ｍ＋３９００ｎｍ）となる。

【００１１】図１２（ａ）に示したメモリセル１０００
を用いてビット線の長さを１／３に短くすると、ビット
線の長さとコンタクトプラグの長さとの合計は、約４４
６０ｎｍとなる。つまり、コンタクトプラグの長さは変
化しないので、ビット線の延伸部の長さとコンタクトプ
ラグの長さとの合計は、２０％程度しか短くならない。
すなわち、ビット線全体の配線容量は、２０％程度しか
小さくならない。

【００１２】本発明は、上記課題を解決するためになさ
れたものであり、半導体記憶装置における信号の遅延を
低減することを目的とする。

【００１３】

【課題を解決するための手段】本発明の半導体記憶装置
は、基板と、上記基板の主面上にマトリクス状に配置さ
れた複数のメモリセルと、各列に配置され、列方向に配
置された複数のメモリセルのデータを検出するためのセ
ンスアンプと、上記基板上に形成された複数の配線層
と、１つの列において、１つの列に配置された複数のメ
モリセルに接続される複数のデータ線とを備え、上記複
数のデータ線は、共通の上記センスアンプに互いに異な
る経路で接続され、上記センスアンプ側の端部から上記
センスアンプまでの経路長が長いものほど、より上層の
配線層を用いて設けられている。

【００１４】本発明によれば、１つのデータ線に接続さ
れるメモリセル数が減少する。従って、各メモリセルと
１つのデータ線とを接続するコンタクトプラグの数が減
少する。このため、コンタクトプラグを含む１つのデー
タ線の総配線容量が減少する。配線容量は、その配線に
おける信号の遅延に比例するので、コンタクトプラグを
含む１つのデータ線の総配線容量が減少することによっ
て、１つのデータ線における信号の遅延が低減される。

【００１５】上記複数のデータ線は、１つの列に配置さ
れた複数のメモリセルに接続するためのコンタクトプラ
グをそれぞれ有し、上記コンタクトプラグを含む各デー
タ線の総配線容量は、互いにほぼ等しくなるように構成
されていることが好ましい。

【００１６】このことによって、各データ線における信
号の遅延時間のバラツキが抑制される。

【００１７】上記複数のデータ線のうちの上下に隣接す
る配線層を用いて設けられた２つのデータ線において、
上側の配線層に設けられた部分が、下側の配線層に設け
られた部分の直上からオフセットしていることが好まし
い。

【００１８】このことによって、上下に隣接する配線層
を用いて設けられた２つのデータ線において、上側の配
線層に設けられた部分と、下側の配線層に設けられた部
分との間の距離を大きくすることができ、上側の配線層
に設けられた部分と下側の配線層に設けられた部分との
間に生じるカップリング容量を低減することができる。

【００１９】上記複数のメモリセルは、メモリセルトラ
ンジスタを備え、上記センスアンプ側の端部から上記セ
ンスアンプまでの経路長が長いデータ線に接続されるも
のほど、より大きなセル電流が上記メモリセルトランジ
スタに流れるように構成されていることが好ましい。

【００２０】センスアンプ側の端部からセンスアンプま
での経路長が長いデータ線ほど、信号の遅延が大きい。
このため、センスアンプ側の端部からセンスアンプまで
の経路長が長いデータ線に接続されるメモリセルほど、
より大きなセル電流がメモリセルトランジスタに流れる
高い駆動力を備えるメモリセルとすることによって、信
号の遅延を補うことができる。従って、各データ線にお
ける信号の遅延を均一にすることができる。

【００２１】上記メモリセルトランジスタのうち、上記
センスアンプ側の端部から上記センスアンプまでの経路
長が長いデータ線に接続されるメモリセルが備えるもの
ほど、チャネル幅が大きい構成としてもよい。

【００２２】上記メモリセルトランジスタのうち、上記
センスアンプ側の端部から上記センスアンプまでの経路
長が長いデータ線に接続されるメモリセルが備えるもの
ほど、チャネル長が短い構成としてもよい。

【００２３】上記メモリセルトランジスタのうち、上記
センスアンプ側の端部から上記センスアンプまでの経路
長が長いデータ線に接続されるメモリセルが備えるもの
ほど、しきい値電圧が低い構成としてもよい。

【００２４】上記複数のデータ線のうちの少なくとも１
つの経路には、増幅器が介設されていてもよい。

【００２５】上記複数のデータ線は、それぞれコラムス
イッチを介して上記センスアンプに接続されていてもよ
い。

【００２６】本発明の別の半導体記憶装置は、上記基板
の主面上にマトリクス状に配置された複数のメモリセル
と、各列に配置され、列方向に配置された複数のメモリ
セルのデータを検出するためのセンスアンプと、１つの
列において、１つの列に配置された複数のメモリセルに
接続されるデータ線とを備え、上記複数のメモリセル
は、メモリセルトランジスタを有し、上記複数のメモリ
セルのうち、上記センスアンプまでの経路長が長いもの
ほど、より大きなセル電流が上記メモリセルトランジス
タに流れるように構成されている。

【００２７】データ線において、センスアンプ側の端部
からセンスアンプまでの経路長が長くなるほど、信号の
遅延が大きい。このため、データ線に接続されるメモリ
セルのうち、センスアンプ側の端部からセンスアンプま
での経路長が遠いメモリセルほど、より大きなセル電流
がメモリセルトランジスタに流れる高い駆動力を備える
メモリセルとすることによって、信号の遅延を補うこと
ができる。従って、１本のビット線に接続された各メモ
リセルからセンスアンプまでの信号の遅延を均一化でき
る。

【００２８】上記メモリセルトランジスタのうち、上記
センスアンプまでの経路長が長いメモリセルが備えるも
のほど、チャネル幅が大きい構成としてもよい。

【００２９】上記メモリセルトランジスタのうち、上記
センスアンプまでの経路長が長いメモリセルが備えるも
のほど、チャネル長が短い構成としてもよい。

【００３０】上記メモリセルトランジスタのうち、上記
センスアンプまでの経路長が長いメモリセルが備えるも
のほど、しきい値電圧が低い構成としてもよい。

【００３１】

【発明の実施の形態】本発明の実施形態について、図面
を参照しながら説明する。なお、簡単のため、各実施形
態に共通する構成要素は、同一の参照符号で示す。

【００３２】（実施形態１）図１（ａ）は、本実施形態
のＳＲＡＭ装置１００の構成を表す模式図であり、図１
（ｂ）は、ＳＲＡＭ装置１００において複数のメモリセ
ルが一列に配置されたメモリセル群１０のビット線の構
造を表す上面図および断面図である。

【００３３】図１（ａ）に示すように、本実施形態のＳ
ＲＡＭ装置１００は、マトリクス状に配置された複数の
メモリセルと、ワード線（不図示）と互いに接続され、
ワード線を介して行アドレスを行なうワード線ドライバ
と、各ビット線対（不図示）と互いに信号を受け渡しす
るセンスアンプおよびＩ／Ｏ回路と、ワード線ドライバ
およびＩ／Ｏ回路を制御する制御回路を備える。

【００３４】図１（ｂ）の上面図に示すように、複数の
メモリセルが一列に配置されたメモリセル群１０には、
ビット線対（ＢＬＵｎ、／ＢＬＵｎ）およびビット線対
（ＢＬＤｎ、／ＢＬＤｎ）の２つのビット線対が設けら
れている。それぞれのビット線対において、ビット線同
士はそれぞれ互いに一定の間隔で平行に配置されてお
り、いずれもコラムスイッチ１１に接続されている。コ
ラムスイッチ１１は、センスアンプ１２と接続されてお
り、さらにセンスアンプ１２は、Ｉ／Ｏ回路１３に接続
されている。

【００３５】次に、図１（ｂ）の断面図を参照しなが
ら、ビット線ＢＬＵｎおよびＢＬＤｎの構造を説明す
る。図１（ｂ）の断面図に示すように、ビット線ＢＬＵ
ｎは、メモリセル群１０に沿って列方向に延びる延伸部
１６Ａおよび１６Ｂと、Ｓｉ基板１５に形成された各メ
モリセルのアクセストランジスタ（不図示）に接続され
たコンタクトプラグ１４とを有している。ビット線ＢＬ
Ｄｎは、メモリセル群１０に沿って列方向に延びる延伸
部１７と、Ｓｉ基板１５に形成された各メモリセルのア
クセストランジスタ（不図示）に接続されたコンタクト
プラグ１４とを有している。また、ビット線／ＢＬＵｎ
および／ＢＬＤｎも、それぞれビット線ＢＬＵｎおよび
ＢＬＤｎと全く同じ構造を有している。

【００３６】ビット線対（ＢＬＵｎ、／ＢＬＵｎ）は、
メモリセル群１０のうちの領域１０Ａに含まれる各メモ
リセルに接続されており、ビット線対（ＢＬＤｎ、／Ｂ
ＬＤｎ）は、メモリセル群１０のうちの領域１０Ｂに含
まれる各メモリセルに接続されている。つまり、同じ列
に位置するメモリセル群１０を２つの領域１０Ａおよび
１０Ｂに分割し、それぞれの領域毎にビット線対を設け
た構造となっている。

【００３７】ビット線対（ＢＬＵｎ、／ＢＬＵｎ）の延
伸部１６Ａは、領域１０Ａにおいて、領域１０Ｂの各メ
モリセルに接続されたビット線対（ＢＬＤｎ、／ＢＬＤ
ｎ）の延伸部１７と同一の配線層に設けられている。一
方、領域１０Ｂでは、ビット線対（ＢＬＵｎ、／ＢＬＵ
ｎ）の延伸部１６Ｂは、領域１０Ｂの各メモリセルに接
続されたビット線対（ＢＬＤｎ、／ＢＬＤｎ）の上層の
配線層に設けられており、コンタクトプラグ１４ｄを介
してビット線対（ＢＬＵｎ、／ＢＬＵｎ）の延伸部１６
Ａと接続されている。

【００３８】なお、図１（ｂ）の上面図に示すように、
本実施形態では、ビット線ＢＬＵｎの延伸部１６Ｂは、
ビット線ＢＬＤｎの延伸部１７と互いに平行で、且つ、
延伸部１７の直上からずれた位置に設けられている。つ
まり、延伸部１６Ｂは、延伸部１７の直上からオフセッ
トしている。ビット線／ＢＬＵｎの延伸部１６Ｂも同様
に設けられている。このことによって、延伸部１６Ｂと
延伸部１７との間の距離が大きくなり、延伸部１６Ｂと
延伸部１７との間に生じるカップリング容量を低減する
ことができる。特に、本実施形態のように、延伸部１６
Ｂは、延伸部１７の直上からビット線対間の半分の距離
だけオフセットしている場合、延伸部１６Ｂと延伸部１
７との間の距離が最大になるので好ましい。

【００３９】図２に示すように、ビット線対（ＢＬＵ
ｎ、／ＢＬＵｎ）とビット線対（ＢＬＤｎ、／ＢＬＤ
ｎ）とは、それぞれコラムスイッチ１１に接続されてい
る。コラムスイッチ１１は、スイッチＧ０、スイッチＧ
１、スイッチＧ２、スイッチＧ３を備えている。ビット
線ＢＬＤｎはスイッチＧ０に、ビット線／ＢＬＤｎはス
イッチＧ１に、ビット線ＢＬＵｎはスイッチＧ２に、ビ
ット線／ＢＬＵｎはスイッチＧ３に、それぞれ接続され
ている。このため、コラムスイッチ１１を制御する（す
なわち、コラムスイッチに設けられたスイッチＧ０〜Ｇ
３をオン／オフする）ことによって、選択されたメモリ
セルが接続されているビット線対（ＢＬＵｎ、／ＢＬＵ
ｎ）およびビット線対（ＢＬＤｎ、／ＢＬＤｎ）のいず
れかを選択することができる。

【００４０】なお、一列に配置されたメモリセル群１０
において、同時に２つのメモリセルのワード線がアドレ
スされることはない。従って、ビット線対（ＢＬＵｎ、
／ＢＬＵｎ）およびビット線対（ＢＬＤｎ、／ＢＬＤ
ｎ）は、同時にアドレスされることはない。つまり、い
ずれか一方の配線容量（配線容量の大きい方）がビット
線遅延に影響する。

【００４１】図３（ａ）は従来のＳＲＡＭ装置における
ビット線の構造、図３（ｂ）は本実施形態のＳＲＡＭ装
置におけるビット線の構造を示している。

【００４２】図３（ａ）と図３（ｂ）とを比較すると、
本実施形態では、１つのビット線が備えるコンタクトプ
ラグの数は、従来の半分に低減されている。つまり、本
実施形態によれば、１つのビット線が備えるコンタクト
プラグの数を半分に減らすことができる。このことによ
って、１つのビット線の配線容量を低減することができ
る。なお、本実施形態では、１つのビット線が備えるコ
ンタクトプラグの数を従来の半分としているが、必ずし
も半分である必要はない。つまり、従来１つのビット線
が備えるコンタクトプラグを、２本のビット線が分けて
備える構成とすればよい。このことによって、１つのビ
ット線の配線容量を低減することができる。

【００４３】特に、低アスペクト比の横型セルを用いた
ＳＲＡＭ装置の場合は、縦型セルを用いたＳＲＡＭ装置
と比較してコンタクトプラグの密度が約３倍になるの
で、本実施形態のように、１つのビット線の配線容量を
低減することによってビット線遅延を小さくすることが
極めて有効である。従来のビット線１つ当たりの配線容
量に対して、本実施形態におけるビット線１つ当たりの
配線容量の低減効果は、図４に示すモデルで定量的に表
すことができる。

【００４４】以下に、図４を参照しながら、本実施形態
のビット線ＢＬＵｎの配線容量を説明する。図４は、ビ
ット線ＢＬＵｎの配線容量を説明する図である。

【００４５】図４に示すように、メモリセル群１０のう
ち、領域１０ＡにはＮ／２個のコンタクトプラグ１４が
設けられており、各コンタクトプラグ１４はビット線Ｂ
ＬＵｎの延伸部１６Ａと接続されている。また、メモリ
セル群１０のうち、領域１０ＢにはＮ／２個のコンタク
トプラグ１４が設けられており、各コンタクトプラグ１
４はビット線ＢＬＤｎの延伸部１７と接続されている。
また、コンタクトプラグ１４は、２つのメモリセル当た
り１つ設けられている。

【００４６】ここで、コンタクトプラグ１つ当たり（２
つのメモリセル当たり）の延伸部１６Ａおよび１７の配
線容量を基準（配線容量１）とし、２つのメモリセル当
たり延伸部１６Ｂの配線容量をＫ、コンタクトプラグ１
４の配線容量をＭとすると、ビット線ＢＬＵｎの配線容
量Ｃ_BLUnは以下の式１で表される。なお、コンタクトプ
ラグ１４ｄの配線容量は、無視できるほど小さいので省
略している。

【００４７】Ｃ_BLUn＝（１＋Ｋ＋Ｍ）×Ｎ／２（式１）一方、従来のＳＲＡＭ装置に設けられたビット線の配線
容量Ｃ_BLは、以下の式２で表される。

【００４８】Ｃ_BL＝（１＋Ｍ）×Ｎ（式２）従って、従来のビット線１本当たりの配線容量に対し
て、本実施形態のビット線１本当たりの配線容量の容量
低減比Ｃ_BLUn／Ｃ_BLは、以下の式３で表すことができ
る。

【００４９】Ｃ_BLUn／Ｃ_BL＝（１＋Ｋ＋Ｍ）×Ｎ／（１＋Ｍ）×２Ｎ（式３）なお、ビット線ＢＬＤｎの配線容量は（１＋Ｍ）×Ｎ／
２となり、ビット線ＢＬＵｎの配線容量よりも小さい。
このため、本実施形態のビット線１本当たりの配線容量
の低減効果は、ビット線ＢＬＵｎに依存する。

【００５０】次に、本実施形態による配線容量の低減効
果を、図１０（ａ）に示す。ただし、このとき、Ｋ＝
０．７と仮定し、Ｍをパラメータとして容量低減比の変
化を計算している。なお、図中では容量低減比とビット
線遅延比とを全く同じと仮定している。

【００５１】図１０（ａ）に示すように、デザインルー
ル０．１５μｍである場合の値に近いＭ＝１．５〜２の
範囲では、容量低減比が６４％〜６２％である。従っ
て、従来のビット線遅延が１ｎｓｅｃである場合、それ
ぞれ０．６４〜０．６２ｎｓｅｃに短縮されることが期
待できる。また、図１０（ｂ）に示すように、ビット線
の配線容量の低減に比例して、消費電力も削減すること
ができる。

【００５２】なお、本実施形態では、図１（ｂ）に示す
ように、ＳＲＡＭ装置の場合を示しているので、データ
線はビット線対を用いて構成されているが、これに限定
されない。例えば、ＲＯＭ装置の場合は、基本的にデー
タ線は単線のビット線で構成される。特に、ＲＯＭ装置
は集積度が大きいため、単位ビット線長さにおけるコン
タクトプラグ数はＳＲＡＭ装置の数倍となる。従って、
本実施形態をＲＯＭ装置に適用すると、ビット線の配線
容量の低減に非常に大きな効果が得られる。

【００５３】特に、高速な動作環境で使用される半導体
記憶装置は、各ビット線におけるビット線遅延のバラツ
キができるだけ小さいことが好ましい。そこで、以下に
ビット線遅延を均一化する方法を挙げる。

【００５４】（方法１）本実施形態のビット線ＢＬＵｎ
とＢＬＤｎとを比較すると、ビット線ＢＬＵｎの配線容
量は、ビット線ＢＬＤｎの配線容量よりも延伸部１６Ｂ
の配線容量の分だけ大きい。そこで、本方法では、ビッ
ト線ＢＬＵｎおよびＢＬＤｎが備えるコンタクトプラグ
数を調節することによって配線容量を全て等しくする。

【００５５】ビット線ＢＬＵｎが備えるコンタクトプラ
グ数をＮ₁とし、ビット線ＢＬＤｎが備えるコンタクト
プラグ数をＮ₂とする。ビット線ＢＬＵｎの配線容量Ｃ
_BLUnとビット線ＢＬＤｎの配線容量Ｃ_BLDnとが等しくな
るコンタクトプラグ数の比は、以下のように求められ
る。

【００５６】Ｃ_BLUn＝Ｃ_BLDn （１＋Ｍ）×Ｎ₁＋Ｋ×Ｎ₂＝（１＋Ｍ）×Ｎ₂ Ｎ₂／Ｎ₁＝（１＋Ｍ）／（１＋Ｍ−Ｋ）（式４）従って、Ｎ₁とＮ₂とが上記式４に示される比となるよう
にビット線を構成することが好ましい。例えば、上記式
４において、Ｋ＝０．７、Ｍ＝１．５とすると、Ｎ₂／
Ｎ₁＝１．３９である。このとき、Ｎ₁とＮ₂とが上記比
になるようにビット線を構成すれば、ビット線遅延を５
８％まで低減することができる。

【００５７】（方法２）本実施形態では、ビット線ＢＬ
Ｕｎの配線容量は、ビット線ＢＬＤｎの配線容量よりも
延伸部１６Ｂの配線容量の分だけ大きい。そこで、本方
法では、本実施形態の構成において、ビット線ＢＬＵｎ
に接続されたメモリセルほど大きなセル電流が流れる構
成とする。

【００５８】具体的には、図５および図６に示すよう
に、ビット線ＢＬＵｎに接続されたメモリセル５０ａ
（すなわち、メモリセル群１０のうちの領域１０Ａに含
まれる各メモリセル）において、トランジスタＭＮ０お
よびＭＮ１のチャネル幅Ｗを大きくする方法、およびト
ランジスタＭＮ０およびＭＮ１のチャネル長Ｌを短くす
る方法が挙げられる。

【００５９】ビット線ＢＬＵｎに接続されたメモリセル
５０ａのトランジスタＭＮ０およびＭＮ１のチャネル幅
Ｗを大きくする方法は、具体的には図５および図６に示
すように、ビット線ＢＬＵｎに接続されたメモリセル５
０ａのチャネル幅ＷをＷａとし、ビット線ＢＬＤｎに接
続されたメモリセル５０ｂのチャネル幅ＷをＷｂとする
と、Ｗａ＞Ｗｂとなるように構成する。

【００６０】この場合には、メモリセルの面積を増大さ
せる必要があり得る。メモリセルの面積を増大させる必
要がある場合は、ＳＲＡＭ装置全体が大きくなる、メモ
リセルのリーク電流の総和が大きくなる等の不具合が生
じる。

【００６１】しかし、本方法では、メモリセル５０ａの
トランジスタＭＮ０およびＭＮ１のチャネル幅だけを大
きくするので、上記の不具合を最小限に緩和しながらビ
ット線遅延の均一化を実現できる。

【００６２】また、ビット線ＢＬＵｎに接続されたメモ
リセル５０ａのトランジスタＭＮ０およびＭＮ１のチャ
ネル長Ｌを短くする方法は、具体的には図５および図６
に示すように、ビット線ＢＬＵｎに接続されたメモリセ
ル５０ａのチャネル長ＬをＬａとし、ビット線ＢＬＤｎ
に接続されたメモリセル５０ｂのチャネル長ＬをＬｂと
すると、Ｌａ＜Ｌｂとなるように構成する。

【００６３】なお、メモリセル５０ａのトランジスタＭ
Ｎ０およびＭＮ１のチャネル長Ｌを短くする方法に限ら
れず、トランジスタＭＮ０、ＭＮ１、ＭＮ２およびＭＮ
３のしきい値電圧が低減される構成（例えば、ゲート絶
縁膜の膜厚を薄くする、チャネル領域のドーピング量を
増やす等）であれば、大きなセル電流が流れるので、同
様にビット線遅延の均一化を実現できる。

【００６４】また、本方法は、ビット線がビット線ＢＬ
Ｕｎとビット線ＢＬＤｎとに分割されていない構成でも
適用できる。具体的には、１本のビット線に接続された
メモリセルのうち、センスアンプから遠いメモリセルの
トランジスタとセンスアンプから近いメモリセルのトラ
ンジスタとの間で、センスアンプから遠いメモリセルほ
ど大きなセル電流が流れるチャネル幅Ｗ、チャネル長
Ｌ、およびしきい値電圧の調節を行なうことによって、
１本のビット線に接続された各メモリセルからセンスア
ンプまでの信号の遅延を均一化できる。

【００６５】（方法３）図７（ａ）に示すように、ビッ
ト線ＢＬＵｎの延伸部１６Ａは、増幅器７０を介してビ
ット線ＢＬＵｎの延伸部１６Ｂと接続された構成として
も、ビット線遅延の均一化を実現できる。増幅器７０
は、例えば、図７（ｂ）に示すように、２つのＭＯＳト
ランジスタからなる増幅器などが挙げられる。

【００６６】（実施形態２）本実施形態のＳＲＡＭ装置
は、図１（ａ）に示すメモリセル群１０に、ビット線対
（ＢＬ１、／ＢＬ１）、（ＢＬ２、／ＢＬ２）、（ＢＬ
３、／ＢＬ３）および（ＢＬ４、／ＢＬ４）の４つのビ
ット線対が設けられている点で、上記実施形態１のＳＲ
ＡＭ装置１００と異なる。それぞれのビット線対は、ビ
ット線同士がそれぞれ互いに一定の間隔で平行に配置さ
れており、いずれもコラムスイッチ１１に接続されてい
る。

【００６７】図８は、本実施形態のメモリセル群１０に
設けられたビット線の構造を表す断面図である。

【００６８】図８に示すように、本実施形態のＳＲＡＭ
装置では、メモリセル群１０においてビット線が４分割
されており、ビット線ＢＬ１、ＢＬ２、ＢＬ３およびＢ
Ｌ４の４つのビット線が設けられている。ビット線ＢＬ
１は、メモリセル群１０に沿って列方向に延びる延伸部
１６Ｄおよび１６Ｅと、Ｓｉ基板１５に形成された各メ
モリセルのアクセストランジスタ（不図示）に接続され
たコンタクトプラグ１４とを有している。同様に、ビッ
ト線ＢＬ２は、延伸部１７Ｄおよび１７Ｅと、コンタク
トプラグ１４とを有しており、ビット線ＢＬ３は、延伸
部１８Ｄおよび１８Ｅと、コンタクトプラグ１４とを有
している。また、ビット線ＢＬ４は、延伸部１９と、コ
ンタクトプラグ１４とを有している。

【００６９】図８に示すように、これらのビット線のう
ち、コラムスイッチ１１から遠方に配置されたコンタク
トプラグを有するビット線ほど、上層の配線層を用いて
コラムスイッチ１１に接続されている。なお、ビット線
／ＢＬ１、／ＢＬ２、／ＢＬ３および／ＢＬ４の４つの
ビット線も、それぞれビット線ＢＬ１、ＢＬ２、ＢＬ３
およびＢＬ４と全く同じ断面構造を有する。

【００７０】なお、本実施形態では、延伸部１８Ｅは、
延伸部１９の直上から行方向にずれた位置に設けられて
いる。つまり、延伸部１８Ｅは、延伸部１９の直上から
オフセットしている。延伸部１７Ｅも同様に、延伸部１
８Ｅの直上からオフセットしており、延伸部１６Ｅも、
延伸部１７Ｅの直上からオフセットしている。つまり、
メモリセルの上面から見ると、延伸部１６Ｅ、１７Ｅ、
１８Ｅおよび１９は、互いに一定間隔で平行に配置され
ている。

【００７１】このことによって、延伸部１６Ｅと延伸部
１７Ｅとの間隔、延伸部１７Ｅと延伸部１８Ｅとの間
隔、延伸部１８Ｅと延伸部１９との間隔が大きくなる。
従って、延伸部１６Ｅと延伸部１７Ｅとの間、延伸部１
７Ｅと延伸部１８Ｅとの間、延伸部１８Ｅと延伸部１９
との間に生じるカップリング容量を低減することができ
る。

【００７２】本実施形態では、１つのビット線が備える
コンタクトプラグの数は、図３（ａ）の従来のＳＲＡＭ
装置におけるビット線に比べて１／４に低減されてい
る。つまり、本実施形態によれば、１つのビット線が備
えるコンタクトプラグの数を１／４に減らすことができ
る。このことによって、１つのビット線の配線容量を低
減することができる。なお、本実施形態では、１つのビ
ット線が備えるコンタクトプラグの数を従来の１／４と
しているが、必ずしも１／４である必要はない。つま
り、従来１つののビット線に設けられていたコンタクト
プラグを、４本のビット線に分けて設ける構成とすれば
よい。このことによって、１つのビット線の配線容量を
低減することができる。

【００７３】以下に、図９を参照しながら、本実施形態
のビット線の配線容量を説明する。

【００７４】図９に示すように、ビット線ＢＬ１〜ＢＬ
４は、それぞれＮ／４個のコンタクトプラグ１４を有す
る。また、コンタクトプラグ１４は、２つのメモリセル
当たり１つ設けられている。

【００７５】ここで、コンタクトプラグ１つ当たり（２
つのメモリセル当たり）の延伸部１６Ｄ、１７Ｄ、１８
Ｄおよび１９の配線容量を基準（配線容量１）とし、２
つのメモリセル当たり延伸部１６Ｅ、１７Ｅおよび１８
Ｅの配線容量をＫ、コンタクトプラグ１４の配線容量を
Ｍとすると、ビット線ＢＬ１の配線容量は、以下の式５
で表される。なお、コンタクトプラグ１４ｄの配線容量
は、無視できるほど小さいので省略している。

【００７６】Ｃ_BL1＝（１＋Ｍ）×Ｎ／４＋Ｋ×３Ｎ／４（式５）一方、従来のＳＲＡＭ装置に設けられたビット線の配線
容量は以下の式２で表される。

【００７７】Ｃ_BL＝（１＋Ｍ）×Ｎ（式２）従って、従来のビット線１本当たりの配線容量に対し
て、本実施形態のビット線１本当たりの配線容量の容量
低減比Ｃ_BL1／Ｃ_BLは、以下の式６で表すことができ
る。

【００７８】Ｃ_BL1／Ｃ_BL＝（１＋Ｍ）×Ｎ＋３ＫＮ／（１＋Ｍ）×４Ｎ（式６）なお、ビット線ＢＬ２〜ＢＬ４の配線容量はビット線Ｂ
Ｌ１の配線容量よりも必ず小さくなる。このため、本実
施形態のビット線１本当たりの配線容量の低減効果は、
ビット線ＢＬ１に依存する。

【００７９】次に、本実施形態による配線容量の低減効
果を、図１０（ａ）に示す。ただし、このとき、Ｋ＝
０．７と仮定し、Ｍをパラメータとして容量低減比の変
化を計算している。なお、図中では容量低減比とビット
線遅延比とを全く同じと仮定している。

【００８０】図１０（ａ）に示すように、デザインルー
ル０．１５μｍである場合の値に近いＭ＝１．５〜２の
範囲では、容量低減比が４６％〜４３％である。従っ
て、従来のビット線遅延が１ｎｓｅｃである場合、０．
４６〜０．４３ｎｓｅｃに短縮されることが期待でき
る。また、図１０（ｂ）に示すように、ビット線の配線
容量が低減されるということは、それに比例して消費電
力をも削減することができるという著しい効果もある。

【００８１】本実施形態においても、さらにビット線遅
延を低減するために、上記実施形態１の方法１〜３を適
用することができる。

【００８２】具体的には、本実施形態において、ビット
線ＢＬ１〜ＢＬ４のうち、ビット線ＢＬ１〜ＢＬ３とＢ
Ｌ４とを配線容量について比較すると、ビット線ＢＬ１
〜ＢＬ３の配線容量は、ビット線ＢＬ４よりも延伸部１
６Ｅ、１７Ｅおよび１８Ｅの配線容量の分だけ大きい。
このような、各ビット線の配線容量のバラツキは、上記
実施形態１の方法１と同様に、ビット線ＢＬ１〜ＢＬ４
の配線容量がほぼ等しくなるように、各ビット線のコン
タクトプラグ数を調節することによって、是正すること
ができる。このことによって、さらにビット線の配線容
量を低減することができ、ビット線遅延の均一化を実現
できる。

【００８３】また、上記実施形態１の方法２に示すよう
に、ビット線ＢＬ１〜ＢＬ３の配線容量は、ビット線Ｂ
Ｌ４よりも延伸部１６Ｅ、１７Ｅおよび１８Ｅの配線容
量の分だけ大きい。従って、本実施形態の構成におい
て、ビット線ＢＬ１〜ＢＬ３に接続されたメモリセルほ
ど大きなセル電流が流れる構成としてもよい。特に、本
実施形態の構成では、ビット線ＢＬ３からＢＬ１に向か
って配線容量は大きくなる。このため、セル電流が、ビ
ット線ＢＬ３に接続されたメモリセルからビット線ＢＬ
１に接続されたメモリセルに向かって段階的に大きくな
るように構成することが好ましい。

【００８４】さらに、上記実施形態１の方法３に示すよ
うに、ビット線ＢＬ１〜ＢＬ３の延伸部１６Ｄ、１７Ｄ
および１８Ｄが、増幅器を介してビット線ＢＬ１〜ＢＬ
３の延伸部１６Ｅ、１７Ｅおよび１８Ｅと接続された構
成としても、ビット線遅延の均一化を実現できる。

【００８５】上述の実施形態１および２を通じて、ＳＲ
ＡＭ装置のビット線構造について説明してきたが、本発
明はこれに限定されず、ＳＲＡＭ装置以外の半導体記憶
装置（例えば、高集積マスクＲＯＭ等）にも適用するこ
とができる。なお、上述の実施形態１および２を通じ
て、ＳＲＡＭ装置の場合を示しているので、データ線は
ビット線対を用いて構成されているが、これに限定され
ない。例えば、ＲＯＭ装置の場合は、基本的にデータ線
は単線のビット線で構成される。

【００８６】

【発明の効果】本発明によれば、ビット線遅延を低減す
ることができる。

【図面の簡単な説明】

【図１】図１（ａ）は、実施形態１のＳＲＡＭ装置の構
成を表す模式図であり、図１（ｂ）は、実施形態１のＳ
ＲＡＭ装置において複数のメモリセルが一列に配置され
たメモリセル群のビット線の構造を表す上面図および断
面図である。

【図２】実施形態１のＳＲＡＭ装置に設けられたビット
線の構造を表す模式図である。

【図３】図３（ａ）は、従来のＳＲＡＭ装置におけるビ
ット線の構造を示し、図３（ｂ）は実施形態１のＳＲＡ
Ｍ装置におけるビット線の構造を示している。

【図４】実施形態１のビット線の配線容量を説明する図
である。

【図５】実施形態１のＳＲＡＭ装置の構成を表す模式図
である。

【図６】実施形態１のＳＲＡＭ装置が備えるメモリセル
を表す上面図である。

【図７】実施形態１のＳＲＡＭ装置に設けられたビット
線の構造を表す模式図である。

【図８】実施形態２のＳＲＡＭ装置に設けられたビット
線の構造を表す断面図である。

【図９】実施形態２のビット線の配線容量を説明する図
である。

【図１０】実施形態１および２によるビット線遅延およ
び消費電力の低減効果を表す図である。

【図１１】図１１（ａ）は、従来のＳＲＡＭ装置が備え
るメモリセルの回路図を示し、図１１（ｂ）は、そのメ
モリセルのレイアウトの模式的な上面図を示す。

【図１２】図１２（ａ）は、図１１に示したメモリセル
をマトリクス状に配置したＳＲＡＭ装置の構造を模式的
に示す上面図であり、図１２（ｂ）は、図１２（ａ）に
示したＸ−Ｘ線に沿って設けられるビット線の断面図で
ある。

【図１３】図１３（ａ）は、高アスペクト比のメモリセ
ル（縦型セル）をマトリクス状に配置したＳＲＡＭ装置
の構造を模式的に示す上面図であり、図１３（ｂ）は、
図１３（ａ）に示したＹ−Ｙ線に沿って設けられるビッ
ト線の断面図である。

【符号の説明】

１０メモリセル群１０Ａ、１０Ｂ領域１１コラムスイッチ１２センスアンプ１３Ｉ／Ｏ回路１４、１４ｄコンタクトプラグ１５Ｓｉ基板１６、１６Ａ、１６Ｂ、１６Ｄ、１６Ｅ、１７、１７
Ｄ、１７Ｅ、１８Ｄ、１８Ｅ、１９延伸部５０ａ、５０ｂメモリセル７０増幅器１００、１０００メモリセル

Claims

【特許請求の範囲】

【請求項１】基板と、上記基板の主面上にマトリクス状に配置された複数のメ
モリセルと、各列に配置され、列方向に配置された複数のメモリセル
のデータを検出するためのセンスアンプと、上記基板上に形成された複数の配線層と、１つの列において、１つの列に配置された複数のメモリ
セルに接続される複数のデータ線とを備え、上記複数のデータ線は、共通の上記センスアンプに互い
に異なる経路で接続され、上記センスアンプ側の端部か
ら上記センスアンプまでの経路長が長いものほど、より
上層の配線層を用いて設けられている半導体記憶装置。
【請求項２】請求項１に記載の半導体記憶装置におい
て、上記複数のデータ線は、１つの列に配置された複数のメ
モリセルに接続するためのコンタクトプラグをそれぞれ
有し、上記コンタクトプラグを含む各データ線の総配線容量
は、互いにほぼ等しくなるように構成されていることを
特徴とする半導体記憶装置。
【請求項３】請求項１に記載の半導体記憶装置におい
て、上記複数のデータ線のうちの上下に隣接する配線層を用
いて設けられた２つのデータ線において、上側の配線層
に設けられた部分が、下側の配線層に設けられた部分の
直上からオフセットしていることを特徴とする半導体記
憶装置。
【請求項４】請求項１に記載の半導体記憶装置におい
て、上記複数のメモリセルは、メモリセルトランジスタを備
え、上記センスアンプ側の端部から上記センスアンプまでの
経路長が長いデータ線に接続されるものほど、より大き
なセル電流が上記メモリセルトランジスタに流れるよう
に構成されていることを特徴とする半導体記憶装置。
【請求項５】請求項４に記載の半導体記憶装置におい
て、上記メモリセルトランジスタのうち、上記センスアンプ
側の端部から上記センスアンプまでの経路長が長いデー
タ線に接続されるメモリセルが備えるものほど、チャネ
ル幅が大きいことを特徴とする半導体記憶装置。
【請求項６】請求項４に記載の半導体記憶装置におい
て、上記メモリセルトランジスタのうち、上記センスアンプ
側の端部から上記センスアンプまでの経路長が長いデー
タ線に接続されるメモリセルが備えるものほど、チャネ
ル長が短いことを特徴とする半導体記憶装置。
【請求項７】請求項４に記載の半導体記憶装置におい
て、上記メモリセルトランジスタのうち、上記センスアンプ
側の端部から上記センスアンプまでの経路長が長いデー
タ線に接続されるメモリセルが備えるものほど、しきい
値電圧が低いことを特徴とする半導体記憶装置。
【請求項８】請求項１に記載の半導体記憶装置におい
て、上記複数のデータ線のうちの少なくとも１つの経路に
は、増幅器が介設されていることを特徴とする半導体記
憶装置。
【請求項９】請求項１から８に記載の半導体記憶装置
において、上記複数のデータ線は、それぞれコラムスイッチを介し
て上記センスアンプに接続されていることを特徴とする
半導体記憶装置。
【請求項１０】基板と、上記基板の主面上にマトリク
ス状に配置された複数のメモリセルと、各列に配置され、列方向に配置された複数のメモリセル
のデータを検出するためのセンスアンプと、１つの列において、１つの列に配置された複数のメモリ
セルに接続されるデータ線とを備え、上記複数のメモリセルは、メモリセルトランジスタを有
し、上記複数のメモリセルのうち、上記センスアンプまでの
経路長が長いものほど、より大きなセル電流が上記メモ
リセルトランジスタに流れるように構成されている半導
体記憶装置。
【請求項１１】請求項１０に記載の半導体記憶装置に
おいて、上記メモリセルトランジスタのうち、上記センスアンプ
までの経路長が長いメモリセルが備えるものほど、チャ
ネル幅が大きいことを特徴とする半導体記憶装置。
【請求項１２】請求項１０に記載の半導体記憶装置に
おいて、上記メモリセルトランジスタのうち、上記センスアンプ
までの経路長が長いメモリセルが備えるものほど、チャ
ネル長が短いことを特徴とする半導体記憶装置。
【請求項１３】請求項１０に記載の半導体記憶装置に
おいて、上記メモリセルトランジスタのうち、上記センスアンプ
までの経路長が長いメモリセルが備えるものほど、しき
い値電圧が低いことを特徴とする半導体記憶装置。