KR19990034519A - 디램의 비트라인 프리차지 회로의 레이아웃 - Google Patents

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Abstract

본 발명은, 비트라인 프리차지 회로의 레이아웃이 대칭성을 갖도록 하여 서로 대칭적인 관계에 있는 트랜지스터들의 기생 소자의 크기 또한 매우 양호한 대칭성을 갖도록 하고, 또 이와 같은 레이아웃의 대칭성으로 인하여 칩의 레이아웃 면적이 최적화될 수 있도록 하는 것이다. 이와 같은 본 발명은, 소정 간격으로 이격되어, 제 1 방향으로 서로 평행하게 배열된 한 쌍의 비트라인과; 상기 비트라인과 직교하는 제 2 방향으로 형성된 비트라인 프리차지 전압 공급선과; 제 1 방향 게이트 부분과 제 2 방향 게이트 부분으로 구성되어 T자 모양을 이루고, 상기 제 1 방향 게이트 부분이 상기 비트라인 사이에 소정의 길이로 형성되며, 상기 비트라인과 교차하는 상기 제 2 방향 게이트 부분의 양단에 각각 하나씩의 콘택 영역이 형성되는 게이트와; 상기 게이트에 형성된 두 개의 콘택 영역을 잇는 일직선상에 상기 제 2 방향으로 형성된 비트라인 균등화 신호선과; 상기 비트라인과 상기 비트라인 프리차지 전압 공급선과 상기 게이트의 제 1 방향 게이트 부분 및 제 2 방향 게이트 부분을 포함하도록 형성된 활성 영역과; 상기 비트라인 사이의 상기 비트라인 프리차지 전압 공급선과 상기 활성 영역이 교차하는 부분에 형성되어 상기 비트라인 프리차지 전압 공급선과 상기 활성 영역을 전기적으로 연결하는 제 1 콘택과; 상기 게이트의 양단에 각각 형성된 콘택 영역과 상기 비트라인 균등화 신호선이 교차하는 부분에 각각 형성되어 상기 게이트와 상기 비트라인 균등화 신호선을 전기적으로 연결하는 제 2 콘택 및 제 3 콘택과; 상기 게이트의 제 1 방향 게이트 부분의 좌측과 우측의 상기 비트라인과 상기 활성 영역이 교차하는 부분에 각각 형성되어 상기 비트라인과 상기 활성 영역을 전기적으로 연결하는 제 4 콘택 및 제 5 콘택을 포함하여 이루어진다.

Description

디램의 비트라인 프리차지 회로의 레이아웃
본 발명은 디램(DRAM)의 비트라인 프리차지 회로의 레이아웃에 관한 것으로, 특히 비트라인 프리차지 회로의 레이아웃이 대칭성을 갖도록 하여 서로 대칭적인 관계에 있는 트랜지스터들의 기생 소자의 크기 또한 매우 양호한 대칭성을 갖도록 하고, 또 이와 같은 레이아웃의 대칭성으로 인하여 칩의 레이아웃 면적을 최적화할 수 있도록 한다.
도 1은 일반적인 디램의 메모리 셀 어레이의 일부와, 메모리 셀 어레이에 연결된 비트라인 프리차지 회로 및 센스 앰프를 나타낸 블록도이다.
각각의 비트라인(BL0)(/BL0)(BL1)(/BL1)은 'B1'과 'B2'의 두 부분으로 구성되어 비트라인 아이솔레이션 스위칭 소자인 엔모스 트랜지스터(Q1∼Q4)로 연결되어 있다. 따라서 엔모스 트랜지스터(Q1∼Q4)가 턴 온 되는 경우에만 'B1'과 'B2'가 전기적으로 연결된다.
비트라인의 'B1' 부분은 메모리 셀 어레이에 연결되어 있으며, 비트라인 프리차지 회로(BLP0)(BLP1)에 VDD/2의 비트라인 프리차지 전압(VBLP)이 공급되고 있는 상태에서 비트라인 균등화 신호(/BEQi)가 로우 레벨로 활성화되면 VDD/2의 전압이 공급되어 프리차지된다.
비트라인의 'B2' 부분에는 센스 앰프(S/A0)(S/A1)가 연결되어 있으며, 'B1' 부분에 로드된 데이타가 센스 앰프(S/A0)(S/A1)에서 VDD와 VSS의 전압 레벨로 증폭되어 비트라인(BL0)(/BL0)(BL1)(/BL1)의 'B2' 부분에 공급된다. 엔모스 트랜지스터(Q5∼Q8)는 비트라인의 'B2' 부분과 데이타 버스 사이를 단속하는 스위칭 소자로서, 엔모스 트랜지스터(Q5∼Q8)가 턴 온 되면 비트라인의 'B2' 부분에 로드된 데이타가 데이타 버스(DB)(/DB)에 로드된다.
위에서 언급한 바와 같이 메모리 셀 어레이 쪽에 연결된 비트라인의 'B1' 부분을 VDD/2의 레벨로 프리차지 시키는 이유는 '1'의 데이타와 '0'의 데이타를 리드할 때 소요되는 시간이 균형을 이루도록 하기 위한 것이다. 만약 두 비트라인(BL)(/BL)을 VDD 레벨로 프리차지 시킨다면 '1'의 데이타를 리드할 때보다 '0'의 데이타를 리드할 때 소요되는 시간이 훨씬 길기 때문에 이와 같은 비대칭성으로 인하여 디램의 동작을 최적화시키는 것이 곤란하다. 그러나 두 비트라인(BL)(/BL)을 VDD/2의 전압으로 프리차지 시켜 놓은 상태에서는 '1'의 데이타를 리드하는 시간과 '0'의 데이타를 리드하는 시간이 동일하므로 디램의 동작을 최적화시키는 것이 용이하다.
이와 같이 메모리 셀로부터 비트라인으로 로드되는 데이타의 전압 레벨은 실제로 그다지 높지 않다. 그 이유는 디램의 고집적화와 대용량화 및 고속 동작을 구현하기 위하여 메모리 셀의 스토리지 캐패시터의 용량을 매우 작게 만들기 때문이다. 따라서 프리차지 되어 있는 비트라인에 데이타가 로드되더라도 전압 레벨의 변화는 작다. 따라서 이미 설명한 센스 앰프에서 이 전압 레벨의 작은 변화를 검출하여 증폭시키는 것이다. 따라서 디램에서는 비트라인의 정확한 프리차지 및 균등화(equalization)가 무엇보다도 중요하다.
도 2는 도 1에 블록(100)(200)으로 나타낸 부분의 상세한 구성을 나타낸 회로도이다.
도 2에서 비트라인(BL0)(/BL0) 사이에 두 개의 엔모스 트랜지스터(Q10)(Q11)가 직렬 연결되며, 또 다른 엔모스 트랜지스터(Q12) 역시 비트라인(BL0)(/BL0) 사이에 엔모스 트랜지스터(Q10)(Q11)과 병렬로 연결된다. 엔모스 트랜지스터(Q10)(Q11)의 드레인이 상호 연결되어 이루어진 노드에는 비트라인 프리차지 전압(VBLP)이 공급된다. 엔모스 트랜지스터(Q10∼Q12)의 게이트는 모두 비트라인 균등화 신호(/BEQi)에 의하여 제어된다.
비트라인 균등화 신호(/BEQi)는 디램의 /RAS 신호에 의해 결정되는데, /RAS 신호가 로우 레벨로 되면 비트라인 균등화 신호(/BEQi) 역시 로우 레벨로 되어 프리차지 및 균등화 작업을 수행하지 않는다. 반대로 /RAS 신호가 하이 레벨로 되면 비트라인 균등화 신호(/BEQi) 역시 하이 레벨로 되어 비트라인을 프리차지시키고 균등화한다.
즉, 비트라인 균등화 신호(/BEQi)가 하이 레벨로 되면 블록(100)의 엔모스 트랜지스터(Q10)(Q11)가 턴온되어 비트라인 프리차지 전압(VBLP)이 비트라인(BL0)(/BL0)에 공급된다. 이와 동시에 엔모스 트랜지스터(Q12)도 비트라인 균등화 신호(/BEQi)에 의하여 턴 온되어 비트라인(BL0)(/BL0)을 전기적으로 단락시킴으로써 비트라인(BL0)(/BL0)의 전압 레벨이 균등화된다.
도 2의 또 다른 블록(200)의 회로 역시 위에 설명한 블록(100)의 비트라인 프리차지 회로와 같은 비트라인 균등화 신호(/BEQi)에 의해 프리차지 및 균등화 작업이 이루어진다. 또한 도 2는 각각 블록(100)(200)으로 나타낸 두 개의 비트라인 프리차지 회로에 존재하는 기생 캐패시턴스와 기생 저항을 보여준다.
먼저 블록(100)의 비트라인 프리차지 회로와 엔모스 트랜지스터(Q1)(Q2) 및 그 밖의 신호선과 전원선에 존재하는 기생 용량을 상세히 살펴보면 다음과 같다.
엔모스 트랜지스터(Q10∼Q12)의 각각의 전극(게이트, 소스, 드레인) 사이에는 기생 캐패시턴스(Ca1∼Ca4)가 존재하고, 비트라인(BLO)(/BL0)과 비트라인 프리차지 전압 공급선(4), 비트라인(BL0)(/BL0)과 비트라인 아이솔레이션 신호선(6) 사이에 또 다른 기생 캐패시턴스(C10∼C14)가 존재한다.
기생 저항으로는 각 엔모스 트랜지스터의 전극(게이트, 소스, 드레인)과 비트라인(BLO)(/BL0), 비트라인 프리차지 전압 공급선(4), 비트라인 아이솔레이션 신호선(6) 사이에 존재하는 기생 저항(R10∼R16)과 비트라인 균등화 신호선(5)과 엔모스 트랜지스터(Q10)(Q11)의 게이트 사이에 존재하는 기생 저항(R17)(R18)이 있다. 또한 블록(200)의 비트라인 프리차지 회로에도 동일한 기생 캐패시턴스와 기생 저항이 존재한다.
반도체 집적 회로에서 기생 캐패시턴스나 기생 저항을 완전히 배제할 수는 없다. 그러나 위에 설명한 디램의 비트라인 프리차지 회로와 같이 극단적인 균형을 이루어야 하는 경우에 그 값이 서로 다른 기생 캐패시턴스나 기생 저항으로 인하여 정상적인 동작을 기대할 수 없다.
도 2에서 기생 캐패시턴스의 발생 위치를 기준으로 했을 때, 서로 대칭을 이루는 캐패시턴스 쌍이 존재하는 것을 알 수 있다(예를 들면 Ca1과 Ca4 또는 Ca2와 Ca3와 같은).
만약 서로 대칭을 이루는 두 개의 기생 캐패시턴스의 값이 동일하지 않다면 비트라인(BL0)(/BL0)(BL1)(/BL1)이 VDD/2의 전압 레벨로 균등하게 프리차지되지 못한다. 이는 곧 메모리 셀의 스토리지 캐패시터의 크기를 증가시켜서 비트라인의 전압 레벨의 변화를 크게 하거나, 센스 앰프의 감도를 낮추어 소정의 잡음 여유도를 확보해야만 한다. 이렇게 되면 디램의 메모리 셀의 스토리지 캐패시턴스를 감소시켜서 구현하려고 했던 고속 동작의 이점은 크게 반감된다.
이와 같은 기생 캐패시턴스나 기생 저항의 비대칭성은 대부분 회로의 레이아웃 패턴(웨이퍼에 실제로 형성되는)의 비대칭성에 기인한다. 즉, 회로의 레이아웃이 비대칭적으로 되면 대칭을 이루어야할 기생 캐패시턴스 또는 기생 저항의 값이 서로 달라지는 것이다.
또한 이와 같은 레이아웃의 비대칭성 때문에 레이아웃 면적이 최적화되지 못하여 효율적인 레이아웃을 구현할 수 없으며, 이는 반도체 집적회로에서 추구하고자 하는 고집적화에 방해 요인이 된다.
따라서 본 발명에 따른 비트라인 프리차지 회로의 레이아웃이 대칭성을 갖도록 하여 서로 대칭적인 관계에 있는 트랜지스터들의 기생 소자의 크기 또한 매우 양호한 대칭성을 갖도록 하고, 또 이와 같은 레이아웃의 대칭성으로 인하여 칩의 레이아웃 면적이 최적화될 수 있도록 하는데 그 목적이 있다.
도 1은 종래의 디램의 일부를 나타낸 블록도.
도 2는 도 1에 나타낸 비트라인 프리차지 회로의 상세한 구성을 나타낸 회로도.
도 3은 본 발명의 비트라인 프리차지 회로의 레이아웃을 나타낸 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
4 : 비트라인 프리차지 전압 공급선 5 : 비트라인 균등화 신호선
6 : 비트라인 아이솔레이션 신호선 MC1∼MC4 : 메모리 셀
BLP0, BLP1 : 비트라인 프리차지 회로 S/A0, S/A1 : 센스 앰프
Q1∼Q4 : 비트라인 아이솔레이션 트랜지스터
BL0, /BL0, BL1, /BL1 : 비트라인
13a, 13b, 14a, 14b, 14c : 메탈 콘택
15a∼15d, 16a∼16d : 폴리사이드 콘택
이와 같은 목적의 본 발명은, 소정 간격으로 이격되어, 제 1 방향으로 서로 평행하게 배열된 한 쌍의 비트라인과; 상기 비트라인과 직교하는 제 2 방향으로 형성된 비트라인 프리차지 전압 공급선과; 제 1 방향 게이트 부분과 제 2 방향 게이트 부분으로 구성되어 T자 모양을 이루고, 상기 제 1 방향 게이트 부분이 상기 비트라인 사이에 소정의 길이로 형성되며, 상기 비트라인과 교차하는 상기 제 2 방향 게이트 부분의 양단에 각각 하나씩의 콘택 영역이 형성되는 게이트와; 상기 게이트에 형성된 두 개의 콘택 영역을 잇는 일직선상에 상기 제 2 방향으로 형성된 비트라인 균등화 신호선과; 상기 비트라인과 상기 비트라인 프리차지 전압 공급선과 상기 게이트의 제 1 방향 게이트 부분 및 제 2 방향 게이트 부분을 포함하도록 형성된 활성 영역과; 상기 비트라인 사이의 상기 비트라인 프리차지 전압 공급선과 상기 활성 영역이 교차하는 부분에 형성되어 상기 비트라인 프리차지 전압 공급선과 상기 활성 영역을 전기적으로 연결하는 제 1 콘택과; 상기 게이트의 양단에 각각 형성된 콘택 영역과 상기 비트라인 균등화 신호선이 교차하는 부분에 각각 형성되어 상기 게이트와 상기 비트라인 균등화 신호선을 전기적으로 연결하는 제 2 콘택 및 제 3 콘택과; 상기 게이트의 제 1 방향 게이트 부분의 좌측과 우측의 상기 비트라인과 상기 활성 영역이 교차하는 부분에 각각 형성되어 상기 비트라인과 상기 활성 영역을 전기적으로 연결하는 제 4 콘택 및 제 5 콘택을 포함하여 이루어진다.
이와 같이 이루어진 본 발명의 바람직한 실시예를 도 3을 참조하여 설명하면 다음과 같다. 도 3은 본 발명에 따른 비트라인 프리차지 회로(BLP0)(BLP1)의 레이아웃을 나타낸 도면으로서 비트라인 아이솔레이션용 엔모스 트랜지스터(Q1∼Q4)도 함께 나타나있다.
메탈로 만들어지는 네 개의 비트라인(BL0)(/BL0)(BL1)(/BL1)이 일정한 간격으로 수직 배열되며, 각각 'B1'과 'B2'의 독립된 두 부분으로 나뉘어진다. 하나의 쌍을 이루는 두 개의 비트라인(BL0)(/BL0)의 모양이 서로 좌우 대칭을 이루고 또 다른 쌍을 이루는 두 개의 비트라인(BL1)(/BL1) 역시 그 모양이 서로 좌우 대칭을 이룬다. 또한 각각의 비트라인 쌍 역시 그 모양이 서로 좌우 대칭을 이룬다.
역시 메탈로 만들어진 비트라인 프리차지 전압 공급선(4)이 비트라인(BL0)(/BL0)(BL1)(/BL1)과 직교하도록 형성된다.
도 3에서 도트 표시된 영역이 폴리실리콘으로 만들어진 게이트(10)이며, 비트라인(BL0)(/BL0)(BL1)(/BL1)에 대하여 직교하는 부분과 평행한 부분으로 구성된다. 비트라인(BL0)(/BL0)(BL1)(/BL1)에 대하여 직교하는 부분은 위에 설명한 비트라인 프리차지 전압공급선(4)과 이웃하여 평행하게 형성되고, 비트라인(BL0)(/BL0)(BL1)(/BL1)과 평행한 부분은 두 개의 비트라인(BL0)(/BL0) 사이와 또 다른 두 개의 비트라인(BL0)(/BL0) 사이에 소정의 길이로 형성되어 전체적으로는 파이(Π) 모양을 이루며, 부분적으로는(즉, 각각의 비트라인 프리차지 회로 BLP0, BLP1에서는) 티(T)자 모양을 이룬다. 이와 함께 비트라인(BL0)의 좌측과 비트라인(/BL1)의 우측, 그리고 두 개의 비트라인(/BL0)(BL1) 사이에도 게이트가 비트라인(BL0)(/BL0)(BL1)(/BL1)과 평행한 방향으로 다소 짧게 연장 형성되어 그 종단에는 콘택 영역이 형성된다. 즉, 콘택 영역이 형성된 부분의 길이가 그렇지 않은 부분의 길이보다 다소 짧다.
게이트(10)의 바로 아래에는 메탈로 만들어진 비트라인 균등화 신호선(5)이 게이트(10)의 세 개의 콘택 영역을 잇는 직선상에 형성되어 결과적으로 비트라인(BL0)(/BL0)(BL1)(/BL1)과 직교한다.
또 다른 게이트(11) 역시 폴리실리콘으로 만들어지며, 각각의 비트라인(BL0)(/BL0)(BL1)(/BL1)에 대하여 직교하는 부분과 평행한 부분으로 구성된다. 비트라인(BL0)(/BL0)(BL1)(/BL1)에 대하여 직교하는 부분은 비트라인 균등화 신호선(5)의 아래쪽에 형성되고, 비트라인(BL0)(/BL0)(BL1)(/BL1)과 평행한 부분은 두 개의 비트라인(BL0)(/BL0) 사이와 또 다른 두 개의 비트라인(BL1)(/BL1) 사이에 소정의 길이로 형성되어 각각의 종단에는 콘택 영역이 형성되어 역시 전체적으로 파이(Π) 모양을 이룬다.
게이트(11)의 두 개의 콘택 영역을 잇는 직선상에는 메탈로 만들어진 비트라인 아이솔레이션 신호선(6)이 형성된다.
도 3에서 해칭으로 표시된 부분은 액티브 영역(12)으로서, 위에 설명한 비트라인 프리차지 전압 공급선(4)과 비트라인(BL0)(/BL0)(BL1)(/BL1)의 일부분, 그리고 게이트(10)(11)의 일부분에 걸쳐 형성된다.
메탈 콘택(13a)(13b)은 비트라인 프리차지 전압 공급선(4)과 액티브 영역(12)을 전기적으로 연결하기 위한 것으로, 두 개의 비트라인(BL0)(/BL0) 사이와 또 다른 두 개의 비트라인(BL1)(/BL1) 사이의 비트라인 프리차지 전압 공급선(4)과 액티브 영역이 교차하는 곳에 형성된다. 메탈 콘택(13a)은 엔모스 트랜지스터(Q10)(Q11)의 소스 전극으로 사용되며, 또 다른 메탈 콘택(13b)은 엔모스 트랜지스터(Q20)(Q21)의 소스 전극으로 사용된다.
또 다른 메탈 콘택(14a∼14c)은 게이트 콘택으로서, 게이트(10)와 비트라인 균등화 신호선(5)을 전기적으로 연결하도록 게이트(10)의 콘택 영역과 비트라인 균등화 신호선(4)이 교차하는 곳에 각각 하나씩 형성된다.
폴리사이드 콘택(15a∼15d)(16a∼16d)은 각각의 비트라인(BL0)(/BL0)(BL1)(/BL1)의'B1'부분과 'B2'부분에 각각 하나씩 형성된다. 즉 비트라인(BL0)(/BL0)(BL1)(/BL1)의 'B1' 부분과 'B2' 부분의 게이트(11)와 인접한 부분에 형성되며, 액티브 영역(12)과 각 비트라인(BL0)(/BL0)(BL1)(/BL1)의 'B1' 부분 및 'B2' 부분을 전기적으로 연결한다. 폴리사이드 콘택(15a∼15d)은 각각 엔모스 트랜지스터(Q1∼Q4)의 드레인 전극으로 사용되며, 또 다른 폴리사이드 콘택(16a∼16d)은 각각 엔모스 트랜지스터(Q1∼Q4)의 소스 전극으로 사용된다.
메탈로 만들어진 비트라인 아이솔레이션 신호선(6)은 게이트(11)의 두 개의 콘택 영역을 잇는 일직선상에 비트라인(BL0)(/BL0)(BL1)(/BL1)과 직교하도록 형성된다. 또한 게이트(11)의 콘택 영역이 비트라인 아이솔레이션 신호선(6)과 전기적으로 연결되도록 메탈 콘택(17a)(17b)이 형성된다.
메탈 콘택(13a)과 폴리사이드 콘택(15a)이 각각 드레인 전극과 소스 전극을 형성하고 그 사이에 게이트(10)가 형성되어 있으므로, 이로써 엔모스 트랜지스터(Q10)가 구성된다. 역시 메탈 콘택(13a)과 또 다른 폴리사이드 콘택(15b)이 각각 드레인 전극과 소스 전극을 형성하며 그 사이에 게이트(10)가 형성되어 있으므로 또 다른 엔모스 트랜지스터(Q11)가 구성된다. 메탈 콘택(13b)과 폴리사이드 콘택(15c)(15d) 역시 두 개의 엔모스 트랜지스터(Q20)(Q21)가 각각 구성된다.
이와 같은 네 개의 폴리사이드 콘택(15a∼15d)은 또 다른 두 개의 엔모스 트랜지스터(Q12)(Q22)를 구성하기 위한 소스 전극과 드레인 전극으로 사용된다. 즉, 두 개의 폴리사이드(15a)(15b) 사이에 게이트(10)가 형성되어 있으므로 엔모스 트랜지스터(Q12)가 구성되고, 또 다른 두 개의 폴리사이드(15c)(15d) 사이에 게이트(10)가 형성되어 있으므로 역시 엔모스 트랜지스터(Q22)가 구성된다.
또한 폴리사이드 콘택(15a∼15d)(16a∼16d)을 이용하여 모두 네 개의 또 다른 엔모스 트랜지스터(Q1∼Q4)가 구성되는데, 이때 게이트(11)가 폴리사이드 콘택(15a∼15d)과 또 따른 폴리사이드 콘택(16a∼16d) 사이에 형성되어 있으므로 모두 네 개의 엔모스 트랜지스터가 구성되는 것이다.
이상의 설명에서 알 수 있듯이, 게이트(10)(11)를 각각의 비트라인(BL0)(/BL0)(BL1)(/BL1) 사이에 전체적으로 파이(Π) 모양으로 형성하고, 부분적으로는 티(T)자 모양으로 형성함으로써 다수의 트랜지스터가 지극히 대칭적으로 구성되는 것을 알 수 있다.
따라서 서로 대칭적인 관계에 있는 트랜지스터들은 게이트 전극과 소스 전극 사이의 거리, 게이트 전극과 드레인 전극 사이의 거리가 모두 같기 때문에, 게이트 전극과 소스 전극 사이, 그리고 게이트 전극과 드레인 전극 사이에 존재하는 기생 캐패시턴스와 기생 저항의 크기가 모두 같아진다. 또한 비트라인, 비트라인 프리차지 전압 공급선, 비트라인 균등화 신호선, 비트라인 아이솔레이션 신호선과 각각의 트랜지스터 사이의 거리가 모두 대칭적이기 때문에 여기에 발생하는 기생 캐패시턴스 값과 기생 저항 값 역시 모두 같아진다.
이상의 설명에서 알 수 있듯이 본 발명은, 하나의 비트라인 프리차지 회로에서 게이트를 티(T)자 모양으로 형성함으로써 최적화된 레이아웃 면적에 많은 수의 트랜지스터를 지극히 대칭적으로 형성할 수 있다. 즉, 청구항 1의 발명에 따라 단일의 비트라인 프리차지 회로의 대칭성과 레이아웃의 최적화를 구현할 수 있으며, 특히 청구항 2의 발명에 따라 다수 개의 트랜지스터가 일부 콘택을 공유하도록 하여 레이아웃의 최적화를 극대화시킬수 있다. 또한 비트라인 프리차지 회로와 비트라인 아이솔레이션 트랜지스터를 함께 구현하는 경우에 청구항 3의 발명에 따라 추가되는 트랜지스터로 인한 레이아웃 면적이 증가되는 것을 억제하고, 게이트를 티(T)자 모양으로 형성하여 역시 대칭성을 구현하였다. 또한 청구항 4의 발명에 따라 다수개의 트랜지스터가 일부 콘택을 공유하도록 하여 레이아웃의 최적화를 극대화시킬수 있다. 특히 청구항 5의 발명에 따라 비트라인 아이솔레이션 트랜지스터가 비트라인 프리차지 회로의 콘택(15a)(15b)을 공유하도록 하여 비트라인 아이솔레이션 트랜지스터의 추가에 따른 레이아웃 면적의 증가를 억제하였다. 따라서 본 발명에 따른 비트라인 프리차지 회로를 구성하는 트랜지스터 가운데 서로 대칭적인 관계에 있는 트랜지스터들의 기생 소자의 크기가 매우 양호한 대칭성을 갖고, 또 각각의 비트라인과 신호선 사이에 존재하는 기생 소자의 크기 역시 매우 양호한 대칭성을 갖게되어 각각의 비트라인에 매우 균일한 프리차지 전압을 공급할 수 있어 비트라인 프리차지 회로의 동작 특성이 매우 양호해진다. 또한 이와같은 대칭성으로 인하여 칩의 레이아웃을 최적화할 수 있다.

Claims (5)

  1. 반도체 메모리의 비트라인 프리차지 회로에 있어서,
    소정 간격으로 이격되어, 제 1 방향으로 서로 평행하게 배열된 한 쌍의 비트라인과;
    상기 비트라인과 직교하는 제 2 방향으로 형성된 비트라인 프리차지 전압 공급선과;
    제 1 방향 게이트 부분과 제 2 방향 게이트 부분으로 구성되어 T자 모양을 이루고, 상기 제 1 방향 게이트 부분이 상기 비트라인 사이에 소정의 길이로 형성되며, 상기 비트라인과 교차하는 상기 제 2 방향 게이트 부분의 양단에 각각 하나씩의 콘택 영역이 형성되는 게이트와;
    상기 게이트에 형성된 두 개의 콘택 영역을 잇는 일직선상에 상기 제 2 방향으로 형성된 비트라인 균등화 신호선과;
    상기 비트라인과 상기 비트라인 프리차지 전압 공급선과 상기 게이트의 제 1 방향 게이트 부분 및 제 2 방향 게이트 부분을 포함하도록 형성된 활성 영역과;
    상기 비트라인 사이의 상기 비트라인 프리차지 전압 공급선과 상기 활성 영역이 교차하는 부분에 형성되어 상기 비트라인 프리차지 전압 공급선과 상기 활성 영역을 전기적으로 연결하는 제 1 콘택과;
    상기 게이트의 양단에 각각 형성된 콘택 영역과 상기 비트라인 균등화 신호선이 교차하는 부분에 각각 형성되어 상기 게이트와 상기 비트라인 균등화 신호선을 전기적으로 연결하는 제 2 콘택 및 제 3 콘택과;
    상기 게이트의 제 1 방향 게이트 부분의 좌측과 우측의 상기 비트라인과 상기 활성 영역이 교차하는 부분에 각각 형성되어 상기 비트라인과 상기 활성 영역을 전기적으로 연결하는 제 4 콘택 및 제 5 콘택을 포함하는 비트라인 프리차지 회로.
  2. 청구항 1에 있어서, 상기 비트라인 프리차지 회로가 다수개 구비되는 경우에, 상기 제 2 방향으로 이웃한 두 개의 비트라인 프리차지 회로가 상기 이웃한 두 개의 비트라인 프리차지 회로 사이에 형성되어 상기 비트라인 균등화 신호선과 상기 게이트를 전기적으로 연결하는 상기 제 3 콘택을 서로 공유하는 것이 특징인 비트라인 프리차지 회로.
  3. 제 1 및 제 2 비트라인 아이솔레이션 스위칭 소자를 구비한 반도체 메모리의 비트라인 프리차지 회로에 있어서,
    소정 간격으로 이격되어, 제 1 방향으로 서로 평행하게 배열되며, 제 1 부분과 제 2 부분으로 분리된 한 쌍의 비트라인과;
    상기 비트라인의 상기 제 1 부분과 직교하는 제 2 방향으로 형성된 비트라인 프리차지 전압 공급선과;
    제 1 방향 게이트 부분과 제 2 방향 게이트 부분으로 구성되어 T자 모양을 이루고, 상기 제 1 방향 게이트 부분이 비트 라인의 상기 제 1 부분 사이에 소정의 길이로 형성되며, 상기 비트라인의 상기 제 1 부분과 교차하는 상기 제 2 방향 게이트 부분의 양단에 각각 하나씩의 콘택 영역이 형성되는 제 1 게이트와;
    상기 제 1 게이트에 형성된 두 개의 콘택 영역을 잇는 일직선상에 상기 제 2 방향으로 형성된 비트라인 균등화 신호선과;
    제 1 방향 게이트 부분과 제 2 방향 게이트 부분으로 구성되어 T자 모양을 이루고, 상기 제 1 방향 게이트 부분이 상기 비트라인의 상기 제 2 부분 사이에 소정의 길이로 형성되며, 상기 비트라인의 상기 제 1 부분과 상기 제 2 부분이 분리되어 이격된 부분에 상기 제 2 방향 게이트 부분이 형성되어 상기 제 1 방향 게이트 부분의 일단에 콘택 영역이 형성되는 제 2 게이트와;
    상기 비트라인 프리차지 전압 공급선과, 상기 제 1 게이트와, 상기 제 2 게이트의 제 2 방향 게이트 부분 및 상기 비트라인의 상기 제 2 부분의 일부분에 걸쳐 형성된 활성 영역과;
    상기 제 2 게이트의 두 개의 콘택 영역을 잇는 직선상에 상기 비트라인의 상기 제 2 부분과 직교하도록 형성된 비트라인 아이솔레이션 신호선과;
    상기 비트라인 사이에 상기 비트라인 프리차지 전압 공급선과 상기 활성 영역이 교차하는 부분에 형성되어 상기 비트라인 프리차지 전압 공급선과 상기 활성 영역을 전기적으로 연결하는 제 1 콘택과;
    상기 제 1 게이트의 양단에 각각 형성된 콘택 영역과 상기 비트라인 균등화 신호선이 교차하는 부분에 각각 형성되어 상기 제 1 게이트와 상기 비트라인 균등화 신호선을 전기적으로 연결하는 제 2 콘택 및 제 3 콘택과;
    상기 제 1 게이트의 제 1 방향 게이트 부분의 좌측과 우측의 상기 비트라인과 상기 활성 영역이 교차하는 부분에 각각 형성되어 상기 비트라인과 상기 활성 영역을 전기적으로 연결하는 제 4 콘택 및 제 5 콘택과;
    상기 비트라인의 상기 제 1 부분과 상기 제 2 부분의 상기 제 2 게이트의 제 2 방향 게이트 부분에 인접한 부분에 상기 비트라인의 상기 제 2 부분과 상기 활성 영역을 전기적으로 연결하는 제 6 콘택 및 제 7 콘택과;
    상기 제 2 게이트의 콘택 영역에 형성되어 상기 게이트와 상기 비트라인 아이솔레이션 신호선을 전기적으로 연결하는 제 8 콘택을 포함하는 비트라인 프리차지 회로.
  4. 청구항 3에 있어서, 상기 비트라인 프리차지 회로가 다수개 구비되는 경우에, 제 2 방향으로 이웃한 두 개의 비트라인 프리차지 회로가 상기 이웃한 두 개의 비트라인 프리차지 회로 사이에 형성되어 상기 비트라인 균등화 신호선과 상기 게이트를 전기적으로 연결하는 상기 제 3 콘택을 서로 공유하는 것이 특징인 비트라인 프리차지 회로.
  5. 청구항 3에 있어서, 상기 제 6 콘택과 상기 제 7 콘택이 상기 제 4 콘택과 상기 제 5 콘택을 공유하여 각각 상기 제 1 비트라인 아이솔레이션 스위칭 소자와 제 2 비트라인 아이솔레이션 스위칭 소자를 구성하는 것이 특징인 비트라인 프리차지 회로.
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