KR100639001B1 - 반도체 기억장치 - Google Patents

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KR100639001B1
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구로다나오키
후지타츠토무
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마츠시타 덴끼 산교 가부시키가이샤
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Abstract

본 발명은 서로 기능이 다른 복수의 메모리가 혼재되어 이루어지는 반도체 기억장치의 면적을 줄이는 것과 아울러, 레이아웃 및 프로세스의 단순화를 도모하기 위한 것으로, 동일한 반도체기판상에 제 1 메모리 셀 어레이를 갖는 캐시메모리와, 제 2 메모리 셀 어레이를 갖는 메인메모리가 혼재되어 있다. 제 1 메모리 셀 어레이를 구성하는 제 1 메모리 셀은 소스가 서로 접속된 제 1 트랜지스터(MTr1) 및 제 2 트랜지스터(MTr2)와, 한쪽 전극이 제 1 트랜지스터(MTr1) 및 제 2 트랜지스터(MTr2)의 각 소스에 공통으로 접속된 데이터 축적용 커패시터(C)를 갖는 2Tr1C형 메모리 셀이다. 제 2 메모리 셀 어레이를 구성하는 제 2 메모리 셀은 제 3 트랜지스터(MTr)와, 한쪽 전극이 제 3 트랜지스터(MTr)의 소스에 접속된 데이터 축적용 커패시터(C)를 갖는 1Tr1C형 메모리셀이다.

Description

반도체 기억장치{SEMICONDUCTOR MEMORY DEVICE}
도 1은 본 발명의 제 1 실시예에 관한 반도체 기억장치의 전체구성을 도시한 블록도
도 2는 본 발명의 제 1 실시예의 변형예에 관한 반도체 기억장치의 전체구성을 도시한 블록도
도 3은 본 발명의 제 2 실시예에 관한 반도체 기억장치의 전체구성을 도시한 블록도
도 4는 본 발명의 제 1 실시예에 관한 반도체 기억장치의 회로구성을 도시한 도면
도 5의 (a)는 도 4에서 A로 나타낸 부분의 확대상세도로서, 2Tr1C형의 제 1 메모리 셀 어레이를 도시하며, (b)는 도 4에서 B로 나타낸 부분의 확대상세도로서, 1Tr1C형의 제 2 메모리 셀 어레이를 도시한 도면
도 6의 (a)는 2Tr1C형 제 1 메모리 셀 어레이의 레이아웃를 도시한 패턴도, (b)는 1Tr1C형의 제 2 메모리 셀 어레이의 레이아웃를 도시한 패턴도
도 7의 (a)는 제 1 메모리 셀 어레이로부터 제 2 메모리 셀 어레이에 데이터를 전송하는 타이밍을 도시한 도면이고, (b)는 제 2 메모리 셀 어레이로부터 제 1 메모리 셀 어레이에 데이터를 전송하는 타이밍을 도시한 도면
* 도면의 주요 부분에 대한 부호의 설명 *
MTr1 : 제 1 트랜지스터 MTr2 : 제 2 트랜지스터
MTr : 제 3 트랜지스터 C : 커패시터
SAa : 제 1 센스앰프 SAb : 제 2 센스앰프
SA : 제 3 센스앰프 SWa, SWb, SW : 스위치 제어신호
SWTra1, SWTrb1, SWTra2, SWTrb2, SWTr1, SWTr2 : 스위칭 트랜지스터
BLa(n), BLa(n+1), BLa(n+2) : 제 1 비트선
BLXa(n), BLXa(n+1), BLXa(n+2) : 제 1 비트 상보선
BLb(n), BLb(n+1), BLb(n+2) : 제 2 비트선
BLXb(n), BLXb(n+1), BLXb(n+2) : 제 2 비트 상보선
BL(n), BL(n+1), BL(n+2) : 제 3 비트선
BLX(n), BLX(n+1), BLX(n+2) : 제 3 비트 상보선(제 4 비트선)
WLa(1-1), WLa(1), WLa(1+1), WLa(1+2), WLa(m-1), WLa(m), WLa(m+1), WLa (m+2) : 제 1 워드선
WLb(1-1), WLb(1), WLb(1+1), WLb(1+2), WLb(m-1), WLb(m), WLb(m+1), WLb (m+2) : 제 2 워드선
WL(k-2), WL(k), WL(k+2), WL(k+4) : 제 3 워드선
WL(k-1), WL(k+1), WL(k+3), WL(k+5) : 제 4 워드선
DTL(n), DTL(n+1), DTL(n+2) : 제 1 데이터 트랜스퍼선
DTLX(n), DTLX(n+1), DTLX(n+2) : 제 2 데이터 트랜스퍼선
본 발명은 서로 기능이 다른 복수의 메모리가 동일한 반도체 칩 상에 혼재되어 이루어지는 반도체 기억장치에 관한 것이다.
종래부터 알려져 있는 반도체 기억장치에 있어서는, 하나의 트랜지스터와, 이 하나의 트랜지스터의 소스에 접속된 데이터 축적용 커패시터를 갖는 메모리 셀의 집합으로 이루어지는 메모리 셀 어레이가 반도체 칩상에 탑재되어 있었다.
그런데 이러한 반도체 기억장치에 있어서는, 랜덤 액세스의 속도가 메모리 셀의 성능에 율속(rate controlling)되는 문제점 및 시스템 전체의 성능을 향상시키기 위해서는 반도체 기억장치의 외부에 캐시 메모리가 필요하게 되지만, 반도체 기억장치의 외부에 캐시 메모리를 설치하는 것은 전체의 시스템이 커지기 때문에 시스템 비용이 증대된다는 문제점이 있다.
따라서 IEEE JOURNAL OF SOLID STATE CIRCUITS VOL.27, NO.11, NOVEMBER pp.1534-1539 (1992)에서 SRAM으로 된 캐시 메모리와, DRAM으로 된 메인 메모리가 반도체 칩상에 혼재되어 이루어지는 반도체 기억장치가 제안되어 있다.
그런데 SRAM의 면적은 DRAM의 면적에 비해 약 1O배 정도의 크기를 필요로 하므로 서로 기능이 다른 복수의 메모리, 예를들면 SRAM으로 된 캐시 메모리와 DRAM으로 된 메인 메모리가 동일한 반도체 칩에 혼재되어 이루어지는 반도체 기억장치 의 면적이 커진다는 문제점이 있다.
또 SRAM과 DRAM은 메모리 셀의 구성이 다르므로 캐시 메모리와 메인 메모리가 혼재된 반도체 기억장치의 레이아웃 및 프로세스가 복잡하게 된다는 문제점도 있다.
상기 사항을 감안하여 본 발명은 서로 기능이 다른 복수의 메모리가 혼재되어 이루어지는 반도체 기억장치의 면적의 저감을 도모하는 것과 아울러, 레이아웃 및 프로세스의 단순화를 도모하는 것을 목적으로 한다.
상기 목적을 달성하기 위해 본 발명에 관한 반도체 기억장치는 하나의 반도체 칩상에 형성된, 제 1 메모리 셀의 집합으로 이루어지는 제 1 메모리 셀 어레이 및 제 2 메모리 셀의 집합으로 이루어지는 제 2 메모리 셀 어레이를 구비한 반도체 기억장치를 대상으로 하고, 제 1 메모리 셀의 각각은 각 소스가 서로 접속된 제 1 트랜지스터 및 제 2 트랜지스터와, 2개의 전극중 한쪽 전극이 소스와 접속된 데이터 축적용 제 1 커패시터를 갖고, 제 2 메모리 셀의 각각은 제 3 트랜지스터와, 이 제 3 트랜지스터의 소스에 접속된 데이터 축적용 제 2 커패시터를 갖고, 제 1 메모리 셀 어레이는 제 1 트랜지스터의 드레인과 접속된 제 1 비트선과 제 2 트랜지스터의 드레인과 접속된 제 2 비트선을 갖고, 제 2 메모리 셀 어레이는 제 3 트랜지스터의 드레인과 접속된 제 3 비트선과 제 3 트랜지스터에 인접하는 제 4 트랜지스터의 드레인과 접속되어 있는 것과 아울러, 제 3 비트선과 쌍을 이루는 제 4 비트선을 갖고, 제 1 비트선과 제 2 비트선은 서로 평행하게 연장되어 있는 것과 아울 러, 제 3 비트선과 제 4 비트선은 서로 평행하게 연장되어 있고, 제 1 비트선과 제 2 비트선의 피치와, 제 3 비트선과 제 4 비트선의 피치는 서로 같다.
본 발명에 관한 반도체 기억장치에 의하면 기능이 서로 다른 제 1 메모리 셀 어레이 및 제 2 메모리 셀 어레이가 동일한 반도체 칩에 혼재된 반도체 기억장치에 있어서, 제 1 메모리 셀 어레이를 구성하는 제 1 메모리 셀은 소스가 서로 접속된 제 1 트랜지스터 및 제 2 트랜지스터와, 한쪽 전극이 소스와 접속된 데이터 축적용 커패시터를 갖기 때문에 제 1 메모리 셀 어레이의 면적, 나아가서는 반도체 기억장치 전체의 면적을 크게 줄일 수 있는 것과 아울러, 반도체 기억장치에 있어서의 고속인 액세스 및 대용량화를 도모할 수 있다.
또 본 발명에 관한 반도체 기억장치에 의하면, 제 1 메모리 셀 어레이에서의 제 1 비트선과 제 2 비트선의 피치와, 제 2 메모리 셀 어레이에서의 제 3 비트선과 제 4 비트선의 피치는 서로 같기 때문에, 기능이 서로 다른 제 1 메모리 셀 어레이 및 제 2 메모리 셀 어레이가 동일한 반도체 칩에 혼재되어 있음에도 불구하고, 배선의 레이아웃이 심플하게 되는 것과 아울러, 제조 프로세스가 간략화된다.
본 발명에 관한 반도체 기억장치는 일단측이 상기 제 1 비트선에 접속된 제 1 센스앰프와, 일단측이 제 2 비트선에 접속된 제 2 센스앰프와, 일단측이 제 3 비트선에 접속된 제 3 센스앰프와, 제 1 데이터전송선 및 제 2 데이터전송선을 갖고, 제 1 메모리 셀 어레이와 제 2 메모리 셀 어레이 사이에서 데이터를 전송하는 데이터 전송수단을 추가로 구비하고, 제 1 데이터전송선은 제 1 센스앰프의 일단측 및 제 3 센스앰프의 일단측과 각각 스위치를 통해 접속되어 있고, 제 2 데이터전송선 은 상기 제 2 센스앰프의 타단측 및 상기 제 3 센스앰프의 타단측과 각각 스위치를 통해 접속되어 있는 것이 바람직하다.
이와 같이 하면 제 1 데이터전송선과 제 2 데이터전송선을 서로 평행하게 배치할 수 있는 것과 아울러, 제 1 데이터전송선 및 제 2 데이터전송선을 제 1 비트선, 제 2 비트선 및 제 3 비트선과 평행하게 배치할 수 있으므로 기능이 서로 다른 제 1 메모리 셀 어레이와 제 2 메모리 셀 어레이 사이에서 데이터를 전송하는 데이터 전송수단을 구비하고 있음에도 불구하고, 배선의 레이아웃의 단순화를 도모할 수 있다.
본 발명에 관한 반도체 기억장치에 있어서, 제 1 메모리 셀 어레이는 캐시 메모리의 코어부를 구성하고, 제 2 메모리 셀 어레이는 메인 메모리의 코어부를 구성하는 것이 바람직하다.
이와 같이 하면 캐시메모리와 메인메모리가 혼재된 반도체 기억장치의 고속화, 대용량화, 레이아웃의 단순화를 도모할 수 있다.
본 발명에 관한 반도체 기억장치에 있어서, 제 1 메모리 셀 어레이는 레지스터의 코어부를 구성하며, 제 2 메모리 셀 어레이는 메인 메모리의 코어부를 구성하는 것이 바람직하다.
이와 같이 하면 레지스터와 메인 메모리가 혼재된 반도체 기억장치의 고속화, 대용량화, 레이아웃의 단순화를 도모할 수 있다.
본 발명에 관한 반도체 기억장치는 제 1 비트선과 쌍을 이루는 제 1 비트 상보선과, 제 2 비트선과 쌍을 이루는 제 2 비트 상보선과, 일단측이 제 1 비트선에 접속되어 있는 것과 아울러, 타단측이 제 1 비트 상보선에 접속되어 있는 제 1 센스앰프와, 일단측이 제 2 비트선에 접속되어 있는 것과 아울러, 타단측이 제 2 비트상보선에 접속되어 있는 제 2 센스앰프를 추가로 구비하고, 제 1 비트 상보선은 제 1 센스앰프에 대하여 제 1 비트선의 반대측으로 연장되어 있고, 제 2 비트 상보선은 제 2 센스앰프에 대하여 제 2 비트선의 반대측으로 연장되어 있는 것이 바람직하다.
이와 같이 하면 개방형의 비트선 구성이 되므로 2개의 트랜지스터 및 1개의 커패시터로 이루어지는 제 1 메모리 셀을 갖는 제 1 메모리 셀 어레이의 레이아웃의 단순화를 도모할 수 있다.
본 발명에 관한 반도체 기억장치는, 제 1 트랜지스터의 게이트에 접속되는 제 1 워드선과, 제 2 트랜지스터의 게이트에 접속되는 제 2 워드선과, 제 3 트랜지스터의 게이트에 접속되는 제 3 워드선과, 제 4 트랜지스터의 게이트에 접속되는 제 4 워드선을 추가로 구비하고, 제 1 워드선과 제 2 워드선은 서로 평행하게 연장되어 있는 것과 아울러, 제 3 워드선과 제 4 워드선은 서로 평행하게 연장되어 있고, 제 1 워드선과 제 2 워드선의 피치와, 제 3 워드선과 제 4 워드선의 피치는 서로 같은 것이 바람직하다.
이와 같이 하면 배선의 레이아웃을 더욱 단순화시킬 수 있다.
상술한 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
이하 본 발명의 실시예에 대하여 도면을 참조하여 설명하기로 한다.
( 제 1 실시예 )
이하 본 발명의 제 1 실시예에 관한 반도체 기억장치에 대하여 도 1, 도 4, 도 5, 도 6 및 도 7을 참조하여 설명하기로 한다.
도 1은 제 1 실시예에 관한 반도체 기억장치의 전체구성을 도시한다.
도 1에 도시된 바와 같이, 제 1 실시예에 관한 반도체 기억장치는 동일한 반도체 칩상에 형성되어 있는 캐시메모리 코어부 및 메인메모리 코어부를 구비하고 있다. 캐시메모리 코어부는 제 1 트랜지스터 및 제 2 트랜지스터로 이루어지는 2개의 트랜지스터와 데이터 축적용의 1개의 커패시터를 갖는 제 1 메모리 셀(이하, 2 Tr1C형 메모리 셀이라 함)의 집합으로 이루어지는 제 1 DRAM 메모리 어레이와, 제 1 로우디코더와, 제 1 컬럼디코더 센스앰프로 구성되어 있다. 메인메모리 코어부는 1개의 트랜지스터와 데이터 축적용의 1개의 커패시터를 갖는 제 2 메모리 셀(이하, 1Tr1C형 메모리 셀이라 함)의 집합으로 이루어지는 제 2 DRAM 메모리 어레이와, 제 2 로우디코더와, 제 2 컬럼디코더 센스앰프로 구성되어 있다.
동기클록신호, 제어신호, 캐시 메모리용 어드레스신호 및 메인메모리용 어드레스신호가 입력 레지스터에 입력되면, 입력 레지스터는 제 1 로우어드레스신호를 캐시메모리부의 제 1 로우디코더에 출력하고, 제 1 컬럼어드레스신호를 캐시메모리부의 제 1 컬럼디코더 센스앰프에 출력하고, 제 2 로우어드레스신호를 메인메모리부의 제 2 로우디코더에 출력하고, 제 2 컬럼어드레스신호를 메인메모리부의 제 2 컬럼디코더 센스앰프에 출력한다.
캐시 메모리부의 제 1 컬럼디코더 센스앰프는 메인 메모리부의 제 2 컬럼디 코더 센스앰프와의 사이에서 데이터 트랜스퍼 버퍼를 통해 데이터를 전송하는 것과 아울러, I/0 포트와의 사이에서 I/0 버퍼 출력 레지스터를 통해 데이터를 입출력한다.
타이밍 제어회로는 입력 레지스터로부터의 타이밍 제어신호에 기초하여 데이터의 전송 또는 데이터의 입출력 등을 행한다.
도 4는 제 1 실시예에 관한 반도체 기억장치의 회로구성을 도시하며, 도 5의 (a)는 도 4에서의 A부(2Tr1C형 제 1 메모리 셀 어레이)를 상세히 도시하며, 도 5의 (b)는 도 4에서의 B부(1Tr1C형의 제 2 메모리 셀 어레이)를 상세히 도시한다. 또 도 6의 (a)는 2Tr1C형의 제 1 메모리 셀 어레이의 레이아웃 패턴을 도시하며, 도 6의 (b)는 1Tr1C형의 제 2 메모리 셀 어레이의 레이아웃 패턴을 도시한다.
도 5의 (a) 및 도 6의 (a)에 도시된 바와 같이, 제 1 메모리 셀(2Tr1C형 메모리 셀)은 소스가 서로 접속된 제 1 트랜지스터(MTr1) 및 제 2 트랜지스터(MTr2)와, 2개의 전극중 한쪽 전극이 제 1 트랜지스터(MTr1) 및 제 2 트랜지스터(MTr2)의 각 소스에 공통으로 접속된 데이터 축적용 커패시터(C)를 갖고 있다.
도 4에 도시된 바와 같이 제 1 트랜지스터(MTr1)의 드레인에 접속된 제 1 비트선(BLa(n), BLa(n+1), BLa(n+2))과, 이 제 1 비트선과 쌍을 이루는 제 1 비트 상보선(BLXa(n), BLXa(n+1), BLXa(n+2)) 사이에는 제 1 센스앰프(SAa)가 설치되어 있고, 제 1 센스앰프(SAa)의 일단측은 제 1 비트선에 접속되어 있는 것과 아울러, 제 1 센스앰프(SAa)의 타단측은 제 1 비트 상보선에 접속되어 있다. 제 1 비트선과 제 1 비트 상보선은 제 1 센스앰프(SAa)에 대하여 서로 반대측으로 연장되어 있다. 또 제 2 트랜지스터(MTr2)의 드레인에 접속된 제 2 비트선(BLb(n), BLb(n+1), BLb(n+2))과, 이 제 2 비트선과 쌍을 이루는 제 2 비트 상보선(BLXb(n), BLXb(n+1), BLXb(n+2)) 사이에는 제 2 센스앰프(SAb)가 설치되어 있고, 제 2 센스앰프(SAb)의 일단측은 제 2 비트선에 접속되어 있는 것과 아울러, 제 2 센스앰프(SAb)의 타단측은 제 2 비트 상보선에 접속되어 있다. 제 2 비트선과 제 2 비트 상보선은 제 2 센스앰프(SAb)에 대하여 서로 반대측으로 연장되어 있다. 즉 제 1 메모리 셀 어레이(2Tr1C형 메모리 셀 어레이)는 개방형 비트선 구성을 갖고 있다.
도 5의 (b) 및 도 6의 (b)에 도시된 바와 같이, 제 2 메모리 셀(1Tr1C형 메모리 셀)은 제 3 트랜지스터(MTr)와, 2개의 전극 중 한쪽 전극이 제 3 트랜지스터(MTr)의 소스에 접속된 데이터 축적용 커패시터(C)를 갖고 있다.
도 4에 도시된 바와 같이, 제 3 트랜지스터(MTr)의 드레인에 접속된 제 3 비트선(BL(n), BL(n+1), BL(n+2))과, 이 제 3 비트선과 쌍을 이루는 제 3 비트 상보선(제 4 비트선)(BLX(n), BLX(n+1), BLX(n+2)) 사이에는 제 3 센스앰프(SA)가 설치되어 있고, 제 3 센스앰프(SA)의 일단측은 제 3 비트선에 접속되어 있는 것과 아울러, 제 3 센스앰프(SA)의 타단측은 제 3 비트 상보선에 접속되어 있다. 제 3 비트선과 제 3 비트상보선은 제 3 센스앰프(SA)에 대하여 같은 쪽으로 연장되어 있다. 즉 제 2 메모리 셀 어레이(1Tr1C형 메모리 셀 어레이)는 뒤집은 형태의 비트선구성을 갖고 있다.
도 4에 도시된 바와 같이 제 1 메모리 셀 어레이에 있어서는, 제 1 트랜지스 터(MTr1)의 게이트에 접속되는 제 1 워드선(WLa(1-1), WLa(1), WLa(1+1), WLa(1+2),······, WLa(m-1), WLa(m), WLa(m+1), WLa(m+2))과 제 2 트랜지스터(MTr2)의 게이트에 접속되는 제 2 워드선(WLb(1-1), WLb(1), WLb(1+1), WLb(1+2),······, WLb(m-1), WLb(m), WLb(m+1), WLb(m+2))은 서로 평행하게 연장되어 있다. 제 2 메모리 셀 어레이에 있어서는, 제 3 트랜지스터(MTr)의 게이트에 접속되는 제 3 워드선(WL(k-2), WL(k), WL(k+2), WL(k+4))과, 제 3 트랜지스터(MTr)에 인접하는 제 4 트랜지스터의 게이트에 접속되는 제 4 워드선(WL(k-1), WL(k+1), WL(k+3), WL(k+5))은 서로 평행하게 연장되어 있다.
도 6의 (a), (b)에 도시된 바와 같이, 2Tr1C형의 제 1 메모리 셀 어레이에서의 제 1 비트선과 제 2 비트선의 피치, 제 1 메모리 셀 어레이에서의 제 1 비트 상보선과 제 2 비트 상보선의 피치 및 1Tr1C형 제 2 메모리 셀 어레이에서의 제 3 비트선과 제 3 비트 상보선의 피치는 서로 같게 설정되어 있다. 또 제 1 메모리 셀 어레이에서의 제 1 워드선과 제 2 워드선의 피치와, 제 2 메모리 셀 어레이에서의 제 3 워드선과 제 4 워드선의 피치는 서로 같게 설정되어 있다.
도 6의 (a)와 도 6의 (b)의 대비로부터 알 수 있는 바와 같이, 2Tr1C형의 제 1 메모리 셀 어레이와 1Tr1C형의 제 2 메모리 셀 어레이는 활성층의 형상 및 크기, 비트선의 폭치수와 피치 및 워드선의 폭치수와 피치가 서로 같게 설정되어 있다. 또 제 1 메모리 셀 어레이에 있어서는, 제 2 메모리 셀 어레이에서의 서로 인접하는 2개의 메모리 셀의 각 스토리지 노드와 대응하는 1쌍의 스토리지 노드끼리 접속함으로써 2Tr1C형 메모리 셀을 실현하고 있다.
이 경우 제 1 메모리 셀 어레이가 개방형 비트선구성을 갖는 것과 아울러, 제 2 메모리 셀 어레이가 뒤집은 형태의 비트선 구성을 갖고 있기 때문에, 제 1 메모리 셀 어레이에서의 제 1 비트선과 제 2 비트선의 피치, 제 1 메모리 셀 어레이에서의 제 1 비트 상보선과 제 2 비트 상보선의 피치 및 제 2 메모리 셀 어레이에서의 제 3 비트선과 제 3 비트 상보선의 피치를 서로 같게 하는 것이 가능하게 되어 있다.
도 4, 도 5의 (a) 및 (b)에 도시된 바와 같이, 데이터 트랜스퍼 버퍼를 구성하는 제 1 데이터 트랜스퍼선(DTL(n))은 스위치 제어신호(SWa)에 의해 제어되는 스위칭 트랜지스터(SWTra1)를 통해 제 1 센스앰프(SAa)의 일단측과 접속되어 있는 것과 아울러, 스위치 제어신호(SW)에 의해 제어되는 스위칭 트랜지스터(SWTr1)를 통해 제 3 센스앰프(SA)의 일단측과 접속되어 있다.
또 데이터 트랜스퍼 버퍼를 구성하는 제 2 데이터 트랜스퍼선(DTLX(n))은 스위치 제어신호(SWb)에 의해 제어되는 스위칭 트랜지스터(SWTrb2)를 통해 제 2 센스앰프(SAb)의 일단측과 접속되어 있는 것과 아울러, 스위치 제어신호(SW)에 의해 제어되는 스위칭 트랜지스터(SWTr2)를 통해 제 3 센스앰프(SA)의 타단측과 접속되어 있다.
또 제 1 센스앰프(SAa)의 타단측은 스위치 제어신호(SWa)에 의해 제어되는 스위칭 트랜지스터(SWTra2)를 통해 제 2 데이터 트랜스퍼선(DTLX(n))에 접속되어 있는 것과 아울러, 제 2 센스앰프(SAb)의 타단측은 스위치 제어신호(SWb)에 의해 제어되는 스위칭 트랜지스터(SWTrb1)를 통해 제 1 데이터 트랜스퍼선(DTL(n))에 접 속되어 있다.
이상 설명한 제 1 데이터 트랜스퍼선(DTL(n)), 제 2 데이터 트랜스퍼선(DTLX (n)) 및 스위칭 트랜지스터(SWTra1, SWTrb1, SWTra2, SWTrb2, SWTr1, SWTr2)에 의해 제 1 메모리 셀 어레이와 제 2 메모리 셀 어레이 사이에서 데이터를 전송하는 데이터 전송수단이 구성되어 있다.
도 7의 (a)는 제 1 메모리 셀 어레이로부터 제 2 메모리 셀 어레이에 데이터를 전송하는 타이밍을 도시하고 있고, 제 1 메모리 셀 어레이에서의 제 1 비트선(BLa)(또는 제 2 비트선(BLb)) 및 제 1 비트 상보선(BLXa)(또는 제 2 비트 상보선(BLXb))를 센스앰프 증폭한 후, 스위치 제어신호 SW 및 SWa(또는 SW 및 SWb)를 온(ON)하면, 제 2 메모리 셀 어레이에서의 제 3 비트선(BL) 및 제 3 비트 상보선 (BLX)이 센스앰프 증폭되므로 제 1 메모리 셀 어레이로부터 제 2 메모리 셀 어레이에 데이터가 전송된다.
도 7의 (b)는 제 2 메모리 셀 어레이로부터 제 1 메모리 셀 어레이에 데이터를 전송하는 타이밍을 도시하고 있고, 제 2 메모리 셀 어레이에서의 비트선(BL) 및 비트 상보선(BLX)을 센스앰프 증폭한 후, 스위치 제어신호 SW 및 SWa(또는 SW 및 SWb)를 온하면, 제 1 메모리 셀 어레이에서의 제 1 비트선(BLa)(또는 제 2 비트선(BLb)) 및 제 1 비트 상보선(BLXa)(또는 제 2 비트 상보선(BLXb))이 센스앰프 증폭되므로 제 2 메모리 셀 어레이로부터 제 1 메모리 셀 어레이에 데이터가 전송된다.
제 1 실시예에 의하면 제 1 메모리 셀 어레이에서의 제 1 비트선과 제 2 비 트선의 피치, 제 1 메모리 셀 어레이에서의 제 1 비트 상보선과 제 2 비트 상보선의 피치 및 제 2 메모리 셀 어레이에서의 비트선과 비트 상보선의 피치가 서로 같고, 또 제 1 메모리 셀 어레이에서의 제 1 워드선과 제 2 워드선의 피치와, 제 2 메모리 셀 어레이에서의 제 3 워드선과 제 4 워드선의 피치가 서로 같기 때문에, 제 1 메모리 셀 어레이의 배선 패턴(디자인 룰)과 제 2 메모리 셀 어레이의 배선 패턴(디자인 룰)을 공통으로 할 수 있다.
특히 제 1 메모리 셀 어레이에서의 제 1 비트선(제 1 비트 상보선)과 제 2 비트선(제 2 비트 상보선)의 피치와, 제 2 메모리 셀 어레이에서의 제 3 비트선과 제 3 비트 상보선의 피치가 서로 같기 때문에, 제 1 메모리 셀 어레이와 제 2 메모리 셀 어레이 사이에서 데이터를 전송하는 제 1 데이터 트랜스퍼선 및 제 2 데이터 트랜스퍼선을 제 1 메모리 셀 어레이에서의 제 1 비트선(제 1 비트 상보선)과 제 2 비트선(제 2 비트 상보선) 및 제 2 메모리 셀 어레이에서의 제 3 비트선과 제 3 비트 상보선과 평행하게 설치할 수 있게 되므로 레이아웃이 심플하게 된다.
( 제 1 실시예의 변형예 )
이하 본 발명의 제 1 실시예의 변형예에 관한 반도체 기억장치에 대하여 도 2를 참조하여 설명하기로 한다.
도 2는 제 1 실시예의 변형예에 관한 반도체 기억장치의 전체구성을 도시하며, 도 2에 도시된 바와 같이 제 1 실시예의 변형예에 관한 반도체 기억장치는 제 1 실시예와 달리, 캐시메모리 코어부와 대응하여 제 1 입력 레지스터 및 제 1 I/0 버퍼 출력 레지스터가 설치되어 있는 것과 아울러, 메인메모리 코어부와 대응하여 제 2 입력 레지스터 및 제 2 I/O버퍼 출력 레지스터가 설치되어 있다. 또 캐시메모리 코어부의 구성 및 메인메모리 코어부의 구성은 제 1 실시예와 마찬가지이므로 설명은 생략하기로 한다.
동기클록신호, 제어신호, 캐시메모리용 어드레스신호가 제 1 입력 레지스터에 입력되면 제 1 입력 레지스터는 제 1 로우어드레스신호를 캐시메모리부의 제 1 로우디코더에 출력하고, 제 1 컬럼어드레스신호를 캐시메모리부의 제 1 컬럼디코더 센스앰프에 출력한다. 또 동기클록신호, 제어신호, 메인메모리용 어드레스신호가 제 2 입력 레지스터에 입력되면 제 2 입력 레지스터는 제 2 로우어드레스신호를 메인메모리부의 제 2 로우디코더에 출력하고, 제 2 컬럼어드레스신호를 메인메모리부의 제 2 컬럼디코더 센스앰프에 출력한다.
캐시메모리부의 제 1 컬럼디코더 센스앰프는 데이터 트랜스퍼 버퍼와의 사이에서 데이터를 전송하는 것과 아울러, I/0포트와의 사이에서 제 1 I/0버퍼 출력 레지스터를 통해 데이터를 입출력한다. 또 메인메모리부의 제 2 컬럼디코더 센스앰프는 데이터 트랜스퍼 버퍼와의 사이에서 데이터를 전송하는 것과 아울러, I/O포트와의 사이에서 제 2 I/O버퍼 출력 레지스터를 통해 데이터를 입출력한다.
( 제 2 실시예 )
이하 본 발명의 제 2 실시예에 관한 반도체 기억장치에 대하여 도 3을 참조하여 설명하기로 한다.
도 3은 제 2 실시예에 관한 반도체 기억장치의 전체구성을 도시한다. 도 3에 도시된 바와 같이, 제 2 실시예에 관한 반도체 기억장치는 동일한 반도체 칩 상에 형성되어 있는 레지스터용 코어부 및 메인메모리 코어부를 구비하고 있다. 레지스터용 코어부는 2Tr1C형 메모리 셀의 집합으로 이루어지는 레지스터 어레이와, 레지스터 세그먼트 셀렉터와, 컬럼디코더 센스앰프로 구성되어 있다. 메인메모리 코어부는 1Tr1C형 메모리 셀의 집합으로 이루어지는 DRAM 메모리 셀 어레이와, 로우디코더와, 센스앰프와, 프리컬럼디코더로 구성되어 있다. 또 2Tr1C형 메모리 셀 어레이로 이루어지는 레지스터용 코어부의 구성은 제 1 실시예의 캐시메모리부의 구성과 마찬가지인 동시에, 1Tr1C형 메모리 셀 어레이로 이루어지는 메인메모리 코어부의 구성은 제 1 실시예와 마찬가지이므로 설명은 생략하기로 한다.
동기클록신호, 제어신호, 레지스터용 어드레스신호 및 메인메모리용 어드레스신호가 입력 레지스터에 입력되면 입력 레지스터는 제 1 로우어드레스신호를 레지스터부의 레지스터 세그먼트 셀렉터에 출력하고, 제 1 컬럼어드레스신호를 레지스터부의 컬럼디코더 센스앰프에 출력하며, 제 2 로우어드레스신호를 메인메모리부의 로우디코더에 출력하며, 제 2 컬럼어드레스신호를 메인메모리부의 프리컬럼디코더에 출력한다.
레지스터부의 컬럼디코더 센스앰프는 데이터 트랜스퍼 버퍼와의 사이에서 데이터를 전송하는 것과 아울러, I/0포트와의 사이에서 I/0버퍼 출력 레지스터를 통해 데이터를 입출력한다. 또 메인 메모리부의 센스앰프는 데이터 트랜스퍼 버퍼와의 사이에서 데이터를 전송한다.
타이밍 제어회로는 입력 레지스터로부터의 타이밍 제어신호에 기초하여 데이터의 전송 또는 데이터의 입출력 등을 행한다.
본 발명에 관한 반도체 기억장치에 의하면 기능이 서로 다른 제 1 메모리 셀 어레이 및 제 2 메모리 셀 어레이가 동일한 반도체 칩에 혼재된 반도체 기억장치에 있어서, 면적의 저감, 고속 액세스 및 대용량화를 도모할 수 있는 것과 아울러, 배선의 레이아웃 및 제조프로세스를 간략화할 수 있다.
본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 첨부된 특허청구범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.

Claims (6)

  1. 하나의 반도체 칩상에 형성된, 제 1 메모리 셀의 집합으로 이루어지는 제 1 메모리 셀 어레이 및 제 2 메모리 셀의 집합으로 이루어지는 제 2 메모리 셀 어레이를 구비한 반도체 기억장치에 있어서,
    상기 제 1 메모리 셀의 각각은 각 소스가 서로 접속된 제 1 트랜지스터 및 제 2 트랜지스터와, 2개의 전극중 한쪽 전극이 상기 소스와 접속된 데이터 축적용 제 1 커패시터를 갖고,
    상기 제 2 메모리 셀의 각각은 제 3 트랜지스터와, 이 제 3 트랜지스터의 소스에 접속된 데이터 축적용 제 2 커패시터를 갖고,
    상기 제 1 메모리 셀 어레이는 상기 제 1 트랜지스터의 드레인과 접속된 제 1 비트선과, 상기 제 2 트랜지스터의 드레인과 접속된 제 2 비트선을 갖고,
    상기 제 2 메모리 셀 어레이는 상기 제 3 트랜지스터의 드레인과 접속된 제 3 비트선과, 상기 제 3 트랜지스터에 인접하는 제 4 트랜지스터의 드레인과 접속되어 있는 것과 아울러, 상기 제 3 비트선과 쌍을 이루는 제 4 비트선을 갖고,
    상기 제 1 비트선과 상기 제 2 비트선은 서로 평행하게 연장되어 있는 것과 아울러, 상기 제 3 비트선과 상기 제 4 비트선은 서로 평행하게 연장되어 있고,
    상기 제 1 비트선과 상기 제 2 비트선의 피치와, 상기 제 3 비트선과 상기 제 4 비트선의 피치는 서로 같은 것을 특징으로 하는 반도체 기억장치.
  2. 제 1항에 있어서,
    일단측이 상기 제 1 비트선에 접속된 제 1 센스앰프와,
    일단측이 상기 제 2 비트선에 접속된 제 2 센스앰프와,
    일단측이 상기 제 3 비트선에 접속된 제 3 센스앰프와,
    제 1 데이터전송선 및 제 2 데이터전송선을 갖고, 상기 제 1 메모리 셀 어레이와 상기 제 2 메모리 셀 어레이 사이에서 데이터를 전송하는 데이터 전송수단을 추가로 구비하고,
    상기 제 1 데이터전송선은 상기 제 1 센스앰프의 일단측 및 상기 제 3 센스앰프의 일단측과 각각 스위치를 통해 접속되어 있고,
    상기 제 2 데이터전송선은 상기 제 2 센스앰프의 타단측 및 상기 제 3 센스앰프의 타단측과 각각 스위치를 통해 접속되어 있는 것을 특징으로 하는 반도체 기억장치.
  3. 제 1항에 있어서,
    상기 제 1 메모리 셀 어레이는 캐시 메모리의 코어부를 구성하고, 상기 제 2 메모리 셀 어레이는 메인 메모리의 코어부를 구성하는 것을 특징으로 하는 반도체 기억장치.
  4. 제 1항에 있어서,
    상기 제 1 메모리 셀 어레이는 레지스터의 코어부를 구성하며, 상기 제 2 메 모리 셀 어레이는 메인 메모리의 코어부를 구성하는 것을 특징으로 하는 반도체 기억장치.
  5. 제 1항에 있어서,
    상기 제 1 비트선과 쌍을 이루는 제 1 비트 상보선과,
    상기 제 2 비트선과 쌍을 이루는 제 2 비트 상보선과,
    일단측이 상기 제 1 비트선에 접속되어 있는 것과 아울러, 타단측이 상기 제 1 비트 상보선에 접속되어 있는 제 1 센스앰프와,
    일단측이 상기 제 2 비트선에 접속되어 있는 것과 아울러, 타단측이 상기 제 2 비트 상보선에 접속되어 있는 제 2 센스앰프를 추가로 구비하고,
    상기 제 1 비트 상보선은 상기 제 1 센스앰프에 대하여 상기 제 1 비트선의 반대측으로 연장되어 있고,
    상기 제 2 비트 상보선은 상기 제 2 센스앰프에 대하여 상기 제 2 비트선의 반대측으로 연장되어 있는 것을 특징으로 하는 반도체 기억장치.
  6. 제 1항에 있어서,
    상기 제 1 트랜지스터의 게이트에 접속되는 제 1 워드선과,
    상기 제 2 트랜지스터의 게이트에 접속되는 제 2 워드선과,
    상기 제 3 트랜지스터의 게이트에 접속되는 제 3 워드선과,
    상기 제 4 트랜지스터의 게이트에 접속되는 제 4 워드선을 추가로 구비하고,
    상기 제 1 워드선과 상기 제 2 워드선은 서로 평행하게 연장되어 있는 것과 아울러, 상기 제 3 워드선과 상기 제 4 워드선은 서로 평행하게 연장되어 있고,
    상기 제 1 워드선과 상기 제 2 워드선의 피치와, 상기 제 3 워드선과 상기 제 4 워드선의 피치는 서로 같은 것을 특징으로 하는 반도체 기억장치.
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