KR960010054Y1

KR960010054Y1 - 반도체 메모리 장치의 셀 어레이 배열구조

Info

Publication number: KR960010054Y1
Application number: KR2019930009855U
Authority: KR
Inventors: 김태형; 곽덕영
Original assignee: 금성일렉트론 주식회사; 문정환
Priority date: 1993-06-08
Filing date: 1993-06-08
Publication date: 1996-11-21
Also published as: KR950002249U

Abstract

내용 없음.

Description

반도체 메모리 장치의 셀 어레이 배열구조

제1도는 종래 반도체 메모리 장치의 셀 어레이 배열구조도 및 동작 신호의 파형도.

제2도는 본 고안에 따른 반도체 메모리 장치의 셀 어레이 배열구조도.

제3도는 본 고안에 따른 제2도의 ⓟ부 확대도.

제4도는 본 고안에 따른 제3도의부 확대도.

제5도는 본 고안에 따른 동작 신호의 파형도.

* 도면의 주요부분에 대한 부호의 설명

1~4 : 제1 내지 제4단위셀 어레이

4a,4b : 제1 및 제2 셀트랜지스터

1a~1i : 제1 내지 제i보조 단위셀 어레이

5',5~8',8 : 제1내지 제4글로벌 스위치

10,20,30,40 : 제1내지 제4감지증폭기 어레이

10a~10n,20a~20n,30a~30n,40a~40n : 감지증폭기

100 : 메인 단위셀 어레이

B1,/B1,B2,/B2 : 제1내지 제4비트라인

G1~G4 : 제1내지 제4글로벌 비트라인

본 고안은 반도체 메모리 장치의 셀 어레이에 관한 것으로, 특히 비트라인(Bit Line) 캐패시터(Capacitor)대 셀(Cell) 캐패시터(Capacitor)의 비가 작고, 칩의 면적이 작으며 감지증폭기(Sence Amplifier)가 좋은 성능을 갖도록 배열한 반도체 메모리 장치의 셀 어레이 배열 구조에 관한 것이다.

일반적으로 반도체 메모리 자치의 셀 어레이 배열구조는 제1도의 (a)에 도시된 바와같이 셀의 총 숫자는 (2k×m)×n개이다. 여기서 k는 각 단위셀 어레이에 존재하는 감지증폭기의 숫자이고, m은 각 단위 셀어레이에 존재하는 워드라인(WL1~WLm)의 숫자이며, n은 단위 셀어레이의 개수이다.

즉 제1단위 셀어레이(1)는 워드라인(WL1~WLm)이 모두 n 개 존재하며 비트라인(B,/B)은 2k개 존재하고, 제1워드라인(WL1)과 제1비트라인(B1)이 마나는 곳에서 제1셀트랜지스터(4a)가 각각 연결되고, 제2 워드라인 (WL2)과 제2비트라인(/B1)이 만나는 곳에도 제2 셀트랜지스터(4b)가 각각 연결되나, 제1워드라인(WL1)과 제2비트라인(/B1)이 만나는 곳에도 셀트랜지스터가 연결되지 않는다.

또한 제1비트라인(B1)과 제2비트라인(/B1)은 각각 제2 감지증폭기 어레이(20)에 있는 감지증폭기(20a)에 연결되고, 반복되는 다음 제3 및 제4 비트라인(B2,/B2)은 제1감지증폭기어레이(10)에 있는 감지증폭기(10a)에 연결되며 상기의 연결 상태가 반복되어 진다.

그리고 제1 비트라인(B1)과 제2비트라인(/B1)이 각각 감지증폭기(10a~10n)에 연결될때는 각기 다른 제1 및 제2스위치(5)(6)를 통하여 연결 되며 각각 다른 S1,S2 신호로 제어를 받고, 제3비트라인(B2)과 제4비트라인(/B2)이 각각 감지증폭기(20a~20n)에 연결될때는 각기 다른 제3 및 제4스위치(7)(8)를 통하여 연결되며 각각 다른 S3,S4신호로 제어를 받는다.

상기와 같이 이루어진 동래 반도체 메모리 장치는 제1워드라린(WL1)과 제1비트라인(B1)이 만나는 영역에 연결된 제1 셀트랜지스터(4a)의 정보를 선택한다고 가정하면, 먼저 (b)도의 (A)와 같이 칩 동작신호인 로우 어드레스 스트로브(/RAS)신호가 로우레벨로 전환되면 얼마간의 시간이 지연된 후에 (b)도의 (B)(C)와 같이 S1,S4의 제어 신호가 로우레벨로 내려가게 되어 제2 감지 증폭기어레이(20)에 있는 젠 1 및 제4 스위치(5)(8)는 차단 상태가 된다.

그 다음 (b)도의 (D)와 같이 제1워드라인(WL)DL 하이로 상승되면 제1 비트라인(B1)에 제1 셀트랜지스터(4a)의 셀 정보가 전하 재분포(Charge Sharing)에 의해 옮기게 되고, 이때 (b)도의 (B) 및 (C)와 같이 S2,S3의 하이신호에 의해 제2 및 제3스위치(6)(7)는 턴온 됨으로서 제2 감지증폭기어레이(20)의 감지증폭기(20a)에 연결된 제1 비트라인(B1)은 (E)도와 같이 정보를 가지는 노드가 되며, 제2단위셀 어레이(2)에 배치된 비트라인(/B2')은 감지증폭기(20a)의 기준 노드가 된다.

한편 전하 재분포에 의해 원하는 정보가 (F)도와 같이 충분히 제1비트라인(B1)을 통해 감지증폭기(20a)로 전해지면 제2 및 제3 스위치(6)(7)를 로우레벨로 전환 시킨 다음 감지증폭기(20a)를 동작시켜 정보를 감지하게 되며, 정보를 다시 제1 셀트랜지스터(4a)에 리스토어(Restore)할 때에는 제1 및 제2스위치(5)(6)를 하이레벨로 가게하여 제1비트라인 (B1)에 감지증폭기(20a)에 있는 정보를 옮기게 된다. 그후 /RAS신호를 하이로 보내면 제1 워드라인(WL1)이 로우로 내려가 리스토어된 셀 정보와 제1비트라인(B1)을 분리하고, 제1비트라인(B1)과 제2비트라인(/B)을 이퀄라이즈(Equalize)한 후 제3및 제4 스위치(7)(8)를 열어 칩이 처음 상태로 가게 한다.

상기와 같은 과정으로 동작되는 종래 반도체메모리장치는, 비트라인 캐패시터 대셀 캐패시터의 비가 커서 성능이 떨어지며 메모리 셀 어레이의 감지증폭기가 동작할때 감지 성능이 캐패시터의 불균형에 의해 저하되며, 이러한 비트라인 캐패시터의 불균형은 메모리 셀 어리에에서 제1 감지 증폭기어레이와 마지막 감지증폭기어레이에서 발생함에 따라 정보의 정확한 리드(Read)및 리스토어가 어렵게 됨으로써 데이타의 오류가 일어 날 수 있는 문제점이 발생되는 것이다.

본 고안은 상기와 같은 문제점을 해결하기 위해 2개의 각 단위셀 어레이를 한쌍으로 하고, 상기 2개의 각 단위셀 어레이 사이에 2개의 감지증폭기 어레이를 2열로 배치시킴과 동시에 각 단위셀 어레이의 셀 트랜지스터가 연결되어 있는 4개의 비트라인 마다 좌우 양측으로 하나씩의 글로벌 비트라인이 배치되고, 상기 4개의 비트라인의 좌측에 배치된 글로벌 비트라인은 상측에 배치되어 있는 감지 증폭기 어레이의 감지증폭기에 연결되고, 상기 4개의 비트라인의 우측에 배치된 글로벌 비트라인은 하측에 배치되어 있는 감지증폭기어레이의 감지증폭기에 연결되도록 함으로서 칩 크기(Chip Size)를 기존보다 늘이지 않고 비트라인의 캐패시터와 셀 캐패시터의 비를 작게하여 감지증폭기가 감지하는 전압 차이를 크게 할 수 있을 뿐만 아니라 비트라인 캐패시터가 셀 캐패시터보다 작기 때문에 칩의 동작 전류가 크게 줄어들어 낮은 동작 전압에서도 동작이 가능토록 한 반도체 메모리 장치의 셀 어레이 배열구조를 제공하는데 본 고안의 목적이 있는 것이다.

본 고안은 다수의 비트라인과 워드라인에 연결된 다수의 셀트랜지스터가 배치되는 다수의 단위셀 어레이와, 다수의 감지 증폭기어레이를 갖는 반도체 메모리 장치의 셀 어레이에 있어서, 2개의 제1 및 제2단위셀 어레이를 한쌍으로 하고, 상기 제1 및 제2단위셀 어레이 사이의 상측에는 젠 1 감지증폭기어레이 하측에는 제1감지증폭기어레이가 각각 2열로 배치되고, 상기 제1 및 제2단위셀 어레이에 배치된 셀트랜지스터가 연결되는 4개의 제1 내지 제4비트라인마다 좌,우 양측으로 하나씩의 글로벌 비트라인이 설치하되 제1 단위셀 어레이에는 4개의 비트라인 좌우에 제1 및 제2글로벌 비트라인이 배치되고, 제2단위셀 어레이에는 4개의 비트라인 좌우에 제3및 제4글로벌 비트라인이 배치되고, 상기 제1 및 제2단위 셀 어레이의 제1 내지 제4비트라인 중 좌측에 배치된 제1, 제3글로벌 비트라인은 제1 감지증폭기어레이의 감지증폭기에 연결되고, 상기 제1 및 제2단위셀 어레이의 제1 내지 제4비트라인중 우측에 배치된 제2, 제4글로벌 비트라인은 제2 감지증폭기어레이의 감지증폭기에 연결되어 이루어지는 메인 단위셀 어레이를 구성한 것이다.

이하 첨부된 도면에 의해 본 고안을 상세히 설명하면 다음과 같다.

제2도는 본 고안에 따른 반도체 메모리 장치의 셀 어레이 배열구조도로서, 셀 트랜지스터 숫자는 (2k×m)×n개이다. 여기서 2k는 단위 셀어레이에 존재하는 감지증폭기의 갯수이고, m은 단위 셀어레이에 존재하는 워드라인이 숫자이며, n은 단위 셀어레이의 갯수이다.

즉 하나의 제1 단위 셀어레이(1)는 m개의 워드라인(WL1~WLm)과 4k의 비트라인이 있고, 상기 비트라인 4개당(B1,/B1)(B2,/B2)좌, 우측으로 각각 1개의 글로벌(Global)비트라인(G1)(G2)이 대응 배치되어 있다.

또한 제1 워드라인(WL1)과 제1 비트라인(B1)이 만나는 부분과 제2 워드라인(WL2)과 제2비트라인(/B1)이 만나는 부분에만 제1 및 제2셀트랜지스터(4a)(4b)가 서로 연결되어 있으며, 제1 워드라인(WL1)과 제2비트라인(/B1)이 만나는 부분에는 셀트랜지스터가 연결되어 있지 않으며, 상기 제1 및 제2단위셀 어레이 사이에 2개의 제1 및 제2감지증폭기어레이가 2열로 배치되어 있다.

그리고 제1 단위셀 어레이(1)에 있는 제1글로벌 비트라인(G1)은 제1 감지증폭기어레이(10)의 감지증폭기(10a)에 연결되며, 제1단위셀 어레이(1)에 있는 제2글로벌 비트라인(G2)은 제2감지증폭기어레이(20)의 감지증폭기(20a)에 연결된다.

마찬가지로 제2단위 셀어레이(2)도 제1단위 셀어레이(1)와 동일한 구조로 되어 있으며, 제2단위 셀어레이(2)에 있는 제1 글로벌 비트라인(G1)은 제1 감지증폭기어레이(10)의 감지증폭기(10a)에 연결되고, 제2단위 셀어레이(2)에 있는 제2글로벌 비트라인(G2)은 제2 감지증폭기어레이(20)의 감지증폭기(20a)에 연결되어 있다.

또한 제1단위 셀어레이(1)와 제2단위 셀어레이(2)및 제1, 제2 감지증폭기어레이(10)(20)가 조합되어 하나의 큰 메인단위 셀어레이(100)를 구성하고 있으며, 본 고안의 반도체 메모리 장치는 이러한 메인 셀어레이(100)가 반복되어 구성되어 이루어진다.

제3도는 본 고안에 따른 단위셀 어레이(제2도의 ⓟ)의 세부 확대도로서 제1단위 셀 어레이(1)는 다시 작은 다수등분(i등분)의 제1내지 제 i보조단위 셀어레이(1a~1i)로 나누어지며, 상기 보조단위 셀어레이(1a~1i)는 워드라인(WL)이 m/i개가 있고, 보조단위 셀어레이(1a~1i)에 있는 제1 내지 제4비트라인(B1,/B1)(B2,/B2)은 제1 내지 제4글로벌스위치(5',5~8'8)를 통하여 제1 및 제2 글로벌 비트라인(G1)(G2)에 각각 연결됨과 동시에 제1 및 제2 비트라인(B1)(/B1) 2개와 제3 및 제4비트라인(B2)(/B2)2개 제1및 제2글로벌 비트라인(G1)(G2)에 각각 대응되어 연결된다.

즉 상기 각 제1내지 제 i보조셀 어레이(1a~1i)사이의 제1,제2비트라인(B1)(/B1)에는 상기 1글로벌 비트라인(G1)과 서로 연결시켜 주는 제1내지 제2글로벌 스위치(5',6'7'8')가 연결되고, 상기 각 제1내지 제i.보조셀 어레이(1a~1i)의 제3및 제4비트라인(B2,/B2)에는 제2 글로벌 비트라인(G2)과 서로 연결시켜 주는 제3및 제4글로벌 스위치(5,6,7,8)가 연결되고 상기 제1및 제2글로벌 스위치 (5',5)(6',6)와 제3및 제4글로벌 스위치(7',7)(8',8)사이에 제1 및 제2 비트라인(B1,/B1)과 제1 글로벌 비트라인(G1)이 서로 접속되고, 상기 제3 및 제4비트라인(B2,/B2)과 제2 글로벌 비트라인(G2)이 서로 연결 구성된다.

제4도는 본 고안에 따른 제3도의부 확대도이며, 제5도는 본 고안에 따른 동작 신호의 파형도이다.

상기와 같이 이루어진 본 고안에 따른 반도체 메모리 장치는 일예로서, 제3도에 의해 제1 워드라인(LWL1-1)과 제1 비트라인(B1)이 만나는 영역에 연결된 제1셀트랜지스터(4a)에 저장된 정보를 선택한다고, 가정하면, 먼저 제5도의 (a)와 같이 칩 동작신호인 로우 어드레스 스트로브(/RAS)신호가 로우로 내려가고 얼마간의 시간 지연후에 (b)도와 같이 제1글로벌 스위치(5')(5)를 제어하는 S1신호가 하이로 되어 제1글로벌 스위치(5')(5)가 동작됨으로서 제1 비트라인(B1)과 제1글로벌 비트라인(G1)이 서로 연결된다.

그 다음 (d)도와 같이 제1 워드라인(WL1-1)이 하이레벨이 되면 제1 셀트랜지스터(4a)에 저장된 정보는 (c)도와 같이 각가 제1 비트라인 (B1)으로 전하 재분포에 의해 옮겨 놓게 됨으로서 제1 비트라인(B1)에 옮겨진 정보는 제1 글로벌 스위치(5')를 통해 제1글로벌 비트라인(G1)으로 전송된다.

따라서 제1 글로벌 비트라인(G1)의 정보는 제1단위셀어레이(1)와 동일한 연결 구조를 가지고 있는 제2 단위 셀어레이(2)의 제3글로벌 비트라인(G3)(제 1단위셀 어레이에서 G1 과 대응 하는 것)과 짝이되어 제1감지증폭기(10a)로 전송 됨으로서 제3글로벌 비트라인(G3)은 제1글로벌 비트라인(G1)에 대해 기준전압이 된다.

즉 제1 잔위셀 어레이(1) 선택시 제3 및 제4글로벌 비트라인 (G3)(G4)이 제1및 제2글로벌 비트라인 (G1)(G2)에 대해 기준노드로 적용되며, 제2 단위셀 어레이(2) 선택시 제1 및 제2글로벌 비트라인(G1)(G2)이 제3및 제4글로벌 비트라인(G3)(G4)에 대해 기준노드로 적용되는 것이다.

그 다음 두개의 제1 및 제2 감지증폭기(10)(20)를 동작시켜 정보신호를 감지하게 된다.

한편 정보를 리스토어(Restore)할때는 제1셀트랜지스터(4a)에는 감지증폭기 전압이 가하여지고 있으므로 먼저 제1워드라인(WL1-1)을 로우로 내려가게 하여 제1 셀트랜지스터(4a)의 저장노드와 제1 비트라인(B1)을 분리 시킨다.

이후 제1 글로벌 비트라인(G1)과 제3글로벌 비트라인(G3)을 동시에 이퀄라이징 한 다음 S1 신호를 로우로 전환하여 제1글로벌 스위치(5')(5)를 오프되도록 함으로서 제1 비트라인(B1)과 제1 글로벌 비트라인(G1)을 서로 분리하여 원래의 상태로 복귀시키게 된다.

이상에서 상술한 바와 같이 본 고안은 2개의 각 단위셀 어레이를 한쌍으로 하고, 상기 2개의 각 단위셀 어레이 사이에 2개의 감지 증폭기 어레이를 2열로 배치시킴과 동시에 각 단위셀 어레이의 셀 트랜지스터가 연결되어 있는 4개의 비트라인마다 좌우 양측으로 하나씩의 글로벌 비트라인이 배치되고, 상기 4개의 비트라인의 좌측에 배치된 글로벌 비트라인은 상측에 배치되어 있는 감지 증폭기 어레이의 감지증폭기에 연결되고, 상기 4개의 비트라인의 우측에 배치도니 글로벌 비트라인은 하측에 배치되어 있는 감지 증폭기 어레이의 감지증폭기에 연결되도록 함으로서 칩 크기(Chip Size)를 기존 보다 늘이지 않고 비트라인의 캐패시터와 셀 캐패시터의 비를 작게하여 감지증폭기가 감지하는 전압차이를 크게 할 수 있을 뿐만 아니라 비트라인 캐패시터가 셀 캐패시터보다 작기 때문에 칩의 동작 전류가 크게 줄어들어 낮은 동작 전압에서도 동작이 가능함으로써 고집적화의 반도체 제조에 기여할 수 있는 것이다.

Claims

다수의 비트라인과 워드라인에 연결된 다수의 셀트랜지스터가 배치되는 다수의 단위셀 어레이와, 다수의 감지증폭기어레이를 갖는 반도체 메모리 장치의 셀 어레이에 있어서, 2개의 제1 및 제2단위셀 어레이(1)(2)를 한 쌍으로 하고, 상기 제1및 제2단위셀 어레이(1)(2) 사이의 상측에는 제1감지증폭기어레이(10), 하측에는 제2감지증폭기어레이(20)가 각각 2열로 배치되고, 상기 제1 및 제2단위셀 어레이(1)(2)에 배치된 셀트랜지스터가 연결되는 4개의 제1 내지 제4 비트라인(B1)(/B1)(B2)(/B2)마다 좌,우 양측으로 하나씩의 글로벌 비트라인을 설치하되 제1단위셀 어레이(1)에는 4개의 비트라인 좌우에 제1 및 제2글로벌 비트라인(G1)(G2)이 배치되고, 제2 단위셀 어레이(2)에는 4개의 비트라인 좌우에 제3및 제4 글로벌 비트라인 (G3)(G4)이 배치되고, 상기 제1 및 제2 단위셀 어레이(1)(2)의 제1 내지 제4비트라이니중 좌측에 배치된 제1, 제3글로벌 비트라인(G1)(G3)은 제1 감지증폭기어레이(10)의 감지증폭기(10a)에 연결되고, 상기 제1및 제2 단위셀 어레이(1)(2)의 제1 내지 제4비트라인중 우측에 배치된 제2, 제4글로벌 비트라인(G2)(G4)은 제2감지증폭기어레이(20)의 감지증폭기(20a)에 연결되어 이루어지는 메인 단위셀 어레이(100)를 구성한 것을 특징으로 하는 반도체 메모리 장치의 셀 어레이 배열구조.
제1항에 있어서, 상기 메인 단위셀 어레이(100)를 다수개 연결하여 반도체메모리 장치를 구성한 것을 특징으로 하는 반도체 메모리 장치의 셀 어레이 배열구조.
제1항에 있어서 상기 제1단위셀 어레이(1)는, 다수의 제1내지 제 i보조셀 어레이(1a~1i)로 구분되고, 상기 각 제1내지 제 i보조셀 어레이(1a~1i)사이의 제1,제2비트라인(B1)(/B1)에는 상기 제1글로벌 비트라인(G1)과 서로 연결시켜 주는 제1 내지 제4글로벌 스위치(5',6',7',8')가 연결되고, 상기 각 제1내지 제 i보조셀 어레이(1a~1i)사이의 제3및 제4비트라인(B2,/B2)에는 제2글로벌 비트라인(G2)과 서로 연결시켜 주는 제1 내지 제4 글로벌 스위치(5,6,7,8)가 연결되고, 상기 제1 및 제2글로벌 스위치(5',5)(6',6)와 제3및 제4글로벌 스위치(7',7)(8',8)사이에 제1및 제2비트라인(B1,/B1)과 제1 글로벌 비트라인(G1)이 서로 접속되고, 상기 제3및 제4비트라인(B2,/B2)과 제2 글로벌 비트라인(G2)이 서로 연결되어 구성된 것을 특징으로 하는 반도체 메모리 장치의 셀 어레이 배열구조.
제1항 또는 제2항에 있어서, 상기 감지증폭기에 연결되는 제1 내지 제4글로벌 비트라인(G1~G4)은, 상기 제1단위셀 어레이(1) 선택시 제3및 제4 글로벌 비트라인 (G3)(G4)이 제1 및 제2 글로벌 비트라인 (G1)(G2)에 대해 기준노드로 적용되고, 상기 제2단위셀 어레이(2) 선택시 제1 및 제2글로벌 비트라인 (G1)(G2)이 제3 및 제4글로벌 비트라인(G3)(G4)에 대해 기준노드로 적용되도록 한 것을 특징으로 하는 반도체 메모리 장치의 셀 어레이 배열구조.