KR980011446A - 메모리 셀의 양방향성 글로벌 비트라인 센싱회로 - Google Patents

메모리 셀의 양방향성 글로벌 비트라인 센싱회로 Download PDF

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Abstract

본 발명은 메모리 셀의 센싱이 용이하도록 양방향성 글로벌 비트라인의 전기적 용량을 감소시키는 기술에 관한 것으로 종래의 메모리 셀에 있어서는 비트라인마다 센스앰프가 연결되어 있어 그 센스앰프에 의해 레이아웃의 면적이 불필요하게 커지는 결함이 있고, 노이즈 마진이 작아 동작상태가 불안정한 결함이 있으며, 리플레쉬동작에 의해 많은 전력이 소모되는 등의 결함이 있었다.
따라서, 본 발명은 이를 해결하기 위하여, 모스트렌지스터와 스위치신호를 이용하여 글로벌비트라인페어를 양방향으로 분리시키고, 또 다른 스위치신호와 다수개의 모스트랜지스터를 이용하여 로컬비트라인패어를 분리된 글로벌 비트라인페어 중 원하는 글로벌비트라인에 연결할 수 있도록 BMGB 어레이 엘리먼트를 구성하고, 이와 같은 다수개의 엘리먼트를 각각의 센스앰프 사이에 직렬접속하는 방식으로 어레이를 구성하며, 이와 같은 어레이를 다수개 구비하고, 복수개의 글로벌비트라인페어의 양방향으로 입출력제어부를 연결하여 비트라인 선택신호에 따라 입출력데이터를 선택적으로 출력하도록 함으로써 센스앰프의 사용갯수를 줄일 수 있고, 초기동작시 스위치신호를 이용하여 일부의 글로벌비트라인만을 액티브시켜 글로벌비트라인의 정전용량을 제한함으로써 노이즈 마진을 향상시킬수 있다.

Description

메모리 셀의 양방향성 글로벌 비트라인 센싱회로
제1도는 일반적인 메모리 셀의 양방향성과 글로벌 비트라인 센싱회로에 대한 개략 블록도.
제2도는 일반적인 메모리 셀의 양방향성 글로벌 비트라인 센싱회로에 대한 상세 블록도.
제3도는 (가)내지 (마)는 제2도 그리고 부의 파형도.
제4도는 본 발명 메모리 셀의 양방향성 글로벌 비트라인 센싱회로에 대한 일실시 예를 보인 전체 블록도.
제5도의 (가) 내지 (다)는 제4도에서 BMGB 어레이 엘리먼트의 구현 예시도.
제6도의 (가) 내지 (자)는 본 발명에 의한 메모리 셀의 센싱 동작 타이밍도.
제7도는 (가) 내지 (바)는 본 발명에 의한 리플레쉬 동작 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명
41 : BMGB 어레이 엘리먼트 42A-42D : 어레이
43A, 43B : 출력 제어부 44 : 디램 샐
본 발명은 메모리 셀의 센싱이 용이하도록 양방향성 글로벌 비트라인(Global bitline)의 전기적 용량을 감소시키는 기술에 관한 것으로, 특히 센스앰프의 사용 갯수를 줄이고, 초기 센싱시 글로벌 비트라인의 캐패시턴스를 제한하는 방식으로 노이즈 마진을 향상시키며, 리플레쉬모드에서 일부의 글로벌 비트라인만이 동작되도록 하는데 적당하도록한 메모리 셀의 양방향성 글로벌 비트라인 센싱회로에 관한 것이다.
제1도는 일반적인 메모리 셀의 양방향성 글로벌 비트라인 센싱회로에 대한 개략 블록도이고, 제2도는 이를 좀더 상세하게 표현한 블록도로서 이에 도시한 바와 같이, 워드라인(WL1-WL4) 신호와 비트라인(BL1,BL1b-,BLk,BLkb,) 신호의 제어를 받아 외부로 부터 공급되는 데이타를 매트릭스형식으로 구성된 셀에 저장하거나 이미 저장된 데이타를 해당 비트라인을 통해 외부로 출력하는 셀 어레이와(1); 외부로부터 공급되는 등화신호(BLEQ)의 제어를 받아 상기 쌍으로 구성되는 비트라인(BL1,BL1b-,BLK,BLkb,)을 등화시키는 등화부(2)와; 상기 비트라인(BL1,BL1b-BLK ,BLkb,)을 통해 외부로 출력되는 센싱신호를 적정 레벨로 증폭하여 출력하거나 반대의 경로로 입력되는 신호를 증폭하여 출력하는 센스앰프부(3)와; 상기 센스앰프부(3)를 통해 증폭된 신호를 입출력단자(IO1,IO1b-IOK,IOKb)로 출력 하거나 반대로 경로로 공급되는 신호를 전달하는 입출력 제어부(4)로 구성된 것으로, 이와 같이 구성된 종래 메모리 셀의 센싱작용을 제3도를 참조하여 설명하면 다음과 같다.
워드라인(WL1-WL4)중에서 임의의 워드라인이 제3도의 (가)에서와 같이 접지전위(VSS)에서 VCC+ΔV(ΔV는 0보다 큰 값)로 전이하면 셀 캐패시더(CBL1,CBL1b-CBL1,CBLKb) 중 해당 캐패시터(CS)에 저장되어 있던 전하가 엔모스 (NM)을 통해 출력되는 과정에서 전하 분배( Charge Sharing)가 이루어져 1/2VCC로 프리챠지되어 있던 비트라인(BL)과 비트라인(BLB) 사이에는 제3도의 (다)에서와 같이 ΔV만큼의 전하차가 발생된다.
이후, 제3도의 (나)에서와같이 등화신호(BLEQ), (SAEQ)가 "하이"에서 "로우"로 전이하고 센스앰프제어신호(SN)가 "로우"에서 "하이"로 센스앰프제어신호(SPb)가 "하이"에서 "로우"로 전이됨에 따라 센스앰프(SA1-SAK)가 동작하게 되고, 이로 인하여 비트라인(BL), (BLB)의 전위가 접지전위(VSS)전원단자전압(VCC)레벨로 각각 전이하게 된다. 이와 같은 일련의 동작에 의해 센싱이 완료되고, 이 때, 선택신호 (YSE L1)가 제3도의 (라)에서와 같이 "하이"로 전이되면, 이에 의해 앤모스(NM10), (NM11)가 온되므로 그 엔모스(NM10), (NM11)를 통해 입출력단자 (IO1), (IO1b)측으로 센싱된 신호가 전달되어 외부에서 이를 인식할 수 있게 된다.
여기서, 상기 비트라인(BL)과 비트라인(BLB) 사이에 발생되는 전압차 ΔV는 셀(1A)자체의 캐패시턴스인 CS와 비트라인의 캐패시턴스인 CBL과의 관계식에 의하여 나타나는 것이며, 이 값은 비트라인이 VCC/2로 프리챠지 되었다고 가정할 때 다음과 같은 식으로 표현된다.
상기의 (식1)에서 보는 바와 같이 센스앰프(SA1-SAK)의 노이즈 마진과 관계되는 ΔV는 셀 캐패시턴스와 비트라인 캐패시턴스의 비율로 나타남을 알 수 있다. 그러나 이와 같은 종래의 메모리 셀에 있어서는 비트라인보다 센스앰프가 연결되어 있어 그 센스앰프에 의해 레이아웃의 면적이 불필요하게 커지는 결함이 있고, 노이즈 마진이 작아 동작상태가 불안정한 결함이 있으며, 리플레쉬동작에 의해 많은 전력이 소모되는 등의 결함이 있었다.
따라서, 본 발명의 목적은 센스앰프의 사용 갯수를 줄이고, 초기 센싱시 글로벌 비트라인의 캐패시턴스를 제한하는 방식으로 노이즈 마진을 향상시키며, 리플레쉬모드에서 일부의 글로벌 비트라인만이 동작되도록 하는 메모리 셀의 양방향성 글로벌 비트라인 센싱회로를 제공함에 있다.
제4도는 상기의 목적을 달성하기 위한 본 발명 메모리 셀의 양방향성 글로벌 비트라인 센싱회로의 일실시 예시도로서 이에 도시한 바와 같이, 스위치신호에 따라 글로벌비트라인페어를 양방향으로 분리시키고, 또 다른 스위치신호에 따라 두 개의 로컬비트라인페어를 분리된 글로벌비트라인중 어느 한 비트라인에 각기 연결하는 BMGB(BMGB: Bidirectional Matched Global Bitline)어레이 엘리먼트(41)을 구비하고, 센스앰프(SA1.1,SA2.1),(SA1.2,SA2.2)(SA1.3,SA2.3)(SA1.4,SA2.4)사이이 상기와 같은 BMGB어레이엘리먼트(41)를 각각 4개씩 직렬접속하여 총 16개의 엘리먼트(41)로 하나의 어레이(42A)를 구성하며, 상기 어레이(41A)에 그 어레이(41A)와 같은 어레이(42B), (42C), (42D)를 종속 연결하고, 상기와 같은 4개의 글로벌비트라인페어의 양방향으로 입출력제어부(43A)(43B)를 연결하여 비트라인선택신호에 따라 입출력데이타를 선택적으로 출력하도록 구성한 것으로, 이와 같이 구성한 본 발명의 작용 및 효과를 첨부한 제5도 내지 제7도를 참조하여 상세히 설명하면 다음과 같다.
먼저, 제4도를 참조하여 전체적인 동작과정을 설명하면, 1개의 글로벌 비트라인페어(GBL1,GBL2)에 4개의 센스앰프가 연결되어, 센스앰프(SA)와 센스앰프(SA)사이에 BMGB(BMGB: Bidirectional Mat-ched Global Bitline) 어레이 엘리먼트(41) 4개로 구성되는 형태로 글로벌 비트라인(GBL)당 총 16개의 BMGB 어레이 엘리먼트(41)가 연결된다.
또한, 입출력제어부(43A), (43B)는 글로벌 비트라인(GBL)의 양방향으로 배치되고 비트라인선택신호에 의하여 이로부터 선택적으로 입출력데이타(IO DATA)가 출력된다. 상기 BMGB 어레이 엘리먼트(41)로 공급되는 스위치신호(SW)들은 글로벌비트라인(GBL)을 안쪽으로 분리시키는 역할을 수행하여 양쪽의 입출력제어부(43A), (43B)에 서로 다른 데이타가 나타나게 된다.
제5도의 (가)내지 (다)를 참조하여 상기 BMGB 어레이 엘리먼트(41)의 구조별 동작예를 설명하면 다음과 같다.
먼저, 제5도의 (가)는 접지형(Folded) 로컬비트라인의 구조를 갖는 BMGB 어레이 엘리먼트(41)의 구현예를 보인 것으로, 이에 도시한 바와 같이, 다수개의 워드라인(WL1-WLn)중에서 하나의 워드라인이 "하이"가 되면 상측 스위치신호(BSU)가 "하이"로 되어 앤모스(NM52-NM55))가 온되고, 하측 스위치신호(BSD)가 "로우"로 되어 엔모스(NM56-NM59)가 오프되며, 스위치신호(SW)가 "로우"가 되어 엔모스 (NM50), (NM51)가 오프된다.
이에 따라 상, 하측의 글로벌비트라인(GBL1, GBL2), (GBL1', GBL2')이 분리되고, 이로인하여 우측 위의 로컬비트라인페어(LBL1, LBL2)는 위쪽 글로벌 비트라인(GBL1, GBL2)과 연결되는 반면, 우측 위의 로컬비트라인페어(LBL3, LBL4)는 아래쪽 글로벌 비트라인(GBL1', GBL2')에 연결된다. 그러나, 워드라인(WLn+1-WLn+m)중 하나의 워드라인이 "하이"가 되면 상측 스위치신호(BSU)가 "로우"로 되어 엔모스(NM52-NM55)가 오프되고, 하측 스위치신호(BSD)가 "하이"로 되어 엔모스(NM56-NM59)가 온되며, 스위치신호(SW)가 "로우"가 되어 엔모스(NM50), (NM51)가 오프된다.
이에 따라 우측 아래의 로컬비트라인페어(LBL1', LBL2')는 위쪽 글로벌 비트라인(GBL1, GBL2)과 연결되는 반면, 우측 아래의 로컬비트라인(LBL3', LBL4')는 아래쪽 글로벌 비트라인(GBL1', GBL2')에 연결된다.
또한, 제5도의 (나)는 접지형 (Folded)로컬비트라인의 구조를 가지나 오픈비트라인형태로 센싱하는 BMGB 어레이 엘리먼트(41)의 구현예를 보인 것으로, 이에 도시한 바와 같이, 워드라인(WL1-WLn)중 에서 홀수번째 워드라인이 "하이"가 되면 상측 스위치신호(BSUA)가 "하이", 상측 스위치신호(BSUB)는 "로우"가 되고, 하측 스위치신호(BSDA), (BSDB)중 하나의 비트라인신호는 "하이", 다른 하나는 "로우"가 된다.
이에 따라 좌측 위의 로컬비트라인(LBL1), (LBL2)중 활성화된 로컬비트라인이 아래의 우측 글로벌 비트라인(GBL2')으로 연결되고, 좌측 아래의 로컬비트라인페어(LBL1'), (LBL2')중 활성화된 하나의 로컬비트라인이 좌측 아래의 글로벌비트라인(GBL1')으로 연결된다. 동시에 위쪽 우측의 활성화된 로컬비트라인은 위쪽 우측의 글로벌비트라인(GBL2)로 연결되고, 아래쪽 우측의 로컬비트라인(LBL3'), (LBL4')중 하나가 위쪽 좌측의 글로벌 비트라인(GBL1)으로 연결된다.
이때, 스위치신호(SW)가 "로우"로 공급되면 이에 의해 글로벌워드라인(GBL1, GBL1')을 연결하는 엔모스(NM60)와 글로벌워드라인(GBL2, GBL2')을 연결하는 엔모스(NM61)가 각기 오프되므로 그 상,하측 글로벌워드라인(GBL1,GB-L1')(GBL2, GBL2')을 통해 각각의 비트라인신호가 나타나게 된다.
따라서, 각각의 로컬비트라인(LBL1)(LBL2)(LBL1')(LBL2')은 오픈비트라인 형태로 센싱되며 글로벌비트라인(GBL1, GBL1'),(GBL2, GBL2')은 접지형태로 센싱된다.
한편, 워드라인(WL1-WLn)중에서 짝수번째 워드라인이 "하이"가 된 경우, 상측 스위치신호(BSUA),(BSUB)의 역활이 바뀌는 것 외에는 상기 홀수번째 워드라인이 "하이"가 된 경우와 동작방식이 동일하다. 또한, 워드라인(WLn+1,WLn+m)중 하나의 워드라인이 "하이"가 되는 경우, 상측 스위치신호(BSU)와 하측 스위치신호(BSD)의 역할이 바뀌는 것 외에는 동작방식이 상기와 동일하다.
또한, 제5도의 (다)는 오픈비트라인 형태의 BMGB 어레이 엘리먼트(41)의 구현예를 보인 것으로, 이에 도시한 바와 같이, 워드라인(WL1-WLn,)(WLn+1-WLn+m)중에서 임의의 한개의 워드라인 "하이"가 되면 스위치신호(SW)는 "로우"가 되어 엔모스(NM70)(NM71)가 오프되고, 이로 인하여 상, 하의 글로벌비트라인(GBL1, GBL2), (GBL1', GBL2')이 상, 하로 분리된다. 이때 스위치신호(BS)가 "하이"로 공급되어 엔모스(NM72,NM73)가 온된다.
이에 따라 좌측 위의 로컬비트라인(LBL1)은 우측 아래의 글로벌비트라인(GBL2')에, 좌측 아래의 로컬비트라인(LBL1')은 좌측 아래의 글로벌비트라인(GBL1')에 연결된다. 또한, 우측 위의 로컬비트라인(LBL2)은 우측 위의 글로벌비트라인(GBL2)에, 우측 아래의 로컬비트라인(LBL2')은 좌측 위의 글로벌비트라인(GBL1)에 연결된다.
즉, 오픈비트라인형태의 좌측 로컬비트라인페어(LBL1), (LBL1')가 접지형 비트라인 페어 형태의 글로벌비트라인(GBL2')(GBL1')에 연결되어 센싱되고, 동시에 오픈비트라인형태의 우측 로컬비트라인페어(LBL2)(LBL2')가 접지형 비트라인페어 형태의 글로벌 비트라인(GBL2), (GBL1)에 연결되어 센싱된다.
결국, 제5도의 (가)-(다)에 보인 BMGB 어레이 엘리먼트(41)는 공히 글로벌비트라인과 로컬비트라인을 가지며, 글로벌 비트라인은 도중에 스위칭용 모스트랜지스터에 의해 분리되어 로컬비트라인의 데이타가 그 분리된 글로벌비트라인으로 전달되도록 한 것이다.
한편, 본 발명의 동작 타이밍을 제6도의 (가)-(자)의 타이밍도를 참조하여 설명하면 다음과 같다.
동작 대기상태에서 워드라인(WL)은 "로우"상태, 모든 비트라인은VCC상태, 모든 스위치신호(SW)들은 VCC+Δ상태로 있게 된다. 여기서 Δ는 엔모스의 드레쉬홀드전압 이상의 전압을 일컫는다.
먼저, 임의의 워드라인이 선택되면 그 워드라인이 속하는 BMGB 엘리먼트의 스위치신호(SW)가 제6도의 (나)와 같이 "로우" 로 되고, 동시에 어레이(42A-42D)중에서 활성화된 BMGB 어레이 엘리먼트(41)를 갖는 어레이의 인접 어레이에서 활성화된 어레이에 가장 가까운 엘리먼트의 스위치신호(SW)가 제6도의 (다)에서와 같이 "로우"로 된다.
이후, 워드라인(WL)이 VCC+Δ로 "하이"가 되면 해당 로컬비트라인페어 사이에 디램 셀(44)로부터 출력된 전하에 의한 ΔV만큼의 전위차가 발생되고, 이는 BMGB 어레이 엘리먼트(41)내의 블록선택 스위치로 사용된 엔모스를 통해 글로벌비트라인으로 전달된다.
이후, 활성화된 어레이의 양측에 있는 센스앰프에 제6도의 (마)와 같은 센스앰프 인에이블신호가 공급되면 상, 하의 글로벌비트라인(GBL),(GBL')이 우선적으로 격리되는데, 이 격리된 비트라인의 전위는 다시 로컬비트라인페어로 전달된다.
일단 어느정도 센싱동작이 진행된 후 활성화된 어레이 밖에서 가장 가까운 BMGB 어레이 엘리먼트(41)의 스위치신호(SW)가 다시 하이(VCC+Δ)로 되면 외부 글로벌비트라인과의 전하분배작용이 발생되고, 이에 따라 활성화 된 어레이내에서의 글로벌비트라인은 전위차가 감소되는 반면, 다른 글로벌 비트라인에는 새로운 전위차가 발생된다.
이후, 나머지의 센스앰프가 인에이블되면 모든 글로벌 비트라인의 전위가VCC/VSS로 벌어져 로컬비트라인도 VCC/VSS로 벌어지게 되고, 디램 셀(44)의 제충전동작이 이루어진다. 일단, 입출력 제어부(43A),(43B)로 연결된 비트라인에 전위차가 나타나게 되면 입출력선택신호를 이용하여 입출력데이타로 출력할 수 있게 되므로 리드동작이 이루어지게 된다.
또한, 본 발명에 의한 리플레쉬 동작 타이밍을 제7도의 (가)-(바)를 참조하여 설명하면 다음과 같다.
본 방식은 CBR 리플레쉬와 같이 노멀/리플레쉬 동작이 사이클 엔트리시(Entry)에 이미 결정된 경우에만 가능하다. 리플레쉬 동작시에는 디램 셀(44)에서 리드된 데이타를 입출력 제어부(43A),(43B)측으로 전달할 필요가 없으므로 노멀 사이클시와 같이 활성화된 BMGB 엘리먼트를 갖는 어레이의 인접 어레이에서 활성화된 어레이에 가장 가까운 엘리먼트의 스위치신호(SW)를 "로우"로 절환한 후 다시 "하이"로 절환해줄 필요가 없다.
따라서, 활성화된 어레이에서의 글로벌비트라인은 입출력 제어부(43A),(43B)로부터 분리된 상태로 디램 셀(44)의 재충전동작이 이루어진다. 여기서, 주목할 사항은 활성화된 어레이에서의 글로벌비트라인이 분리된 상태로 동작하게 되므로 제4도의 경우 두 개의 활성화된 어레이에서 리플레쉬 동작이 동시에 발생될 수 있다는 것이다. 즉, 어레이(42A),(42C)나 어레이(42B), (42D)가 동시에 리플레쉬될 수 있다.
결국, 본 발명에 의한 리플레쉬 동작은 일부의 글로벌 비트라인에서만 이루어지므로 리플레쉬 동작시 소모전력을 줄일 수 있고, 다른 어레이로 분리된 블록의 리플레쉬 동작을 동시에 수행 할수있으므로 전체 메모리 디램 셀(44)의 리플레쉬 동작이 완료되는 사이클수를 줄일 수 있게 되며, 이에 따라 디램 셀(44)의 리플레쉬 특성을 완화시킬 수 있게 된다.
또한, 초기동작시 스위치신호를 이용하여 일부의 글로벌비트라인만을 액티브시켜 글로벌비트라인의 정전용량(CB/CS)을 제한함으로써 노이즈마진을 향상시킬수 있게 된다.
모스트랜지스터와 스위치신호를 이용하여 글로벌비트라인페어를 양방향으로 분리시키고, 또 다른 스위치신호와 다수개의 모스트랜지스터를 이용하여 로컬비트라인페어를 분리된 글로벌 비트라인페어 중 원하는 글로벌 비트라인에 연결할 수 있도록 BMGB 어레이 엘리먼트를 구성하고, 이와 같은 다수개의 엘리먼트를 각각의 센스앰프사이에 직렬접속하는 방식으로 어레이를 구성하며, 이와 같은 어레이를 다수개 구비하고, 복수개의 글로벌 비트라인페어의 양방향으로 입출력제어부를 연결하du 비트라인 선택신호에 따라 입출력데이타를 선택적으로 출력하도록 함으로써 센스앰프의 사용갯수를 줄일 수 있고, 초기동작시 스위치신호를 이용하여 일부의 글로벌비트라인만을 액티브시켜 글로벌비트라인의 정전용량을 제한함으로써 노이즈마진을 향상시킬 수 있는 효과가 있다.

Claims (4)

  1. 스위치신호에 따라 글로벌비트라인페어를 양방향성으로 분리시키고, 또 다른 스위치신호에 따라 복수개의 로컬비트라인페어를 분리된 글로벌비트라인 중 어느 한 비트라인에 각기 연결하는 BMGB 어레이 엘리먼트(41)를 구비하고, 센스앰프(SA1.1, SA2.1),(SA1.2, SA2. 2),(SA1.3, SA2.3),(SA1.4, SA.2.4) 사이의 상기와 같은 BMGB 어레이 엘리먼트(41)를 각각 소정 갯수씩 직렬접속하여 하나의 어레이(42A)를 구성하며, 상기 어레이(41A)에 그 어레이(41A)와 같은 어레이(42B),(42C),(42D)를 종속 연결하고, 상기와 같은 복수개의 글로벌비트라인페어의 양방향으로 입출력제어부(43A), (43B)를 연결하여 비트라인 선택신호에 따라 입출력데이타를 선택적으로 출력하도록 구성한 것을 특징으로 하는 메모리 셀의 양방향성 글로벌 비트라인 센싱회로.
  2. 제1항에 있어서, BMGB 어레이 엘리먼트(41)는 스위치신호(SW)의 제어를 받아 글로벌 비트라인페어(GBL1, GBL2)(GBL1', GBL2')를 양방향으로 분리시키는 엔모스(NM50),(NM51)와; 상측 스위치신호(BSU)의 제어를 받아 로컬비트라인(LBL1), (LBL2)을 상기 글로벌비트라인페어(GBL1), (GBL2)에 연결하거나, 로컬비트라인(LBL3),(LBL4)을 상기 글로벌비트라인페어(GBL1'), (GBL2')에 연결하는 앤모스(NM52-NM55)와; 하측 스위치신호(BSD)의 제어를 받아 로컬비트라인(LBL1), (LBL2)을 상기 글로벌비트라인페어(GBL1), (GBL2)에 연결하거나, 로컬비트라인(LBL3), (LBL4)을 상기 글로벌 비트라인페어(GBL1'), (GBL2')에 연결하는 엔모스(NM56-NM59)로 구성한 것을 특징으로 하는 메모리 셀의 양방향성 글로벌 비트라인 센싱회로.
  3. 제1항에 있어서, BMGB 어레이 엘리먼트(41)는 스위치신호(SW)의 제어를 받아 글로벌 비트라인페어 (GBL1, GBL2),(GBL1', GBL2')를 양방향으로 분리시키는 엔모스(NM50), (NM51)와; 상측 스위치신호(BSUA), (BSUB)의 제어를 받아 로컬비트라인(LBL1), (LBL2)을 상기 글로벌 비트라인페어(GBL2')에 연결하거나 로컬비트라인(LBL3), (LBL4)을 상기 글로벌 비트라인페어(GBL2)에 연결하는 엔모스(NM62-NM65)와; 하측 스위치신호(BSDA), (BSDB)의 제어를 받아 로컬비트라인(LBL1'),(LBL2')을 상기 글로벌 비트라인페어(GBL')에 연결하거나 로컬비트라인(LBL3', LBL4')을 상기 글로벌 비트라인(GBL1)에 연결하는 엔모스(NM66-NM69)로 구성한 것을 특징으로 하는 메모리 셀의 양방향성 글로벌 비트라인 센싱회로.
  4. 제1항에 있어서, BMGB어레이 엘리먼트(41)는 스위치신호(SW)의 제어를 받아 글로벌 비트라인페어(GBL1, GBL2)(GBL1', GBL2')를 양방향으로 분리시키는 엔모스(NM70), (NM71)와; 스위치신호(BS)의 제어를 받아 로컬비트라인(LBL1)을 상기 글로벌비트라인페어(GBL2')에 연결하거나, 로컬비트라인(LBL2)을 상기 글로벌비트라인페어(GBL2)에 연결하는 엔모스(NM72), (NM73)와; 상기 스위치신호(BS)의 제어를 받아 로컬비트라인(LBL1')을 상기 글로벌 비트라인페어(GBL1')에 연결하거나, 로컬비트라인(LBL2')을 상기 글로벌 비트라인페어(GBL2')에 연결하는 엔모스(NM74), (NM75)로 구성한 것을 특징으로 하는 메모리 셀의 양방향성 글로벌 비트라인 센싱회로.
    ※ 참고사항：최초출원 내용에 의하여 공개하는 것임.
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