KR20010015418A - 반도체 메모리 장치 - Google Patents

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Abstract

게이트가 기입 워드선에 접속되고, 소스 또는 드레인을 형성하는 제1 불순물 영역이 비트선에 접속된 기입 트랜지스터와; 게이트가 기입 트랜지스터의 소스 또는 드레인을 형성하는 제2 불순물 영역에 접속되고, 제1 불순물 영역이 판독 워드선에 접속되고, 제2 불순물 영역이 비트선에 접속된 판독 트랜지스터와; 판독 트랜지스터의 게이트와 제1 불순물 영역 사이에 접속된 커패시터를 포함하는 반도체 메모리 장치가 개시되어 있다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 2개의 트랜지스터와 1개의 커패시터형 메모리 셀 - 소위 이득 셀 (gain cell)의 한가지 형태로서, 상기 셀내에 유지된 저장 데이터를 판독하고, 판독 트랜지스터에 의해 상기 데이터를 증폭하여 비트 라인 (bit line)으로 출력함 - 을 구비한 반도체 메모리 디바이스에 관한 것이다.
커패시터의 커패시턴스에 의해 신호 전압을 유지하고 상기 유지된 신호 전압에 대응하는 정보를 저장하기 위한 다이나믹 랜덤 엑세스 메모리 (DRAM)에서, 메모리 셀은 최근에 용량의 증가와 함께 점차적으로 소형화되어왔다. 메모리 셀의 소형화는 커패시터의 커패시턴스의 감소를 초래한다. 결과적으로, 판독 신호의 진폭은 작아지게 되고, 따라서, 판독 동작시 동작의 안정성 및 판독 데이터의 정확성을 보장하기 어렵게 된다. 상기 이유로 인해, 판독 트랜지스터의 게이트에서 신호 전압을 유지하고, 판독 동작시 상기 판독 트랜지스터에 의해 신호전압을 증폭하고, 상기 증폭된 신호를 비트 라인으로 출력하는 소위, 이득 셀 (gain cell)에 주목하게 되었다.
도 21은 이득 셀의 한 종류인 2개의 트랜지스터 및 1개의 커패시터형 메모리 셀의 구성예의 회로도이다.
도시한 바와 같이, 상기 메모리 셀은 기입 트랜지스터 (Q1), 판독 트랜지스터 (Q2), 및 커패시터 (C1)으로 구성되어 있다. 상기 커패시터 (C1)의 한쪽 전극은 판독 워드선 (RWL)으로 연결되어 있고, 다른 전극은 기억 노드 (SN)에 연결되어 있다. 상기 기입 트랜지스터 (Q1)에서, 게이트는 기입 워드선 (WWL)에 연결되고, 드레인은 기입 비트선 (WBL)에 연결되어 있으며, 소스는 기억 노드 (SN)에 연결되어 있다. 상기 판독 트랜지스터 (Q2)에서, 게이트는 기억 노드 (SN)에 연결되고, 소스는 판독 비트선 (RBL)에 연결되어 있으며, 드레인은 전원 전압 Vcc의 전원선 (접지선도 가능함)에 연결되어 있다.
도 21에 도시된 복수의 메모리 셀은 어레이 형태로 사용 및 배열된다. 각각의 칼럼의 메모리 셀들은 동일한 기입 비트선 (WBL) 및 판독 비트선 (RBL)에 연결되어 있고, 각각의 로우의 메모리 셀들의 기입 트랜지스터 (Q1)의 게이트는 동일한 기입 워드선 (WWL)에 연결되어 있고, 커패시턴스 (C1)은 동일한 판독 워드선 (RWL)에 연결됨으로서, DRAM형 반도체 메모리가 구성될 수 있다.
반도체 메모리에서, 기입 워드선 (WWL) 및 판독 워드선 (RWL)은 워드선 드라이브 회로에 의해 구동된다. 기입 데이터 버퍼는 기입 비트선 (WBL)에 연결되고, 센스앰프는 판독 비트선 (RBL)에 연결되며, 판독 동작시, 각 비트선의 상기 판독 비트선 전압은 센스 앰프에 의해 검출되며, 이로 인해, 선택된 메모리 셀내에 저장된 데이터가 판독된다.
도 21에 도시된 메모리 셀에서의 판독 및 기입 동작들이 도 22a 내지 22c 및 도 23a 내지 23d를 참고로 하여 아래에 설명될 것이다.
도 22a 내지 22c는 도 21에 도시된 메모리 셀의 판독 동작시 동작의 타이밍 챠트이다. 상기 판독 동작전에 먼저, 도 22c에 도시된 것과 같이, 각각의 판독 비트선 (RBL)은 로우 레벨, 예를 들면, 접지전위로 디스차지 (discharge)되고 플로우팅 상태 (floating state)로 유지된다. 그 이후에, 도 22a에 도시된 것과 같이, 하이 레벨의 판독 전압이 판독 워드선 (RWL)에 가해진다. 이로 인해, 판독 트랜지스터 (Q2)는 상기 판독 워드선 (RWL)에 연결된 메모리 셀의 저장 데이터에 대응하여 온 또는 오프된다. 예를 들면, 데이터 "1"을 유지하는 메모리 셀의 판독 트랜지스터 (Q2)는 온되며 반대로, "0" 데이터를 유지하는 메모리 셀의 판독 트랜지스터 (Q2)는 오프 상태를 유지한다. 상기 판독 트랜지스터 (Q2)가 온일 경우, 판독 비트선 (RBL)은 전원전압 Vcc까지 충전되고 하이 레벨로 이동한다. 반대로, 상기 판독 트랜지스터가 오프인 메모리 셀에서, 판독 비트선 (RBL)의 전위는 변화하지 않고, 상기 디스차지이후에 로우 레벨이 유지된다.
상기 판독 비트선 (RBL)에 연결된 센스 앰프에 의해, 상기 판독 비트선 (RBL)의 전위 차이가 검출되고, 각 메모리 셀의 저장 데이터가 판독된다.
도 23a 내지 23d는 도 21에 도시된 메모리 셀의 기입 동작시의 동작을 도시하는 타이밍 챠트이다. 먼저, 도 23c에 도시된 것과 같이, 기입 데이터에 대응하는 전압이 기입 비트선 (WBL)에 가해진다. 상기 기입 비트선 (WBL)의 전위가 결정된 후, 하이 레벨의 기입 전압은 기입 워드선 (WWL)에 가해지고, 이로인해, 상기 기입 트랜지스터 (Q1)이 온되고, 상기 기입 비트선 (WBL)의 유지 전압 (또는 상기 유지 전압에 대응하는 전압)은 기억 노드 (SN)로 전송된다. 그 이후에, 상기 기입 워드선 (WWL)이 로우 레벨로 이동하고 기입 트랜지스터 (Q1)가 오프될 경우, 상기 기억 노드 (SN)는 플로우팅 상태를 나타내고, 신호 전압은 기억 노드 (SN)에서 유지된다.
리프레쉬 (refresh) 동작에서, 위에서 언급된 판독 및 기입 동작은 연속적으로 실행된다. 판독 동작에 의해, 판독 비트선 (RBL)의 전압은 메모리 셀의 저장 데이터에 대응하여 설정된다. 이후에, 판독 비트선 (RBL)의 전압에 대응하여, 기입 비트선 (WBL)의 전압이, 예를 들면, 리프레쉬 제어 회로에 의해 설정되고, 상기 전압은 다시 기입 트랜지스터 (Q1)을 통해 기억 노드 (SN)로 기입된다.
주로, 기입 트랜지스터 (Q1)의 오프 누설 전류 또는 그와 유사한 것 때문에 메모리 셀의 저장된 전하는 시간이 지남에 따라 감소한다. 그러나, 주기적으로 상기 리프레쉬 동작을 실행함으로써, 상기 저장된 정보는 구별이 불가능해지기 전에 다시 저장될 수 있다.
상기 회로 구성을 갖는 2개의 트랜지스터 및 1개의 커패시터형 이득 셀에서, 메모리 셀내의 커패시터 구조로서, 하부 전극으로 반도체 기판의 불순물 영역을 사용하는 MOS 커패시티 (capacity)형이 있다. 또한, 상기 트랜지스터 (Q1) 및 (Q2)위에 배선과 함께 상부 전극 및 하부 전극을 형성하고 상기 형성물의 중간의 전극들사이에 유전막을 샌드위치형태로 만드는 스택형 (stack type)이 있다. 또한, 플로우팅 게이트 구조로 주어진 판독 트랜지스터 (Q2)를 갖는 플로우팅 게이트 형 - 기억 노드 (SN)로서 플로우팅 게이트를 기입 트랜지스터의 소스 또는 드레인에 접속하고, 판독 동작시 기억 노드 전압을 부스팅 (boosting)하기 위해 전극으로서, 게이트들사이의 절연막에 의해 절연 및 분리된 제어 게이트 (판독 워드선 : RWL) 및 플로우팅 게이트를 사용하여 형성되는 트랜지스터 (Q2) 내부의 커패시터를 이용함 - 이 있다.
모든 이득 셀에 있어서, 본 발명에 의해 해결되고자 하는 문제를 요약하면, 판독 트랜지스터 (Q2)의 드레인은 전원 전압 Vcc의 전원선 (접지선도 가능함)에 연결되어야 한다. 따라서, 메모리 셀내의 상기 전압 공급선의 배선 영역을 보장하는 것이 필요하다. 또한, 상기 전압 공급선이 상위 배선으로부터 형성될 때, 판독 트랜지스터를 상기 전압 공급선에 연결하기 위한 콘택트가 반드시 형성되어야 한다. 더우기, 각 메모리 셀의 기입 및 판독에서는 2개의 비트 라인이 필요하며, 따라서, 비트선을 배열하거나 비트 콘택트을 형성하기 위해 많은 공간이 필요하게 된다.
특별히, MOS 커패시티형에 있어서, 커패시터의 하부 전극으로 반도체 불순물 영역을 트랜지스터의 게이트 전극으로 연결하기 위한 콘택트가 셀 면적의 증가 요인중 하나가 된다. 상기 콘택트가 필요없는 구조로서, 판독 트랜지스터로 TFT형을 사용하고, 기입 트랜지스터의 상위층에 판독 트랜지스터 및 커패시터를 형성하는 것이 제안되었다 ("A New SOI DRAM Gain Cell for Mbit DRAM's," H. Shichijo et al., Extended Abstracts of the 16th Conference on Solid State Device and Materials, A-7-3, 1984, pp.265-268). 그러나, 상기 메모리 셀에서, TFT형 트랜지스터의 형성은 제조단계를 복잡하게 하는 불이익이 발생한다.
스택형에서, 커패시터 전극을 형성하기 위한 다중층 배선 구조가 필요하며, 상기 커패시터의 유전막은 비교적 얇아야 하기 때문에, 배선사이의 층간 (inter-layer) 절연막으로부터 별도로 형성되어야 하며, 따라서, 상기 목적을 위한 제조단계의 추가가 필요하다.
플로우팅 게이트형에서, 판독 트랜지스터의 게이트 구조는 특별하고 복잡하다. 따라서, 판독 트랜지스터 및 다른 것, 예를 들면, 논리 게이트 트랜지스터와 함께 상기 제조프로세스를 조합하는 것이 좋지 않다.
상술한 바와 같이, 관련 분야의 상기 2개의 트랜지스터 및 1개의 커패시터형 이득 셀에서, 메모리 셀 면적의 증가 또는 제조 단계의 수의 증가는 피할 수 없는 문제이다.
본 발명의 목적은 전원 전압 또는 접지 전위를 공급하기 위한 배선 공간 및 콘택트가 불필요하고, 2개의 트랜지스터의 제조 단계에서 기억 노드 승압 커패시터가 용이하게 형성될 수 있고, 면적이 축소되고, 제조 단계의 수가 감소되는 메모리 셀을 갖는 반도체 메모리를 제공하는 데 있다.
이 목적을 달성하기 위하여, 본 발명의 제1 국면에 따르면, 게이트가 기입 워드선에 접속되고, 소스 또는 드레인을 형성하는 제1 불순물 영역이 비트선에 접속된 기입 트랜지스터와; 게이트가 상기 기입 트랜지스터의 소스 또는 드레인을 형성하는 제2 불순물 영역에 접속되고, 제1 불순물 영역이 판독 워드선에 접속되고, 제2 불순물 영역이 비트선에 접속된 판독 트랜지스터와; 상기 판독 트랜지스터의 게이트와 제1 불순물 영역 사이에 접속된 커패시터를 포함하는 메모리 셀을 갖는 반도체 메모리 장치가 제공된다.
예를 들면, 상기 커패시터는 상기 판독 트랜지스터 내의 기생 용량으로 구성된다. 이 경우, 상기 판독 트랜지스터에서는, 상기 기생 용량이 형성되는 상기 제1 불순물 영역과 상기 게이트 전극의 중첩 부분의 면적을 상기 제2 불순물 영역과 상기 게이트 전극의 중첩 부분의 면적보다 크게 하는 것이 좋다.
상기 커패시터가 상기 판독 트랜지스터 내의 기생 용량 및 상기 판독 트랜지스터의 외부에 접속된 외부 용량 소자로 구성되는 경우, 상기 외부 용량 소자는 상기 게이트 전극이 상기 판독 워드선을 형성하는 불순물 영역과 중첩하는 부분에 형성될 수 있다.
대안적으로, 상기 커패시터는 주로 외부 용량 소자만으로 구성될 수도 있다. 이 경우, 중첩 면적이 횡방향으로의 불순물의 확산에 기인하는 생성의 정도까지 결정된다면, 게이트 전극들 상호간의 중첩에 기인하는 커패시터 면적에 거의 변화가 없다.
또한, 상기 외부 용량 소자들을 게이트 전극의 상부와 하부에 배치하는 것도 가능하다.
상기 메모리는, 기입 동작 시 상기 비트선을 기입 데이터에 대응하는 전압에 유지시키고, 상기 기입 워드선에 기입 전압을 인가하여 상기 기입 트랜지스터를 턴 온시키고, 상기 비트선의 유지 전압에 대응하는 전압을 상기 판독 트랜지스터의 게이트에 전송하여 거기에 유지시키기 위한 기입 제어 회로와; 판독 동작 시 상기 판독 워드선에 판독 전압을 인가하고 상기 판독 트랜지스터의 게이트에 유지된 유지 전압에 따라서 상기 판독 트랜지스터의 온 또는 오프 상태를 제어하기 위한 판독 제어 회로를 더 포함할 수 있다.
상기 메모리는 또한, 기입 트랜지스터들의 게이트가 공통 기입 워드선에 접속된 제1 메모리 셀 및 제2 메모리 셀을 더 구비할 수 있다.
상기 비트선은, 상기 제1 메모리 셀의 기입 트랜지스터 및 상기 제2 메모리의 판독 트랜지스터가 접속된 제1 비트선과, 상기 제1 메모리 셀의 판독 트랜지스터 및 상기 제2 메모리 셀의 기입 트랜지스터가 접속된 제2 비트선을 포함한다.
본 발명에 따른 반도체 메모리에서는, 각각의 메모리 셀이 기입 트랜지스터, 판독 트랜지스터, 및 커패시터로 구성되고, 상기 기입 트랜지스터의 게이트는 상기 기입 워드선에 접속되고, 상기 기입 트랜지스터의 소스 또는 드레인 중 하나를 형성하는 제1 불순물 영역은 비트선에 접속된다. 상기 판독 트랜지스터에서는, 그 게이트가 상기 기입 트랜지스터의 다른 제2 불순물 영역에 접속되고, 상기 판독 트랜지스터의 제1 불순물 영역은 판독 워드선에 접속되며, 상기 판독 트랜지스터의 제2 불순물 영역은 비트선에 접속된다. 상기 커패시터는 상기 판독 트랜지스터의 게이트 전극과 제1 불순물 영역 사이에 접속된다.
기입 동작 시에는, 기입 데이터에 대응하여 설정된 상기 비트선 전압에 대응하는 전압이 상기 기입 트랜지스터를 통하여 상기 판독 트랜지스터의 게이트에 인가된다. 이 때문에, 상기 기입 데이터에 대응하는 하이 레벨 또는 로우 레벨을 갖는 정보가 상기 판독 트랜지스터의 게이트에 유지된다.
판독 동작 시에는, 판독 전압이 판독 워드선에 인가된다. 판독 트랜지스터는 게이트에 유지된 정보 전압에 대응하여 턴 온 또는 오프된다. 판독 트랜지스터가 턴 온되면, 비트선은 판독 전압에 의해 충전되어 비트선 전위가 상승한다. 판독 트랜지스터가 그대로 오프인 경우, 비트선 전압은 결코 많이 변화하지 않는다. 이 비트선 전압 변화가 센스 앰프 등에 의해 검출될 때, 정보 전압이 판독된다.
이 메모리 셀에서는, 판독 트랜지스터로의 전원 전압의 공급이 불필요하다. 또한, 커패시터가 판독 트랜지스터의 게이트와 제1 불순물 영역(드레인) 사이에 형성되므로, 기생 용량이 기억 노드의 승압에 기여한다. 외부 용량 소자가 부가될 경우, 외부 용량 소자는 판독 트랜지스터의 게이트 전극과 동시에 용이하게 형성될 수 있다.
본 발명의 목적 및 특징들은 도면을 참조로 하여 주어진 바람직한 실시예의 아래의 설명으로부터 좀 더 명확해질 것이다.
도 1은 제1 실시예에 따른 반도체 메모리의 메모리 셀의 회로도이다.
도 2는 제2 실시예에 따른 반도체 메모리내의 메모리 셀 어레이의 주요 부분 및 주변 회로의 블록도이다.
도 3은 제2 실시예에 따른 메모리 셀의 구성의 회로도이다.
도 4는 제2 실시예에 따른 메모리 셀 어레이의 주요 부분의 한 컬럼의 구성 및 주변 회로의 회로도이다.
도 5a 및 5b는 제2 실시예에 따른 메모리 셀의 주요 부분의 평면도 및 단면도이다.
도 6a 내지 6d는 제2 실시예에 따른 메모리 셀의 판독 동작에서 신호선들의 전압 파형의 타이밍 챠트 (timing chart)이다.
도 7a 내지 7c는 제2 실시예에 따른 메모리 셀의 기입 동작에서 신호선들의 전압 파형의 타이밍 챠트이다.
도 8a 내지 8c는 제2 실시예에 따른 메모리 셀의 리프레쉬 (refresh) 동작에서 신호선들의 전압 파형의 타이밍 챠트이다.
도 9는 제2 실시예에 따라 판독 전압이 메모리 셀에 가해졌을 때 바이어스 조건 및 메모리 셀의 등가회로를 도시한 단면도이다.
도 10a 및 10b는 제2 실시예에 따른 메모리 셀 제조의 제1 프로세스의 주요 부분들의 개략적인 단면도이다.
도 11a 및 11b는 제2 실시예에 따라 메모리 셀 제조의 제2 프로세스의 주요 부분들의 개략적인 단면도이다.
도 12는 제3 실시예에 따른 메모리 셀의 회로도이다.
도 13a 및 13b는 제3 실시예에 따른 메모리 셀의 주요 부분들의 평면도 및 단면도이다.
도 14는 제3 실시예에 따라 판독 전압이 메모리 셀에 가해졌을 때 바이어스 조건 및 메모리 셀의 등가회로를 도시한 단면도이다.
도 15a 내지 15c는 제3 실시예의 변형의 평면도 및 단면도이다.
도 16은 제4 실시예에 따른 메모리 셀의 회로도이다.
도 17a 및 17b는 제4 실시예에 따른 메모리 셀의 주요 부분의 평면도 및 단면도이다.
도 18은 제4 실시예에 따라 판독 전압이 메모리 셀에 가해졌을 때 바이어스 조건 및 메모리 셀의 등가회로를 도시한 단면도이다.
도 19는 제5 실시예에 따른 메모리 셀의 2개 셀의 회로도이다.
도 20a 내지 20c는 제5 실시예에 따라 외부 커패시턴스가 도시된 단면도 및 2개의 메모리 셀의 패턴도이다.
도 21는 관련 분야의 2개 트랜지스터 및 1개 커패시터형 메모리 셀 구성의 회로도이다.
도 22a 내지 22c는 관련 분야의 메모리 셀의 판독 동작시 신호 파형들의 타이밍 챠트이다.
도 23a 내지 22d는 관련 분야의 메모리 셀의 기입 동작시 신호 파형의 타이밍 챠트이다.
<도면의 주요 부분에 대한 부호의 설명>
Q1 : 기입 트랜지스터
Q2 : 판독 트랜지스터
RQ1 : 참조 기입 트랜지스터
RQ2 : 참조 판독 트랜지스터
C : 커패시터
Cp : 기생용량
Cex1, Cex2 : 외부용량소자
1 : p형 반도체 기판 또는 p웰
2 : 소자분리절연층
3 : 판독 워드선을 이루는 n+ 불순물 영역
3a, 8 : 드레인 불순물 영역 (제1 불순물 영역)
4, 7 : 소스 불순물 영역 (제2 불순물 영역)
5 : 게이트절연막
6, 9 : 게이트 전극
10 : 절연막
11 : 콘택트
12 : 판독 워드선의 상부 배선층
20, 22~25 : n+불순물 영역
21 : 폴리실리콘
26 : 접속층
MC : 메모리 셀
RC : 참조셀
SA : 센스 앰프
DCH : 디스차지 (discharge)
WWL : 기입 워드선
RWL, RWL1, RWL2 : 판독 워드선
RWWL : 참조 기입 워드선
RRWL : 참조 판독 워드선
SPL, SNL : 센스 앰프 구동 전압 공급선
BC : 비트 콘택트 (bit contact)
SC : 섀어드 콘택트 (shared contact)
WC : 워드 콘택트
SN : 기억 노드
EQ : 이퀄라이저 신호선
다음 본 발명의 바람직한 실시예들을 도면을 참조하여 설명한다.
제1 실시예
제1 실시예에서는, 본 발명에 따른 메모리 셀의 기본적인 구성 및 동작 개념을 개략적으로 설명할 것이다. 본 실시예에서는, 기입 동작 및 판독 동작을 위해 2개의 비트 라인을 제공하고 있지만, 하나의 비트 라인을 공동으로 사용할 수도 있다.
도 1은 제1 실시예에 따른 메모리 셀의 회로도이다.
도 1에 도시된 메모리 셀(MC)은 기입 트랜지스터(Q1), 판독 트랜지스터(Q2), 및 커패시터(C)에 의해 구성된다. 기입 트랜지스터(Q1)에서, 게이트는 기입 워드선(WWL)에 접속되며, 그 소스와 드레인 중 하나는 기입 비트선(WBL)에 접속된다. 판독 트랜지스터(Q2)에서, 게이트는 상기 기입 트랜지스터(Q1)의 소스 또는 드레인중 다른 하나에 접속되고, 소스는 판독 비트선(RBL)에 접속되며, 드레인은 판독 워드선(RWL)에 접속된다. 커패시터(C)의 한 전극은 판독 트랜지스터(Q2)와 기입 트랜지스터(Q1)의 접속부의 중간 지점에 접속되고 다른 전극은 판독 워드선(RWL)에 접속된다. 이 커패시터(C)의 한 전극과 상기 전극에 접속된 판독 트랜지스터(Q2)와 기입 트랜지스터(Q1) 간의 접속부의 중간 지점은 메모리 셀(MC)의 기억 노드(SN)를 형성한다.
이러한 메모리 셀(MC)에서, 판독 트랜지스터(Q2)의 게이트 전극의 바이어스 값은 기억 노드(SN)에 기억된 전하들의 변화에 의해서 변화한다. 예를 들면, 기억 노드(SN)에 기억된 전하가 제로이거나 또는 판독 동작 시의 소정의 바이어스 조건 하에서 판독 트랜지스터(Q2)가 턴온되지 않을 만큼 작은 상태는 "0"인 기억 데이터로 링크되고, 판독 트랜지스터(Q2)를 턴온하기에 충분한 전하들을 기억하고 있는 상태는 "1"인 기억 데이터로 링크된다.
기입 동작 시에는, 기입 워드선(WWL)에 하이 레벨의 기입 전압을 인가함으로써 기입 트랜지스터(Q1)를 턴온시킨다. 이 때, 기입 비트선(WBL)의 설정 전압에 대응하여, 상술한 기억 노드(SN)의 기억 전하가 변화한다.
또한, 판독 동작 시에는, 하이 레벨인 판독 전압이 판독 워드선(RWL)으로 인가된다. 이에 의해서, 기억 노드(SN)의 전압 레벨이 커패시터(C)를 통한 용량성 결합에 의해 상승하게 된다. 이러한 승압 이후의 기억 노드 전압에 있어서, 기억 데이터 "1"의 경우는, 기억 노드(SN)의 기억 전하가 비교적 크기 때문에, 판독 트랜지스터(Q2)는 턴온되고, 전하가 판독 워드선(RWL)으로부터 판독 비트선(RBL)으로 공급되어, 그 전위가 상승한다. 한편, 기억 데이터가 "0"이면, 기억 노드(SN)의 기억 전하가 제로 또는 비교적 작기 때문에, 판독 트랜지스터(Q2)는 사실상 오프가 되고, 판독 비트선(RBL)의 전압은 초기 상태(디스차지 전압)를 유지하게 된다.
이러한 기억 데이터에 따른 판독 비트선(RBL)의 전위 변화는 도시되지 않은 센스 증폭기에 의해 검출되어 기억 데이터로서 식별된다.
다음은, 도 1의 메모리 셀에서 정상 동작 동안 트랜지스터 임계 전압 조건을 나타낼 것이다.
이제, 기입 트랜지스터(Q1)의 임계 전압을 VthW로 나타내고, 판독 트랜지스터(Q2)의 임계 전압을 VthR로 나타낸다.
또한, 기입 동작 시 소정의 인가 전압이 더해질 때 각각의 공통선의 전위와 같이, 기입 워드선(WWL)의 전위는 VWWL로 설정되고, 판독 워드선의 전위로 0V로 설정되며, "0"의 기입 동작 시의 기입 비트선(WBL)의 전위는 VBL0으로 설정되고, "1"의 기입 동작 시의 기입 비트선(WBL)의 전위는 WBL1(>VBL0)로 설정되며, 판독 비트선(RBL)의 전위는 임의의 전압값으로 설정된다.
기입 동작 시, VBL0 또는 VBL1은 기입 데이터의 논리에 대응하는 기입 비트선(WBL)에서 설정된다. VWWL은, 판독 워드선(RWL)의 전위가 0V가 되는 상태에서 기입 워드선(WWL)으로 인가되어, 트랜지스터(Q1)를 턴온시킨다.
"0" 데이터 기입 동작의 경우, 기입 비트선(WBL)의 전위는 이미 낮은 전압 레벨 VBL0로 설정되어 있으므로, 기입 트랜지스터(Q1)가 턴 온일 때, 전하는 기억 노드(SN)로부터 꺼내지고, 기억 노드(SN)의 전위는 VBL0이 된다.
한편, "1" 데이터 기입 동작의 경우, 기입 비트선(WBL)의 전위는 이미 높은 전압 레벨을 갖는 VBL1으로 설정되어 있으므로, 기입 트랜지스터(Q1)가 턴 온일 때, 전하가 기억 노드(SN)로 공급된다, 이 경우 기억 노드(SN)의 전위는 VBL1 또는 (VWWL-VthW)중 보다 낮은 전위가 된다. 즉, 기입 트랜지스터(Q1)에서는 소위 "nMOS 트랜지스터의 V번째 드롭(drop)"으로 인해 전위는 다음 식으로 표현된다.
MIN(VBL1, VWWL-VthW)
이와 같이, 기입 동작 이후 기억 노드(SN)의 전위는 비트선 전위에 의해 결정되고, 기입 데이터에 대응하여, 기입 트랜지스터(Q1)의 게이트 인가 전압과 임계 전압은 기입 비트선(WBL)에서 설정된다.
기입 동작 이후 데이터 홀딩(holding) 시간에, 기입 워드선(WWL)과 판독 워드선(RWL)의 전위들이 모두 0V로 설정되고, 기입 비트선(WBL)과 판독 비트선(RBL)의 전위들은 임의의 값으로 설정된다.
이 때, 판독 워드선(RWL)의 전압이 0V일 때 판독 트랜지스터(Q2)는 턴 오프되어야만 한다. 따라서, 데이터의 홀딩 조건은, 판독 트랜지스터(Q2)의 임계 전압(VthR)이, 기억 노드(SN)의 홀딩 데이터가 "0"인 경우는 식 (1 - 1) 및 상기 홀딩 데이터가 "1"인 경우는 식 (1 - 2)를 만족하게 된다는 것이다.
VBL0<VthR (1 - 1)
MIN(VBL1, VWWL-VthW)<VthR (1 - 2)
한편, 판독 동작 시의 각각의 공통선에서의 전위와 같이, 기입 워드선(WWL)과 기입 비트선(WBL)의 초기 전위는 모두 0V로 설정되고, 판독 워드선(RWL)의 전위는 VRWL에서 설정되며, 기입 비트선(WBL)의 전위는 임의의 전압값으로 설정된다.
먼저, 판독 비트선(RBL)은 미리 0V의 상태로 디스차지된다. 또한, 기입 트랜지스터(Q1)를 오프 상태로 유지하기 위해, 기입 워드선(WWL)의 전압은 0V로 설정된다.
그 후, 소정의 전압이 판독 워드선(RWL)으로 인가되고, 이 전압은 VRWL로 설정된다. 이에 의해서, 커패시터(C)를 통해 판독 워드선(RWL)에 결합된, 기억 노드(SN)의 전위가 상승한다. 기억 노드(SN)의 최종 전위 상승값은 데이터가 홀딩할 때 기억 노드(SN)의 전위에 따라 다르고, 이에 의해 트랜지스터(Q2)의 온 및 오프 상태가 결정된다. 즉, 판독 트랜지스터(Q2)는 홀딩 데이터가 "0"인 오프 상태를 유지하고 있지만, 판독 트랜지스터(Q2)는 상기 오프 상태가 홀딩 데이터가 "1"인 온 상태로 시프트한다.
따라서, 홀딩 데이터가 "1"일 때는, 전하가 판독 워드선(RWL)으로부터 공급되어 판독 비트선(RBL)의 전위를 상승시키는 반면, 홀딩 데이터가 "0"일 때는, 트랜지스터의 오프 누설 전류 만이 흘러 들어감으로, 판독 비트선(RBL)의 전위가 거의 변화하지 않는다. 이와 같이, 기억 노드(SN)에 홀딩된 데이터는 판독 비트선(RBL)의 전위 변화로 변환된 다음, 증폭 및 판독된다.
상술한 바와 같은 판독 동작을 수행하기 위해, 판독 트랜지스터(Q2)의 임계 전압(VthR)은, 홀딩 데이터가 "0"인 기간에 기억 노드(SN)의 전압이 상승한 이후의 값보다는 크고 홀딩 데이터가 "1"인 기간에 기억 노드(SN)의 전압이 상승한 이후의 값보다는 작아야 한다. 즉, 판독 트랜지스터(Q2)의 임계 전압(VthR)은 다음의 식 (2)를 만족해야 한다.
VBL0+αVRWL<VthR<MIN(VBL1, VWWL-VthR)+αVRWL (2)
여기서, 커패시터(C)의 커패시턴스는 C3로 정의한다. 또한, 판독 트랜지스터(Q2)의 게이트 커패시턴스로부터 커패시터(C)의 커패시턴스(C3)를 빼서 얻은 나머지 용량은 C0로 정의한다. 이 때, 용량성 결합 계수 α는 미리 결정된 상수로서 C3/(C0+C3)에 의해 정의된다.
기입 동작 및 판독 동작을 위한 기입 및 판독 트랜지스터들(Q1 및 Q2)의 임계 전압들(VthW 및 VthR)은 식 (1 - 1)과 (1 - 2) 및 식 (2)를 만족하도록 설정되고, 공통선에서의 설정 전압은 프로세스의 변화 등을 고려하여 임계값의 광범위한 최적 범위가 얻어질 수 있도록 결정된다.
상술한 3개의 식을 만족하는 트랜지스터의 임계 전압(VthW 및 VthR)이 VBL=0V, VBL1=VWWL=VWWR=전원 전압(Vcc)으로 설정될 수 있는데, 이는 전원 전압(Vcc)과 그라운드 전위(0V) 이외의 전압들을 사용하지 않고도 메모리 셀(MC)을 동작할 수 있도록 한다. 따라서, 이 경우, 주변 회로에서 다른 내부 전원 전압을 생성할 필요가 없고 또한 특정한 고전압용 트랜지스터를 형성할 필요가 없다. 즉, 전력 공급의 관점에서 그리고 고전압 저항 트랜지스터가 불필요하게 된다는 관점에서, 이러한 메모리 제조 프로세스가 논리 회로들의 제조 프로세스와 보다 잘 매칭된다. 따라서, 메모리 논리 실장 IC의 제조가 용이하게 된다.
본 실시예에 따른 메모리 셀(MC)에서는, 전원 전압(Vcc) (또는 그라운드 전위)의 공급선을 메모리 셀 안으로 끌어당기지 않으므로, 배열 공간 및 콘택트의 양 면에서, 도 21에 도시된 종래 기술의 구성을 갖는 2-트랜지스터와 1-커패시터 타입의 메모리 셀과 비교했을 때 메모리 셀 면적을 보다 소형화할 수 있다는 장점이 있다. 또한, 후술되는 실시예들에 의해 상세히 설명하겠지만, 커패시터(C)가 판독 트랜지스터(Q2)의 게이트와 드레인 사이에 삽입되므로, 트랜지스터의 기생 커패시턴스가 이러한 커패시터(C)의 일부 또는 전체에 이용될 수 있어, 제조 프로세스가 용이해진다는 장점이 있다.
본 실시예에서는, 트랜지스터들이 n-채널 타입으로 구성되어 있지만, 이 트랜지스터들 중 하나 또는 두개가 또한 p-채널 타입으로도 구성될 수 있다는 것을 주목하자. 이 경우, 대응하는 신호선들의 논리를 적절하게 반전 및 제어함으로써, 거의 동일하게 동작하도록 할 수 있다.
제2 실시예
제2 실시예에서는, 메모리 셀 어레이의 구성 및 그 주변 회로들 그리고 메모리 셀의 평면 및 단면 구조의 구체적인 예를 이용하여 보다 상세한 설명이 행해질 것이다.
도 2는 제2 실시예에 따른 반도체 메모리에 있어서, 메모리 셀 어레이와, 워드선 구동 회로, 센스 증폭기 및 디스차지 회로를 포함하는 주변 회로의 주요 부분의 블록도이다.
도시된 바와 같이, 메모리 셀 어레이는 매트릭스 내에 배열된 m×n (m, n : 임의의 정수)개의 메모리 셀들(MC11, MC12, ..., MC21, ..., 및 MCmn)로 구성되어 있다. 이 메모리 셀 어레이에서, 동일한 로우(row)의 메모리 셀들은 동일한 기입 워드선들(WWLj) (j=1, 2, ..., n)과 판독 워드선(RWLj)에 접속되고, 동일한 칼럼(column)의 메모리 셀들은 동일한 비트선(BLi)(i=1, 2, ..., m)에 접속된다. 참조 셀 (참조 메모리 셀)(RCi), 센스 증폭기(SAi) 및 디스차지 회로(DCHi)는 각 칼럼의 메모리 셀에 접속된다. 참조 셀들(RC1, RC2, ..., 및 RCm)은 참조 비트선(RBL1, RBL2, ..., 및 RBLm)에 접속된다는 것을 주목하자. 상기 참조 비트선(RBL1, RBL2, ..., 및 RBLm)은 비트선(BL1, BL2, ..., 및 BLm)과 쌍을 이루어 형성된다. 센스 증폭기(SAi)는 비트선(BLi)과 이에 대응하는 참조 비트선(RBLi)을 포함하는 비트선 쌍에 접속된다.
참조 셀 (RC1, RC2, ,,,, 및 RCm)은 참조 기입 워드선 (RWWL) 및 참조 판독 워드선 (RRWL)에 공통 접속된다. 주목할 점은 기입 워드선 (WWLj), 판독 워드선 (RWLj), 참조 기입 워드선 (RWWL), 및 참조 판독 워드선 (RRWL)은 모두 워드선 구동 회로 (WRD)에 접속된다는 점이다. 기입 동작, 판독 동작, 또는 리프레시 동작시에는, 하나 이상의 워드선이 워드선 구동 회로 (WRD)에 의해 선택되어, 기입 전압이 선택된 기입 워드선에 인가되거나, 판독 전압이 선택된 판독 워드선에 인가된다.
도 2에서, 각 참조 셀 (RCi)는 메모리 셀 (MCij)와 실질적으로 동일한 구조를 가지고 있다. 판독 동작 이전에, 예를 들면, 데이터 "1"은 선택된 메모리 셀과 동일한 칼럼에 배치된 참조 셀에 기입된다. 이러한 이유 때문에, 예를 들면, 메모리 셀 (MC11)이 선택되고 판독 동작이 그것에 대해 실행되는 경우, 비트선 (BL1)의 전압은 선택된 메모리 셀 (MC11)의 저장 데이터에 의해 설정되고, 이것에 대응하는 참조 비트선 (RBL1)의 전압은 참조 셀 RC1에 기입된 데이터 "1"에 의해 설정된다. 특히, 참조 비트선 (RBL1)의 전압을, 예를 들면 판독 데이터 "1" 및 "0"에 대응하는 비트선 전압들간의 중간 레벨로 설정함으로써, 비트선 (BL1)과 참조 비트선 (RBL1)간에 일정한 전위차가 생성된다.
비트선 (BL1)과 참조 비트선 (RBL1)간의 전위차는 비트선 (BL1) 및 참조 비트선 (RBL1)에 접속된 센스 앰프 (SA1)에 의해 검출되고, 선택된 메모리 셀 (MC11)의 저장 데이터가 판독된다.
도 3은 도 2에 도시된 메모리 셀 어레이를 구성하는 메모리 셀 (MCij)의 구성을 도시하고 있다. 도 3에 도시된 메모리 셀 (MC)는 비트선들이 기입 동작용의 하나 및 판독 동작용의 하나로 분리되지 않는다는 점에서 제1 실시예와 상이하다. 즉, 기입 트랜지스터 (Q1)의 드레인과 판독 트랜지스터 (Q2)의 소스가 동일 비트선 (BL)에 접속된다. 나머지 구성은 제1 실시예의 메모리 셀과 동일하므로, 그 설명은 생략한다.
유의할 점은 도 2에 도시된 메모리 셀을 구성하는 메모리 셀 모두는 동일한 구조를 가지고 있으므로, 도 3에서 매트릭스 형태로 배열 위치를 나타내는 숫자를 생략하고 셀들은 단지 메모리 셀 (MC)로 나타낸다. 또한, 이것에 접속된 워드선 및 비트선의 참조 어디에도 숫자를 붙이지 않았다.
도 4는 도 2에 도시된 하나의 칼럼에 상응하는 메모리 셀 어레이의 주요부 구성 및 주변 회로를 도시한 회로 다이어그램이다. 유의할 점은 도 4에는 한 칼럼의 메모리 셀 그룹에서 단지 하나의 메모리 셀만이 편의상 도시되어 있다. 메모리 셀 (MC)와 동일한 칼럼에 배치된 다른 메모리 셀은 실질적으로 동일한 구조 및 접속 구성을 가지고 있다.
도 4에 도시된 바와 같이, 참조 셀 (RC)는 참조 기입 트랜지스터 (RQ1), 참조 판독 트랜지스터 (RQ2), 참조 커패시터 (RC), 및 참조 데이터 설정 트랜지스터 (RQ3)로 구성되어 있다. 참조 기입 트랜지스터 (RQ1)의 게이트는 참조 기입 워드선 (RWWL)에 접속되고, 그 드레인은 참조 비트선 (RBL)에 접속된다. 참조 판독 트랜지스터 (RQ2)의 게이트는 참조 기입 트랜지스터 (RQ1)의 소스에 접속되고, 그 드레인은 참조 판독 워드선 (RRWL)에 접속되며, 그 소스는 참조 비트선 (RBL)에 접속된다. 또한, 참조 판독 트랜지스터 (RQ2)의 게이트와 드레인 사이에는 참조 커패시터 (RC)가 접속된다. 또한, 참조 데이터 설정 트랜지스터 RQ3의 게이트는 이퀄라이즈 신호선 (EQ)에 접속되고, 그 드레인은 전원 전압 VCC의 공급선에 접속되며, 그 소스는 참조 판독 트랜지스터 (RQ2)의 게이트에 접속된다.
판독 동작 이전에, 고레벨 이퀄라이즈 신호가 이퀄라이즈 신호선 EQ에 인가된다. 이것에 응답하여, 참조 데이터 설정 트랜지스터 (RQ3)가 턴온되어, 참조 판독 트랜지스터 (RQ2)의 게이트가 전원 전압 VCC에 의해 충전되고, 고레벨로 설정된다. 즉, 참조 데이터 "1"은 판독 동작전에 참조 셀 (RC)에 기입된다.
여기에서, 예를 들면, 참조 셀 (RC)를 구성하는 참조 판독 트랜지스터 (RQ2)의 게이트 폭은 메모리 셀 (MC)를 구성하는 판독 트랜지스터 (Q2)의 게이트 폭보다 작게 설정된다. 판독 트랜지스터 (Q2) 및 참조 판독 트랜지스터 (RQ2)의 구동 능력은 트랜지스터의 게이트 폭에 의해 결정되므로, 판독 동작시, 메모리 셀 (MC)의 저장 데이터가 "1"인 경우에도 참조 비트선 (RBL)의 전압이 비트선 (BL)의 전압보다 낮게 된다. 메모리 셀 (MC)의 트랜지스터 (Q2)의 게이트 폭과 참조 셀 (RC)의 트랜지스터 (RQ2)의 게이트 폭의 비를 적절히 설계함으로써, 판독 동작시, 참조 비트선 (RBL)의 전압이 비트선 (BL)의 데이터 "1" 및 "0"에 대응하는 전압들간의 중간 레벨로 유지될 수 있다. 이것에 의해, 메모리 셀 (MC)에 "1"이 저장된 경우, 비트선 (BL) 전압은 참조 비트선 (RBL)의 전압보다 높게 되고, 역으로 메모리 셀 (MC)에 "0"이 저장된 경우, 비트선 (BL)의 전압은 참조 비트선 (RBL)의 전압보다 낮게 된다. 비트선 (BL)과 참조 비트선 (RBL)간의 전위차가 센스 앰프 (SA)에 의해 검출되면, 메모리 셀 (MC)의 저장 데이터가 판독될 수 있다.
센스 앰프 (SA)는 pMOS 트랜지스터 PS1 및 PS2와 nMOS 트랜지스터 NS1 및 NS2로 구성된다. 2개의 CMOS 인버터가 이들 트랜지스터에 의해 형성된다. 도시된 바와 같이, 센스 앰프 (SA)는 인버터의 입력 및 출력이 교대로 접속된 래치 회로이다. 포지티브측 및 네거티브측 구동 전압이 포지티브측 구동 전압 공급선 (SPL) 및 네거티브측 구동 전압 공급선 (SNL)에 의해 센스 앰프 (SA)에 인가된다. 유의할 점은, 센스 앰프 SA의 구동시, 예를 들면 전원 공급 전압 VCC가 포지티브측 구동 전압 공급선 (SPL)에 인가되고, 네거티브측 구동 전압 공급선 (SNL)은 예를 들면 그라운드 전위로 유지된다는 점이다.
디스차지 회로 (DCH)는 그 게이트들이 이퀄라이즈 신호선 (EQ)에 공통 접속되는 3개의 트랜지스터 QE1, QE2, 및 QE3로 구성된다. 트랜지스터 QE1은 비트선 (BL)과 참조 비트선 (RBL)의 사이에 접속되고, 트랜지스터 QE2 및 QE3는 비트선 (BL)과 참조 비트선 (RBL)의 사이에 직렬로 접속된다. 트랜지스터 QE2와 QE3의 콘택트는 그라운드된다.
판독 동작 이전에, 고레벨의 신호, 예를 들면 전원 전압 VCC레벨의 신호가 이퀄라이즈 신호선 (EQ)에 인가된다. 이것에 응답하여 디스차지 회로 (DCH)내의 모든 트랜지스터 QE1, QE2, 및 QE3가 턴온되어, 비트선 (BL)과 참조 비트선 (RBL)이 동일 전위, 즉 0V로 디스차지된다.
상기 설명한 메모리 셀 MC 및 참조 메모리 셀 (RMC)내에서, 커패시터 C 및 참조 커패시터 (RC)는 판독 트랜지스터 (Q2) 또는 참조 판독 트랜지스터 (RQ2)의 게이트와 드레인 간에 접속된다. 이 때문에, 본 실시예에서는 커패시터 C 및 RC는 트랜지스터내에 기생 용량으로 구성된다.
커패시터가 형성된 판독 트랜지스터와 판독 워드선의 접속부의 평면도 및 단면도가 메모리 셀을 예로 취한 도 5a 및 5b에 도시되어 있다.
이러한 메모리 셀에서, 소자 분리 절연막(2)는 p형 반도체 기판(또는 p형 웰; 1)의 표면상에 형성되고, 소자 분리 절연막(2)에 의해 둘러싸인 영역이 트랜지스터의 액티브 영역이 된다. 본 실시예의 판독 워드선 (RWL)은 n형 불순물을 반도체 기판(또는 p형 웰)의 액티브 영역 표면에 고농도로 도핑함으로써 형성된 n+불순물 영역(3)에 의해 구성되고, 판독 트랜지스터 (Q2)의 채널 방향에 수직인 방향으로 길게 확장하는 메모리 셀들간을 통과하면서 배열된다.
이러한 n+불순물 영역(3)내에는, 돌출부가 그 중앙으로부터 한 방향으로 분기된다. 이러한 분기부(3a)는 판독 트랜지스터 (Q2)의 드레인 불순물 영역을 구성한다. 마찬가지로, 이러한 드레인 불순물 영역(3a)와 이격된 액티브 영역에 n형 불순물을 고농도로 도핑함으로써 형성된 소스 불순물 영역(4)이 형성된다. 소스 및 드레인 불순물 영역(3, 4)의 대향 간격이 채널 형성 영역이다.
판독 트랜지스터 (Q2)의 게이트 전극(6)은 게이트 절연막(5)상에 존재하고, 채널 형성 영역, 드레인 불순물 영역(3a), 및 소스 불순물 영역(4)의 일부에 중첩한다. 여기에서, 드레인 불순물 영역(3a)측상의 중첩 면적은 도 5의 참조 부호 4a로 나타낸 소스 불순물 영역(4)측상의 중첩부의 면적보다 충분히 크도록 설정된다. 즉, 판독 트랜지스터 (Q2)는 그 게이트와 드레인간의 기생 용량이 게이트와 소스간의 기생 용량보다 크게 되도록 설계된다.
유의할 점은, 특별히 도시되지는 않았지만, 기입 트랜지스터 (Q1)은 대칭적인 소스 및 드레인을 갖는 일반적인 MIS 트랜지스터를 포함한다.
도 6a 내지 도 8c는 도 4에 도시된 메모리 셀 칼럼의 판독 동작, 기입 동작, 및 리프레시 동작시의 타이밍 차트이다.
도 6c에 도시된 바와 같이, 기입 워드선 (WWL)은 판독 동작 기간 전체에 걸쳐 로우 레벨로 유지되어, 기입 트랜지스터 (Q1)은 턴 오프된다.
판독 동작에 앞서, 우선 도 6a에 도시된 바와 같이, 이퀄라이즈 신호선 (EQ)가 하이 레벨이 되는 경우, 비트선 (BL)이 디스차지 회로 (DCH)에 의해 방전되어, 예를 들면 그라운드 전위가 된다. 그 후에, 비트선 (BL)은 플로팅 상태가 된다.
방전 후, 도 6b에 도시된 바와 같이, 하이 레벨의 판독 전압이 판독 워드선 (RWL)에 인가된다. 이러한 판독 전압이 인가되는 경우, 판독 트랜지스터 (Q2)의 게이트와 드레인간의 용량성 결합으로 인해, 게이트 전압 Vg가 상승된다. 이때, 상승된 게이트 전압 Vg는 메모리 셀 MC의 저장 데이터에 따라 상이하다. 예를 들면, 메모리 셀 MC의 저장 데이터가 "1"이면, 게이트 전압 Vg는 판독 트랜지스터 (Q2)의 임계 전압 VthR을 초과하므로, 트랜지스터 Q2가 턴온된다. 역으로, 메모리 셀 MC의 저장 데이터가 "0"이면, 게이트 전압 Vg는 트랜지스터 Q2의 임계 전압 VthR 이하가 되므로, 트랜지스터 Q2는 오프 상태를 그대로 유지한다.
이러한 판독 전압 및 바이어싱 조건을 인가하는 경우의 메모리 셀의 등가 회로를 나타내는 단면도가 도 9에 도시되어 있다.
도 9의 p 웰(1)의 우측 절반에는, 도 5a 및 5b를 참조하여 설명된 판독 트랜지스터 Q2의 드레인 불순물 영역(3a), n+불순물 영역(3, 판독 워드선 RWL), 소스 불순물 영역(4), 및 게이트 전극(6)이 도시되어 있다. 또한, p 웰(1)의 좌측 절반에는, 기입 트랜지스터 Q2의 소스 불순물 영역(7), 드레인 불순물 영역(8), 및 게이트 전극(9, 기입 워드선 WWL)이 도시되어 있다.
기입 트랜지스터 Q1의 게이트 전극(9)은 예를 들면 불순물로 도핑된 다결정 실리콘으로 만들어지고, 도시되지 않은 게이트 절연막을 통해 소스 및 드레인 불순물 영역(7, 8)간의 채널 형성 영역상에 스택된다. 판독 트랜지스터 Q2의 게이트 전극(6)은 예를 들면 불순물로 도핑된 다결정 실리콘으로 이루어지고, 기입 트랜지스터 Q1의 소스 불순물 영역(7)에 접속된다. 공통 접속된 판독 트랜지스터 Q2의 게이트 전극(6)과 기입 트랜지스터 Q1의 소스 불순물 영역(7)이 메모리 셀 MC의 기억 노드 SN을 형성한다. 저장 데이터에 대응하는 전압이 그 커패시턴스에 의해 유지된다.
판독 트랜지스터 Q2의 소스 불순물 영역(4)과 기입 트랜지스터 (Q1)의 드레인 불순물 영역(8)이 도시되지 않은 비트선 BL에 접속된다.
판독 동작시, 도 9에 도시된 바와 같이, 기입 트랜지스터 (Q1)의 게이트 전극(9, 기입 워드선 WWL) 및 p 웰(1)이 0V로 유지되고, 예를 들면 1.5V의 판독 전압 VRD가 판독 트랜지스터 (Q2)의 드레인 불순물 영역(3a)와 통합하여 형성된 판독 워드선 RWL(n+ 불순물 영역(3))에 인가된다.
여기서, 도 9에 도시된 바와 같이, 기입 트랜지스터(Q1)의 게이트와 소스사이의 커패시터는 (C1)으로 정의 되고, 소스와 웰사이의 커패시터는 (C2)로 정의 되고, 판독 트랜지스터(Q2)의 게이트와 드레인 사이의 커패시터는 (C3)로 정의 되고, 게이트와 채널형성부 사이의 커패시터는 (C4)로 정의 된다. 판독 작업전에, 트랜지스터(Q2)의 게이트 전압(기억 노드 전압)(Vgo)은 저장 데이타에 대응해서 정해진다. 예를 들어, 저장 데이타가 "1"일때, Vgo 는 1.0 (V)이고, 저장 데이타가 "0"일 때는, Vgo는 0 V 이다. 판독 작업시, 고 레벨의 판독 전압(VRD)이 판독워드선(RWL)에 인가될때, 게이트 전압 Vg는 게이트와 판독 트랜지스터(Q2)의 드레인 사이의 커패시터 결합에 의해 증가한다. 이러한 상승후의 게이트 전압 Vg는 다음식을 통해 얻어진다.
Vg=Vgo+ VRD·α
α = C3 / (C1+C2+C3+C4)
도 5a 와 5b에 도시된 바와 같이, 판독 트랜지스터(Q2)에서는, 게이트 전극(6)과 드레인 불순물 영역(3a)의 오버랩 영역은 게이트 전극(6)과 소스 불순물 영역 (4)의 오버랩 영역보다 크게 형성된다. 이러한 이유로 인해, 트랜지스터(Q2)의 게이트와 드레인 사이의 커패시터(C3)는 그곳의 게이트와 소스 사이의 커패시터보다 커진다. 여기서, 예를들어 식(1)에 의해, 커패시터 결합 계수(α)가 0.33이고 판독 전압(VRD)가 1.5 (V)이면 저장 데이타가 "1"일때 판독 트랜지스터(Q2)의 게이트 전압 Vg는 1.5 (V)가 되고, 저장 데이타가 "0"일때 판독 트랜지스터(Q2)의 게이트 전압 Vg는 0.5 (V)가 된다.
여기서, 기입 트랜지스터(Q1)와 판독 트랜지스터(Q2)의 임계전압 VthW와 VthR은 기판 바이어싱 효과를 고려해서 1.1 (V)로 정해진다. 만약, 비트선(BL)이 0V 로 디스차지되고 플로팅 상태로 유지되는 상태에서판독 트랜지스터(Q2)의 드레인에 1.5V 가 인가된다면, 메모리 셀(MC)의 저장 데이타가 "1"일때 트랜지스터(Q2)는 켜지고, 메모리 셀(MC)의 저장 데이타가 "0"일때 트랜지스터(Q2)는 꺼진다.
판독 트랜지스터(Q2)가 켜질때, 비트선(BL)은 판독 트랜지스터(Q2)를 통해 판독 워드선(RWL)에 인가되는 판독 전압(VRD)에 의해 차지(charge)되고, 그곳의 전위는 증가한다. 반면에, 판독 트랜지스터(Q2)가 그대로 오프 상태를 유지하면, 비트선(BL)의 전위은 변하지 않고, 예를 들어 전위가 디스차지되면 그라운드 전위는 유지된다.
이러한 방식에서, 판독작업시, 비트선(BL)의 전위는 메모리 셀(MC)의 저장 데이타에 대응해서 다르고, 따라서 메모리 셀(MC)의 저장 데이타는 센스 앰플리파이어(SA)에 의한 비트선(BL)의 전위를 감지함에 의해 판독된다.
기입 동작시, 기입 데이타는 도 1에 도시된 메모리 셀 어레이에서 선택된 메모리 셀에 저장된다. 이러한 기입 동작시, 선택된 워드선, 즉 선택된 기입 워드선(WWL)및 선택된 판독 워드선(RWL) 에 접속된 선택되지 않은 메모리 셀들의 저장 데이타의 파괴 위험이 있다. 이러한 이유로 인해, 기입 동작시에는, 선택된 워드선에 접속된 선택되지 않은 메모리 셀들에 관해 리프래쉬 동작이 수행된다.
기입 동작의 첫번째 중반부에서는, 실질적으로 상기 판독 동작시와 같은 동작이 수행된다.
도 7A에 도시된 바와 같이, 비트선의 디스차지후에는, 하이 레벨의 판독전압이 첫번째로 선택된 판독워드선(RWL)에 인가된다. 이러한 것에 대한 응답으로, 선택된 판독 워드선(RWL)에 접속되고 저장 데이타 "1"을 가지고 있는 모든 메모리 셀들의 판독 트랜지스터(Q2)는 턴온되고, 선택된 판독 워드선(RWL)에 접속된 메모리 셀들의 저장데이타에 대응해서, 그들에 접속된 모든 비트선(BL)들의 전위들은 변하고 판독된다.
다음에, 예를 들어 입력 버퍼로부터의 기입 데이타에 대응하는 전압이 선택된 메모리 셀들에 접속된 비트선(BL)들에 인가된다. 여기서, 기판의 바이어싱 효과를 고려해서 각 메모리 셀의 기입트랜지스터(Q1)과 판독 트랜지스터(Q2)의 임계전압 VthW와 VthR는 1.1(V)로 추정된다. 게다가, 전원 전압(VCC)이 하이레벨의 전압 1.5(V)라고 가정하면, 예를 들어 기입 데이타가 "1"일때는 레벨(1.5(V))의 전원 전압(VCC)이 선택된 비트선(BL)에 인가되고, 기입 데이타가 "0"일 때에는 선택된 비트선(BL)에 로우 레벨의 전압, 예를 들어 0(V)가 인가된다.
이러한 상태에서, 기입 전압은 기입 워드선(WWL)에 인가된다. 기입 전압 예르 들어 2.1V 는 전원 전압(VCC)으로부터 부스팅에 의해 얻어진다. 이러한 이유로 인해, 데이타 "1"을 기입할때, 비트선(BL)에 인가되는 1.5V 의 전압은 그렇게 많이 낮추어지지 않고 기입 트래지스터(Q1)을 통해 기억 노드(SN)에 전송된다. 데이타"0"의 기입 동작시에는, 비트선(BL)의 셋트 전압 0V 가 그대로 기억 노드(SN)에 전송된다. 즉, 데이타 "1"기입후의 기억 노드(SN)의 유지 전압은 1.0(V)가 되고, 데이타 "0"기입후의 기억 노드(SN)의 유지 전압은 0V 가 된다.
기입 동작시, 기입 동작은 기입 워드선(WWL)에 접속되어 있는 선택되지 않은 메모리 셀들을 위해 또한 수행된다. 그러나, 상기와 같이, 각 선택되지 않은 메모리 셀에서의 저장 데이타는 기입 동작전에 판독 되고, 이것에 대응하는 비트선 전압은 전원 전압(VCC)의 진폭의 바이너리 전압값에서 세트되며, 그래서 원래 데이타의 재 기입 동작이 선택되지 않은 메모리 셀들을 위해 수행된다. 따라서, 기입 동작에 의한 선택되지 않은 메모리 셀들에서의 데이타 파괴는 방지되며, 동시에, 시간이 흐름에 따라 초기치에서보다 저하되는 저장신호의 진폭을 재저장하기 위한 리프레쉬 동작이 얻어진다.
도 8a에서 8c에 도시된 리프레쉬 동작은 기입회로에 의한 비트선(BL) 전압의 강제적인 변경이 없다는 것을 제외하고는 도 7a에서 7c에 도시된 기입 동작시의 동작과 기본적으로 동일하다. 이러한 이유로 인해, 자세한 설명이 생략되도, 리프레쉬 동작에서는, 판독 동작과 기입 동작이 선택된 열들의 메모리 셀들의 그룹에 관해서 모두 같이 수행된다. 그러한 동작들은 메모리 셀 어레이에서 선택된 열을 변경하며 모든 메모리 셀들에 관해 수행된다. 이러한 리프레쉬 동작은 일정한 기간동안 기입 엑세스가 없을때 자동적으로 실행될 수 있도록 제어되며, 기입 트랜지스터(Q1)의 오프 리크(off leak)전류에 의해 판독 트랜지스터(Q2)의 게이트에 저장된 전하가 방전됨에도 불구하고, 판독 동작이 불가능하게 될 정도로 저장된 전하가 작아지기 전에 원래 저장 전하에 맞추어 주기적으로 리셋될 수 있으며, 결과적으로, 데이타 악화는 방지될 수 있다.
도 10a에서 10b 및 도 11a에서 11b는 판독 트랜지스터와 판독 워드선의 접속부의 두번째 실시예에 따른 메모리 셀의 제조프로세스의 개략적인 단면도들이다.
상기와 같이, 두번째 실시예에 따른 메모리 셀에서는, 판독 트랜지스터(Q2)의 게이트와 드레인 사이의 커패시티(C3)를 증가시키기 위해, 게이트 전극(6)과 드레인 불순물 영역(3a)의 오버랩 영역은 크게 형성된다. 아래에서는, 도 10a와 10b 및 도 11a와 11b에 근거해 본 실시예에서의 판독 트랜지스터의 게이트와 드레인 사이의 커패시터를 형성하는 방법의 두가지 예가 설명되어질 것이다.
먼저, 첫번째 형성 방법에서는, 판독 트랜지스터(Q2)의 소스 불순물 영역(4)와 드레인 불순물 영역(3a), 및 드레인 불순물 영역(3a)에 접속되 판독 워드선(RWL)을 형성하는 n+불순물 영역(3)은 도 10a에 도시된 바와 같이 형성된 P-well 1 의 표면에 같이 형성된다. 구체적으로, 예를 들어 저항이 패턴화되고, n 타입의 불순물이 이것을 마스크로 사용함으로써 이온-주입되고, 저항이 제거되고, 다음에는 활성화 어닐링이 수행된다.
도 10b에 도시된 다음 단계에서는, 먼저, 실리콘 산화물과 같은 게이트 절연막(5)가 불순물 영역들의 표면들을 포함한 실리콘 표면의 모든 영역에 형성되며, 게이트 전극(6)을 형성하는 다결정 실리콘 필름이 증착된다.
다음에, 다결정 실리콘 필름의 스택된 필름들과 게이트 절연막이 패턴화 된다. 이러한 패턴화는 스택된 필름들이 소스 불순물 영역(4)과 드레인 불순물 영역(3a)의 부분을 오버랩하기 위해 수행되며, 영역을 형성하는 채널의 모든 영역을 덮는 패턴은 왼쪽이며, 다른 주변부는 제거된다. 이러한 것에 의해, 소스불순물 영역(4)와의 오버랩 영역보다 큰 드레인 불순물 영역(3a)와의 오버랩 영역을 가지고 있는 게이트 전극(6)은 게이트 절연막(5)에 형성된다. 게이트 전극(6)을 오버랩 하지 않고 도 10a 와 10b까지 수직 방향으로 길게 확장하는 불순물 영역(3)이 판독 워드선(RWL)이 됨을 유의 하라.
도 11a와 도 11b에 도시된 두번째 형성법에서는, 게이트 전극의 스택된 패턴과 게이트 절연막이 형성된 후에, 불순물 영역이 형성된다.
즉, 첫째로, 도 11a에 도시된 바와 같이, 실리콘 산화물과 같은 게이트 절연막(5)는 실리콘 표면의 모든 영역에 형성되고, 게이트 전극(6)을 형성하는 다결정 실리콘막이 증착된다.
다음에는, 다결정 실리콘막의 스택된 막들과 게이트 절연막이 패턴화된다. 이러한 패턴화에서, 첫째로, 저항과 같은 첫번째 마스크 층은 영역을 형성하는 채널과 판독 트랜지스터(Q2)의 소스 불순물 영역이 형성되는 부분을 덮는 패턴과 함께 형성된다. 드레인 불순물 영역이 형성되는 면의 다결정 실리콘막은 그곳의 막 두께의 중간부분에 부분적으로 에칭된다. 다음에 첫번째 마스크층이 제거된후에는, 저항과 같은 두번째 마스크층이 다시 형성된다. 이 두번째 마스크층은 첫번째 에칭에 의한 단계 상위부를 포함하는 게이트 전극의 외형패턴과 함께 형성된다.
두번째 마스크층이 형성되는 상태에서는, 주위의 다결정 실리콘막과 게이트 절연막은 에칭에 의해 제거된다. 도 11a에 도시된 바와 같이, 단계 상위에 의해 얇아지는 드레인 측면과의 게이트 전극(6)은 P-웰 1 의 표면에 형성되는 게이트 절연막(5)에 형성된다.
두번째 마스크층을 제거한 후에는, n 타입 불순물의 이온들은 자동정렬 마스크로서 게이트 전극(6)의 사용에 의해 주입 된다. 이것에 의해, 이온들은 게이트 전극(6)의 주변부의 P웰 표면부의 깊숙한 부분위에 주입된다. 주입된 이온들의 일부는 P웰 1의 표면에 도달하기 위해 게이트 전극(6)의 얇은 부분을 통해 통과하고, 게이트 전극(6)의 얇은 부분밑의 웰 표면의 얕은 부분을 도핑한다. 활성화 어닐링이 수행될때, 판독 워드선(RWL)을 형성하는 소스 불순물 영역(4)와 불순물 영역(3)은 게이트 전극(6)의 양면에 형성되고, 드레인 불순물 영역(3a)는 게이트 전극(6)의 얇은 부분밑에 형성된다.
게이트 전극(6)과 소스 불순물 영역(4)는 활성화 어닐링시 측면방향으로의 확산에 의해 약간 오버랩하고, 반면에 이것과 비교하여, 게이트 전극(6)과 드레인 불순물 영역(3a)의 오버랩 영역은 단계 상위가 형성되는 부분에 따라 자유롭게 조절될 수 있으며 그것은 비교적 충분히 크다.
제 2의 실시예에 따른 메모리 셀에서는, 게이트 전압 Vg로부터 판독 트랜지스터(Q2)의 임계전압 VthR 을 빼서 얻어진 값이 판독 워드선(RWL)에 인가된 전압(VRD)보다 낮으면, 기억 데이타가 "1"일때 비트선(BL)에 나타나는 전압은 그러한 낮은 값으로 제한된다. 이러한 이유로 인해, 판독 트랜지스터(Q2)의 게이트와 드레인 사이의 커패시터(C3)를 증가시킴에 의해, 비트선 전압의 변화 범위는 판독 동작시에 보다 커질 수 있다.
판독 트랜지스터(Q2)의 게이트와 드레인 사이의 커패시터(C3)를 크게 하기 위해서, 두번째 실시예에서는, 판독 트랜지스터(Q2)의 드레인 측면에 게이트 기생 커패시터(CP)는 소스 측면에서의 것보다 크게 만들어진다. 즉, 게이트 전극(6)과 드레인 불순물 영역(3a)의 오버랩 영역을 게이트 전극(6)과 소스 불순물 영역(4)의 오버랩 영역보다 크게 디자인함에 의해, 판독 동작시의 비트선 전압의 변화 범위가 확보된다. 그러한 커패시터는 소위 기생 커패시터(CP) 이다. 이것을 형성하는데 특별한 단계이 요구되지 않는다. 그것은 판독 트랜지스터(Q2)의 형성과 함께 형성되어질 수 있고, 따라서 제조 비용의 큰 증가를 수반하지 않는 이득이 있다.
유의할 점은 두번째 실시예의 반도체 메모리에서의, 각 메모리 셀 스트링(string)에서, 다른 비트선보다 참조 비트선(RBL)이 제공된다는 것이다. 이 참조 비트선(RBL)은 참조셀(RC), 디스차지회로(DCH), 및 센스 앰플리파이어(SA)에만 접속되고 도 2와 도 4에 도시된 메모리 셀 어레이에는 접속되지 않는다. 따라서, 참조 비트선(RBL)은 보통 비트선(BL)보다 짧게 만들어지며, 따라서 메모리 셀 어레이 영역의 큰 증가가 참조 비트선(RBL)의 상호접속에 의해 발생하지 않는다.
제 3 실시예
제 3실시예는 가능한한 메모리 셀 영역의 증가를 방지하며 판독 트랜지스터의 게이트와 드레인간의 커패시터을 증가시킬 수 있는 메모리 셀의 변형례에 관한 것이다.
도 12는 세번째 실시예에 따른 메모리 셀의 회로도이다.
이 메모리 셀의 두번째 실시예와의 차이는 외부 커패시터 소자(Cex1)이 트랜지스터 기생 커패시터(CP)에 병렬로 접속된다는 점에 있다. 나머지 구성은 도 4에 도시된 두번째 실시예에 따른 메모리 셀의 것과 유사하다.
도 13a와 13b는 세번째 실시예에 따라 커패시터기가 형성되있는 판독 트랜지스터와 메모리 셀에서의 판독 워드선간의 접속부의 평면도와 단면도이다.
이 메모리 셀에서, 도 5a와 5b에 도시된 두번째 실시예의 경우와 비교해서, 게이트 전극(6)은 가로 방향으로 판독 워드선(RWL)을 형성하는 n+불순물 영역(3)을 통과함에 의해 n 타입의 불순물 영역(드레인 불순물 영역(3a))의 브랜치부로부터 훨씬 바깥의 소자 분리 절연층(2)에 확장된다. 이로 인해, 드레인 불순물 영역(3a)를 낮은 전극으로 사용하고 게이트 전극(6)을 높은 전극으로 사용하는 트랜지스터 기생커패시터(CP)에 평행하게, 낮은 전극으로 판독 워드선(RWL)을 형성하고 높은 전극으로 게이트 전극 (6)을 형성하는 n+불순물 영역(3)을 사용하는 외부 커패시터 소자(Cex1)이 형성된다. 나머지 구성은 도 5a와 5b에 도시된 두번째 실시예의 것과 유사하다.
도 14는 등가회로를 포함하는 단면도로 이 메모리 셀의 구성을 나타낸다.
여기에 도시된 바와 같이, 판독 트랜지스터(Q2)의 게이트와 드레인간의 커패시터값은 기생커패시터(CP)의 커패시터값(C3)와 외부 커패시터 소자(Cex1)의 커패시터값(C5)를 더해서 얻어진 값이 된다. 이러한 이유로 인해, 판독 동작시에, 하이 레벨의 판독전압(VRD)가 판독 워드선(RWL)에 인가될때 판독 트랜지스터(Q2)의 게이트와 드레인간의 커패시터 결합에 의한 부스팅후의 게이트 전압(Vg)는 다음식에 의해 얻어진다.
Vg=Vgo+ VRD·α
α = (C3+C5) / (C1+C2+C3+C4+C5) (4)
이 식의 커패시터 결합 계수 α는 식(3)의 경우의 값보다 크고 예를 들어 0.5 가 된다. 이러한 이유로 인해, 부스팅후의 게이트 전압 (Vg)는 두번째 실시예의 경우와 비교해서 커진다. 그러한 값에 의해, 기억 데이타가 "1"일때, 판독 트랜지스터(Q2)의 게이트 전압 (Vg)는 커지고, 비트선에서 판독될 신호 전압의 진폭도 커진다. 따라서, 세번째 실시예에서는, 축소화되도 오동작이 방지되는 높은 동작 안정성을 가진 반도체 메모리가 실현될 수 있다.
도 15a와 15c는 세번째 실시예의 변형례에 관한 평면도와 단면도이다.
이 변형례에서, 게이트 전극(6)은 판독 워드선(RWL)(도면에서 수직방향)의 상호접속 방향으로 확대된다. 이것에 의해, 외부 커패시터 소자(Cex1)의 영역은 증가하고, 게다가 커패시터 결합 계수(α)는 커지고, 비트선(BL)에서 판독될 신호 전압의 진폭도 커진다.
만약, 게이트 전극(6)의 확장에 수반되는 공간의 측면에서 여분이 있을때는, 바람직하게도 브랜치부(3b)가 도시된 판독 워드선(RWL)을 형성하는 n+ 불순물 영역에서 제공된다. 이것은 왜냐하면 외부 커패시터 소자(Cex1)이 더 증가될 수 있기 때문이다.
제 4 실시예
제 4 실시예는 가능한한 메모리 셀 영역을 막으며 판독 트랜지스터의 게이트와 드레인 사이의 커패시터의 증가를 가능하게 하는 메모리 셀의 다른 변형례에 관한 것이다.
도 16은 네번째 실시예에 따른 메모리 셀의 회로도이다.
이 메모리 셀의 세번째 실시예의 경우와의 차이점은 그 밖의 외부 커패시터 소자(Cex2)가 트랜지스터 기생 커패시터(CP)와 외부 커패시터 소자(Cex1)에 접속되어 있다는 점에 있다. 구성의 나머지 부분은 도 12에 도시된 제 3실시예에 메모리 셀의 것과 유사하다.
제 4실시예에 따른 메모리 셀에서 커패시터가 형성되어 있는 판독 트랜지스터와 판독 워드선의 접속부의 평면도와 단면도는 도 17a와 17b에 도시된다. 게다가, 이 메모리 셀의 구성은 등가회로를 포함하는 단면도로 도 18에 도시된다.
이 메모리 셀에서, 도 13a에서 도 15c에 도시된 제 3실시예의 경우와 동일하게, 게이트 전극(6)은 가로 방향으로 판독 워드선(RWL)을 형성하는 n+ 불순물 영역(3)을 통과함에 의해 n 타입 불순물 영역(드레인 불순물 영역(3a))의 브랜치부에서부터 훨씬 바깥쪽의 소자 분리 절연층(2)에 확장된다. 게다가, 제 4실시예에서는 상부층의 상호 접속층(12)는 판독 워드선(RWL)을 형성하는 n+ 불순물 영역(3)에 평행하게 제공된다. 이 상호 접속층(12)는 그 사이에 절연막(10)을 삽입하며 그 부분이 게이트 전극(6)을 오버랩하기 위해 배열된다. 상호 접속층(12)는 층간 절연막에서 제공되는 콘택트(11)에 의해 n+ 불순물 영역(3)에 접속 된다.
이러한 이유로 인해, 하부 전극으로 게이트 전극(6)을 사용하고 상부 전극으로 상호 접속층(12)를 사용하는 외부 커패시터 소자(Cex2)는 하부 전극으로 판독 워드선을 형성하는 n+ 불순물 영역(3)을 사용하고 상부 전극으로 게이트 전극(6)을 사용하는 외부 커패시터 소자(Cex1)에 병렬로 형성된다. 기본 구성의 나머지는 도 13a에서 13b 및 도 15a에서 15c에 도시된 제 3실시예와 같다.
결과적으로, 판독 트랜지스터(Q2)의 게이트와 드레인간의 커패시터(C)는 기생커패시터(CP)의 커패시터값(C3), 외부 커패시터 소자(Cex1)의 커패시터값(C5), 및 외부 커패시터 소자(Cex2)의 커패시터값(C6)를 모두 더해서 얻어진 값이 된다. 이러한 이유로 인해, 판독 동작시에는, 하이레벨의 판독 전압(VRD)가 판독 워드선(RWL)에 인가될때, 판독 트랜지스터(Q2)의 게이트와 드레인간의 커패시터적 결합에 의한 부스팅후의 게이트 전압(Vg)는 다음 식에 의해 얻어진다.
Vg=Vgo+ VRD·α
α = (C3+C5+C6) / (C1+C2+C3+C4+C5+C6) (5)
이 식의 커패시터 결합 계수(α)는 외부 커패시터 소자(Cex2)의 커패시터값(C6)가 그것의 분자와 분모에 더해지므로 예를 들어 0.5 보다 높게 만들어질 수 있다. 이러한 이유로 인해, 부스팅후의 게이트 전압(Vg)는 제 3실시예의 경우와 비교해서 커진다. 그러한 값에 의해, 기억 데이타가 "1"일때, 판독 트랜지스터(Q2)의 게이트 전압(Vg)는 높아지고, 비트선에서 판독될 신호 전압의 진폭은 커진다.
따라서, 제 4실시예에서, 축소화에도 불구하고 오동작이 상당히 방지되는 높은 조작 안정성을 가진 반도체 메모리가 실현될 수 있다.
제 4실시예에서도 또한, 도 15에서와 같은 방법으로, 판독 워드선(RWL)을 형성하는 n+ 불순물 영역에 브랜치부(3b)가 제공되고, 외부 커패시터 소자(Cex1)의 영역은 상당히 증가될 수 있음을 유의 하라.
제 5실시예
제 5실시예는 비트선과 메모리 셀의 패턴 유형의 공통적 사용에 관한 것이다.
도 19는 제 5실시예에 따른 메모리 셀중의 두개의 셀들의 회로도이다.
각 메모리 셀의 기본 구성은 도 1에 도시된 제 1실시예에 따른 메모리 셀들의 것과 유사하다. 판독 비트선은 인접한 메모리 셀의 기입비트선과 함께 공통으로 쓰이고, 기입 비트선은 인접한 메모리 셀의 판독 비트선과 함께 공통으로 만들어진다.
구체적으로, 도 19에서는, 메모리 셀(MCb)의 판독 트랜지스터(Q2b)의 드레인은 메모리 셀(MCa)의 기입 트랜지스터(Q1a)의 드레인이 접속된 제 1비트선(BL1)에 접속된다.
게다가, 메모리 셀(MCb)의 기입 트랜지스터(Q1b)의 드레인은 메모리 셀(MCa)의 판독 트랜지스터(Q2a)의 드레인이 접속된 제 2비트선(BL2)에 접속된다.
기입 워드선(WWL)은 공통으로 메모리 셀(MCa 및 MCb)에 접속됨을 유의 하라.
도 20a 에서 20c 는 제 5실시예에 따른 메모리 셀들중 두개의 셀들의 패턴의 도면들이다.
여기서, 도 20a는 제 1층간 절연막에서 콘택트홀의 형성위의 패턴들이 오버랩되는 도면이고, 도 20b는 제 2금속 상호 접속층의 형성위의 패턴들이 더욱 오버랩 되는 도면이다. 도 20c에서, 커패시터의 구성이 도시됨을 유의하라.
본 실시예의 커패시터는 하나의 전극으로 판독 트랜지스터의 게이트 전극을 사용하며, n+ 불순물 영역과 도 17a 와 17b 에 도시된 제 4실시예와 유사한 다른 전극으로 그사이의 게이트 전극을 수직으로 만나며 샌드위칭는 상호 접속층을 사용하는 외부 용량 소자 (Cex1및Cex2) 둘을 포함한다.
아래에서는, 셀 구조가 이 메모리 셀의 제조 프로세스를 순차적으로 설명함에 의해 명백하게 설명되어질 것이다.
첫째로, P 타입의 반도체 기판이나 P 웰의 표면에 소자 분리 절연층을 형성한 후에, 실질적으로 정사각형의 형상을 가지는 n+ 불순물 영역(20a와 20b)은 도 20A에 도시된 바와 같이 외부 용량 소자(Cex1)의 하부 전극으로 그곳 주변부의 활성영역에서 미리 형성된다.
게이트 절연막은 모든 표면에서 형성되고, 불순물과 함께 도핑된 다결정 실리콘은 그곳에 적층되며, 그 다음에 그들은 패턴화 된다. 이것에 의해, 외부 용량 소자(Cex1)의 상부 전극을 형성하는 다결정 실리콘층들(21a와21b)는 n+ 불순물 영역(20a와 20b)과 교차하는 동안 형성된다. 동시에, 두 셀들과 공통인 기입 워드선(WWL)은 셀들의 경계선을 따라 형성된다. 다결정 실리콘층들(21a와21b)는 또한 판독 트랜지스터의 게이트 전극으로 동작하며, 따라서 커패시터의 한쪽면으로부터 우측각으로 확장하는 게이트 전극부를 가진다.
n 타입 불순물의 이온들은 자동정렬 마스크로서 이렇게 형성된 다결정 실리콘층들(21a와21b)과 기입 워드선(WWL)을 사용함으로서 주변부의 표면의 활성영역안에 주입 된다.
이것에 의해, n+ 불순물 영역들(22a,22b,23a,23b,24a,24b,25a,25b)가 형성된다. 그들중에, n+ 불순물 영역들(22a,23a)는 이전 단계에서 미리 형성된 n+ 불순물 영역(20a)에 의해 전기적으로 접속된다. 결과적으로, 워드선 방향으로 길게 확장하는 판독 워드선(RWL1)의 하부 상호 접속층이 형성된다. 마찬가지로, n+ 불순물 영역들(20b,22b,23b)에 의해 판독 워드선(RWL2)의 하부 상호 접속층이 형성된다.
게다가, 게이트 전극으로 기입 워드선(WWL)을 사용하는 기입 트랜지스터들(Q1a,Q1b)와 게이트 전극으로 다결정 실리콘층(21a,21b)를 사용하는 판독 트랜지스터들(Q2a,Q2b)가 형성된다.
제 1의 층간 절연막은 모든 표면에 형성되며, 콘택트 홀은 제 1의 층간 절연막에 형성되며 플러그 또는 필요에 따라 비슷한 것으로 채워진다. 이것에 의해, 비트 콘택트(BC1)은 기입 트랜지스터(Q1a)와 판독 트랜지스터(Q2b)사이의 n+ 불순물 영역(25a)에 형성되며, 비트 콘택트(BC2)는 기입 트랜지스터(Q1b)와 판독 트랜지스터(Q2a)사이의 n+ 불순물 영역(25b)에 형성된다. 동시에, n+ 불순물 영역(24a)와 다결정 실리콘층(21a)사이의 경계부에서는, 그 둘에 전기적으로 접속된 섀어드 콘택트(SCa)가 형성된다. n+ 불순물 영역(24b)와 다결정 실리콘층(21b)사이의 경계부에서는, 그 둘에 전기적으로 접속된 섀어드 콘택트(SCb)가 형성된다. 게다가, 워드 콘택트들(WCa,WCb)는 판독 워드선들(RWL1,RWL2)의 하부 상호 접속층을 형성하는 n+ 불순물 영역(23a,23b)에 동시에 형성된다.
다음에, 제 1금속 상호 접속층은 도 20b에 도시된 패턴과 제 1 층간 절연막에 형성된다. 이것에 의해, 판독 워드선들(RWL1,RWL2)의 상부 상호 접속층들이 그들을 각각을 접속하며 워드 콘택트들(WCa,WCb)에 형성되며, 접속층들(26a,26b)는 그들 각각을 접속하며 비트 콘택트들(BC1,BC2)에 형성된다.
제 2 층간 절연막은 모든 표면에 형성되며,비트 콘택트들(BC1,BC2)은 제 2층간 절연막에 형성되며 플러그들 또는 필요에 따라 비슷한 것으로 채워진다.
마지막으로, 비트선들(BL1,BL2)은 비트 콘택트들(BC1,BC2)에 접속되며 형성된다.
이 메모리 셀에서, 그 판독 트랜지스터의 게이트 기생 용량은 소스면과 드레인면 사이와 같고 너무 크게 형성되지 않는다. 메모리 셀에서 커패시터(C)는 주로 두 외부 용량 소자(Cex1,Cex2)을 포함한다. 이러한 이유로 인해, 게이트 전극의 정렬 편차로 인한 커패시턴스 값의 변화는 적어질 수 있다.
선택 이온 주입 단계는 외부 용량 소자(Cex1(Cex1a,Cex1b))의 하부 전극으로 n+ 불순물 영역들(20a,20b)를 형성하는데 필요하다. 그러나, 이것과 다른 특별한 단계는 필요하지 않으며, 제조 프로세스는 간단하다. 유의할 점은, 외부 용량 소자(Cex2)만에 의해 커패시터(C)의 구성이 또한 가능하다는 것이다. 이 경우에는, n+ 불순물 영역들(20a,20b)의 형성단계는 불필요해진다.
게다가, 커패시터들(Ca,Cb)의 형성 부분은 상호 접속부의 교차부분이며, 커패시터의 형성에 따른 그 영역의 증가는 가능한한 억제되며, 또한 금속 상호접속들은 두개의 층들로 형성된다. 게다가, 판독 비트선과 기입 비트선은 인접한 셀들간에 공통적으로 사용되며, 따라서, 하나의 선택된 메모리 셀을 위해, 비트선들이 판독 동작을 위한 선들과 기입동작을 위한 선들로 나누어진다는 사실에도 불구하고, 단지 하나의 비트선의 효용을 위한 배열 공간만이 필요하다는 장점이 있다.
본 발명에 따른 반도체 메모리에 따라, 발명의 효과를 요약하면, 메모리 셀과 콘택트에 전원전압과 그라운드 전위를 제공하기 위한 상호 접속 공간이 불필요하고, 기억노드를 부스팅하기 위한 커패시터가 두 트랜지스터들의 제조 프로세스에서 쉽게 형성될 수 있다. 이러한 이유로 인해, 메모리 셀의 영역은 작게 만들어지고, 또한 제조 단계의 횟수도 감소된다.
본 발명의 설명을 위해 선택된 구체적 실시예들을 참조해서 본 발명이 기술되었지만, 본 기술분야에 능숙한 사람들에 의해 본 발명의 기본 개념과 범위로부터 벗어남이 없이 다수의 변형례들이 이루어질 수 있음은 말할 필요도 없다.

Claims (20)

  1. 게이트가 기입 워드선에 접속되고, 소스 또는 드레인을 형성하는 제1 불순물 영역이 비트선에 접속된 기입 트랜지스터와;
    게이트가 상기 기입 트랜지스터의 소스 또는 드레인을 형성하는 제2 불순물 영역에 접속되고, 제1 불순물 영역이 판독 워드선에 접속되고, 제2 불순물 영역이 비트선에 접속된 판독 트랜지스터와;
    상기 판독 트랜지스터의 게이트와 제1 불순물 영역 사이에 접속된 커패시터
    를 포함하는 메모리 셀을 구비한 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 커패시터는 상기 판독 트랜지스터 내의 기생 용량을 포함하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 커패시터는,
    상기 판독 트랜지스터 내의 기생 용량과;
    상기 판독 트랜지스터의 외부에 접속된 외부 용량 소자
    를 포함하는 반도체 메모리 장치.
  4. 제2항에 있어서,
    상기 판독 워드선은, 반도체 기판 또는 기판 상에 지지된 반도체 층의 표면 영역 내에 형성된 불순물 영역을 포함하고,
    상기 판독 트랜지스터의 상기 기생 용량은, 게이트 절연막 상에 형성된 게이트 전극이 상기 판독 워드선이거나 또는 상기 판독 워드선에 접속 가능한 불순물 영역으로부터 분기된 상기 제1 불순물 영역과 중첩하는 부분에 형성되는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 판독 트랜지스터에서는, 상기 기생 용량이 형성되는 상기 제1 불순물 영역과 상기 게이트 전극 사이의 중첩 부분의 면적이 상기 제2 불순물 영역과 상기 게이트 전극 사이의 중첩 부분의 면적보다 큰 반도체 메모리 장치.
  6. 제3항에 있어서,
    상기 판독 워드선은, 반도체 기판 또는 기판 상에 지지된 반도체 층의 표면 영역 내에 형성되고 상기 메모리 셀들 사이를 통과하는 불순물 영역을 포함하고,
    상기 판독 트랜지스터의 게이트 전극은, 게이트 절연막 상에서, 상기 제1 및 제2 불순물 영역들 사이의 채널 형성 영역의 상부로부터 상기 판독 워드선이거나 또는 상기 판독 워드선에 접속 가능한 불순물 영역의 상부까지 연장하고,
    상기 기생 용량은, 상기 판독 트랜지스터의 게이트 전극이 상기 판독 워드선이거나 또는 상기 판독 워드선에 접속 가능한 상기 불순물 영역으로부터 분기된 상기 판독 트랜지스터의 제1 불순물 영역과 중첩하는 부분에 형성되고,
    상기 외부 용량 소자는, 상기 판독 트랜지스터의 게이트 전극이 상기 판독 워드선이거나 또는 상기 판독 워드선에 접속 가능한 상기 불순물 영역과 중첩하는 부분에 형성되는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 판독 트랜지스터의 상기 게이트 전극은, 상기 판독 워드선이거나 또는 상기 판독 워드선에 접속 가능한 상기 불순물 영역으로부터의 상기 판독 트랜지스터의 제1 불순물 영역의 분기 부분을 피하여, 상기 판독 워드선이거나 또는 상기 판독 워드선에 접속 가능한 상기 불순물 영역의 직선 부분과 교차하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 판독 트랜지스터에서는, 상기 기생 용량이 형성되는 상기 제1 불순물 영역과 상기 게이트 전극 사이의 중첩 부분의 면적이 상기 제2 불순물 영역과 상기 게이트 전극 사이의 중첩 부분의 면적과 같은 반도체 메모리 장치.
  9. 제3항에 있어서,
    상기 판독 워드선은,
    반도체 기판 또는 기판 상에 지지된 반도체 층의 표면 영역 내에 형성되고 메모리 셀들 사이를 통과하는 불순물 영역과;
    상기 불순물 영역에 전기적으로 접속된 상부 배선층을 포함하고,
    상기 판독 트랜지스터의 게이트 전극은, 게이트 절연막 상에서, 상기 제1 및 제2 불순물 영역들 사이의 채널 형성 영역의 상부로부터 상기 판독 워드선이거나 또는 상기 판독 워드선에 접속 가능한 상기 불순물 영역의 상부까지 연장하고,
    상기 기생 용량은, 상기 판독 트랜지스터의 게이트 전극이 상기 판독 워드선이거나 또는 상기 판독 워드선에 접속 가능한 상기 불순물 영역으로부터 분기된 상기 판독 트랜지스터의 제1 불순물 영역과 중첩하는 부분에 형성되고,
    상기 외부 용량 소자는,
    상기 판독 트랜지스터의 상기 게이트 전극이 게이트 절연막 상에 존재하고 상기 판독 워드선이거나 또는 상기 판독 워드선에 접속 가능한 상기 불순물 영역과 중첩하는 부분에 형성된 제1 용량 소자와;
    상기 판독 트랜지스터의 상기 게이트 전극이 절연막 상에 존재하고 보다 상부의 배선층과 중첩하는 부분에 형성된 제2 용량 소자
    를 포함하는 반도체 메모리 장치.
  10. 제1항에 있어서,
    기입 동작 시 상기 비트선을 기입 데이터에 대응하는 전압에 유지시키고, 상기 기입 워드선에 기입 전압을 인가하여 상기 기입 트랜지스터를 턴 온시키고, 상기 비트선의 유지 전압에 대응하는 전압을 상기 판독 트랜지스터의 게이트에 전송하여 거기에 유지시키기 위한 기입 제어 회로와;
    판독 동작 시 상기 판독 워드선에 판독 전압을 인가하고 상기 판독 트랜지스터의 게이트에 유지된 유지 전압에 따라서 상기 판독 트랜지스터의 온 또는 오프 상태를 제어하기 위한 판독 제어 회로
    를 더 포함하는 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 비트선에 접속되어, 상기 판독 동작의 개시 시에 상기 비트선을 기준 전위로 디스차지하는 디스차지 회로를 더 포함하는 반도체 메모리 장치.
  12. 제11항에 있어서, 상기 비트선은, 상기 디스차지 회로에 의해 디스차지된 후에 부유 상태로 유지되는 반도체 메모리 장치.
  13. 제10항에 있어서, 상기 기입 데이터에 대응하여 상기 판독 트랜지스터의 게이트에 유지된 하이 레벨 또는 로우 레벨 유지 전압은 상기 판독 트랜지스터의 임계 전압보다 낮게 설정되는 반도체 메모리 장치.
  14. 제10항에 있어서, 판독 동작 시 상기 판독 워드선에 상기 판독 전압이 인가될 때, 상기 판독 트랜지스터의 게이트의 전위는 상기 제1 불순물 영역과의 사이에 형성된 상기 커패시터를 통하여 생성된 용량 결합에 의해 승압되고, 상기 판독 트랜지스터의 게이트의 유지 전압이 하이 레벨일 때 그 판독 트랜지스터가 턴 온되고, 상기 판독 트랜지스터의 게이트의 유지 전압이 로우 레벨일 때 그 판독 트랜지스터가 오프되는 반도체 메모리 장치.
  15. 제1항에 있어서,
    기입 트랜지스터들의 게이트가 공통 기입 워드선에 접속된 제1 메모리 셀 및 제2 메모리 셀을 포함하고,
    상기 비트선은,
    상기 제1 메모리 셀의 기입 트랜지스터 및 상기 제2 메모리의 판독 트랜지스터가 접속된 제1 비트선과;
    상기 제1 메모리 셀의 판독 트랜지스터 및 상기 제2 메모리 셀의 기입 트랜지스터가 접속된 제2 비트선을 포함하는 반도체 메모리 장치.
  16. 제1항에 있어서,
    메모리 셀들이 m×n 어레이(m, n: 임의의 자연수)로 배치되고,
    상기 기입 워드선, 상기 판독 워드선, 및 상기 비트선은 각각 행방향 또는 열방향으로 메모리 셀들 사이에 공통으로 접속되고,
    상기 반도체 메모리 장치는,
    기입 동작 시 상기 비트선을 기입 데이터에 대응하는 전압에 유지시키고, 상기 기입 워드선에 기입 전압을 인가하여 상기 기입 트랜지스터를 턴 온시키고, 상기 비트선의 유지 전압에 대응하는 전압을 상기 판독 트랜지스터의 게이트에 전송하여 거기에 유지시키기 위한 기입 제어 회로와;
    판독 동작 시 상기 판독 워드선에 판독 전압을 인가하고 상기 판독 트랜지스터의 게이트에 유지된 유지 전압에 따라서 상기 판독 트랜지스터의 온 또는 오프 상태를 제어하기 위한 판독 제어 회로와;
    상기 비트선에 접속되어, 판독 동작의 개시 시에 상기 비트선을 기준 전위로 디스차지하는 디스차지 회로와;
    상기 비트선에 접속되어, 판독 동작의 개시 시에 상기 비트선의 전압을 검출하는 센스 앰프
    를 더 포함하는 반도체 메모리 장치.
  17. 제16항에 있어서,
    상기 비트선마다 참조 메모리 셀 및 참조 비트선이 접속되고,
    상기 참조 메모리 셀은,
    게이트가 참조 기입 워드선에 접속되고 소스 또는 드레인을 형성하는 제1 불순물 영역이 상기 참조 비트선에 접속된 참조 기입 트랜지스터와;
    게이트가 상기 참조 기입 트랜지스터의 소스 또는 드레인을 형성하는 제2 불순물 영역에 접속되고, 제1 불순물 영역이 참조 판독 워드선에 접속되고, 제2 불순물 영역이 참조 비트선에 접속된 참조 판독 트랜지스터와;
    상기 참조 판독 트랜지스터의 게이트와 제1 불순물 영역 사이에 접속된 참조 커패시터
    를 더 포함하는 반도체 메모리 장치.
  18. 제17항에 있어서, 상기 참조 메모리 셀에 소정의 기억 데이터를 기입하기 위한 참조 데이터 기입 회로를 더 포함하는 반도체 메모리 장치.
  19. 제17항에 있어서, 상기 디스차지 회로는, 판독 전에, 상기 비트선 및 대응하는 참조 비트선을 기준 전압으로 디스차지하는 반도체 메모리 장치.
  20. 제17항에 있어서, 상기 센스 앰프는, 상기 비트선과 상기 참조 비트선 사이의 전위차를 검출하고 상기 검출된 전위차를 증폭하는 반도체 메모리 장치.
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