JP2003110033A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
Landscapes
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 活性領域パターンＦＬのＭＯＳＴｒの活性領
域幅Ｗ１と、キャパシタの活性領域幅Ｗ２とが同一幅に
形成されているので、ＭＯＳＴｒのゲート容量と不純物
拡散領域の接合容量が大きくなってしまい、その影響で
読み出し電圧の立上りが遅く、高速アクセスができない
などの課題があった。 【解決手段】 ＭＯＳＴｒのゲート容量と不純物拡散領
域の接合容量が低減されるように、ビット線がトランジ
スタの不純物拡散領域に接続されるメモリセルを最密充
填配置した半導体記憶装置において、メモリセルを構成
する活性領域パターンＦＬのＭＯＳＴｒの活性領域幅Ｗ
１を、キャパシタの活性領域幅Ｗ２よりも狭く形成す
る。
域幅Ｗ１と、キャパシタの活性領域幅Ｗ２とが同一幅に
形成されているので、ＭＯＳＴｒのゲート容量と不純物
拡散領域の接合容量が大きくなってしまい、その影響で
読み出し電圧の立上りが遅く、高速アクセスができない
などの課題があった。 【解決手段】 ＭＯＳＴｒのゲート容量と不純物拡散領
域の接合容量が低減されるように、ビット線がトランジ
スタの不純物拡散領域に接続されるメモリセルを最密充
填配置した半導体記憶装置において、メモリセルを構成
する活性領域パターンＦＬのＭＯＳＴｒの活性領域幅Ｗ
１を、キャパシタの活性領域幅Ｗ２よりも狭く形成す
る。
Description
【０００１】
【発明の属する技術分野】この発明は、ＤＲＡＭを搭載
したシステムＬＳＩに関し、特に、ロジックプロセスで
作られたシステムＬＳＩ用のＤＲＡＭ等の半導体記憶装
置に関するものである。
したシステムＬＳＩに関し、特に、ロジックプロセスで
作られたシステムＬＳＩ用のＤＲＡＭ等の半導体記憶装
置に関するものである。
【０００２】
【従来の技術】ＤＲＡＭ−ロジック混載プロセスによっ
て、システムＬＳＩにＤＲＡＭを搭載するためには、通
常のＣＭＯＳロジックプロセス以外に、複雑な立体構造
を持つＤＲＡＭコアのキャパシタを形成するためのプロ
セスステップ、さらに、立体構造を持つＤＲＡＭコアの
キャパシタに起因する段差を低減するための平坦化プロ
セスステップが追加され、プロセスステップが大幅に増
大することによってチップコストが増大してしまう。一
方、完全なＣＭＯＳロジックプロセスで形成できる混載
メモリとしてＳＲＡＭがある。ＳＲＡＭは、従来、プロ
セッサに対するキャッシュメモリ、およびレジスタファ
イルメモリ等に使われてきたが、携帯情報端末等におい
ては、システム構成を簡単にするために、ＤＲＡＭに不
可欠なリフレッシュに関わる複雑なメモリコントロール
が不要で、扱いやすいため、メインメモリとして広く使
われている。しかしながら、携帯情報端末においても、
最近になって、動画を取り扱うように機能が大幅に向上
してきており、大容量のメモリが必要になってきてい
る。ＤＲＡＭでは、微細加工プロセスの進展と共に、メ
モリセルサイズのシュリンクが進み、例えば、０．１８
μｍＤＲＡＭプロセスでは、０．３μｍ２のセルサイズ
が実現している。一方、ＳＲＡＭでは、メモリセルは、
ｐｃｈ、ｎｃｈ合わせて６個のトランジスタで構成され
ており、微細加工プロセスが進んでも、ｐ−ウエル／ｎ
−ウエル間分離距離の制約等を受けて、ＤＲＡＭほどは
メモリセルサイズのシュリンクは進まず、０．１８μｍ
ＣＭＯＳロジックプロセスでのＳＲＡＭのメモリサイズ
は、７μｍ２程度と、ＤＲＡＭのメモリセルサイズの２
０倍以上もある。したがって、ＳＲＡＭでは、大容量に
なるとチップサイズが大幅に上昇してしまうため、４Ｍ
ビット以上のＳＲＡＭを混載するのは極めて困難にな
る。このようなことから、ＣＭＯＳロジックプロセスに
近いプロセスで形成されるＤＲＡＭメモリセルで大容量
な混載メモリを構成すれば、チップコストの増大を抑制
しつつ、通常のＤＲＡＭのメモリサイズほど小さくない
が、ＳＲＡＭのメモリサイズよりは十分に小さい混載メ
モリを実現することができる。
て、システムＬＳＩにＤＲＡＭを搭載するためには、通
常のＣＭＯＳロジックプロセス以外に、複雑な立体構造
を持つＤＲＡＭコアのキャパシタを形成するためのプロ
セスステップ、さらに、立体構造を持つＤＲＡＭコアの
キャパシタに起因する段差を低減するための平坦化プロ
セスステップが追加され、プロセスステップが大幅に増
大することによってチップコストが増大してしまう。一
方、完全なＣＭＯＳロジックプロセスで形成できる混載
メモリとしてＳＲＡＭがある。ＳＲＡＭは、従来、プロ
セッサに対するキャッシュメモリ、およびレジスタファ
イルメモリ等に使われてきたが、携帯情報端末等におい
ては、システム構成を簡単にするために、ＤＲＡＭに不
可欠なリフレッシュに関わる複雑なメモリコントロール
が不要で、扱いやすいため、メインメモリとして広く使
われている。しかしながら、携帯情報端末においても、
最近になって、動画を取り扱うように機能が大幅に向上
してきており、大容量のメモリが必要になってきてい
る。ＤＲＡＭでは、微細加工プロセスの進展と共に、メ
モリセルサイズのシュリンクが進み、例えば、０．１８
μｍＤＲＡＭプロセスでは、０．３μｍ２のセルサイズ
が実現している。一方、ＳＲＡＭでは、メモリセルは、
ｐｃｈ、ｎｃｈ合わせて６個のトランジスタで構成され
ており、微細加工プロセスが進んでも、ｐ−ウエル／ｎ
−ウエル間分離距離の制約等を受けて、ＤＲＡＭほどは
メモリセルサイズのシュリンクは進まず、０．１８μｍ
ＣＭＯＳロジックプロセスでのＳＲＡＭのメモリサイズ
は、７μｍ２程度と、ＤＲＡＭのメモリセルサイズの２
０倍以上もある。したがって、ＳＲＡＭでは、大容量に
なるとチップサイズが大幅に上昇してしまうため、４Ｍ
ビット以上のＳＲＡＭを混載するのは極めて困難にな
る。このようなことから、ＣＭＯＳロジックプロセスに
近いプロセスで形成されるＤＲＡＭメモリセルで大容量
な混載メモリを構成すれば、チップコストの増大を抑制
しつつ、通常のＤＲＡＭのメモリサイズほど小さくない
が、ＳＲＡＭのメモリサイズよりは十分に小さい混載メ
モリを実現することができる。
【０００３】図１０は従来のＤＲＡＭメモリセルのレイ
アウトを示す配置図であり、図において、ＦＬは矩形状
に形成され、マトリックス状に複数が最密充填配置され
た活性領域パターンである。Ｗ１はＭＯＳＴｒの活性領
域幅、Ｗ２はキャパシタの活性領域幅である。ＣＰ０〜
ＣＰ３は活性領域パターンＦＬのキャパシタの活性領域
上にキャパシタ絶縁膜を介して配置されたセルプレート
電極、ＷＬ０〜ＷＬ３は活性領域パターンＦＬ上にゲー
ト酸化膜を介して２本ずつ配置され、ＭＯＳＴｒのゲー
ト電極となるサブワード線である。ＺＢＬ０，ＢＬ０，
ＺＢＬ１，ＢＬ１はビット線であり、それぞれがセルプ
レート電極ＣＰ０〜ＣＰ３およびサブワード線ＷＬ０〜
ＷＬ３上に絶縁膜を介して、かつサブワード線ＷＬ０〜
ＷＬ３に直交するように配置されている。ＢＣはそれぞ
れがビット線ＺＢＬ０，ＢＬ０，ＺＢＬ１，ＢＬ１と、
ＭＯＳＴｒの不純物拡散領域とを接続するビット線コン
タクトである。ＭＣ１，ＭＣ２はそれぞれメモリセル、
Ｓ／Ａはビット線対ＺＢＬ０，ＢＬ０、およびビット線
対ＺＢＬ１，ＢＬ１のそれぞれの電位を差動増幅して出
力するセンスアンプである。
アウトを示す配置図であり、図において、ＦＬは矩形状
に形成され、マトリックス状に複数が最密充填配置され
た活性領域パターンである。Ｗ１はＭＯＳＴｒの活性領
域幅、Ｗ２はキャパシタの活性領域幅である。ＣＰ０〜
ＣＰ３は活性領域パターンＦＬのキャパシタの活性領域
上にキャパシタ絶縁膜を介して配置されたセルプレート
電極、ＷＬ０〜ＷＬ３は活性領域パターンＦＬ上にゲー
ト酸化膜を介して２本ずつ配置され、ＭＯＳＴｒのゲー
ト電極となるサブワード線である。ＺＢＬ０，ＢＬ０，
ＺＢＬ１，ＢＬ１はビット線であり、それぞれがセルプ
レート電極ＣＰ０〜ＣＰ３およびサブワード線ＷＬ０〜
ＷＬ３上に絶縁膜を介して、かつサブワード線ＷＬ０〜
ＷＬ３に直交するように配置されている。ＢＣはそれぞ
れがビット線ＺＢＬ０，ＢＬ０，ＺＢＬ１，ＢＬ１と、
ＭＯＳＴｒの不純物拡散領域とを接続するビット線コン
タクトである。ＭＣ１，ＭＣ２はそれぞれメモリセル、
Ｓ／Ａはビット線対ＺＢＬ０，ＢＬ０、およびビット線
対ＺＢＬ１，ＢＬ１のそれぞれの電位を差動増幅して出
力するセンスアンプである。
【０００４】次に動作について説明する。ロウアクティ
ブコマンドが与えられ、ロウ選択動作時に、例えば、図
１０において、サブワード線ＷＬ０〜ＷＬ３のうちの１
本を選択する。これにより、２つのメモリセルがビット
線対にそれぞれ接続される。例えば、サブワード線ＷＬ
０が選択されると、メモリセルＭＣ１，ＭＣ２が、ビッ
ト線対ＺＢＬ０，ＢＬ０に接続される。メモリセルＭＣ
１，ＭＣ２の一方に、Ｈレベルデータを記憶し、他方に
Ｌレベルデータを記憶して、メモリセルＭＣ１，ＭＣ２
の対を２セルモード（ツインセルモード）のメモリ単位
として、１ビット情報を記憶する。ビット線対ＺＢＬ
０，ＢＬ０に接続されるセンスアンプＳ／Ａは、ビット
線対ＺＢＬ０，ＢＬ０の電位を差動増幅して出力する。
ブコマンドが与えられ、ロウ選択動作時に、例えば、図
１０において、サブワード線ＷＬ０〜ＷＬ３のうちの１
本を選択する。これにより、２つのメモリセルがビット
線対にそれぞれ接続される。例えば、サブワード線ＷＬ
０が選択されると、メモリセルＭＣ１，ＭＣ２が、ビッ
ト線対ＺＢＬ０，ＢＬ０に接続される。メモリセルＭＣ
１，ＭＣ２の一方に、Ｈレベルデータを記憶し、他方に
Ｌレベルデータを記憶して、メモリセルＭＣ１，ＭＣ２
の対を２セルモード（ツインセルモード）のメモリ単位
として、１ビット情報を記憶する。ビット線対ＺＢＬ
０，ＢＬ０に接続されるセンスアンプＳ／Ａは、ビット
線対ＺＢＬ０，ＢＬ０の電位を差動増幅して出力する。
【０００５】
【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されているので、センスアンプＳ／
Ａより、ビット線対ＺＢＬ０，ＢＬ０およびビット線コ
ンタクトＢＣを通じて接続されるＭＯＳＴｒの不純物拡
散領域から記憶された電圧（データ）が読み出される。
しかしながら、図１０に示したように、活性領域パター
ンＦＬのＭＯＳＴｒの活性領域幅Ｗ１と、キャパシタの
活性領域幅Ｗ２とが同一幅に形成されているので、ＭＯ
ＳＴｒのゲート容量と不純物拡散領域の接合容量が大き
くなってしまい、その影響で読み出し電圧の立上りが遅
く、高速アクセスができないなどの課題があった。
は以上のように構成されているので、センスアンプＳ／
Ａより、ビット線対ＺＢＬ０，ＢＬ０およびビット線コ
ンタクトＢＣを通じて接続されるＭＯＳＴｒの不純物拡
散領域から記憶された電圧（データ）が読み出される。
しかしながら、図１０に示したように、活性領域パター
ンＦＬのＭＯＳＴｒの活性領域幅Ｗ１と、キャパシタの
活性領域幅Ｗ２とが同一幅に形成されているので、ＭＯ
ＳＴｒのゲート容量と不純物拡散領域の接合容量が大き
くなってしまい、その影響で読み出し電圧の立上りが遅
く、高速アクセスができないなどの課題があった。
【０００６】この発明は上記のような課題を解決するた
めになされたもので、読み出し電圧の立上りを早くし、
高速アクセス可能なメモリセルのレイアウトを有する半
導体記憶装置を得ることを目的とする。
めになされたもので、読み出し電圧の立上りを早くし、
高速アクセス可能なメモリセルのレイアウトを有する半
導体記憶装置を得ることを目的とする。
【０００７】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、活性領域パターンのトランジスタの活性領域
幅を、キャパシタの活性領域幅よりも狭く形成するよう
にしたものである。
憶装置は、活性領域パターンのトランジスタの活性領域
幅を、キャパシタの活性領域幅よりも狭く形成するよう
にしたものである。
【０００８】この発明に係る半導体記憶装置は、２本の
ワード線が選択する活性領域パターン列に対して、隣接
する２本のワード線が選択する活性領域パターン列をワ
ード線方向にハーフピッチずらして配置するようにした
ものである。
ワード線が選択する活性領域パターン列に対して、隣接
する２本のワード線が選択する活性領域パターン列をワ
ード線方向にハーフピッチずらして配置するようにした
ものである。
【０００９】この発明に係る半導体記憶装置は、ビット
線がトランジスタの不純物拡散領域に接続される部分の
２本のワード線間のスペースを、その他の部分の２本の
ワード線間のスペースよりも広くするようにしたもので
ある。
線がトランジスタの不純物拡散領域に接続される部分の
２本のワード線間のスペースを、その他の部分の２本の
ワード線間のスペースよりも広くするようにしたもので
ある。
【００１０】この発明に係る半導体記憶装置は、活性領
域パターンのビット線がトランジスタの不純物拡散領域
に接続される部分の横に、ダミーパターンを形成するよ
うにしたものである。
域パターンのビット線がトランジスタの不純物拡散領域
に接続される部分の横に、ダミーパターンを形成するよ
うにしたものである。
【００１１】この発明に係る半導体記憶装置は、ワード
線が１ビット／２セルモードのメモリ単位となるメモリ
セル対について２対毎に分割され、２対毎のメモリセル
対がその分割されたワード線によって選択され、かつ隣
合う２対毎のメモリセル対がその分割されたワード線に
よって選択されないようにしたものである。
線が１ビット／２セルモードのメモリ単位となるメモリ
セル対について２対毎に分割され、２対毎のメモリセル
対がその分割されたワード線によって選択され、かつ隣
合う２対毎のメモリセル対がその分割されたワード線に
よって選択されないようにしたものである。
【００１２】この発明に係る半導体記憶装置は、ビット
線分離ゲートが、２対毎のメモリセル対のうちの一方の
メモリセル対に接続されるビット線対、および隣合う２
対毎のメモリセル対のうちの一方のメモリセル対に接続
されるビット線対に接続され、ワード線によって選択さ
れたメモリセル対に対応するビット線対を選択してセン
スアンプに接続するようにしたものである。
線分離ゲートが、２対毎のメモリセル対のうちの一方の
メモリセル対に接続されるビット線対、および隣合う２
対毎のメモリセル対のうちの一方のメモリセル対に接続
されるビット線対に接続され、ワード線によって選択さ
れたメモリセル対に対応するビット線対を選択してセン
スアンプに接続するようにしたものである。
【００１３】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるＤ
ＲＡＭメモリセルのレイアウトを示す配置図であり、図
において、ＦＬはマトリックス状に複数が最密充填配置
された活性領域パターンである。Ｗ１はＭＯＳＴｒ（ト
ランジスタ）の活性領域幅、Ｗ２はキャパシタの活性領
域幅である。ＣＰ０〜ＣＰ３は活性領域パターンＦＬの
キャパシタの活性領域上にキャパシタ絶縁膜を介して配
置されたセルプレート電極、ＷＬ０〜ＷＬ３は活性領域
パターンＦＬ上にゲート酸化膜を介して２本ずつ配置さ
れ、ＭＯＳＴｒのゲート電極となるサブワード線（ワー
ド線）である。ＺＢＬ０，ＢＬ０，ＺＢＬ１，ＢＬ１は
ビット線であり、それぞれがセルプレート電極ＣＰ０〜
ＣＰ３およびサブワード線ＷＬ０〜ＷＬ３上に絶縁膜を
介して、かつサブワード線ＷＬ０〜ＷＬ３に直交するよ
うに配置されている。ＢＣはそれぞれがビット線ＺＢＬ
０，ＢＬ０，ＺＢＬ１，ＢＬ１と、ＭＯＳＴｒの不純物
拡散領域とを接続するビット線コンタクトである。ＭＣ
１，ＭＣ２はそれぞれメモリセル、Ｓ／Ａはビット線対
ＺＢＬ０，ＢＬ０、およびビット線対ＺＢＬ１，ＢＬ１
のそれぞれの電位を差動増幅して出力するセンスアンプ
である。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるＤ
ＲＡＭメモリセルのレイアウトを示す配置図であり、図
において、ＦＬはマトリックス状に複数が最密充填配置
された活性領域パターンである。Ｗ１はＭＯＳＴｒ（ト
ランジスタ）の活性領域幅、Ｗ２はキャパシタの活性領
域幅である。ＣＰ０〜ＣＰ３は活性領域パターンＦＬの
キャパシタの活性領域上にキャパシタ絶縁膜を介して配
置されたセルプレート電極、ＷＬ０〜ＷＬ３は活性領域
パターンＦＬ上にゲート酸化膜を介して２本ずつ配置さ
れ、ＭＯＳＴｒのゲート電極となるサブワード線（ワー
ド線）である。ＺＢＬ０，ＢＬ０，ＺＢＬ１，ＢＬ１は
ビット線であり、それぞれがセルプレート電極ＣＰ０〜
ＣＰ３およびサブワード線ＷＬ０〜ＷＬ３上に絶縁膜を
介して、かつサブワード線ＷＬ０〜ＷＬ３に直交するよ
うに配置されている。ＢＣはそれぞれがビット線ＺＢＬ
０，ＢＬ０，ＺＢＬ１，ＢＬ１と、ＭＯＳＴｒの不純物
拡散領域とを接続するビット線コンタクトである。ＭＣ
１，ＭＣ２はそれぞれメモリセル、Ｓ／Ａはビット線対
ＺＢＬ０，ＢＬ０、およびビット線対ＺＢＬ１，ＢＬ１
のそれぞれの電位を差動増幅して出力するセンスアンプ
である。
【００１４】次に動作について説明する。図１におい
て、セルプレート電極ＣＰ０〜ＣＰ３と、ＭＯＳＴｒの
ゲート電極となるサブワード線ＷＬ０〜ＷＬ３とは、不
純物が導入された多結晶シリコン（ドープトポリシリコ
ン）、あるいは、ＷＳｉｘ、ＣｏＳｉｘ等のポリサイ
ド、サリサイド等のシリコンを含む材質による同一の配
線層で構成される。この配線層は、ＣＭＯＳロジックプ
ロセスにおけるトランジスタのゲート電極にも使われ
る。また、キャパシタは、ストレージノードを半導体基
板上の拡散層とするプレーナ型キャパシタ構造になって
いる。また、サブワード線ＷＬ０〜ＷＬ３直下、セルプ
レート電極ＣＰ０〜ＣＰ３直下の絶縁膜は、それぞれメ
モリセルのＭＯＳＴｒのゲート酸化膜、キャパシタ絶縁
膜であり、同一の酸化膜、あるいは、デュアルゲート酸
化プロセスによって、膜厚の違う酸化膜として形成する
こともできる。また、ビット線ＺＢＬ０，ＢＬ０，ＺＢ
Ｌ１，ＢＬ１は、第１メタル配線等によって、セルプレ
ート電極ＣＰ０〜ＣＰ３の上層に形成されるＣＵＢ構造
になっている。このように、セルプレート電極ＣＰ０〜
ＣＰ３およびストレージノードのための配線層を新たに
追加する必要がなく、また、プレーナ型キャパシタ構造
でセルプレート電極ＣＰ０〜ＣＰ３およびサブワード線
ＷＬ０〜ＷＬ３を同一配線層で形成するため、メモリア
レイ部と周辺回路部との間に段差が生じることもないの
で、段差緩和のためのＣＭＰ（ケミカル メカニカル
ポリシング）等による平坦化プロセスを導入する必要も
なく、ＣＭＯＳロジックプロセスでメモリセルアレイを
形成することができる。また、図１に示したように、メ
モリセルＭＣ１，ＭＣ２は、最密充填セル配置になって
いる。通常のＤＲＡＭにおけるメモリセルアレイにおい
ては、最密充填セル配置では、雑音耐性に弱く、開放型
ビット線構成しか取り得ない。しかし、図１に示したよ
うに、２セルモードによって、隣接するビット線対に相
補データが読み出され、センスアンプＳ／Ａにより差動
増幅されるため、折り返し型ビット線構成にすることが
できる。
て、セルプレート電極ＣＰ０〜ＣＰ３と、ＭＯＳＴｒの
ゲート電極となるサブワード線ＷＬ０〜ＷＬ３とは、不
純物が導入された多結晶シリコン（ドープトポリシリコ
ン）、あるいは、ＷＳｉｘ、ＣｏＳｉｘ等のポリサイ
ド、サリサイド等のシリコンを含む材質による同一の配
線層で構成される。この配線層は、ＣＭＯＳロジックプ
ロセスにおけるトランジスタのゲート電極にも使われ
る。また、キャパシタは、ストレージノードを半導体基
板上の拡散層とするプレーナ型キャパシタ構造になって
いる。また、サブワード線ＷＬ０〜ＷＬ３直下、セルプ
レート電極ＣＰ０〜ＣＰ３直下の絶縁膜は、それぞれメ
モリセルのＭＯＳＴｒのゲート酸化膜、キャパシタ絶縁
膜であり、同一の酸化膜、あるいは、デュアルゲート酸
化プロセスによって、膜厚の違う酸化膜として形成する
こともできる。また、ビット線ＺＢＬ０，ＢＬ０，ＺＢ
Ｌ１，ＢＬ１は、第１メタル配線等によって、セルプレ
ート電極ＣＰ０〜ＣＰ３の上層に形成されるＣＵＢ構造
になっている。このように、セルプレート電極ＣＰ０〜
ＣＰ３およびストレージノードのための配線層を新たに
追加する必要がなく、また、プレーナ型キャパシタ構造
でセルプレート電極ＣＰ０〜ＣＰ３およびサブワード線
ＷＬ０〜ＷＬ３を同一配線層で形成するため、メモリア
レイ部と周辺回路部との間に段差が生じることもないの
で、段差緩和のためのＣＭＰ（ケミカル メカニカル
ポリシング）等による平坦化プロセスを導入する必要も
なく、ＣＭＯＳロジックプロセスでメモリセルアレイを
形成することができる。また、図１に示したように、メ
モリセルＭＣ１，ＭＣ２は、最密充填セル配置になって
いる。通常のＤＲＡＭにおけるメモリセルアレイにおい
ては、最密充填セル配置では、雑音耐性に弱く、開放型
ビット線構成しか取り得ない。しかし、図１に示したよ
うに、２セルモードによって、隣接するビット線対に相
補データが読み出され、センスアンプＳ／Ａにより差動
増幅されるため、折り返し型ビット線構成にすることが
できる。
【００１５】また、活性領域パターンＦＬのＭＯＳＴｒ
の活性領域幅Ｗ１が、キャパシタの活性領域幅Ｗ２より
も狭く形成されているので、ビット線対ＺＢＬ０，ＢＬ
０、ＺＢＬ１，ＢＬ１およびビット線コンタクトＢＣを
通じて接続されるＭＯＳＴｒのゲート容量と不純物拡散
領域の接合容量を、従来の技術に対して低減することが
でき、その結果、読み出し電圧の立上りが早くなり、高
速アクセスが可能となる。また、活性領域パターンＦＬ
のＭＯＳＴｒの活性領域幅Ｗ１が、キャパシタの活性領
域幅Ｗ２よりも狭く形成されているので、１ビットのセ
ルサイズに占めるメモリセルＴｒの活性領域の占有率を
低減することができ、トレンチ分離形成時のＣＭＰプロ
セスに最適なレイアウトとなる。従来のＤＲＡＭにおけ
るメモリセルは、一般的には縦横のサイズ比は、２：１
に近く、横のサイズが２Ｆ、縦のサイズが４Ｆの８Ｆ２
セルが採用されてきた。ここで、Ｆは設計のＦｅａｔｕ
ｒｅ Ｓｉｚｅと呼ばれる値で、設計基準（＝最小寸
法）に余裕度（転写プロセスにおける重ね合わせ等）を
加えたものである。図１において、横（ワード線方向）
のセルサイズをｎｘＦ、縦（ビット線方向）のセルサイ
ズをｎｙＦとする。メモリセル中のプレーナ型キャパシ
タの面積Ｓｃａｐ、およびセルサイズＳｃｅｌｌは、 Ｓｃａｐ ＝（ｎｘＦ−Ｆ）×（ｎｙＦ−ｎａＦ−０．
５Ｆ） Ｓｃｅｌｌ＝ｎｘＦ×ｎｙＦ でそれぞれ与えられる。必要なキャパシタ容量Ｃｓを確
保するＳｃａｐに対して、セルサイズＳｃｅｌｌを最小
にするメモリセルは、従来のＤＲＡＭに比べて、縦横比
を大幅に大きくすることで、実現することができる。
の活性領域幅Ｗ１が、キャパシタの活性領域幅Ｗ２より
も狭く形成されているので、ビット線対ＺＢＬ０，ＢＬ
０、ＺＢＬ１，ＢＬ１およびビット線コンタクトＢＣを
通じて接続されるＭＯＳＴｒのゲート容量と不純物拡散
領域の接合容量を、従来の技術に対して低減することが
でき、その結果、読み出し電圧の立上りが早くなり、高
速アクセスが可能となる。また、活性領域パターンＦＬ
のＭＯＳＴｒの活性領域幅Ｗ１が、キャパシタの活性領
域幅Ｗ２よりも狭く形成されているので、１ビットのセ
ルサイズに占めるメモリセルＴｒの活性領域の占有率を
低減することができ、トレンチ分離形成時のＣＭＰプロ
セスに最適なレイアウトとなる。従来のＤＲＡＭにおけ
るメモリセルは、一般的には縦横のサイズ比は、２：１
に近く、横のサイズが２Ｆ、縦のサイズが４Ｆの８Ｆ２
セルが採用されてきた。ここで、Ｆは設計のＦｅａｔｕ
ｒｅ Ｓｉｚｅと呼ばれる値で、設計基準（＝最小寸
法）に余裕度（転写プロセスにおける重ね合わせ等）を
加えたものである。図１において、横（ワード線方向）
のセルサイズをｎｘＦ、縦（ビット線方向）のセルサイ
ズをｎｙＦとする。メモリセル中のプレーナ型キャパシ
タの面積Ｓｃａｐ、およびセルサイズＳｃｅｌｌは、 Ｓｃａｐ ＝（ｎｘＦ−Ｆ）×（ｎｙＦ−ｎａＦ−０．
５Ｆ） Ｓｃｅｌｌ＝ｎｘＦ×ｎｙＦ でそれぞれ与えられる。必要なキャパシタ容量Ｃｓを確
保するＳｃａｐに対して、セルサイズＳｃｅｌｌを最小
にするメモリセルは、従来のＤＲＡＭに比べて、縦横比
を大幅に大きくすることで、実現することができる。
【００１６】図２はこの発明の実施の形態１によるＤＲ
ＡＭメモリセルの等価回路を示す回路図であり、図１お
よびこの図２に基づいてＤＲＡＭメモリセルの回路動作
について説明する。ロウアクティブコマンドが与えら
れ、ロウ選択動作時に、例えば、図１において、サブワ
ード線ＷＬ０〜ＷＬ３のうちの１本を選択する。これに
より、２つのメモリセルがビット線対にそれぞれ接続さ
れる。例えば、サブワード線ＷＬ０が選択されると、メ
モリセルＭＣ１，ＭＣ２が、ビット線対ＺＢＬ０，ＢＬ
０に接続される。メモリセルＭＣ１，ＭＣ２の一方に、
Ｈレベルデータを記憶し、他方にＬレベルデータを記憶
して、メモリセルＭＣ１，ＭＣ２の対を２セルモード
（ツインセルモード）のメモリ単位として、１ビット情
報を記憶する。図２に示すように、ビット線対ＺＢＬ
０，ＢＬ０に接続されるセンスアンプＳ／Ａは、ビット
線対ＺＢＬ０，ＢＬ０の電位を差動増幅して出力する。
ＨレベルデータおよびＬレベルデータを書き込んだメモ
リセルＭＣ１，ＭＣ２のストレージノードの電位の時間
変化は、近似的に次式で表される。 Ｖ（ＳＮ，Ｈ）≒Ｖｂｂ＋（ＶＣＣＳ−Ｖｂｂ）・ｅｘ
ｐ（−Ｔ／τａ） Ｖ（ＳＮ，Ｌ）≒Ｖｂｂ・（１−ｅｘｐ（−Ｔ／τ
ｂ）） ここで、Ｖｂｂは、メモリセルの基板領域に印加される
負電圧、ＶＣＣＳは、センスアンプの駆動電圧、Ｔは、
時間、τａ，τｂは、ストレージノードおよびキャパシ
タ電極間のリーク電流、ストレージノードおよび基板間
のリーク電流、メモリセルＴｒのオフ電流等によって決
まる時定数である。２セルモードでビット線対ＺＢＬ
０，ＢＬ０にセルデータを読み出した時のビット線対Ｚ
ＢＬ０，ＢＬ０の読み出し電位差ΔＶｂｌは、次式で表
される。 ΔＶｂｌ＝Ｃｓ・（Ｖ（ＳＮ，Ｈ）−Ｖ（ＳＮ，Ｌ））
／（Ｃｓ＋Ｃｂ） ここで、Ｃｓは、キャパシタ容量、Ｃｂは、ビット線容
量である。
ＡＭメモリセルの等価回路を示す回路図であり、図１お
よびこの図２に基づいてＤＲＡＭメモリセルの回路動作
について説明する。ロウアクティブコマンドが与えら
れ、ロウ選択動作時に、例えば、図１において、サブワ
ード線ＷＬ０〜ＷＬ３のうちの１本を選択する。これに
より、２つのメモリセルがビット線対にそれぞれ接続さ
れる。例えば、サブワード線ＷＬ０が選択されると、メ
モリセルＭＣ１，ＭＣ２が、ビット線対ＺＢＬ０，ＢＬ
０に接続される。メモリセルＭＣ１，ＭＣ２の一方に、
Ｈレベルデータを記憶し、他方にＬレベルデータを記憶
して、メモリセルＭＣ１，ＭＣ２の対を２セルモード
（ツインセルモード）のメモリ単位として、１ビット情
報を記憶する。図２に示すように、ビット線対ＺＢＬ
０，ＢＬ０に接続されるセンスアンプＳ／Ａは、ビット
線対ＺＢＬ０，ＢＬ０の電位を差動増幅して出力する。
ＨレベルデータおよびＬレベルデータを書き込んだメモ
リセルＭＣ１，ＭＣ２のストレージノードの電位の時間
変化は、近似的に次式で表される。 Ｖ（ＳＮ，Ｈ）≒Ｖｂｂ＋（ＶＣＣＳ−Ｖｂｂ）・ｅｘ
ｐ（−Ｔ／τａ） Ｖ（ＳＮ，Ｌ）≒Ｖｂｂ・（１−ｅｘｐ（−Ｔ／τ
ｂ）） ここで、Ｖｂｂは、メモリセルの基板領域に印加される
負電圧、ＶＣＣＳは、センスアンプの駆動電圧、Ｔは、
時間、τａ，τｂは、ストレージノードおよびキャパシ
タ電極間のリーク電流、ストレージノードおよび基板間
のリーク電流、メモリセルＴｒのオフ電流等によって決
まる時定数である。２セルモードでビット線対ＺＢＬ
０，ＢＬ０にセルデータを読み出した時のビット線対Ｚ
ＢＬ０，ＢＬ０の読み出し電位差ΔＶｂｌは、次式で表
される。 ΔＶｂｌ＝Ｃｓ・（Ｖ（ＳＮ，Ｈ）−Ｖ（ＳＮ，Ｌ））
／（Ｃｓ＋Ｃｂ） ここで、Ｃｓは、キャパシタ容量、Ｃｂは、ビット線容
量である。
【００１７】以上のように、この実施の形態１によれ
ば、活性領域パターンＦＬのＭＯＳＴｒの活性領域幅Ｗ
１が、キャパシタの活性領域幅Ｗ２よりも狭く形成され
ているので、ＭＯＳＴｒのゲート容量と不純物拡散領域
の接合容量を、従来の技術に対して低減することがで
き、その結果、読み出し電圧の立上りが早くなり、高速
アクセスが可能となる。また、１ビットのセルサイズに
占めるメモリセルＴｒの活性領域の占有率を低減するこ
とができ、トレンチ分離形成時のＣＭＰプロセスに最適
なレイアウトとなる。
ば、活性領域パターンＦＬのＭＯＳＴｒの活性領域幅Ｗ
１が、キャパシタの活性領域幅Ｗ２よりも狭く形成され
ているので、ＭＯＳＴｒのゲート容量と不純物拡散領域
の接合容量を、従来の技術に対して低減することがで
き、その結果、読み出し電圧の立上りが早くなり、高速
アクセスが可能となる。また、１ビットのセルサイズに
占めるメモリセルＴｒの活性領域の占有率を低減するこ
とができ、トレンチ分離形成時のＣＭＰプロセスに最適
なレイアウトとなる。
【００１８】実施の形態２．図３はこの発明の実施の形
態２によるＤＲＡＭメモリセルのレイアウトを示す配置
図であり、図において、サブワード線ＷＬ０，ＷＬ１が
選択するメモリセル列の活性領域パターン列に対して、
サブワード線ＷＬ２，ＷＬ３が選択するメモリセル列の
活性領域パターン列をワード線方向にハーフピッチずら
して配置したものである。メモリセルＭＣ１，ＭＣ２の
対を１ビット／２セルモード（ツインセルモード）のメ
モリ単位として、ビット線対は、ＺＢＬ０，ＢＬ０で与
えられる。また、折り返し型ビット線構成となってい
る。その他の構成については図１と同一である。
態２によるＤＲＡＭメモリセルのレイアウトを示す配置
図であり、図において、サブワード線ＷＬ０，ＷＬ１が
選択するメモリセル列の活性領域パターン列に対して、
サブワード線ＷＬ２，ＷＬ３が選択するメモリセル列の
活性領域パターン列をワード線方向にハーフピッチずら
して配置したものである。メモリセルＭＣ１，ＭＣ２の
対を１ビット／２セルモード（ツインセルモード）のメ
モリ単位として、ビット線対は、ＺＢＬ０，ＢＬ０で与
えられる。また、折り返し型ビット線構成となってい
る。その他の構成については図１と同一である。
【００１９】次に動作について説明する。図４はこの発
明の実施の形態２によるＤＲＡＭメモリセルの等価回路
を示す回路図であり、図３およびこの図４に基づいてＤ
ＲＡＭメモリセルの回路動作について説明する。ロウア
クティブコマンドが与えられ、ロウ選択動作時に、例え
ば、ロウアドレスの最下位からの２ビット目（ＲＡ＜１
＞）を縮退することで、図４において、間にサブワード
線を１本挟んだ、サブワード線対：（ＷＬ０，ＷＬ
２），（ＷＬ１，ＷＬ３），・・・を同時選択する。こ
れにより、２つのメモリセルが同時に選択される。例え
ば、サブワード線対ＷＬ０，ＷＬ２が選択されると、メ
モリセルＭＣ１，ＭＣ２が、ビット線対ＺＢＬ０，ＢＬ
０に接続される。メモリセルＭＣ１，ＭＣ２の一方に、
Ｈレベルデータを記憶し、他方にＬレベルデータを記憶
して、メモリセルＭＣ１，ＭＣ２の対を１ビット／２セ
ルモード（ツインセルモード）のメモリ単位として、１
ビット情報を記憶する。図４に示すように、ビット線対
ＺＢＬ０，ＢＬ０には、サブワード線対ＷＬ０，ＷＬ２
の同時選択によって、常にメモリセル対の相補メモリセ
ルデータが読み出されるため、ＨレベルデータおよびＬ
レベルデータのビット線対ＺＢＬ０，ＢＬ０に読み出さ
れた電位差を、センスアンプＳ／Ａが差動増幅して出力
する。
明の実施の形態２によるＤＲＡＭメモリセルの等価回路
を示す回路図であり、図３およびこの図４に基づいてＤ
ＲＡＭメモリセルの回路動作について説明する。ロウア
クティブコマンドが与えられ、ロウ選択動作時に、例え
ば、ロウアドレスの最下位からの２ビット目（ＲＡ＜１
＞）を縮退することで、図４において、間にサブワード
線を１本挟んだ、サブワード線対：（ＷＬ０，ＷＬ
２），（ＷＬ１，ＷＬ３），・・・を同時選択する。こ
れにより、２つのメモリセルが同時に選択される。例え
ば、サブワード線対ＷＬ０，ＷＬ２が選択されると、メ
モリセルＭＣ１，ＭＣ２が、ビット線対ＺＢＬ０，ＢＬ
０に接続される。メモリセルＭＣ１，ＭＣ２の一方に、
Ｈレベルデータを記憶し、他方にＬレベルデータを記憶
して、メモリセルＭＣ１，ＭＣ２の対を１ビット／２セ
ルモード（ツインセルモード）のメモリ単位として、１
ビット情報を記憶する。図４に示すように、ビット線対
ＺＢＬ０，ＢＬ０には、サブワード線対ＷＬ０，ＷＬ２
の同時選択によって、常にメモリセル対の相補メモリセ
ルデータが読み出されるため、ＨレベルデータおよびＬ
レベルデータのビット線対ＺＢＬ０，ＢＬ０に読み出さ
れた電位差を、センスアンプＳ／Ａが差動増幅して出力
する。
【００２０】以上のように、この実施の形態２によれ
ば、上記実施の形態１での構成の特徴を、メモリセルを
ワード線方向にハーフピッチずらして配置した半導体記
憶装置にも適用することができる。また、この場合、さ
らに、メモリセルを最密充填して配置することができ
る。
ば、上記実施の形態１での構成の特徴を、メモリセルを
ワード線方向にハーフピッチずらして配置した半導体記
憶装置にも適用することができる。また、この場合、さ
らに、メモリセルを最密充填して配置することができ
る。
【００２１】実施の形態３．図５はこの発明の実施の形
態３によるＤＲＡＭメモリセルのレイアウトを示す配置
図であり、図において、ＦＬはＣ型または逆Ｃ型に形成
され、マトリックス状に複数が最密充填配置された活性
領域パターンである。Ｗ１はＭＯＳＴｒ（トランジス
タ）の活性領域幅、Ｗ２はキャパシタの活性領域幅であ
る。ＣＰ０〜ＣＰ３は活性領域パターンＦＬのキャパシ
タの活性領域上に、そのキャパシタの活性領域形状に合
わせて形成され、キャパシタ絶縁膜を介して配置された
セルプレート電極、ＷＬ０〜ＷＬ３は活性領域パターン
ＦＬ上にゲート酸化膜を介して２本ずつ配置され、ＭＯ
ＳＴｒのゲート電極となるサブワード線（ワード線）で
ある。Ｓ１はビット線コンタクトＢＣが配置される部分
のワード線のスペース、Ｓ２はその他の部分の分離上の
ワード線のスペースである。その他の構成については図
１と同一である。
態３によるＤＲＡＭメモリセルのレイアウトを示す配置
図であり、図において、ＦＬはＣ型または逆Ｃ型に形成
され、マトリックス状に複数が最密充填配置された活性
領域パターンである。Ｗ１はＭＯＳＴｒ（トランジス
タ）の活性領域幅、Ｗ２はキャパシタの活性領域幅であ
る。ＣＰ０〜ＣＰ３は活性領域パターンＦＬのキャパシ
タの活性領域上に、そのキャパシタの活性領域形状に合
わせて形成され、キャパシタ絶縁膜を介して配置された
セルプレート電極、ＷＬ０〜ＷＬ３は活性領域パターン
ＦＬ上にゲート酸化膜を介して２本ずつ配置され、ＭＯ
ＳＴｒのゲート電極となるサブワード線（ワード線）で
ある。Ｓ１はビット線コンタクトＢＣが配置される部分
のワード線のスペース、Ｓ２はその他の部分の分離上の
ワード線のスペースである。その他の構成については図
１と同一である。
【００２２】次に動作について説明する。図５に示した
ように、ビット線コンタクトＢＣが配置される部分のワ
ード線のスペースＳ１を、その他の部分の分離上のワー
ド線のスペースＳ２よりも広くすることにより、１ビッ
トのメモリセルに占めるキャパシタ面積を増加させるこ
とが可能となり、メモリセルの面積を縮小し、小型化す
ることができる。
ように、ビット線コンタクトＢＣが配置される部分のワ
ード線のスペースＳ１を、その他の部分の分離上のワー
ド線のスペースＳ２よりも広くすることにより、１ビッ
トのメモリセルに占めるキャパシタ面積を増加させるこ
とが可能となり、メモリセルの面積を縮小し、小型化す
ることができる。
【００２３】以上のように、この実施の形態３によれ
ば、上記実施の形態１の効果に加えて、１ビットのメモ
リセルに占めるキャパシタ面積を増加させることが可能
となり、メモリセルの面積を縮小し、小型化することが
できる。なお、この実施の形態３の構成の特徴を、実施
の形態２に示した構成に組み合せても良い。
ば、上記実施の形態１の効果に加えて、１ビットのメモ
リセルに占めるキャパシタ面積を増加させることが可能
となり、メモリセルの面積を縮小し、小型化することが
できる。なお、この実施の形態３の構成の特徴を、実施
の形態２に示した構成に組み合せても良い。
【００２４】実施の形態４．図６はこの発明の実施の形
態４によるＤＲＡＭメモリセルのレイアウトを示す配置
図であり、図において、ＤＭは活性領域パターンＦＬの
ビット線コンタクトＢＣが配置される部分の横に、形成
され配置されたダミーパターンである。その他の構成に
ついては図１と同一である。
態４によるＤＲＡＭメモリセルのレイアウトを示す配置
図であり、図において、ＤＭは活性領域パターンＦＬの
ビット線コンタクトＢＣが配置される部分の横に、形成
され配置されたダミーパターンである。その他の構成に
ついては図１と同一である。
【００２５】次に動作について説明する。図６に示した
ように、活性領域パターンＦＬのビット線コンタクトＢ
Ｃが配置される部分の横に、ダミーパターンＤＭを配置
することにより、トレンチ分離形成時には、ビット線コ
ンタクトＢＣの活性領域パターンＦＬを良好に形成する
ことができる。特に、トレンチ分離形成時には、ＣＭＰ
（ケミカル メカニカル ポリシング）プロセスにより
酸化膜を削るので、細い活性領域パターンＦＬでは削り
すぎることがあるが、ダミーパターンＤＭにより活性領
域パターンＦＬの削りすぎを防止することができる。
ように、活性領域パターンＦＬのビット線コンタクトＢ
Ｃが配置される部分の横に、ダミーパターンＤＭを配置
することにより、トレンチ分離形成時には、ビット線コ
ンタクトＢＣの活性領域パターンＦＬを良好に形成する
ことができる。特に、トレンチ分離形成時には、ＣＭＰ
（ケミカル メカニカル ポリシング）プロセスにより
酸化膜を削るので、細い活性領域パターンＦＬでは削り
すぎることがあるが、ダミーパターンＤＭにより活性領
域パターンＦＬの削りすぎを防止することができる。
【００２６】以上のように、この実施の形態４によれ
ば、上記実施の形態１の効果に加えて、トレンチ分離形
成時に、ダミーパターンＤＭにより活性領域パターンＦ
Ｌの削りすぎを防止することができる。なお、この実施
の形態４の構成の特徴を、実施の形態２または実施の形
態３に示した構成に組み合せても良い。
ば、上記実施の形態１の効果に加えて、トレンチ分離形
成時に、ダミーパターンＤＭにより活性領域パターンＦ
Ｌの削りすぎを防止することができる。なお、この実施
の形態４の構成の特徴を、実施の形態２または実施の形
態３に示した構成に組み合せても良い。
【００２７】実施の形態５．図７および図８はこの発明
の実施の形態５によるＤＲＡＭメモリセルのレイアウト
を示す配置図であり、図７は活性領域パターンから第１
メタル配線までのレイヤパターンを示し、図８は活性領
域パターンから第２メタル配線までのレイヤパターンを
示したものである。図において、ＦＬはＣ型または逆Ｃ
型に形成され、マトリックス状に複数が最密充填配置さ
れた活性領域パターンである。Ｗ１はＭＯＳＴｒ（トラ
ンジスタ）の活性領域幅、Ｗ２はキャパシタの活性領域
幅である。ＣＰ０〜ＣＰ３は活性領域パターンＦＬのキ
ャパシタの活性領域上にキャパシタ絶縁膜を介して配置
されたセルプレート電極、ＳＷＬ０〜ＳＷＬ７は１ビッ
ト／２セルモードのメモリ単位となるメモリセル対につ
いて２対毎に分割され、活性領域パターンＦＬ上にゲー
ト酸化膜を介して２本ずつ配置され、ＭＯＳＴｒのゲー
ト電極となるサブワード線（ワード線）である。ＢＬ
ａ，ＺＢＬａ，ＢＬｂ，ＺＢＬｂはビット線であり、そ
れぞれがセルプレート電極ＣＰ０〜ＣＰ３およびサブワ
ード線ＳＷＬ０〜ＳＷＬ７上に絶縁膜を介して、かつサ
ブワード線ＳＷＬ０〜ＳＷＬ７に直交するように配置さ
れている。ＢＣはそれぞれがビット線ＢＬａ，ＺＢＬ
ａ，ＢＬｂ，ＺＢＬｂと、ＭＯＳＴｒの不純物拡散領域
とを接続するビット線コンタクトである。ＭＣ１，ＭＣ
２はそれぞれメモリセルである。ＢＩＧａ，ＢＩＧｂは
２対毎のメモリセル対（（ＭＣ１，ＭＣ２）×２）のう
ちの一方のメモリセル対に接続されるビット線対ＢＬ
ａ，ＺＢＬａ、および隣合う２対毎のメモリセル対のう
ちの一方のメモリセル対に接続されるビット線対ＢＬ
ｂ，ＺＢＬｂに接続され、サブワード線によって選択さ
れたメモリセル対に対応するビット線対を選択してセン
スアンプＳ／Ａに接続するビット線分離ゲートである。
また、ＭＷＬ０〜ＭＷＬ７は第２メタル配線で形成され
たメインワード線である。１Ｍは第１メタル配線を示
す。
の実施の形態５によるＤＲＡＭメモリセルのレイアウト
を示す配置図であり、図７は活性領域パターンから第１
メタル配線までのレイヤパターンを示し、図８は活性領
域パターンから第２メタル配線までのレイヤパターンを
示したものである。図において、ＦＬはＣ型または逆Ｃ
型に形成され、マトリックス状に複数が最密充填配置さ
れた活性領域パターンである。Ｗ１はＭＯＳＴｒ（トラ
ンジスタ）の活性領域幅、Ｗ２はキャパシタの活性領域
幅である。ＣＰ０〜ＣＰ３は活性領域パターンＦＬのキ
ャパシタの活性領域上にキャパシタ絶縁膜を介して配置
されたセルプレート電極、ＳＷＬ０〜ＳＷＬ７は１ビッ
ト／２セルモードのメモリ単位となるメモリセル対につ
いて２対毎に分割され、活性領域パターンＦＬ上にゲー
ト酸化膜を介して２本ずつ配置され、ＭＯＳＴｒのゲー
ト電極となるサブワード線（ワード線）である。ＢＬ
ａ，ＺＢＬａ，ＢＬｂ，ＺＢＬｂはビット線であり、そ
れぞれがセルプレート電極ＣＰ０〜ＣＰ３およびサブワ
ード線ＳＷＬ０〜ＳＷＬ７上に絶縁膜を介して、かつサ
ブワード線ＳＷＬ０〜ＳＷＬ７に直交するように配置さ
れている。ＢＣはそれぞれがビット線ＢＬａ，ＺＢＬ
ａ，ＢＬｂ，ＺＢＬｂと、ＭＯＳＴｒの不純物拡散領域
とを接続するビット線コンタクトである。ＭＣ１，ＭＣ
２はそれぞれメモリセルである。ＢＩＧａ，ＢＩＧｂは
２対毎のメモリセル対（（ＭＣ１，ＭＣ２）×２）のう
ちの一方のメモリセル対に接続されるビット線対ＢＬ
ａ，ＺＢＬａ、および隣合う２対毎のメモリセル対のう
ちの一方のメモリセル対に接続されるビット線対ＢＬ
ｂ，ＺＢＬｂに接続され、サブワード線によって選択さ
れたメモリセル対に対応するビット線対を選択してセン
スアンプＳ／Ａに接続するビット線分離ゲートである。
また、ＭＷＬ０〜ＭＷＬ７は第２メタル配線で形成され
たメインワード線である。１Ｍは第１メタル配線を示
す。
【００２８】次に動作について説明する。図７におい
て、セルプレート電極ＣＰ０〜ＣＰ３と、ＭＯＳＴｒの
ゲート電極となるサブワード線ＳＷＬ０〜ＳＷＬ７と
は、不純物が導入された多結晶シリコン（ドープトポリ
シリコン）、あるいは、ＷＳｉｘ、ＣｏＳｉｘ等のポリ
サイド、サリサイド等のシリコンを含む材質による同一
の配線層で構成される。この配線層は、ＣＭＯＳロジッ
クプロセスにおけるトランジスタのゲート電極にも使わ
れる。また、キャパシタは、ストレージノードを半導体
基板上の拡散層とするプレーナ型キャパシタ構造になっ
ている。また、サブワード線ＳＷＬ０〜ＳＷＬ７直下、
セルプレート電極ＣＰ０〜ＣＰ３直下の絶縁膜は、それ
ぞれメモリセルのＭＯＳＴｒのゲート酸化膜、キャパシ
タ絶縁膜であり、同一の酸化膜、あるいは、デュアルゲ
ート酸化プロセスによって、膜厚の違う酸化膜として形
成することもできる。また、ビット線ＢＬａ，ＺＢＬ
ａ，ＢＬｂ，ＺＢＬｂは、第１メタル配線等によって、
セルプレート電極ＣＰ０〜ＣＰ３の上層に形成されるＣ
ＵＢ構造になっている。このように、セルプレート電極
ＣＰ０〜ＣＰ３およびストレージノードのための配線層
を新たに追加する必要がなく、また、プレーナ型キャパ
シタ構造でセルプレート電極ＣＰ０〜ＣＰ３およびサブ
ワード線ＳＷＬ０〜ＳＷＬ７を同一配線層で形成するた
め、メモリアレイ部と周辺回路部との間に段差が生じる
こともないので、段差緩和のためのＣＭＰ（ケミカル
メカニカル ポリシング）等による平坦化プロセスを導
入する必要もなく、ＣＭＯＳロジックプロセスでメモリ
セルアレイを形成することができる。
て、セルプレート電極ＣＰ０〜ＣＰ３と、ＭＯＳＴｒの
ゲート電極となるサブワード線ＳＷＬ０〜ＳＷＬ７と
は、不純物が導入された多結晶シリコン（ドープトポリ
シリコン）、あるいは、ＷＳｉｘ、ＣｏＳｉｘ等のポリ
サイド、サリサイド等のシリコンを含む材質による同一
の配線層で構成される。この配線層は、ＣＭＯＳロジッ
クプロセスにおけるトランジスタのゲート電極にも使わ
れる。また、キャパシタは、ストレージノードを半導体
基板上の拡散層とするプレーナ型キャパシタ構造になっ
ている。また、サブワード線ＳＷＬ０〜ＳＷＬ７直下、
セルプレート電極ＣＰ０〜ＣＰ３直下の絶縁膜は、それ
ぞれメモリセルのＭＯＳＴｒのゲート酸化膜、キャパシ
タ絶縁膜であり、同一の酸化膜、あるいは、デュアルゲ
ート酸化プロセスによって、膜厚の違う酸化膜として形
成することもできる。また、ビット線ＢＬａ，ＺＢＬ
ａ，ＢＬｂ，ＺＢＬｂは、第１メタル配線等によって、
セルプレート電極ＣＰ０〜ＣＰ３の上層に形成されるＣ
ＵＢ構造になっている。このように、セルプレート電極
ＣＰ０〜ＣＰ３およびストレージノードのための配線層
を新たに追加する必要がなく、また、プレーナ型キャパ
シタ構造でセルプレート電極ＣＰ０〜ＣＰ３およびサブ
ワード線ＳＷＬ０〜ＳＷＬ７を同一配線層で形成するた
め、メモリアレイ部と周辺回路部との間に段差が生じる
こともないので、段差緩和のためのＣＭＰ（ケミカル
メカニカル ポリシング）等による平坦化プロセスを導
入する必要もなく、ＣＭＯＳロジックプロセスでメモリ
セルアレイを形成することができる。
【００２９】図９はこの発明の実施の形態５によるＤＲ
ＡＭメモリセルの等価回路を示す回路図であり、図７、
図８およびこの図９に基づいてＤＲＡＭメモリセルの回
路動作について説明する。ロウアクティブコマンドが与
えられ、サブワード線ＳＷＬ０〜ＳＷＬ７のうちの１本
が、入力アドレスによって選択されると、２つのメモリ
セルがビット線対にそれぞれ接続される。例えば、サブ
ワード線ＳＷＬ０が選択されると、メモリセルＭＣ１，
ＭＣ２が、ビット線対ＢＬｂ，ＺＢＬｂに接続される。
メモリセルＭＣ１，ＭＣ２の一方に、Ｈレベルデータを
記憶し、他方にＬレベルデータを記憶して、メモリセル
ＭＣ１，ＭＣ２の対を２セルモード（ツインセルモー
ド）のメモリ単位として、１ビット情報を記憶する。図
９に示すように、ビット線対ＢＬｂ，ＺＢＬｂに接続さ
れるセンスアンプＳ／Ａは、ビット線対ＢＬｂ，ＺＢＬ
ｂの電位を差動増幅して出力する。このように、プレナ
型キャパシタ構造によるキャパシタ容量を十分に確保す
ることができない点を、１ビット／２セルモードのアレ
イ動作にすることで、データ保持特性を十分に確保する
ことができる。
ＡＭメモリセルの等価回路を示す回路図であり、図７、
図８およびこの図９に基づいてＤＲＡＭメモリセルの回
路動作について説明する。ロウアクティブコマンドが与
えられ、サブワード線ＳＷＬ０〜ＳＷＬ７のうちの１本
が、入力アドレスによって選択されると、２つのメモリ
セルがビット線対にそれぞれ接続される。例えば、サブ
ワード線ＳＷＬ０が選択されると、メモリセルＭＣ１，
ＭＣ２が、ビット線対ＢＬｂ，ＺＢＬｂに接続される。
メモリセルＭＣ１，ＭＣ２の一方に、Ｈレベルデータを
記憶し、他方にＬレベルデータを記憶して、メモリセル
ＭＣ１，ＭＣ２の対を２セルモード（ツインセルモー
ド）のメモリ単位として、１ビット情報を記憶する。図
９に示すように、ビット線対ＢＬｂ，ＺＢＬｂに接続さ
れるセンスアンプＳ／Ａは、ビット線対ＢＬｂ，ＺＢＬ
ｂの電位を差動増幅して出力する。このように、プレナ
型キャパシタ構造によるキャパシタ容量を十分に確保す
ることができない点を、１ビット／２セルモードのアレ
イ動作にすることで、データ保持特性を十分に確保する
ことができる。
【００３０】この実施の形態５におけるサブワード線Ｓ
ＷＬ０〜ＳＷＬ７は、従来において１本であったもの
が、１ビット／２セルモードのメモリ単位となるメモリ
セル対について２対毎に行方向に分割されており、（Ｓ
ＷＬ０，ＳＷＬ１）、（ＳＷＬ２，ＳＷＬ３）、（ＳＷ
Ｌ４，ＳＷＬ５）、（ＳＷＬ６，ＳＷＬ７）がそれぞれ
交互に配置されている。図８において、第２メタル配線
によるメインワード線ＭＷＬ０〜ＭＷＬ７のうちの１本
が入力アドレスによって選択されると、対応するサブワ
ード線ＳＷＬ０〜ＳＷＬ７のうちの１本が選択される。
すなわち、偶数番目のメインワード線ＭＷＬ０，ＭＷＬ
２，ＭＷＬ４，ＭＷＬ６が選択されると、ビット線対Ｂ
Ｌｂ，ＺＢＬｂに接続されるメモリセル対が選択され、
それらビット線対ＢＬｂ，ＺＢＬｂから相補データが読
み出される。一方、ビット線対ＢＬａ，ＺＢＬａに接続
されるメモリセル対は、非選択で、ビット線対ＢＬａ，
ＺＢＬａはプリチャージ電位レベルを保つ。逆に、奇数
番目のメインワード線ＭＷＬ１，ＭＷＬ３，ＭＷＬ５，
ＭＷＬ７が選択されると、ビット線対ＢＬａ，ＺＢＬａ
に接続されるメモリセル対が選択され、それらビット線
対ＢＬａ，ＺＢＬａから相補データが読み出される。一
方、ビット線対ＢＬｂ，ＺＢＬｂに接続されるメモリセ
ル対は、非選択で、ビット線対ＢＬｂ，ＺＢＬｂはプリ
チャージ電位レベルを保つ。
ＷＬ０〜ＳＷＬ７は、従来において１本であったもの
が、１ビット／２セルモードのメモリ単位となるメモリ
セル対について２対毎に行方向に分割されており、（Ｓ
ＷＬ０，ＳＷＬ１）、（ＳＷＬ２，ＳＷＬ３）、（ＳＷ
Ｌ４，ＳＷＬ５）、（ＳＷＬ６，ＳＷＬ７）がそれぞれ
交互に配置されている。図８において、第２メタル配線
によるメインワード線ＭＷＬ０〜ＭＷＬ７のうちの１本
が入力アドレスによって選択されると、対応するサブワ
ード線ＳＷＬ０〜ＳＷＬ７のうちの１本が選択される。
すなわち、偶数番目のメインワード線ＭＷＬ０，ＭＷＬ
２，ＭＷＬ４，ＭＷＬ６が選択されると、ビット線対Ｂ
Ｌｂ，ＺＢＬｂに接続されるメモリセル対が選択され、
それらビット線対ＢＬｂ，ＺＢＬｂから相補データが読
み出される。一方、ビット線対ＢＬａ，ＺＢＬａに接続
されるメモリセル対は、非選択で、ビット線対ＢＬａ，
ＺＢＬａはプリチャージ電位レベルを保つ。逆に、奇数
番目のメインワード線ＭＷＬ１，ＭＷＬ３，ＭＷＬ５，
ＭＷＬ７が選択されると、ビット線対ＢＬａ，ＺＢＬａ
に接続されるメモリセル対が選択され、それらビット線
対ＢＬａ，ＺＢＬａから相補データが読み出される。一
方、ビット線対ＢＬｂ，ＺＢＬｂに接続されるメモリセ
ル対は、非選択で、ビット線対ＢＬｂ，ＺＢＬｂはプリ
チャージ電位レベルを保つ。
【００３１】また、ビット線対ＢＬａ，ＺＢＬａ，ＢＬ
ｂ，ＺＢＬｂは、ビット線分離ゲートＢＩＧａ，ＢＩＧ
ｂを介して、センスアンプＳ／Ａと接続される。ビット
線分離ゲートＢＩＧａ，ＢＩＧｂは、図８に示す第２メ
タル配線によるビット線分離ゲート制御信号ＢＬＩａ，
ＢＬＩｂによって制御される。すなわち、ＢＬＩａ信号
が立下ると、ビット線分離ゲートＢＩＧａがオフ状態と
なり、ＢＬＩｂ信号が立下ると、ビット線分離ゲートＢ
ＩＧｂがオフ状態となる。この実施の形態５によるアレ
イ制御によれば、偶数番目のメインワード線ＭＷＬ０，
ＭＷＬ２，ＭＷＬ４，ＭＷＬ６が選択されると、ＢＬＩ
ａ信号が立下り、ビット線対ＢＬｂ，ＺＢＬｂをセンス
アンプＳ／Ａと接続し、奇数番目のメインワード線ＭＷ
Ｌ１，ＭＷＬ３，ＭＷＬ５，ＭＷＬ７が選択されると、
ＢＬＩｂ信号が立下り、ビット線対ＢＬａ，ＺＢＬａを
センスアンプＳ／Ａと接続する。すなわち、１つのセン
スアンプＳ／Ａで、２ビット線対をシェアし、どのビッ
ト線対の読み出しデータを差動増幅するかをビット線分
離ゲートＢＩＧａ，ＢＩＧｂで制御している。
ｂ，ＺＢＬｂは、ビット線分離ゲートＢＩＧａ，ＢＩＧ
ｂを介して、センスアンプＳ／Ａと接続される。ビット
線分離ゲートＢＩＧａ，ＢＩＧｂは、図８に示す第２メ
タル配線によるビット線分離ゲート制御信号ＢＬＩａ，
ＢＬＩｂによって制御される。すなわち、ＢＬＩａ信号
が立下ると、ビット線分離ゲートＢＩＧａがオフ状態と
なり、ＢＬＩｂ信号が立下ると、ビット線分離ゲートＢ
ＩＧｂがオフ状態となる。この実施の形態５によるアレ
イ制御によれば、偶数番目のメインワード線ＭＷＬ０，
ＭＷＬ２，ＭＷＬ４，ＭＷＬ６が選択されると、ＢＬＩ
ａ信号が立下り、ビット線対ＢＬｂ，ＺＢＬｂをセンス
アンプＳ／Ａと接続し、奇数番目のメインワード線ＭＷ
Ｌ１，ＭＷＬ３，ＭＷＬ５，ＭＷＬ７が選択されると、
ＢＬＩｂ信号が立下り、ビット線対ＢＬａ，ＺＢＬａを
センスアンプＳ／Ａと接続する。すなわち、１つのセン
スアンプＳ／Ａで、２ビット線対をシェアし、どのビッ
ト線対の読み出しデータを差動増幅するかをビット線分
離ゲートＢＩＧａ，ＢＩＧｂで制御している。
【００３２】なお、もし、メモリコアへのアクセスが続
くと、従来のＤＲＡＭでは、選択されたサブメモリマッ
ト上の非選択メモリセルにつながるビット線は、Ｖｃｃ
あるいは０Ｖにフル振幅される。メモリセルが図７〜図
９に示したように、ＮＭＯＳで構成される場合、０Ｖに
フル振幅されたビット線につながる非選択メモリセルト
ランジスタのゲート電圧のソースに対する電位は０Ｖの
ため、オフ電流Ｉｏｆｆは無視できなくなり、Ｈレベル
データを記憶していたメモリセルは、ストレージノード
電位が低下する。一般には、このような状態をメモリセ
ルはディスターブを受けると言う。このようなメモリセ
ルは、従来のＤＲＡＭと異なり、ロジックトランジスタ
とほぼ同じ閾値を持つため、オフ電流Ｉｏｆｆが大き
く、ディスターブを受ける時間的デューティをできる限
り小さくすることが必須である。
くと、従来のＤＲＡＭでは、選択されたサブメモリマッ
ト上の非選択メモリセルにつながるビット線は、Ｖｃｃ
あるいは０Ｖにフル振幅される。メモリセルが図７〜図
９に示したように、ＮＭＯＳで構成される場合、０Ｖに
フル振幅されたビット線につながる非選択メモリセルト
ランジスタのゲート電圧のソースに対する電位は０Ｖの
ため、オフ電流Ｉｏｆｆは無視できなくなり、Ｈレベル
データを記憶していたメモリセルは、ストレージノード
電位が低下する。一般には、このような状態をメモリセ
ルはディスターブを受けると言う。このようなメモリセ
ルは、従来のＤＲＡＭと異なり、ロジックトランジスタ
とほぼ同じ閾値を持つため、オフ電流Ｉｏｆｆが大き
く、ディスターブを受ける時間的デューティをできる限
り小さくすることが必須である。
【００３３】以上のように、この実施の形態５によれ
ば、１ビット／２セルモードのメモリセル対が２対毎に
しか選択されず、その間にある２対のビット線対はプリ
チャージレベルを保つため、最大でもディスターブを受
ける時間的デューティは０．５に抑えられ、ディスター
ブリフレッシュ特性を改善することができる。また、メ
インワード線に接続されるメモリセルは、行方向に並ん
だメモリセル中、半分で済むため、メインワード線の負
荷容量が小さくなり、サブワード線の立上り立下りが早
くなるため、高速アクセスが可能になる。さらに、メモ
リセル対のデータが読み出され、センスアンプＳ／Ａに
よって差動増幅されるビット線対の片方の隣のビット線
対はプリチャージレベルを保っているので、ノイズ耐性
を改善することができる。さらに、１つのセンスアンプ
Ｓ／Ａは、ビット線対を２対シェアするため、非交互配
置センスアンプ配置が可能になり、メモリマット上のセ
ンスアンプ帯の数を半減でき、メモリコアサイズを小さ
くすることができる。
ば、１ビット／２セルモードのメモリセル対が２対毎に
しか選択されず、その間にある２対のビット線対はプリ
チャージレベルを保つため、最大でもディスターブを受
ける時間的デューティは０．５に抑えられ、ディスター
ブリフレッシュ特性を改善することができる。また、メ
インワード線に接続されるメモリセルは、行方向に並ん
だメモリセル中、半分で済むため、メインワード線の負
荷容量が小さくなり、サブワード線の立上り立下りが早
くなるため、高速アクセスが可能になる。さらに、メモ
リセル対のデータが読み出され、センスアンプＳ／Ａに
よって差動増幅されるビット線対の片方の隣のビット線
対はプリチャージレベルを保っているので、ノイズ耐性
を改善することができる。さらに、１つのセンスアンプ
Ｓ／Ａは、ビット線対を２対シェアするため、非交互配
置センスアンプ配置が可能になり、メモリマット上のセ
ンスアンプ帯の数を半減でき、メモリコアサイズを小さ
くすることができる。
【００３４】
【発明の効果】以上のように、この発明によれば、活性
領域パターンのトランジスタの活性領域幅を、キャパシ
タの活性領域幅よりも狭く形成するように構成したの
で、当該活性領域パターンでは、ビット線が接続される
トランジスタのゲート容量と不純物拡散領域の接合容量
を、矩形の活性領域パターンにおけるゲート容量と接合
容量よりも低減することができ、読み出し電圧の立上り
が早くなり、高速アクセス可能なメモリセルのレイアウ
トを得ることができる。また、当該活性領域パターンで
は、１ビットのセルサイズに占めるトランジスタの活性
領域の占有率を低減することができ、トレンチ分離形成
時のＣＭＰ（ケミカル メカニカル ポリシング）プロ
セスに最適なレイアウトを得ることができる効果があ
る。
領域パターンのトランジスタの活性領域幅を、キャパシ
タの活性領域幅よりも狭く形成するように構成したの
で、当該活性領域パターンでは、ビット線が接続される
トランジスタのゲート容量と不純物拡散領域の接合容量
を、矩形の活性領域パターンにおけるゲート容量と接合
容量よりも低減することができ、読み出し電圧の立上り
が早くなり、高速アクセス可能なメモリセルのレイアウ
トを得ることができる。また、当該活性領域パターンで
は、１ビットのセルサイズに占めるトランジスタの活性
領域の占有率を低減することができ、トレンチ分離形成
時のＣＭＰ（ケミカル メカニカル ポリシング）プロ
セスに最適なレイアウトを得ることができる効果があ
る。
【００３５】この発明によれば、２本のワード線が選択
する活性領域パターン列に対して、隣接する２本のワー
ド線が選択する活性領域パターン列をワード線方向にハ
ーフピッチずらして配置するように構成したので、メモ
リセルをワード線方向にハーフピッチずらして配置した
半導体記憶装置にも適用することができ、この場合、さ
らに、メモリセルを最密充填して配置することができる
効果がある。
する活性領域パターン列に対して、隣接する２本のワー
ド線が選択する活性領域パターン列をワード線方向にハ
ーフピッチずらして配置するように構成したので、メモ
リセルをワード線方向にハーフピッチずらして配置した
半導体記憶装置にも適用することができ、この場合、さ
らに、メモリセルを最密充填して配置することができる
効果がある。
【００３６】この発明によれば、ビット線がトランジス
タの不純物拡散領域に接続される部分の２本のワード線
間のスペースを、その他の部分の２本のワード線間のス
ペースよりも広くするように構成したので、１ビットの
メモリセルに占めるキャパシタ面積を増加させることが
可能となり、メモリセルの面積を縮小し、小型化するこ
とができる効果がある。
タの不純物拡散領域に接続される部分の２本のワード線
間のスペースを、その他の部分の２本のワード線間のス
ペースよりも広くするように構成したので、１ビットの
メモリセルに占めるキャパシタ面積を増加させることが
可能となり、メモリセルの面積を縮小し、小型化するこ
とができる効果がある。
【００３７】この発明によれば、活性領域パターンのビ
ット線がトランジスタの不純物拡散領域に接続される部
分の横に、ダミーパターンを形成するように構成したの
で、トレンチ分離形成時には、ＣＭＰ（ケミカル メカ
ニカル ポリシング）プロセスにより酸化膜を削るの
で、細い活性領域パターンでは削りすぎることがある
が、ダミーパターンにより活性領域パターンの削りすぎ
を防止することができる効果がある。
ット線がトランジスタの不純物拡散領域に接続される部
分の横に、ダミーパターンを形成するように構成したの
で、トレンチ分離形成時には、ＣＭＰ（ケミカル メカ
ニカル ポリシング）プロセスにより酸化膜を削るの
で、細い活性領域パターンでは削りすぎることがある
が、ダミーパターンにより活性領域パターンの削りすぎ
を防止することができる効果がある。
【００３８】この発明によれば、ワード線が１ビット／
２セルモードのメモリ単位となるメモリセル対について
２対毎に分割され、２対毎のメモリセル対がその分割さ
れたワード線によって選択され、かつ隣合う２対毎のメ
モリセル対がその分割されたワード線によって選択され
ないように構成したので、ワード線によって選択されな
い２対毎のメモリセル対に接続されるビット線対はプリ
チャージレベルを保つため、ディスターブリフレッシュ
特性を改善することができる。また、ワード線に接続さ
れるメモリセルは、半分で済むため、ワード線の負荷容
量が小さくなり、ワード線の立上り立下りが早くなるた
め、高速アクセスが可能になる効果がある。
２セルモードのメモリ単位となるメモリセル対について
２対毎に分割され、２対毎のメモリセル対がその分割さ
れたワード線によって選択され、かつ隣合う２対毎のメ
モリセル対がその分割されたワード線によって選択され
ないように構成したので、ワード線によって選択されな
い２対毎のメモリセル対に接続されるビット線対はプリ
チャージレベルを保つため、ディスターブリフレッシュ
特性を改善することができる。また、ワード線に接続さ
れるメモリセルは、半分で済むため、ワード線の負荷容
量が小さくなり、ワード線の立上り立下りが早くなるた
め、高速アクセスが可能になる効果がある。
【００３９】この発明によれば、ビット線分離ゲート
が、２対毎のメモリセル対のうちの一方のメモリセル対
に接続されるビット線対、および隣合う２対毎のメモリ
セル対のうちの一方のメモリセル対に接続されるビット
線対に接続され、ワード線によって選択されたメモリセ
ル対に対応するビット線対を選択してセンスアンプに接
続するように構成したので、メモリセル対のデータが読
み出され、センスアンプによって差動増幅されるビット
線対の片方の隣のビット線対はプリチャージレベルを保
っているので、ノイズ耐性を改善することができる。ま
た、１つのセンスアンプは、ビット線対を２対シェアす
るため、非交互配置センスアンプ配置が可能になり、メ
モリマット上のセンスアンプ帯の数を半減でき、メモリ
コアサイズを小さくすることができる効果がある。
が、２対毎のメモリセル対のうちの一方のメモリセル対
に接続されるビット線対、および隣合う２対毎のメモリ
セル対のうちの一方のメモリセル対に接続されるビット
線対に接続され、ワード線によって選択されたメモリセ
ル対に対応するビット線対を選択してセンスアンプに接
続するように構成したので、メモリセル対のデータが読
み出され、センスアンプによって差動増幅されるビット
線対の片方の隣のビット線対はプリチャージレベルを保
っているので、ノイズ耐性を改善することができる。ま
た、１つのセンスアンプは、ビット線対を２対シェアす
るため、非交互配置センスアンプ配置が可能になり、メ
モリマット上のセンスアンプ帯の数を半減でき、メモリ
コアサイズを小さくすることができる効果がある。
【図１】 この発明の実施の形態１によるＤＲＡＭメモ
リセルのレイアウトを示す配置図である。
リセルのレイアウトを示す配置図である。
【図２】 この発明の実施の形態１によるＤＲＡＭメモ
リセルの等価回路を示す回路図である。
リセルの等価回路を示す回路図である。
【図３】 この発明の実施の形態２によるＤＲＡＭメモ
リセルのレイアウトを示す配置図である。
リセルのレイアウトを示す配置図である。
【図４】 この発明の実施の形態２によるＤＲＡＭメモ
リセルの等価回路を示す回路図である。
リセルの等価回路を示す回路図である。
【図５】 この発明の実施の形態３によるＤＲＡＭメモ
リセルのレイアウトを示す配置図である。
リセルのレイアウトを示す配置図である。
【図６】 この発明の実施の形態４によるＤＲＡＭメモ
リセルのレイアウトを示す配置図である。
リセルのレイアウトを示す配置図である。
【図７】 この発明の実施の形態５によるＤＲＡＭメモ
リセルのレイアウトを示す配置図である。
リセルのレイアウトを示す配置図である。
【図８】 この発明の実施の形態５によるＤＲＡＭメモ
リセルのレイアウトを示す配置図である。
リセルのレイアウトを示す配置図である。
【図９】 この発明の実施の形態５によるＤＲＡＭメモ
リセルの等価回路を示す回路図である。
リセルの等価回路を示す回路図である。
【図１０】 従来のＤＲＡＭメモリセルのレイアウトを
示す配置図である。
示す配置図である。
１Ｍ 第１メタル配線、ＢＣ ビット線コンタクト、Ｂ
ＩＧａ，ＢＩＧｂ ビット線分離ゲート、ＢＬ０，ＢＬ
１，ＺＢＬ０，ＺＢＬ１，ＢＬａ，ＺＢＬａ，ＢＬｂ，
ＺＢＬｂ ビット線、ＣＰ０〜ＣＰ３ セルプレート電
極、ＤＭ ダミーパターン、ＦＬ 活性領域パターン、
ＭＣ１，ＭＣ２ メモリセル、ＭＷＬ０〜ＭＷＬ７ メ
インワード線、Ｓ１，Ｓ２ ワード線のスペース、Ｓ／
Ａ センスアンプ、Ｗ１ ＭＯＳＴｒの活性領域幅、Ｗ
２ キャパシタの活性領域幅、ＷＬ０〜ＷＬ３，ＳＷＬ
０〜ＳＷＬ７ サブワード線（ワード線）。
ＩＧａ，ＢＩＧｂ ビット線分離ゲート、ＢＬ０，ＢＬ
１，ＺＢＬ０，ＺＢＬ１，ＢＬａ，ＺＢＬａ，ＢＬｂ，
ＺＢＬｂ ビット線、ＣＰ０〜ＣＰ３ セルプレート電
極、ＤＭ ダミーパターン、ＦＬ 活性領域パターン、
ＭＣ１，ＭＣ２ メモリセル、ＭＷＬ０〜ＭＷＬ７ メ
インワード線、Ｓ１，Ｓ２ ワード線のスペース、Ｓ／
Ａ センスアンプ、Ｗ１ ＭＯＳＴｒの活性領域幅、Ｗ
２ キャパシタの活性領域幅、ＷＬ０〜ＷＬ３，ＳＷＬ
０〜ＳＷＬ７ サブワード線（ワード線）。
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フロントページの続き
(72)発明者 堂阪 勝巳
東京都千代田区丸の内二丁目２番３号 三
菱電機株式会社内
(72)発明者 有本 和民
東京都千代田区丸の内二丁目２番３号 三
菱電機株式会社内
Ｆターム(参考） 5F083 AD14 AD54 GA03 GA09 JA32
JA35 JA39 LA14 LA16 LA19
LA21 ZA12 ZA13 ZA28
5M024 AA41 BB02 BB30 BB35 CC38
CC54 CC74 LL11 PP01 PP03
PP04
Claims (6)
- 【請求項１】 マトリックス状に複数が最密充填配置さ
れた活性領域パターンと、 上記活性領域パターンのキャパシタの活性領域上に配置
されたセルプレート電極と、 上記活性領域パターン上に２本ずつ配置されたワード線
と、 上記セルプレート電極上に、かつ上記ワード線に直交す
るように配置され、上記活性領域パターンのトランジス
タの不純物拡散領域に接続されたビット線と、 上記２つのビット線からなるビット線対のそれぞれの電
位を差動増幅して出力するセンスアンプとを備え、 上記活性領域パターンのトランジスタの活性領域幅を、
キャパシタの活性領域幅よりも狭く形成したことを特徴
とする半導体記憶装置。 - 【請求項２】 ２本のワード線が選択する活性領域パタ
ーン列に対して、隣接する２本のワード線が選択する活
性領域パターン列をワード線方向にハーフピッチずらし
て配置したことを特徴とする請求項１記載の半導体記憶
装置。 - 【請求項３】 ビット線がトランジスタの不純物拡散領
域に接続される部分の２本のワード線間のスペースを、
その他の部分の２本のワード線間のスペースよりも広く
したことを特徴とする請求項１記載の半導体記憶装置。 - 【請求項４】 活性領域パターンのビット線がトランジ
スタの不純物拡散領域に接続される部分の横に、ダミー
パターンを形成したことを特徴とする請求項１記載の半
導体記憶装置。 - 【請求項５】 ワード線が１ビット／２セルモードのメ
モリ単位となるメモリセル対について２対毎に分割さ
れ、２対毎のメモリセル対がその分割されたワード線に
よって選択され、かつ隣合う２対毎のメモリセル対がそ
の分割されたワード線によって選択されないようにした
ことを特徴とする請求項１記載の半導体記憶装置。 - 【請求項６】 ビット線分離ゲートが、２対毎のメモリ
セル対のうちの一方のメモリセル対に接続されるビット
線対、および隣合う２対毎のメモリセル対のうちの一方
のメモリセル対に接続されるビット線対に接続され、ワ
ード線によって選択されたメモリセル対に対応するビッ
ト線対を選択してセンスアンプに接続することを特徴と
する請求項５記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002024192A JP2003110033A (ja) | 2001-07-24 | 2002-01-31 | 半導体記憶装置 |
| US10/188,977 US6597599B2 (en) | 2001-07-24 | 2002-07-05 | Semiconductor memory |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001-223554 | 2001-07-24 | ||
| JP2001223554 | 2001-07-24 | ||
| JP2002024192A JP2003110033A (ja) | 2001-07-24 | 2002-01-31 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003110033A true JP2003110033A (ja) | 2003-04-11 |
Family
ID=26619192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002024192A Pending JP2003110033A (ja) | 2001-07-24 | 2002-01-31 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6597599B2 (ja) |
| JP (1) | JP2003110033A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100929628B1 (ko) | 2006-11-16 | 2009-12-03 | 주식회사 하이닉스반도체 | 상변환 기억 소자 |
| JP2012164864A (ja) * | 2011-02-08 | 2012-08-30 | Rohm Co Ltd | 半導体記憶装置 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004119937A (ja) * | 2002-09-30 | 2004-04-15 | Fujitsu Ltd | 半導体記憶装置 |
| US7366046B2 (en) * | 2005-08-16 | 2008-04-29 | Novelics, Llc | DRAM density enhancements |
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