ITTO20120682A1 - Dispositivo di memoria non volatile con celle raggruppate - Google Patents

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ITTO20120682A1
ITTO20120682A1 IT000682A ITTO20120682A ITTO20120682A1 IT TO20120682 A1 ITTO20120682 A1 IT TO20120682A1 IT 000682 A IT000682 A IT 000682A IT TO20120682 A ITTO20120682 A IT TO20120682A IT TO20120682 A1 ITTO20120682 A1 IT TO20120682A1
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Abhishek Lal
Marco Pasotti
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Description

DESCRIZIONE
del brevetto per Invenzione Industriale dal titolo:
“DISPOSITIVO DI MEMORIA NON VOLATILE CON CELLE RAGGRUPPATEâ€
La presente invenzione à ̈ relativa a un dispositivo di memoria non volatile con celle di memoria raggruppate.
Come à ̈ noto, parecchi dispositivi elettronici integrati richiedono una certa quantità di memoria non volatile. Di regola, la memoria non volatile à ̈ disponibile in schede o cartucce di memoria autonome, separate dai chip in cui sono integrate le funzioni di controllo e di elaborazione dei dispositivi. In parecchi casi, tuttavia, le unità di elaborazione devono essere dotate di memoria non volatile incorporata, integrata nello stesso chip.
Nei dispositivi di memoria non volatile autonomi convenzionali, la struttura della cella di memoria non può essere integrata facilmente nei processi di fabbricazione di CMOS, che sono ampiamente sfruttati per realizzare componenti di elaborazione e controllo. In particolare, le celle a porta flottante richiedono normalmente un livello di polisilicio aggiuntivo, rispetto ai flussi di processo CMOS standard. Così, l'integrazione delle celle di memoria non volatile in processi CMOS standard richiederebbe fasi e maschere di trattamento aggiuntive, che rappresentano un aumento di costo ingiustificato, specialmente quando si considera che spesso à ̈ richiesta una quantità piuttosto piccola di memoria non volatile integrata.
Sono perciò state progettate celle di memoria non volatile con architettura diversa, in cui le porte flottanti delle celle di memoria e delle regioni di porta di tutti gli altri transistori MOS integrati sono realizzate da un singolo strato di polisilicio.
In questa maniera, si possono evitare fasi e maschere di processo aggiuntive e l'integrazione nel flusso di processo CMOS à ̈ molto più semplice.
Le celle di memoria non “cost-effective†sfruttano transistori MOS di selezione per l'accoppiamento capacitivo di una porta flottante di immagazzinamento con regioni di controllo per operazioni di lettura e cancellazione, mentre si utilizza un transistore bipolare per le operazioni di programmazione tramite iniezione di elettroni caldi. La cancellazione si basa sull'effetto di Fowler-Nordheim. Le celle di memoria di questo tipo privilegiano la velocità di programmazione a spese del consumo di potenza e della occupazione di area. Inoltre, il numero massimo di cicli di programmazione/cancellazione à ̈ molto inferiore per le celle “cost-effective†rispetto alle celle delle memorie autonome.
Le celle di memoria di Fowler-Nordheim sfruttano l'effetto omonimo sia per la programmazione sia per la cancellazione e sono spesso preferite alle celle “costeffective†poichà ̈ generalmente sopportano un numero maggiore di cicli di programmazione/cancellazione e il consumo di potenza à ̈ inferiore.
Esempi di celle di memoria non volatile “costeffective†e di celle Fowler-Nordheim sono descritti nella Pubblicazione di Domanda di Brevetto Statunitense n. US 2011/0157977 A1.
Allo scopo di ridurre gli errori e migliorare l'affidabilità, le matrici di memoria non volatile possono utilizzare due celle complementari per memorizzare un bit. Una cella (cella diretta) di ogni coppia di celle complementari memorizza un valore logico, mentre nell'altra cella (cella complementare) della stessa coppia di celle à ̈ memorizzato il valore logico complementare. Pertanto, una coppia di celle fisiche complementari formano una cella logica, in cui à ̈ memorizzato un bit. Le celle complementari sono lette in modo differenziale, allo scopo di aumentare l'ampiezza di segnale ed evitare errori.
In aggiunta, per fornire tensioni appropriate a ogni terminale di cella in una matrice per operazioni di programmazione, cancellazione e lettura sono richieste parecchie linee di connessione elettrica di polarizzazione. Questa necessità porta a specifici progetti di matrrice. Nell'esempio di figura 1, due righe 1a, 1b adiacenti condividono una struttura di porta di controllo 2 e contengono gruppi 3 di due celle logiche 5 ciascuno (cioà ̈ due coppie di celle fisiche complementari). Le celle logiche 5 nello stesso gruppo 3 hanno indirizzi di colonna adiacenti. Per esempio, la cella logica 5 che ha l'indirizzo di colonna K inferiore à ̈ disposta nella riga 1a; e la cella logica 5 che ha l'indirizzo di colonna K+1 superiore à ̈ disposta nella riga 1b. Inoltre, le celle di memoria dirette 5a delle due celle logiche 5 sono allineate in una prima colonna di matrice; e le celle di memoria complementari 5b delle due celle logiche 5 sono allineate in una seconda colonna di matrice, adiacente alla prima colonna di matrice. Le celle di memoria dirette 5a sono servite da una prima linea di bit BLJd e dal primo insieme di linee di controllo di bit, qui chiamate BKd, BNKd, BK+1d, BNK+1d; e le celle di memoria complementare 5b sono servite da una seconda linea di bit BLKc e dal secondo insieme di linee di controllo di bit, qui chiamate BKc, BNKc, BK+1c, BNK+1c.
Di solito, l'insieme di linee di selezione di bit include quattro linee di selezione di bit. Così, l'indirizzamento di colonna richiede, per ogni gruppo, due linee di bit (BLJd, BLJc) e tante linee di selezione di bit pari al doppio delle linee di selezione di bit in ogni insieme. Nell'esempio di figura 1, sono necessarie dieci linee di connessione per indirizzare due celle logiche.
Pertanto, il passo (“pitch†) delle celle à ̈ più spesso determinato dai requisiti delle linee di connessione per l’indirizzamento di colonna che dalla struttura delle celle fisiche stesse.
Scopo della presente invenzione à ̈ fornire un dispositivo di memoria non volatile che consenta di evitare o almeno attenuare le limitazioni delle memorie non volatili note e, in particolare, ridurre i requisiti di area.
Secondo la presente invenzione, viene fornito un dispositivo di memoria non volatile, come definito nella rivendicazione 1.
Per una migliore comprensione dell'invenzione, ne verrà ora descritta una forma di realizzazione, puramente a titolo di esempio non limitativo e con riferimento ai disegni allegati, in cui:
- la figura 1 Ã ̈ uno schema a blocchi semplificato di una porzione di una matrice di memoria non volatile nota;
- la figura 2 Ã ̈ uno schema a blocchi semplificato di un dispositivo di memoria non volatile;
- la figura 3 Ã ̈ uno schema a blocchi di una riga di una matrice di memoria non volatile incorporata nel dispositivo di memoria non volatile di figura 2 e realizzata secondo una forma di realizzazione della presente invenzione;
- la figura 4 à ̈ uno schema a blocchi più dettagliato di un gruppo di celle di memoria nella riga della matrice di memoria non volatile di figura 3; e
- la figura 5 Ã ̈ uno schema ibrido a blocchi ed elettrico del gruppo di celle di memoria di figura 4.
Con riferimento alla figura 2, un dispositivo di memoria non volatile differenziale à ̈ designato dal numero di riferimento 10 e include una pluralità di celle di memoria logiche non volatili 11 organizzate in righe logiche 20 e colonne logiche 21 per formare una matrice 12 (ad esempio 128-512 righe e 512-1024 colonne).
Il dispositivo di memoria 10 comprende inoltre un buffer indirizzi 13, un decodificatore di riga 14, un decodificatore di colonna 15, un’unità di lettura/scrittura 17 e un buffer di ingresso/uscita 18 (da qui in avanti, i termini "scrivere" e "scrittura" saranno utilizzati per indicare in modo indifferente operazioni di programmazione e lettura delle celle di memoria logiche 11).
Il buffer indirizzi 13 riceve indirizzi di celle selezionate da una pagina della matrice 12. Le sezioni di riga e colonne dell'indirizzo sono fornite al decodificatore di riga 14 e al decodificatore di colonna 15, che selezionano corrispondenti righe e colonne della matrice 12.
L'unità di lettura/scrittura 17 controlla il decodificatore di riga 14 e il decodificatore di colonna 15 ed à ̈ dotata di componenti richiesti per operazioni di programmazione, cancellazione e lettura delle celle di memoria (compresa ad esempio un’unità di gestione dell’alimentazione, con pompe di carica, amplificatori di lettura, comparatori, celle di riferimento, generatori di segnale). L'unità di lettura/scrittura 17 à ̈ accoppiata al buffer di ingresso/uscita 18 per ricevere parole da memorizzare nella matrice 12 e fornire all'esterno parole lette dalla matrice 12.
La figura 3 illustra una riga logica 20 esemplificativa della scheda di memoria 12, accoppiata al decodificatore di colonna 15. Ogni riga logica 20 comprende una prima riga 20a e una seconda riga 20b, che corrono adiacenti una all'altra e condividono una linea di porta di controllo 22 comune.
Come illustrato in figura 4, ogni cella di memoria logica 11 (si veda in particolare la figura 3) comprende una rispettiva cella di memoria diretta (fisica) 11a e una cella di memoria complementare (fisica) 11b. In una forma di realizzazione, le celle di memoria logiche 11 che appartengono alla stessa riga logica 20 hanno le proprie celle di memoria dirette 11a e celle di memoria complementari 11b rispettivamente allineate nella prima riga 20a e nella seconda riga 20b della riga logica 20 (vedere anche le figure 3 e 5).
Le celle di memoria dirette 11a e le celle di memoria complementari 11b sono basate su transistori MOS a porta flottante a singolo strato di polisilicio, una tensione di soglia dei quali à ̈ determinata dalla quantità di carica immagazzinata nella rispettiva porta flottante. Le celle di memoria dirette 11a e le celle di memoria complementari 11b possono avere la struttura delle celle Fowler-Nordheim descritte nella Pubblicazione di Domanda di Brevetto Statunitense no. US 2011/0157977 A1. Si intende tuttavia che altre strutture di cella sono disponibili e possono essere sfruttate vantaggiosamente.
Ogni cella di memoria diretta 11a e ogni cella di memoria complementare 11b à ̈ in grado di memorizzare 2N livelli di carica, indicativi di N bit di informazioni.
Nella descrizione che segue, si farà riferimento al caso in cui ogni cella di memoria 11a, 11b può memorizzare 2 livelli di carica e 1 bit. Si intende tuttavia che l'esempio descritto non deve essere considerato come limitativo.
Un primo valore logico (ad esempio "0") si intende memorizzato in una cella di memoria diretta 11a o in una cella di memoria complementare 11b quando la cella di memoria diretta 11a o la cella di memoria complementare 11b à ̈ programmata per avere un primo valore di soglia (alto); ed un secondo valore logico (ad esempio "1") si intende memorizzato in una cella di memoria diretta 11a o in una cella di memoria complementare 11b quando la cella di memoria diretta 11a o la cella di memoria complementare 11b à ̈ programmata per avere un secondo valore di soglia (basso).
In ogni cella di memoria logica 11, la rispettiva cella di memoria diretta 11a memorizza uno tra il primo valore logico e il secondo valore logico e la rispettiva cella di memoria complementare 11b memorizza l'altro (complementare) tra il primo valore logico e il secondo valore logico. Pertanto, una cella di memoria diretta 11a e una cella di memoria complementare 11b che appartengono alla stessa cella di memoria logica 11 memorizzano sempre valori logici complementari. E' pertanto possibile effettuare una lettura differenziale della cella di memoria logica 11.
In una forma di realizzazione, le celle di memoria logiche 11 possono essere indirizzate singolarmente per operazioni di programmazione, cancellazione e lettura.
Le celle di memoria logiche 11 della stessa riga logica 20 sono organizzate in gruppi 25 di M celle ciascuno (quattro nella forma di realizzazione descritta in questo contesto; si intende tuttavia che ogni gruppo 25 potrebbe includere numeri diversi di celle di memoria logiche 11, ad esempio un'altra potenza di due). In una forma di realizzazione, le celle di memoria logiche 11 nello stesso gruppo 25 sono identificate da indirizzi di colonna separati uno dall'altro da intervalli omogenei di M (quattro, in questo caso). Le celle di memoria logiche del gruppo 25 illustrato nelle figure 4 e 5 sono indicate dai simboli 11K, 11K+4, 11K+8, 11K+12, rispettivamente. Inoltre, nelle figure 3 e 4, le celle di memoria dirette 11a delle quattro celle di memoria logiche 11K, 11K+4, 11K+8 e 11K+12 nel gruppo 25 sono ulteriormente indicate dai simboli DK, DK+4, DK+8, DK+12, rispettivamente; e le corrispondenti celle di memoria complementari 11b sono ulteriormente indicate dai simboli CK, CK+4, CK+8, CK+12, rispettivamente.
Ogni gruppo 25 include a sua volta un primo sottogruppo 25a e un secondo sottogruppo 25b.
Come illustrato nelle figure 3-5, le celle di memoria logiche 11 dello stesso gruppo 25 sono disposte in modo tale che ogni cella di memoria logica 11 abbia la rispettiva cella di memoria diretta 11a e la rispettiva cella di memoria complementare 11b una nel primo sottogruppo 25a e l'altra nel secondo sottogruppo 25b. In una forma di realizzazione, le celle di memoria logiche 11K, 11K+4, hanno la propria cella di memoria diretta 11a nel primo sottogruppo 25a e la propria cella di memoria complementare 11b nel secondo sottogruppo 25b; e le celle di memoria logiche 11K+8, 11K+12 hanno la pripria cella di memoria diretta 11a nel secondo sottogruppo 25 e la propria cella di memoria complementare 11b nel primo sottogruppo 25a.
Pertanto, ogni cella di memoria logica 11 nella matrice 12 ha la propria cella di memoria diretta 11a e la propria cella di memoria complementare 11b rispettivamente nella prima riga 20a e nella seconda riga 20b della riga logica 20 a cui appartiene la cella di memoria logica 11. Inoltre, ogni cella di memoria logica 11 nella matrice 12 ha la propria cella di memoria diretta 11a e la propria cella di memoria complementare 11b una nel primo sottogruppo 25a e l'altra nel secondo sottogruppo 25b del gruppo 25 a cui appartiene la cella di memoria logica 11.
Con riferimento alla figura 5, le celle di memoria logiche 11 dello stesso gruppo 25 hanno terminali di lettura Tr connessi alla prima linea di bit BLJa e alla seconda linea di bit BLJb, che servono anche le celle di memoria logiche 11 dei gruppi 25 nella stessa colonna. Più precisamente, i terminali di lettura Tr delle celle di memoria logiche 11 nel primo sottogruppo 25a sono accoppiate alla prima linea di bit BLJa; e i terminali di lettura Te delle celle di memoria logiche 11 nel secondo sottogruppo 25b sono accoppiati alla seconda linea di bit BLJb.
Come illustrato nelle figure 3 e 5, la prima linea di bit BLJa e la seconda linea di bit BLJb pertinenti al primo sottogruppo 25a e al secondo sottogruppo 25b dello stesso gruppo 25 sono indirizzate simultaneamente dal decodificatore di colonne 15 attraverso sistemi di commutazione 27aJ, 27bJ separati (illustrati schematicamente da singoli transistori) che ricevono lo stesso insieme di segnali di indirizzo YMJ. Così, ogni gruppo 25 delle quattro celle di memoria logiche 11 richiede due linee di bit, che sono selezionate o deselezionate simultaneamente dal decodificatore di colonna 15. In generale, il numero di linee di bit richieste per ogni gruppo à ̈ M/2, se M à ̈ il numero di celle logiche per gruppo. Più precisamente, ogni gruppo 25 richiede M/4 prime linee di bit e M/4 seconde linee di bit.
Le figure 3 e 5 illustrano il fatto che ogni cella di memoria logica 11 nell'indirizzo di colonna K generico à ̈ anche accoppiata alle prime linee di controllo di bit dirette BKd, BNKd (per la rispettiva cella di memoria diretta 11a) e alle seconde linee di controllo di bit complementari BKc, BNKc (per la rispettiva cella di memoria complementare 11b).
Le celle di memoria dirette 11a e le celle di memoria complementari 11b nella stessa prima riga 20a o la seconda riga 20b di una riga logica 20 sono selezionabili dal decodificatore di riga 14 per operazioni di programmazione, cancellazione e lettura attraverso la rispettiva linea di porta di controllo 22 e attraverso insiemi di M linee di porta di selezione 23 (un insieme per la prima riga 20a e un insieme per la seconda riga 20b di ogni riga logica 20; figura 5). Nella forma di realizzazione qui descritta, ogni insieme include quattro linee di porta di selezione 23.
Le celle di memoria dirette 11a e le celle di memoria complementari 11b hanno terminali di porta di selezione Ts accoppiati ciascuno a una rispettiva linea di porta di selezione 23. Più precisamente, i terminali di porta di selezione Ts delle celle di memoria dirette 11a nello stesso gruppo 25 sono accoppiati a rispettive linee di porta di selezione 23 distinte dell'insieme di linee di porta di selezione 23 associate alla rispettiva prima riga 25a. Analogamente, le porte dei terminali di selezione Ts delle celle di memoria complementari 11b nello stesso gruppo 25 sono accoppiate alle rispettive linee di porta di selezione distinte 23 dell'insieme di linee di porta di selezione 23 associate alla rispettiva seconda riga 25b.
Inoltre, la cella di memoria diretta 11a e la cella di memoria complementare 11b di ogni cella di memoria logica 20 sono accoppiate a corrispondenti linee di porta di selezione 23 degli insiemi di linee di porta di selezione 23 associati alle rispettive prima riga 25a e seconda riga 25b. I segnali di selezione S0, S1, S2, S3 sono forniti dal decodificatore di riga 14 sulle rispettive linee di porta di selezione 23 di ogni insieme. In ogni riga logica 25, i segnali di selezione S0, S1, S2, S3 per la prima riga 25a sono identici ai segnali di selezione S0, S1, S2, S3 per la seconda riga 25. Pertanto, le celle di memoria logiche 20 sono accoppiate alle rispettive porte di selezione 23 in modo tale che la rispettiva cella di memoria diretta 11a e la rispettiva cella di memoria complementare 11b ricevano sui loro terminali di porta di selezione Ts lo stesso segnale di selezione S0, S1, S2, S3.
Come già citato, la matrice di memoria non volatile sopra descritta richiede M/2 linee di bit per ogni gruppo di M celle di memoria logiche (due linee di bit per ogni gruppo di quattro celle di memoria logiche nella forma di realizzazione descritta). Al contrario, le matrici di memoria a singolo strato di polisilicio richiedono due linee di bit per ogni coppia di celle di memoria logiche. Il numero globale di linee di bit à ̈ significativamente ridotto e i vincoli sul passo di cella dovuti ai requisiti per l'indirizzo di colonna risultano allentati.
Grazie alla connessione alle linee di bit, la matrice di memoria à ̈ opportunamente strutturata in modo da consentire una programmazione a scacchiera delle celle di memoria diretta e complementare. Questa caratteristica consente test di fabbrica efficaci della matrice di memoria, ad esempio durante EWS ("Ordinamento di Wafer Elettrico").

Claims (11)

  1. RIVENDICAZIONI 1. Dispositivo di memoria non volatile comprendente: una matrice di memoria (12), contenente una pluralità di celle di memoria logiche non volatili (11), disposte in almeno una riga logica (20), la riga logica (20) comprendendo una prima riga (20a) e una seconda riga (20b) che condividono una linea di controllo comune (22); e una pluralità di linee di bit (BLJa, BLJb); in cui ogni cella di memoria logica (11) comprende una cella di memoria diretta (11a), configurata in modo da memorizzare un rispettivo primo valore logico, ed una cella di memoria complementare (11b), configurata in modo da memorizzare un rispettivo secondo valore logico, che à ̈ complementare al primo valore logico memorizzato nella cella di memoria diretta (11a) della stessa cella di memoria logica (11); e in cui la cella di memoria diretta (11a) e la cella di memoria complementare (11b) di ogni cella di memoria logica (11) sono accoppiate a rispettive linee di bit (BLJa, BLJb) separate e sono collocate una nella prima riga (20a) e l'altra nella seconda riga (20b) della rispettiva riga logica (20).
  2. 2. Dispositivo di memoria secondo la rivendicazione 1, in cui le celle di memoria logiche (11) sono inoltre disposte in gruppi (25a), ciascuno dei quali include almeno un primo sottogruppo (25a) ed un secondo sottogruppo (25b); e in cui ogni cella di memoria logica (11) ha la rispettiva cella di memoria diretta (11a) e la rispettiva cella di memoria complementare (11b) una nel primo sottogruppo (25a) e una nel secondo sottogruppo (25b) dei rispettivi gruppi (25a).
  3. 3. Dispositivo di memoria secondo la rivendicazione 2, in cui, in ogni gruppo, le celle di memoria diretta (11a) e le celle di memoria complementari (11b) nel primo sottogruppo (25a) sono tutte accoppiate ad una prima linea di bit (BLJa) e le celle di memoria dirette (11a) e le celle di memoria complementari (11b) nel secondo sottogruppo (25b) sono tutte accoppiate a una seconda linea di bit (BLJb).
  4. 4. Dispositivo di memoria secondo la rivendicazione 3, in cui ogni gruppo (25) include un numero M di celle di memoria logiche (11) ed à ̈ servito da M/4 prime linee di bit (BLJa) e M/4 seconde linee di bit (BLJb).
  5. 5. Dispositivo di memoria secondo la rivendicazione 4, in cui ogni gruppo include una prima, una seconda, una terza e una quarta cella di memoria logica (11); la prima e la seconda cella di memoria logica (11) avendo le rispettive celle di memoria dirette (11a) accoppiate alla rispettiva prima linea di bit (BJa) e le rispettive celle di memoria complementari (11b) accoppiate alla rispettiva seconda linea di bit (BLJb); la terza e la quarta cella di memoria logica (11) avendo le rispettive celle di memoria dirette (11a) accoppiate alla rispettiva seconda linea di bit (BJb) e le rispettive celle di memoria complementari (11b) accoppiate alla rispettiva prima linea di bit (BLJa).
  6. 6. Dispositivo di memoria secondo una qualsiasi delle rivendicazioni da 2 a 5, in cui le celle di memoria dirette (11a) sono accoppiate alle rispettive prime linee di controllo di bit (BKd, BNKd) e le celle di memoria complementari (11b) sono accoppiate alle rispettive seconde linee di controllo di bit complementari (BKc, BNKc).
  7. 7. Dispositivo di memoria secondo una qualsiasi delle rivendicazioni da 2 a 5, in cui ogni gruppo (25) Ã ̈ accoppiato ad almeno un rispettivo insieme di linee di porta di selezione (23).
  8. 8. Dispositivo di memoria secondo la rivendicazione 7, in cui le celle di memoria dirette (11a) e le celle di memoria complementari (11b) che appartengono allo stesso gruppo (25) e alla prima riga (25a) sono accoppiate a un primo insieme di linee di porta di selezione (23) e le celle di memoria (11a) e le celle di memoria complementari (11b) che appartengono allo stesso gruppo (25) e alla seconda riga (25b) sono accoppiate a un secondo insieme di linee di porta di selezione (23).
  9. 9. Dispositivo di memoria secondo una qualsiasi delle rivendicazioni da 2 a 8, comprendente un decodificatore di colonna (15), configurato per selezionare simultaneamente o deselezionare simultaneamente ogni prima linea di bit (BLJa) e seconda linea di bit (BLJb) connessa alla cella di memoria diretta (11a) e alla cella di memoria complementare (11b) della stessa cella di memoria logica (11).
  10. 10. Dispositivo di memoria secondo una qualsiasi delle rivendicazioni da 2 a 9, in cui le celle di memoria logiche (11) nello stesso gruppo (25) sono identificate da indirizzi di colonna separati uno dall'altro da intervalli omogenei.
  11. 11. Dispositivo di memoria secondo una qualsiasi delle rivendicazioni precedenti, in cui le celle di memoria dirette (11a) e le celle di memoria complementari (11b) delle celle di memoria logiche (11) in ogni riga logica (20) sono rispettivamente disposte in una tra la prima riga (20a) e la seconda riga (20b) e nell'altra della prima riga (20a) e della seconda riga (20b).
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