KR101066686B1 - 반도체 메모리 소자 및 이의 독출 방법 - Google Patents

반도체 메모리 소자 및 이의 독출 방법 Download PDF

Info

Publication number
KR101066686B1
KR101066686B1 KR1020090058450A KR20090058450A KR101066686B1 KR 101066686 B1 KR101066686 B1 KR 101066686B1 KR 1020090058450 A KR1020090058450 A KR 1020090058450A KR 20090058450 A KR20090058450 A KR 20090058450A KR 101066686 B1 KR101066686 B1 KR 101066686B1
Authority
KR
South Korea
Prior art keywords
data
page
cell group
latch
even page
Prior art date
Application number
KR1020090058450A
Other languages
English (en)
Other versions
KR20110001059A (ko
Inventor
임규희
장승호
박성제
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090058450A priority Critical patent/KR101066686B1/ko
Priority to US12/765,230 priority patent/US8264883B2/en
Publication of KR20110001059A publication Critical patent/KR20110001059A/ko
Application granted granted Critical
Publication of KR101066686B1 publication Critical patent/KR101066686B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/563—Multilevel memory reading aspects
    • G11C2211/5634—Reference cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5642—Multilevel memory with buffers, latches, registers at input or output

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명은 반도체 메모리 소자 및 이의 독출 방법에 관한 것으로, 이븐 페이지 셀 그룹 및 오드 페이지 셀 그룹을 포함하는 반도체 메모리 소자의 독출 동작에 있어서, 제1 이븐 페이지 독출 동작을 실시하여 상기 이븐 페이지 셀 그룹의 제1 데이터를 저장하는 단계와, 오드 페이지 독출 동작을 실시하여 상기 오드 페이지 셀 그룹의 오드 페이지 셀 데이터를 저장하는 단계와, 제2 이븐 페이지 독출 동작을 실시하여 상기 이븐 페이지 셀 그룹의 제2 데이터를 저장하는 단계, 및 상기 오드 페이지 셀 데이터를 이용하여 상기 제1 데이터 또는 제2 데이터를 이븐 페이지 셀 데이터로 출력하는 반도체 메모리 소자 및 이의 독출 방법을 개시한다.
인터피어런스, 독출 전압, 플래시, 멀티 레벨 셀

Description

반도체 메모리 소자 및 이의 독출 방법{Semiconductor memory device and Method of reading the same}
본 발명은 반도체 메모리 소자 및 이의 독출 방법에 관한 것으로, 특히 인접한 메모리 셀에 의한 인터피어런스 효과에 따른 독출 전압을 변경하여 정확한 데이터를 출력할 수 있는 반도체 메모리 소자 및 이의 독출 방법에 관한 것이다.
플래시 메모리 소자는 메모리 셀을 그들의 소스, 드레인을 인접하는 것끼리 공용하는 모양으로 직렬 접속하여 하나의 단위로서 비트 선에 접속하는 것이다. 메모리 셀은 통상 플로팅 게이트와 제어 게이트가 적층된 트랜지스터 구조를 갖는다. 메모리 셀 어레이는 P형 기판 또는 N형 기판에 형성된 P형 웰 내에 직접 형성된다. 낸드 셀의 드레인측은 선택 게이트를 통해서 비트 선에 접속되고, 소스측은 역시 선택 게이트를 통해서 소스 선에 접속된다. 메모리 셀의 제어 게이트는 행 방향으로 연속적으로 배치되어 워드선이 된다.
이 낸드 플래시 메모리 소자의 동작은 다음과 같다. 데이터 기입 동작은 비 트 선에서 가장 멀리 떨어진 위치의 메모리 셀로부터 차례로 행해진다. 선택된 메모리 셀의 제어 게이트에는 고전압(Vpp)을 인가하고, 그로부터 비트선측에 있는 메모리 셀의 제어 게이트 및 선택 게이트에는 중간 전위를 인가하고, 비트 선에는 데이터에 따라 0V 또는 중간 전위를 부여한다. 비트 선에 0V가 부여되었을 때, 그 전위는 선택 메모리 셀의 드레인까지 전달되어서, 드레인에서 플로팅 게이트에 전자 주입이 생긴다. 이로 인해 그 선택된 메모리 셀의 임계값은 정방향으로 시프트된다.
최근에는 이러한 플래시 메모리의 집적도를 더욱 향상시키기 위해 한 개의 메모리 셀에 복수 개의 데이터를 저장할 수 있는 다중 비트 셀에 대한 연구가 활발히 진행되고 있다. 이러한 방식의 메모리 셀을 멀티 레벨 셀(Multi Level Cell; 이하 MLC 라 함)라 한다. 이와 대비되는 단일 비트의 메모리 셀을 싱글 레벨 셀(Single Level Cell; 이하 SLC 라 함)이라 한다.
MLC는 통상적으로 2 개 이상이 문턱 전압분포를 가지며, 이에 대응되는 2개 이상의 데이터 저장 상태들을 가진다. 2비트의 데이터를 프로그램할 수 있는 MLC는 4개의 데이터 저장 상태 즉, [11], [10], [00], 및 [01]을 가진다. 이들의 분포는 각각 MLC의 문턱 전압 분포들에 대응된다.
예를 들면, 메모리 셀의 문턱 전압분포들이 각각 -2.7V 이하, 0.3V~0.7V, 1.3V~1.7V 및 2.3V~2.7V이라고 가정하면, 상기 [11]은 -2.7V 이하, [10]은 0.3V~0.7V, [00]은 1.3V~1.7V, 그리고 [01]은 2.3V~2.7V에 각각 대응된다. 즉 상기 MLC의 문턱 전압이 상기 4가지의 문턱 전압 분포들 중 하나에 해당하면, [11], [10], [00], 및 [01]중 그에 해당하는 2 비트의 데이터 정보가 상기 MLC에 저장된다.
상기와 같이 MLC의 셀 전압 분포는 저장할 수 있는 비트의 수에 대해 2의 제곱 개에 해당하는 문턱 전압 분포를 가지게 된다. 즉, m 비트를 저장할 수 있는 MLC의 경우
Figure 112009039563212-pat00001
개의 셀 전압 분포를 가진다.
도 1은 종래 기술에 따른 반도체 메모리 소자의 프로그램 문턱 전압 분포를 나타내는 그래프이다.
반도체 메모리 소자 중 플래시 메모리 소자의 프로그램 동작은 페이지 단위로 이루어진다. 페이지는 동일한 워드 라인을 공유하는 이븐 및 오드 페이지로 나누어지며, 일반적으로 이븐 페이지의 프로그램 동작 후 오드 페이지의 프로그램 동작이 실시된다.
도 1을 참조하면, 반도체 메모리 소자의 프로그램 동작은 먼저 이븐 페이지 그룹 프로그램 동작으로 인하여 정상적으로 문턱 전압 분포(A)를 갖는다. 그러나 이 후 실시되는 오드 페이지 그룹의 프로그램 동작시 인접한 메모리 셀과의 커플링 효과에 의해 문턱 전압이 상승하게 되어 B와 같은 분포로 시프팅된다. 이러한 현상을 인터피어런스 효과라고 한다. 이러한 인터피어런스 효과는 오드 페이지 그룹의 프로그램 동작 중 비교적 문턱 전압의 변화량이 적은 제1 상태(State1) 및 제3 상태(State3) 보다 문턱 전압의 변화량이 큰 제2 상태(State2) 및 제4 상태(State4)로 프로그램 될 때 증대된다.
이처럼 문턱 전압 분포가 상승하게 되면 이븐 페이지 그룹의 데이터 독출 동 작시 독출 동작 오류가 발생할 수 있어 소자의 신뢰성이 감소하게 된다.
본 발명이 이루고자 하는 기술적 과제는 이븐 페이지의 데이터를 제1 독출 전압을 이용하여 제1 래치에 저장하고, 오드 페이지의 데이터를 독출하여 제2 래치에 저장하고, 제1 독출 전압보다 상승된 제2 독출 전압을 이용하여 이븐 페이지의 데이터를 제3 래치에 저장하고, 제2 래치에 저장된 오드 페이지의 데이터 값에 따라 제1 래치에 저장된 데이터 또는 제3 래치에 저장된 데이터를 이븐 페이지 데이터로 출력하는 반도체 메모리 소자 및 이의 독출 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 반도체 메모리 소자는 이븐 페이지 셀 그룹 및 오드 페이지 셀 그룹을 포함하는 메모리 셀 어레이, 및 상기 이븐 페이지 셀 그룹 및 상기 오드 페이지 셀 그룹의 메모리 셀 데이터를 독출하여 저장하는 페이지 버퍼를 포함하며, 상기 페이지 버퍼는 제1 독출 동작시 상기 이븐 페이지 셀 그룹의 제1 이븐 페이지 데이터를 저장하는 제1 래치와, 독출 동작시 상기 오드 페이지 셀 그룹의 오드 페이지 데이터를 저장하는 제2 래치, 및 제2 독출 동작시 상기 이븐 페이지 셀 그룹의 제2 이븐 페이지 데이터를 저장하는 제3 래치를 포함한다.
상기 페이지 버퍼는 상기 제2 래치에 저장된 데이터 값에 따라 상기 제1 래치 또는 제3 래치에 저장된 데이터를 최종 이븐 페이지 데이터로 출력한다.
상기 페이지 버퍼는 상기 제2 래치에 저장된 데이터 값에 따라 상기 제1 래 치 또는 제3 래치에 저장된 데이터를 최종 이븐 페이지 데이터로 출력하는 먹스부를 더 포함한다.
상기 제1 독출 동작은 제1 독출 전압을 상기 이븐 페이지 셀 그룹의 워드라인에 인가한다.
상기 제2 독출 동작은 상기 제1 독출 전압보다 일정 전압 증가시킨 제2 독출 전압을 상기 이븐 페이지 셀 그룹의 워드라인에 인가한다.
상기 제2 독출 전압은 상기 제1 독출 전압 보다 인터피어런스에 의한 문턱 전압 변화폭 만큼 증가시켜 설정한다.
본 발명의 일실시 예에 따른 반도체 메모리 소자의 독출 방법은 이븐 페이지 셀 그룹 및 오드 페이지 셀 그룹을 포함하는 반도체 메모리 소자의 독출 동작에 있어서, 제1 이븐 페이지 독출 동작을 실시하여 상기 이븐 페이지 셀 그룹의 제1 데이터를 저장하는 단계와, 오드 페이지 독출 동작을 실시하여 상기 오드 페이지 셀 그룹의 오드 페이지 셀 데이터를 저장하는 단계와, 제2 이븐 페이지 독출 동작을 실시하여 상기 이븐 페이지 셀 그룹의 제2 데이터를 저장하는 단계, 및 상기 오드 페이지 셀 데이터를 이용하여 상기 제1 데이터 또는 제2 데이터를 이븐 페이지 셀 데이터로 출력한다.
상기 제1 이븐 페이지 독출 동작은 제1 독출 전압을 상기 이븐 페이지 셀 그룹이 연결된 워드라인에 인가하여 실시한다.
상기 제2 이븐 페이지 독출 동작은 상기 제1 독출 전압보다 큰 제2 독출 전 압을 상기 이븐 페이지 셀 그룹이 연결된 워드라인에 인가하여 실시한다.
상기 제2 독출 전압은 상기 제1 독출 전압 보다 인터피어런스에 의한 문턱 전압 변화폭 만큼 증가시켜 설정한다.
상기 오드 페이지 셀 데이터가 프로그램 동작시 문턱 전압 분포가 제1 또는 제3 상태에 대응할 경우, 상기 제1 데이터를 상기 이븐 페이지 셀 데이터로 출력하고, 상기 오드 페이지 셀 데이터가 프로그램 동작시 문턱 전압 분포가 제2 또는 제4 상태에 대응할 경우, 상기 제2 데이터를 상기 이븐 페이지 셀 데이터로 출력한다.
상기 제1 또는 제3 상태의 문턱 전압 분포는 상기 제2 또는 제4 상태의 문턱 전압 분포보다 프로그램 동작시 변화하는 문턱 전압 폭이 작다.
본 발명의 일실시 예에 따르면, 이븐 페이지의 데이터를 제1 독출 전압을 이용하여 제1 래치에 저장하고, 오드 페이지의 데이터를 독출하여 제2 래치에 저장하고, 제1 독출 전압보다 상승된 제2 독출 전압을 이용하여 이븐 페이지의 데이터를 제3 래치에 저장하고, 제2 래치에 저장된 오드 페이지의 데이터 값에 따라 제1 래치에 저장된 데이터 또는 제3 래치에 저장된 데이터를 이븐 페이지 데이터로 출력함으로써, 오드 페이지에 프로그램된 데이터에 의해 이븐 페이지의 문턱 전압 분포가 시프팅하여도 이를 보상한 독출 전압으로 정확한 데이터를 독출하여 소자의 신뢰성을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 일실시 예에 따른 반도체 메모리 소자의 독출 방법을 설명하기 위한 반도체 메모리 소자 구성도이다.
도 2를 참조하면, 메모리 셀 어레이(100)는 다수의 메모리 셀(MC0 내지 MC31)을 포함하며, 다수의 메모리 셀(MC0 내지 MC31)은 이븐 또는 오드 비트라인(BLe 또는 BLo)에 직렬 연결되어 스트링을 구성한다. 도면에서는 이븐 비트라인 및 오드 비트라인을 각각 하나씩 도시하였으나, 이븐 및 오드 비트라인(BLe 및 BLo)이 교호적으로 다수개 배치된다. 이때 같은 워드라인에 연결된 이븐 비트라인(BLe)의 메모리 셀 그룹을 이븐 페이지 셀 그룹으로 정의하고, 같은 워드라인에 연결된 오드 비트라인(BLo)의 메모리 셀 그룹을 오드 페이지 셀 그룹으로 정의한다. 동일한 페이지 셀 그룹의 메모리 셀의 프로그램 동작은 동시에 실시하며, 일반적으로 이븐 페이지 셀 그룹의 프로그램 동작 후, 오드 페이지 셀 그룹의 프로그램 동작을 실시한다.
페이지 버퍼(200)는 이븐 및 오드 비트라인(BLe 및 BLo)과 연결되어 독출 동작시 이븐 및 오드 비트라인(BLe 및 BLo)과 연결된 선택된 메모리 셀(예를 들어 MV<30>)의 데이터를 래치하여 저장한다.
페이지 버퍼(200)는 이븐 및 오드 비트라인(BLe 및 BLo) 하나의 비트라인을 선택하는 비트라인 선택부(210), 제1 독출 전압을 이용하여 이븐 페이지 셀 그룹 중 선택된 메모리 셀의 데이터를 독출하여 저장하는 제1 래치(220), 오드 페이지 셀 그룹 중 선택된 메모리 셀의 데이터를 독출하여 저장하는 제2 래치(230), 제2 독출 전압을 이용하여 이븐 페이지 셀 그룹 중 선택된 메모리 셀의 데이터를 독출하여 저장하는 제3 래치(240), 및 제2 래치(230)에 저장된 데이터 값에 따라 이븐 페이지 셀 그룹의 선택된 메모리 셀의 데이터를 제1 래치(220)에 저장된 데이터 또는 제3 래치(230)에 저장된 데이터를 출력 데이터로 출력하는 먹스부(250)를 포함한다. 먹스부(250)는 내부에 스위치 회로를 포함하여 제2 래치(230)에 저장된 데이터 값에 응답하여 제1 래치(220)에 저장된 데이터 또는 제3 래치(230)에 저장된 데이터를 출력 데이터로 출력하기 위하여 내부에 스위치 회로를 포함하여 구성될 수 있다.
도 3은 도 2의 먹스부(250)의 상세 회로도이다.
도 3을 참조하면, 먹스부는 제1 및 제2 패스 트랜지스터(PT1 및 PT2)를 포함한다. 제1 패스 트랜지스터(PT1)는 도2의 제2 래치(230)에 저장된 데이터값에 따른 제어 신호(CB 및 CBb)에 응답하여 도 2의 제1 래치(210)에 저장된 데이터(A data)를 출력 데이터로 출력한다. 제2 패스 트랜지스터(PT2)는 도2의 제2 래치(230)에 저장된 데이터값에 따른 제어 신호(CB 및 CBb)에 응답하여 도 2의 제3 래치(240)에 저장된 데이터(B data)를 출력 데이터로 출력한다. 즉, 제2 래치(230)에 저장된 데이터값이 "1"일 경우, 제1 래치(220)에 저장된 데이터(A data)를 출력 데이터로 출력하고, 제2 래치(230)에 저장된 데이터값이 "0"일 경우, 제3 래치(240)에 저장된 데이터(B data)를 출력 데이터로 출력한다.
도 4는 본 발명의 일실시 예에 따른 반도체 메모리 소자의 독출 방법을 설명하기 위한 순서도이다.
도 5는 본 발명의 일실시 예에 따른 반도체 메모리 소자의 독출 방법을 설명하기 위한 문턱 전압 분포도이다.
도 2 내지 도 5를 참조하여, 본 발명의 일실시 예에 따른 반도체 메모리 소자의 독출 방법을 설명하면 다음과 같다.
제1 독출 전압(Vread=V1)을 이용한 독출 동작을 실시하여 페이지 버퍼(200)의 제1 래치(220)에 이븐 페이지 셀 데이터를 저장한다.(310) 이를 좀더 상세하게 설명하면, 제1 독출 전압(Vread=V1)을 선택된 워드라인(예를 들어 WL<30>)에 인가하고 나머지 워드라인(WL<30> 및 WL<29> 내지 WL<0>)에는 패스 전압을 인가한다. 제1 독출 전압(Vread=V1)은 일반적인 독출 동작시 인가되는 독출 전압을 사용하는 것이 바람직하다. 비트라인 선택부(210)는 이븐 비트라인(BLe)을 선택하여 감지 노드(SO)와 연결시키고, 이를 통해 제1 래치(220)에 이븐 페이지 셀 데이터를 저장한다.
오드 페이지 셀 독출 동작을 실시하여 제2 래치(230)에 오드 페이지 셀 데이터를 저장한다.(320) 오드 페이지 셀 독출 동작은 이븐 페이지 셀 독출 동작과 유사하게 진행하며, 이때 사용되는 독출 전압은 제1 독출 전압(Vread=V1)을 사용한다.
이때 오드 비트라인(BLo)에 연결된 메모리 셀(예를 들어 MC<30>)의 프로그램 상태가 프로그램 동작시 문턱 전압 변화가 작은 제1 또는 제3 상태(state1 또는 state3) 일 경우 제1 데이터("1")를 제2 래치(230)에 저장하고, 문턱 전압 변화가 상대적으로 큰 제2 또는 제4 상태(state2 또는 state4) 일 경우 제2 데이터("0")를 제2 래치(230)에 저장한다. 이는 오드 비트라인(BLo)에 연결된 메모리 셀(예를 들어 MC<30>)의 프로그램 상태가 제1 또는 제3 상태(state1 또는 state3) 일 경우 이븐 비트라인(BLo)에 연결된 메모리 셀(MC<30>)과의 인터피어런스 효과가 작아 문턱 전압 분포의 시프팅 현상이 작고, 제2 또는 제4 상태(state2 또는 state4) 일 경우 이븐 비트라인(BLe)에 연결된 메모리 셀(MC<30>)과의 인터피어런스 효과가 상대적으로 커 문턱 전압 분포의 시프팅 현상이 많이 일어나기 때문에 이를 구분하여 서로 다른 데이터로 저장한다.
제2 독출 전압(Vread=V2)을 이용한 독출 동작을 실시하여 페이지 버퍼(200)의 제3 래치(240)에 이븐 페이지 셀 데이터를 저장한다.(330) 이를 좀더 상세하게 설명하면, 제1 독출 전압(Vread=V1) 보다 일정 전압(ΔV) 만큼 증가시킨 제2 독출 전압(Vread=V2)을 선택된 워드라인(예를 들어 WL<30>)에 인가하고 나머지 워드라인(WL<30> 및 WL<29> 내지 WL<0>)에는 패스 전압을 인가한다. 제2 독출 전 압(Vread=V2)은 제1 독출 전압(Vread=V1) 보다 인터피어런스에 의한 문턱 전압 변화폭 만큼 증가시켜 설정할 수 있다.
이로 인하여 오드 비트라인(BLo)에 연결된 메모리 셀(예를 들어 MC<30>)의 프로그램 상태가 제2 또는 제4 상태(state2 또는 state4) 일 경우 이븐 비트라인(BLe)에 연결된 메모리 셀(MC<30>)과의 인터피어런스 효과가 상대적으로 커 문턱 전압 분포가 도 4의 A 에서 B로 시프팅 현상이 발생한다. 이로 인하여 제1 독출 전압(V1)을 이용하여 독출 동작을 진행할 경우 독출 페일 셀(Read Fail Cell)로 판단되는 셀들이 제2 독출 전압(V2)를 이용하여 정상 셀로 판단될 수 있다.
페이지 버퍼(200)의 먹스부(250)를 이용하여 제2 래치(230)에 저장된 데이터를 판별한다.(340) 이때 제2 래치(230)에 저장된 데이터가 "1"일 경우 제1 래치(220)에 저장된 데이터를 최종 이븐 페이지 셀 데이터로 출력하고(350), 제2 래치(230)에 저장된 데이터가 "0"일 경우 제3 래치(240)에 저장된 데이터를 최종 이븐 페이지 셀 데이터로 출력한다.(360)
상술한 것과 같이 이븐 페이지 셀 데이터를 제1 독출 전압(V1) 및 제2 독출 전압(V2)을 이용하여 각각 독출하여 제1 및 제2 데이터를 페이지 버퍼에 임시 저장한 후, 프로그램된 오드 페이지 셀 데이터 값에 따라 제1 또는 제2 데이터를 최종 이븐 페이지 셀 데이터로 출력함으로써, 소자의 신뢰성을 향상시킬 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님 을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래 기술에 따른 반도체 메모리 소자의 프로그램 문턱 전압 분포를 나타내는 그래프이다.
도 2는 본 발명의 일실시 예에 따른 반도체 메모리 소자의 독출 방법을 설명하기 위한 반도체 메모리 소자 구성도이다.
도 3은 도 2의 먹스부(250)의 상세 회로도이다.
도 4는 본 발명의 일실시 예에 따른 반도체 메모리 소자의 독출 방법을 설명하기 위한 순서도이다.
도 5는 본 발명의 일실시 예에 따른 반도체 메모리 소자의 독출 방법을 설명하기 위한 문턱 전압 분포도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 메모리 셀 어레이 200 : 페이지 버퍼
210 : 비트라인 선택부 220 : 제1 래치
230 : 제2 래치 240 : 제3 래치
250 : 먹스부

Claims (12)

  1. 이븐 페이지 셀 그룹 및 오드 페이지 셀 그룹을 포함하는 메모리 셀 어레이; 및
    상기 이븐 페이지 셀 그룹 및 상기 오드 페이지 셀 그룹의 메모리 셀 데이터를 독출하여 저장하는 페이지 버퍼를 포함하며,
    상기 페이지 버퍼는 제1 독출 동작시 상기 이븐 페이지 셀 그룹의 제1 이븐 페이지 데이터를 저장하는 제1 래치;
    제2 독출 동작시 상기 오드 페이지 셀 그룹의 오드 페이지 데이터를 저장하는 제2 래치; 및
    제3 독출 동작시 상기 이븐 페이지 셀 그룹의 제2 이븐 페이지 데이터를 저장하는 제3 래치를 포함하는 반도체 메모리 소자.
  2. 제 1 항에 있어서,
    상기 페이지 버퍼는 상기 제2 래치에 저장된 데이터 값에 따라 상기 제1 래치 또는 제3 래치에 저장된 데이터를 최종 이븐 페이지 데이터로 출력하는 반도체 메모리 소자.
  3. 제 1 항에 있어서,
    상기 페이지 버퍼는
    상기 제2 래치에 저장된 데이터 값에 따라 상기 제1 래치 또는 제3 래치에 저장된 데이터를 최종 이븐 페이지 데이터로 출력하는 먹스부를 더 포함하는 반도체 메모리 소자.
  4. 제 1 항에 있어서,
    상기 제1 독출 동작은 제1 독출 전압을 상기 이븐 페이지 셀 그룹의 워드라인에 인가하는 반도체 메모리 소자.
  5. 제 4 항에 있어서,
    상기 제3 독출 동작은 상기 제1 독출 전압보다 일정 전압 증가시킨 제2 독출 전압을 상기 이븐 페이지 셀 그룹의 워드라인에 인가하는 반도체 메모리 소자.
  6. 제 5 항에 있어서,
    상기 제2 독출 전압은 상기 제1 독출 전압 보다 인터피어런스에 의한 문턱 전압 변화폭 만큼 증가시켜 설정한 반도체 메모리 소자.
  7. 이븐 페이지 셀 그룹 및 오드 페이지 셀 그룹을 포함하는 반도체 메모리 소자의 독출 동작에 있어서,
    제1 이븐 페이지 독출 동작을 실시하여 상기 이븐 페이지 셀 그룹의 제1 데이터를 저장하는 단계;
    오드 페이지 독출 동작을 실시하여 상기 오드 페이지 셀 그룹의 오드 페이지 셀 데이터를 저장하는 단계;
    제2 이븐 페이지 독출 동작을 실시하여 상기 이븐 페이지 셀 그룹의 제2 데이터를 저장하는 단계; 및
    상기 오드 페이지 셀 데이터를 이용하여 상기 제1 데이터 또는 제2 데이터를 이븐 페이지 셀 데이터로 출력하는 단계를 포함하는 반도체 메모리 소자의 독출 방법.
  8. 제 7 항에 있어서,
    상기 제1 이븐 페이지 독출 동작은 제1 독출 전압을 상기 이븐 페이지 셀 그룹이 연결된 워드라인에 인가하여 실시하는 반도체 메모리 소자의 독출 방법.
  9. 제 8 항에 있어서,
    상기 제2 이븐 페이지 독출 동작은 상기 제1 독출 전압보다 큰 제2 독출 전압을 상기 이븐 페이지 셀 그룹이 연결된 워드라인에 인가하여 실시하는 반도체 메모리 소자의 독출 방법.
  10. 제 9 항에 있어서,
    상기 제2 독출 전압은 상기 제1 독출 전압 보다 인터피어런스에 의한 문턱 전압 변화폭 만큼 증가시켜 설정한 반도체 메모리 소자의 독출 방법.
  11. 제 7 항에 있어서,
    상기 오드 페이지 셀 데이터가 프로그램 동작시 문턱 전압 분포가 제1 또는 제3 상태에 대응할 경우, 상기 제1 데이터를 상기 이븐 페이지 셀 데이터로 출력하고,
    상기 오드 페이지 셀 데이터가 프로그램 동작시 문턱 전압 분포가 제2 또는 제4 상태에 대응할 경우, 상기 제2 데이터를 상기 이븐 페이지 셀 데이터로 출력하는 반도체 메모리 소자의 독출 방법.
  12. 제 11 항에 있어서,
    상기 제1 또는 제3 상태의 문턱 전압 분포는 상기 제2 또는 제4 상태의 문턱 전압 분포보다 프로그램 동작시 변화하는 문턱 전압 폭이 작은 반도체 메모리 소자의 독출 방법.
KR1020090058450A 2009-06-29 2009-06-29 반도체 메모리 소자 및 이의 독출 방법 KR101066686B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020090058450A KR101066686B1 (ko) 2009-06-29 2009-06-29 반도체 메모리 소자 및 이의 독출 방법
US12/765,230 US8264883B2 (en) 2009-06-29 2010-04-22 Semiconductor memory device and method of reading the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090058450A KR101066686B1 (ko) 2009-06-29 2009-06-29 반도체 메모리 소자 및 이의 독출 방법

Publications (2)

Publication Number Publication Date
KR20110001059A KR20110001059A (ko) 2011-01-06
KR101066686B1 true KR101066686B1 (ko) 2011-09-21

Family

ID=43380544

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090058450A KR101066686B1 (ko) 2009-06-29 2009-06-29 반도체 메모리 소자 및 이의 독출 방법

Country Status (2)

Country Link
US (1) US8264883B2 (ko)
KR (1) KR101066686B1 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010218637A (ja) * 2009-03-17 2010-09-30 Toshiba Corp 半導体記憶装置およびその制御方法
US8879317B2 (en) * 2011-03-01 2014-11-04 Sandisk Technologies Inc. System and method of decoding data from memory based on sensing information and decoded data of neighboring storage elements
KR101293224B1 (ko) * 2011-04-01 2013-08-05 (주)아토솔루션 데이터 기록 방법. 메모리, 및 메모리 기록 시스템
KR102163872B1 (ko) 2013-08-09 2020-10-13 삼성전자 주식회사 멀티 비트 메모리 장치, 그것의 온칩 버퍼 프로그램 방법 및 멀티 비트 메모리 시스템
KR20160071054A (ko) * 2014-12-11 2016-06-21 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
US10490238B2 (en) * 2017-06-29 2019-11-26 SK Hynix Inc. Serializer and memory device including the same
US10607692B2 (en) * 2017-06-29 2020-03-31 SK Hynix Inc. Serializer and memory device including the same
KR102328226B1 (ko) * 2017-07-05 2021-11-18 에스케이하이닉스 주식회사 페이지 버퍼를 구비하는 메모리 장치
KR102617801B1 (ko) * 2018-10-24 2023-12-27 에스케이하이닉스 주식회사 메모리 장치 및 그의 리드 동작 방법
KR20220012435A (ko) 2020-07-22 2022-02-04 삼성전자주식회사 비휘발성 메모리 장치, 그것의 동작 방법, 그것을 제어하는 제어기, 및 그것을 포함하는 저장 장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090000409A (ko) * 2007-06-28 2009-01-07 주식회사 하이닉스반도체 페이지 버퍼 회로 및 이를 구비한 플래시 메모리 소자

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100512181B1 (ko) * 2003-07-11 2005-09-05 삼성전자주식회사 멀티 레벨 셀을 갖는 플래시 메모리 장치와 그것의 독출방법 및 프로그램 방법
EP1750278B1 (en) * 2005-07-28 2009-11-11 STMicroelectronics S.r.l. Method of programming a four-level flash memory device and a related page buffer
DE602006011451D1 (de) * 2006-06-21 2010-02-11 Hynix Semiconductor Inc Verfahren und Vorrichtung zum elektrischen Programmieren von Halbleiterspeicherzellen
KR100773400B1 (ko) * 2006-10-26 2007-11-05 삼성전자주식회사 멀티 비트 플래시 메모리 장치
KR101245219B1 (ko) * 2007-05-16 2013-03-19 삼성전자주식회사 메모리 셀 기입/독출 방법 및 페이지 버퍼
JP5086972B2 (ja) * 2008-11-06 2012-11-28 力晶科技股▲ふん▼有限公司 不揮発性半導体記憶装置のためのページバッファ回路とその制御方法
KR100996009B1 (ko) * 2009-02-02 2010-11-22 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 그 동작 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090000409A (ko) * 2007-06-28 2009-01-07 주식회사 하이닉스반도체 페이지 버퍼 회로 및 이를 구비한 플래시 메모리 소자

Also Published As

Publication number Publication date
US8264883B2 (en) 2012-09-11
KR20110001059A (ko) 2011-01-06
US20100329014A1 (en) 2010-12-30

Similar Documents

Publication Publication Date Title
KR101066686B1 (ko) 반도체 메모리 소자 및 이의 독출 방법
KR100865830B1 (ko) 메모리 소자의 독출 방법
KR100912149B1 (ko) 반도체 기억 장치
US11183247B2 (en) Boosted channel programming of memory
US9202574B2 (en) Memory device having a different source line coupled to each of a plurality of layers of memory cell arrays
US10714196B2 (en) Methods for determining data states of memory cells
US20190341113A1 (en) Memory cell programming
CN102272850A (zh) 对空间和温度变化的敏感性减少的感测电路和方法
US9064578B2 (en) Enable/disable of memory chunks during memory access
US11776633B2 (en) Apparatus and methods for determining data states of memory cells
US10950316B2 (en) Apparatus for determining a pass voltage of a read operation
US9349481B2 (en) Semiconductor memory device and method of operating the same
KR20100086193A (ko) 반도체 메모리 소자의 독출 방법
US11574685B2 (en) Apparatus for memory cell programming
US20220208288A1 (en) Memory devices with dynamic program verify levels
US11488669B2 (en) Three-valued programming mechanism for non-volatile memory structures
US10984874B1 (en) Differential dbus scheme for low-latency random read for NAND memories
KR100960447B1 (ko) 불휘발성 메모리 소자의 동작 방법
US20140258614A1 (en) Semiconductor memory device
KR20120070407A (ko) 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140822

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150824

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee