KR20100086193A - 반도체 메모리 소자의 독출 방법 - Google Patents

반도체 메모리 소자의 독출 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 소자의 독출 방법에 관한 것으로, 가상 독출 전압을 이용하여 다수의 메모리 셀들을 검증하여 페일 비트 수를 검출하는 단계와, 상기 페일 비트 수가 설정수보다 크면, 새로운 가상 독출 전압을 설정하는 단계와, 상기 새로운 가상 독출 전압을 이용하여 상기 페일 비트 수를 검출하는 단계를 재실시하는 단계, 및 상기 페일 비트 수가 상기 설정수보다 작으면, 상기 가상 독출 전압을 독출 전압으로 설정하여 독출 동작을 진행하는 단계를 포함하는 반도체 메모리 소자의 독출 방법을 개시한다.
독출 전압, 문턱 전압, ECC

Description

반도체 메모리 소자의 독출 방법{Method of reading a Semiconductor memory device}
본 발명은 반도체 메모리 소자의 독출 방법에 관한 것으로, 특히 독출 전압을 최적화할 수 있는 반도체 메모리 소자의 독출 방법에 관한 것이다.
플래시 메모리 소자는 메모리 셀을 그들의 소스, 드레인을 인접하는 것끼리 공용하는 모양으로 직렬 접속하여 하나의 단위로서 비트 선에 접속하는 것이다. 메모리 셀은 통상 플로팅 게이트와 제어 게이트가 적층된 트랜지스터 구조를 갖는다. 메모리 셀 어레이는 P형 기판 또는 N형 기판에 형성된 P형 웰 내에 직접 형성된다. 낸드 셀의 드레인측은 선택 게이트를 통해서 비트 선에 접속되고, 소스측은 역시 선택 게이트를 통해서 소스 선에 접속된다. 메모리 셀의 제어 게이트는 행 방향으로 연속적으로 배치되어 워드선이 된다.
이 낸드 플래시 메모리 소자의 동작은 다음과 같다. 데이터 기입 동작은 비트 선에서 가장 멀리 떨어진 위치의 메모리 셀로부터 차례로 행해진다. 선택된 메 모리 셀의 제어 게이트에는 고전압(Vpp)을 인가하고, 그로부터 비트선측에 있는 메모리 셀의 제어 게이트 및 선택 게이트에는 중간 전위를 인가하고, 비트 선에는 데이터에 따라 0V 또는 중간 전위를 부여한다. 비트 선에 0V가 부여되었을 때, 그 전위는 선택 메모리 셀의 드레인까지 전달되어서, 드레인에서 플로팅 게이트에 전자 주입이 생긴다. 이로 인해 그 선택된 메모리 셀의 임계값은 정방향으로 시프트된다.
최근에는 이러한 플래시 메모리의 집적도를 더욱 향상시키기 위해 한 개의 메모리 셀에 복수 개의 데이터를 저장할 수 있는 다중 비트 셀에 대한 연구가 활발히 진행되고 있다. 이러한 방식의 메모리 셀을 멀티 레벨 셀(Multi Level Cell; 이하 MLC 라 함)라 한다. 이와 대비되는 단일 비트의 메모리 셀을 싱글 레벨 셀(Single Level Cell; 이하 SLC 라 함)이라 한다.
MLC는 통상적으로 2 개 이상이 드레솔드 전압분포를 가지며, 이에 대응되는 2개 이상의 데이터 저장 상태들을 가진다. 2비트의 데이터를 프로그램할 수 있는 MLC는 4개의 데이터 저장 상태 즉, [11], [10], [00], 및 [01]을 가진다. 이들의 분포는 각각 MLC의 드레솔드 전압 분포들에 대응된다.
예를 들면, 메모리 셀의 드레솔드 전압분포들이 각각 -2.7V 이하, 0.3V~0.7V, 1.3V~1.7V 및 2.3V~2.7V이라고 가정하면, 상기 [11]은 -2.7V 이하, [10]은 0.3V~0.7V, [00]은 1.3V~1.7V, 그리고 [01]은 2.3V~2.7V에 각각 대응된다. 즉 상기 MLC의 드레솔드 전압이 상기 4가지의 드레솔드 전압 분포들 중 하나에 해당하면, [11], [10], [00], 및 [01]중 그에 해당하는 2 비트의 데이터 정보가 상기 MLC에 저장된다.
상기와 같이 MLC의 셀 전압 분포는 저장할 수 있는 비트의 수에 대해 2의 제곱 개에 해당하는 드레솔드 전압 분포를 가지게 된다. 즉, m 비트를 저장할 수 있는 MLC의 경우
Figure 112009004260500-PAT00001
개의 셀 전압 분포를 가진다.
상기한 MLC의 셀 전압 분포는 저장 기간이 증가할수록 셀 전압이 이동하는데, 이를 데이터 리텐션(Retention)특성이라 한다. 즉 장기간 데이터를 저장하고, 프로그램 및 독출이 계속되어 지는 동안 셀의 문턱 전압이 이동하여 독출에 어려움이 발생할 수 있다.
또한 프로그램 및 소거 동작을 반복 실시하게 되면 리텐션 특성이 저하되어 문턱 전압이 이동하게 되며, 소자의 동작시 발생하는 열에 의해 문턱 전압 분포가 변화할 수 있다.
도 1은 종래 기술에 따른 반도체 메모리 소자의 프로그램 문턱 전압 분포를 나타내는 그래프이다.
도 1을 참조하면, 프로그램 동작으로 인하여 정상적으로 제1 문턱 전압 분포(A)를 갖아야 하나 프로그램 및 소거 사이클이 반복되거나, 동작시 발생하는 열에 의해 문턱 전압 분포가 비정상적 제2 문턱 전압 분포(B)로 이동할 수 있다.
이러한 경우 독출 동작이 제1 독출 전압(Vred1) 및 제2 독출 전압(Vred2)을 이용하여 프로그램 데이터를 독출하는데 문턱 전압 분포 폭이 변화하여 프로그램 셀이 소거 셀로 독출되는 오류 동작이 발생할 수 있다.
이로 인하여 독출 동작의 페일 비트가 유발되어 소자의 정확성이 떨어지게 된다.
본 발명이 이루고자 하는 기술적 과제는 독출 동작을 실시하기 전에 페일 비트가 일정 수보다 작게 발생하는 가상 독출 전압을 설정하여 이를 이용하여 독출 동작을 진행함으로써, 최적화된 독출 전압으로 독출 동작을 진행하여 문턱 전압 변화에 따른 소자의 오동작을 최소화할 수 있는 반도체 메모리 소자의 독출 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 반도체 메모리 소자의 독출 방법은 가상 독출 전압을 이용하여 다수의 메모리 셀들을 검증하여 페일 비트 수를 검출하는 단계와, 상기 페일 비트 수가 설정수보다 크면, 새로운 가상 독출 전압을 설정하는 단계와, 상기 새로운 가상 독출 전압을 이용하여 상기 페일 비트 수를 검출하는 단계를 재실시하는 단계, 및 상기 페일 비트 수가 상기 설정수보다 작으면, 상기 가상 독출 전압을 독출 전압으로 설정하여 독출 동작을 진행하는 단계를 포함한다.
상기 페일 비트 수를 검출하는 단계는 상기 다수의 메모리 셀들 중 동일한 페이지의 메모리 셀들에 상기 가상 독출 전압을 인가하는 단계, 및 상기 메모리 셀들과 각각 연결된 페이지 버퍼를 이용하여 상기 메모리 셀들의 페일 비트 수를 카운팅하는 단계를 포함한다.
상기 설정수는 ECC(Error Correction Code) 방식에서 허용 가능한 페일 비트 수로 설정한다.
상기 새로운 가상 독출 전압을 설정하는 단계이전에, 상기 페일 비트 수가 설정수보다 크면, 상기 가상 독출 전압이 독출 전압 그룹에 포함되는지 확인하는 단계를 더 포함한다.
상기 새로운 가상 독출 전압을 설정하는 단계는 상기 가상 독출 전압에 일정 전압을 증가시키거나 감소시켜 상기 새로운 가상 독출 전압으로 설정한다.
상기 일정 전압은 10 내지 500mV이다.
본 발명의 일실시 예에 따르면, 독출 동작을 실시하기 전에 페일 비트가 일정 수보다 작게 발생하는 가상 독출 전압을 설정하여 이를 이용하여 독출 동작을 진행함으로써, 최적화된 독출 전압으로 독출 동작을 진행하여 문턱 전압 변화에 따른 소자의 오동작을 최소화할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 일실시 예에 따른 반도체 메모리 소자의 독출 방법을 설명하기 위한 반도체 메모리 소자 구성도이다.
도 2를 참조하면, 메모리 셀 어레이(100)는 다수의 메모리 셀(MC0 내지 MC31)을 포함하며, 다수의 메모리 셀(MC0 내지 MC31)은 비트라인(BL)에 직렬 연결되어 스트링을 구성한다. 도면에서는 하나의 스트링만을 도시하였으나 다수의 스트링이 구성될 수 있다.
비트라인(BL)은 페이지 버퍼(200)에 연결되며, 페이지 버퍼(200)는 비트라인을 통해 메모리 셀에 저장된 데이터를 독출할 수 있다.
도 3은 본 발명의 일실시 예에 따른 반도체 메모리 소자의 독출 방법을 설명하기 위한 독출 전압 최적화 동작 순서도이다.
도 4는 본 발명의 일실시 예에 따른 반도체 메모리 소자의 독출 방법을 설명하기 위한 문턱 전압 분포도이다.
도 2 내지 도 4를 참조하여 본 발명의 일실시 예에 따른 반도체 메모리 소자의 독출 방법을 설명하면 다음과 같다.
먼저 독출 동작을 실시하기 전에 최적의 독출 전압을 설정하기 위한 독출 동작 최적화 동작을 수행한다.
먼저 프로그램 동작이 수행된 메모리 셀(예를 들어 MC30) 페이지의 문턱 전압 분포를 도 4의 A라고 정의하고, 온도 또는 프로그램 소거 사이클에 의해 변경된 문턴 전압 분포를 도 4의 B라 정의한다.
먼저, 가상 독출 전압(Vread-x)을 설정한다.(310) 가상 독출 전압(Vread-x)은 문턱 전압 분포가 변경되기 전의 분포(A)의 가장 낮은 문턱 전압 값으로 설정할 수 있다.
이 후, 선택된 메모리 셀(MC30) 페이지의 워드라인에는 가상 독출 전압(Vread-x)을 인가하고 그 외의 메모리 셀(MC0 내지 MC29, 및 MC31)에는 패스 전압(Vpass)을 인가하고 페이지 버퍼(200)를 이용하여 선택된 메모리 셀(MC30) 페이지의 데이터를 독출하여 검증한다.(320)
선택된 메모리 셀(MC30) 페이지의 독출 데이터를 이용하여 프로그램 페일 비트를 카운트한다.(330) 프로그램 페일 비트는 프로그램 데이터와 독출 데이터를 비교하여 서로 다른 경우 페일 비트로 하여 카운트 한다.
카운팅된 페일 비트수와 설정수(M)를 비교한다.(340) 이때 설정수(M)는 ECC(Error Correction Code) 방식에서 허용 가능한 페일 비트 수로 설정한다. ECC 방법은 일정 개수 미만의 에러가 발생한 경우 에러 보정을 할 수 있도록 하는 방법으로, 정해진 개수 이상으로 에러가 발생하면 에러를 보정할 수 없다.
만약, 카운팅된 페일 비트수가 설정수(M)보다 크다면 가상 독출 전압(Vread-x)이 독출 전압 그룹 내에 포함되는지 확인하다.(350) 독출 전압 그룹은 독출 전압의 최상 및 최하값을 설정하여 그 범위를 벗어나는 독출 전압이 설정될 경우 소자 동작 오류로 판단한다.(370)
가상 독출 전압(Vread-x)이 독출 전압 그룹 내에 포함될 경우 가상 독출 전압(Vread-x)을 재설정한다.(360) 재설정 방법은 현재의 가상 독출 전압(Vread-x)을 일정 전압 크기(ΔV)만큼 감소시켜 새로운 가상 독출 전압(Vread-x)을 설정한다. 설정된 가상 독출 전압(Vread-x)을 이용하여 320 단계부터 재실시한다.
340 단계에서 카운팅된 페일 비트수가 설정수(M)보다 작을 경우, 이때의 가상 독출 전압(Vread-x)을 설정 독출 전압(Vread-set)으로 하여 저장하여 새로운 독출 전압으로 업데이트 한다.
상술한 독출 전압 최적화 동작은 문턱 전압의 분포가 다수개 분포하는 멀티 레벨 셀의 경우 사용되는 독출 전압 갯수만큼 실시하여 다수의 독출 전압을 최적화하여 설정한다.
이 후, 독출 동작시 선택된 메모리셀의 워드라인에 설정 독출 전압(Vread-set)을 인가하고, 비선택된 메모리 셀의 워드라인에는 패스 전압(Vpass)을 인가하여 페이지 버퍼(200)를 이용하여 데이터를 독출한다.
본 발명의 일실시 예에서는 변화한 문턱 전압 분포가 전압 값이 감소한 경우로 설명하였으나, 이와 달리 변화한 문턱 전압 분포가 전압 값이 상승한 경우 가상 독출 전압(Vread-x)을 재설정하는 단계(360)에서 가상 독출 전압(Vread-x)을 일정 전압 크기(ΔV)만큼 증가시켜 새로운 가상 독출 전압(Vread-x)을 설정한다. 이때 일정 전압 크기(ΔV)는 10 내지 500mV이다.
상술한 바와 같이 본원 발명의 일실시 예처럼 독출 동작 전에 최적화된 독출 전압을 설정하는 단계를 수행하여 독출 전압을 설정함으로써, 문턱 전압 분포가 변화하여도 이에 따른 데이터 값의 독출 오류를 억제할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래 기술에 따른 반도체 메모리 소자의 프로그램 문턱 전압 분포를 나타내는 그래프이다.
도 2는 본 발명의 일실시 예에 따른 반도체 메모리 소자의 독출 방법을 설명하기 위한 반도체 메모리 소자 구성도이다.
도 3은 본 발명의 일실시 예에 따른 반도체 메모리 소자의 독출 방법을 설명하기 위한 독출 전압 최적화 동작 순서도이다.
도 4는 본 발명의 일실시 예에 따른 반도체 메모리 소자의 독출 방법을 설명하기 위한 문턱 전압 분포도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 메모리 셀 어레이 200 : 페이지 버퍼

Claims (10)

  1. 가상 독출 전압을 이용하여 다수의 메모리 셀들을 검증하여 페일 비트 수를 검출하는 단계;
    상기 페일 비트 수가 설정수보다 크면, 새로운 가상 독출 전압을 설정하는 단계;
    상기 새로운 가상 독출 전압을 이용하여 상기 페일 비트 수를 검출하는 단계를 재실시하는 단계; 및
    상기 페일 비트 수가 상기 설정수보다 작으면, 상기 가상 독출 전압을 독출 전압으로 설정하여 독출 동작을 진행하는 단계를 포함하는 반도체 메모리 소자의 독출 방법.
  2. 제 1 항에 있어서,
    상기 페일 비트 수를 검출하는 단계는
    상기 다수의 메모리 셀들 중 동일한 페이지의 메모리 셀들에 상기 가상 독출 전압을 인가하는 단계; 및
    상기 메모리 셀들과 각각 연결된 페이지 버퍼를 이용하여 상기 메모리 셀들의 페일 비트 수를 카운팅하는 단계를 포함하는 반도체 메모리 소자의 독출 방법.
  3. 제 1 항에 있어서,
    상기 설정수는 ECC(Error Correction Code) 방식에서 허용 가능한 페일 비트 수로 설정하는 반도체 메모리 소자의 독출 방법.
  4. 제 1 항에 있어서,
    상기 새로운 가상 독출 전압을 설정하는 단계이전에,
    상기 페일 비트 수가 설정수보다 크면, 상기 가상 독출 전압이 독출 전압 그룹에 포함되는지 확인하는 단계를 더 포함하는 반도체 메모리 소자의 독출 방법.
  5. 제 1 항에 있어서,
    상기 새로운 가상 독출 전압을 설정하는 단계는
    상기 가상 독출 전압에 일정 전압을 증가시키거나 감소시켜 상기 새로운 가상 독출 전압으로 설정하는 반도체 메모리 소자의 독출 방법.
  6. 제 5 항에 있어서,
    상기 일정 전압은 10 내지 500mV인 반도체 메모리 소자의 독출 방법.
  7. 다수의 메모리 셀들 중 동일 페이지 그룹에 속한 메모리 셀들에 가상 독출 전압을 인가하는 단계;
    상기 메모리 셀들에 연결된 페이지 버퍼를 이용하여 페일 비트를 검출하는 단계;
    상기 페일 비트를 카운팅한 수와 설정수를 비교하는 단계;
    상기 페일 비트 수가 상기 설정수보다 크면, 상기 가상 독출 전압을 일정 전압만큼 증가 또는 감소시켜 상기 가상 독출 전압을 상기 메모리 셀들에 인가하는 단계부터 재실시하는 단계; 및
    상기 페일 비트 수가 상기 설정수보다 작으면, 상기 가상 독출 전압을 독출 전압으로 설정하여 독출 동작을 진행하는 단계를 포함하는 반도체 메모리 소자의 독출 방법.
  8. 제 7 항에 있어서,
    상기 설정수는 ECC(Error Correction Code) 방식에서 허용 가능한 페일 비트 수로 설정하는 반도체 메모리 소자의 독출 방법.
  9. 제 7 항에 있어서,
    상기 가상 독출 전압을 상기 일정 전압만큼 증가시키기 이전에,
    상기 페일 비트 수가 설정수보다 크면, 상기 가상 독출 전압이 독출 전압 그룹에 포함되는지 확인하는 단계를 더 포함하는 반도체 메모리 소자의 독출 방법.
  10. 제 7 항에 있어서,
    상기 일정 전압은 10 내지 500mV인 반도체 메모리 소자의 독출 방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102543197A (zh) * 2010-12-20 2012-07-04 海力士半导体有限公司 半导体存储器件及其操作方法
KR20150051723A (ko) * 2013-11-05 2015-05-13 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치의 테스트 방법
US9147483B2 (en) 2012-11-02 2015-09-29 Samsung Electronics Co., Ltd. Apparatus and method of operating memory device
US10055286B2 (en) 2016-02-26 2018-08-21 SK Hynix Inc. Data storage device and operating method thereof

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102543197A (zh) * 2010-12-20 2012-07-04 海力士半导体有限公司 半导体存储器件及其操作方法
CN102543197B (zh) * 2010-12-20 2015-07-15 海力士半导体有限公司 半导体存储器件及其操作方法
US9147483B2 (en) 2012-11-02 2015-09-29 Samsung Electronics Co., Ltd. Apparatus and method of operating memory device
KR20150051723A (ko) * 2013-11-05 2015-05-13 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치의 테스트 방법
US10055286B2 (en) 2016-02-26 2018-08-21 SK Hynix Inc. Data storage device and operating method thereof

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