CN102543197B

CN102543197B - 半导体存储器件及其操作方法

Info

Publication number: CN102543197B
Application number: CN201110462213.2A
Authority: CN
Inventors: 朱锡镇
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2010-12-20
Filing date: 2011-12-20
Publication date: 2015-07-15
Anticipated expiration: 2031-12-20
Also published as: CN102543197A; KR20120069108A; US8792286B2; US20120155197A1; KR101200125B1

Abstract

本发明公开了一种半导体存储器件。所述半导体存储器件包括：页缓冲器，所述页缓冲器被配置成储存从存储器单元读取的数据；计数器电路，所述计数器电路被配置成在将读取操作重复执行设定的次数时对每个读取操作的读取数据中的第一数据或第二数据的数目进行计数；以及控制逻辑，所述控制逻辑被配置成基于计数数目来确定读取操作的数目并确定所述存储器单元的读取数据。

Description

半导体存储器件及其操作方法

相关申请的交叉引用

本申请要求2011年12月20日提交的韩国专利申请号为10-2010-0130512的优先权，其全部内容通过引用合并于此。

技术领域

示例性实施例总体而言涉及一种集成电路，更具体而言涉及一种半导体存储器件及其操作方法。

背景技术

非易失性存储器件即使在断电的情况下也能保留其中所储存的数据。非易失性存储器件包括快闪存储器件。快闪存储器件根据存储器单元阵列的结构可以分为NOR快闪存储器件和NAND快闪存储器件。快闪存储器件的栅包括例如隧道绝缘层、浮栅、电介质层和控制栅。

在NAND快闪存储器件的情况中，通过F-N隧穿来执行编程操作和擦除操作。此外，在编程操作下浮栅积累有电子，在擦除操作下积累在浮栅中的电子被放电到衬底。另外，当执行读取操作时，检测根据积累在浮栅中的电子的量而移位的存储器单元的阈值电压，且基于所检测到的阈值电压来读取数据。

在检测存储器单元的阈值电压的操作中，可能会出现随机电报噪声(RTN)现象，因而存储器单元的阈值电压可能会根据电子是被捕获在存储器单元的浮栅中还是从存储器单元的浮栅中释放出来而发生变化。换言之，由于RTN现象，即便储存在存储器单元中的数据没有改变，所检测到的存储器单元的阈值电压仍可能会发生变化。RTN现象造成难以使存储器单元的阈值电压的分布宽度变窄，因为在编程过程中所验证的存储器单元的阈值电压发生移位。

发明内容

本发明的示例性实施例涉及一种半导体存储器件及其操作方法，所述半导体存储器件能够通过从同一存储器单元重复地读取数据设定的数目并且将读取数据的平均值确定作为存储器单元的数据，来使所述存储器单元的阈值电压的分布宽度变窄。

根据本发明的一个方面，一种半导体存储器件包括：页缓冲器，所述页缓冲器被配置成储存从存储器单元读取的数据；计数器电路，所述计数器电路被配置成在将读取操作重复执行设定的次数时对每个读取操作的读取数据中的第一数据或第二数据的数目进行计数；以及控制逻辑，所述控制逻辑被配置成基于计数数目来确定读取操作的数目并确定所述存储器单元的所述读取数据。

根据本发明的一个方面，一种半导体存储器件的数据读取方法包括以下步骤：响应于读取命令，利用第一读取电压来对第一存储器单元重复执行读取操作设定的次数；对重复执行读取操作时所读取的数据中的第一数据或第二数据的数目进行计数；以及基于第一或第二数据的计数数目，来确定储存在所述存储器单元中的数据。

根据本发明的另一个方面，一种半导体存储器件的数据读取方法包括以下步骤：使用第一读取电压来将读取操作重复执行设定的次数，以便读取储存在存储器单元中的最高有效位(MSB)数据；对每个读取操作的读取数据中的第一数据或第二数据的数目进行计数；以及基于第一数据或第二数据的计数数目来确定第一读取数据。

附图说明

图1示出存储器单元的阈值电压的分布；

图2示出根据半导体存储器件的集成度而出现的RTN现象；

图3A示出用于说明本发明的一个实施例的半导体存储器件；

图3B示出当对图3A的存储器单元进行编程时存储器单元的阈值电压的分布；

图4示出图3A的页缓冲器；

图5A和图5B是说明根据本发明的一个实施例的半导体存储器件的读取操作的流程图；

图6和图7示出根据读取数目补偿RTN的效果；以及

图8示出根据本发明的一个实施例的半导体存储器件的一部分。

具体实施方式

下文将结合附图来描述本发明的一些示例性的实施例。提供附图以使本领域普通技术人员理解本发明实施例的范围。

图1示出存储器单元的阈值电压分布，图2示出根据半导体存储器件的集成度而产生的RTN现象。

从图1可以看出，已被编程的存储器单元的阈值电压的分布得宽。

当对存储器单元进行编程时，会产生存储器单元的阈值电压移动的随机电报噪声(RTN)现象，由此使阈值电压的分布加宽。从存储器单元的阈值电压可以根据电子是否被捕获在存储器单元的浮栅中或从存储器单元的浮栅释放而变化这一事实可以解释RTN现象。RTN现象已成为就致力于实现更高度集成和尺寸更小的半导体存储器件而言的根源问题。如图2所示，RTN现象发生的概率随集成度的提高而提高。

图3A示出用于说明本发明的一个实施例的半导体存储器件。

参见图3A，半导体存储器件100包括存储器单元阵列100、页缓冲器组120、X译码器130、Y译码器140、I/O逻辑150、供电电路160和控制逻辑170。

存储器单元阵列100包括多个存储器块BK。存储器块BK中的每个包括多个单元串CS。

单元串CS的每个包括例如串联耦接在漏极选择晶体管DST与源极选择晶体管SST之间的第零至第三十一存储器单元C0至C31。

漏极选择晶体管DST的栅极与漏极选择线DSL耦接，源极选择晶体管SST的栅极与源极选择线SSL耦接。

第零至第三十一存储器单元C0至C31分别与第零至第三十一字线WL0至WL31。

漏极选择晶体管DST的漏极与各自的位线耦接。位线可以被划分为偶数位线BLe和奇数位线BLo。

源极选择晶体管SST的源极共同耦接至公共源极线SL。

图3B示出当对存储器单元进行编程时图3A的存储器单元的阈值电压分布。

参见图3B，图3A的存储器单元为多电平单元(MLC)，存储器单元的阈值电压中的一个可以属于通过编程过程而形成的四个阈值电压分布(例如，11、01、00、10)中的一个。

在2比特的MLC的情况下，数据被编程到最低有效位(LSB)逻辑页(1，1，0，0)和最高有效位(MSB)逻辑页(1，0，0，1)中。例如，利用第二读取电压R2来读取编程到LSB逻辑页中的数据。

此外，利用第一电压R1和第三电压R3来读取编程到MSB逻辑页中的数据。

页缓冲器组120包括用于编程操作或读取操作的多个页缓冲器PB。

页缓冲器PB中的每个例如与一对偶数位线BLe和奇数位线BLo耦接。

Y译码器140响应于从控制逻辑170产生的控制信号而提供页缓冲器组120与I/O逻辑150之间的I/O通道。

I/O逻辑150执行从外部的数据输入和到外部的数据输出。

X译码器130包括多个块选择器131。块选择器131与各自的存储器块BK耦接。

块选择器131响应于控制逻辑170的控制信号而分别将漏极选择线DSL和全局漏极选择线GDSL耦接，将源极选择线SSL与全局源极选择线GSSL耦接，以及将第零至第三十一字线WL0至WL31与第零至第三十一字线全局字线GWL0至GWL31耦接。

供电电路160响应于控制逻辑170的控制信号而产生操作电压，并将操作电压提供给全局线GSSL、GDSL和GWL0至GWL31。

控制逻辑170产生用于控制半导体存储器件100的页缓冲器组120、X译码器130、Y译码器140、I/O逻辑150和供电电路160的操作的控制信号。

图4示出图3A的页缓冲器PB。

参见图4，页缓冲器PB包括例如位线选择单元201、第一感测单元202和第二感测单元205、预充电单元203、数据I/O单元204、计数器电路206、第一锁存器L1和第二锁存器L2、以及用于数据传输、复位和设置的晶体管。

更具体而言，位线选择单元201选择偶数位线BLe和奇数位线BLo中的一个，并将选中的位线耦接至节点K、或将偶数位线BLe和奇数位线BLo预充电或放电。

位线选择单元201可以包括第一至第四NMOS晶体管N1至N4。

第一NMOS晶体管N1和第二NMOS晶体管N2串联耦接在偶数位线BLe和奇数位线BLo之间。偶数放电信号DISCHe输入至第一NMOS晶体管N1的栅极，奇数放电信号DISCHo输入至第二NMOS晶体管N2的栅极。

可变电压VIRPWR输入至连接第一NMOS晶体管N1和第二NMOS晶体管N2的节点。可变电压VIRPWR可以为电源电压Vcc或接地电压Vss，以便将位线预充电或放电。

第三NMOS晶体管N3耦接在偶数位线BLe和节点K之间，第四NMOS晶体管N4耦接在奇数位线BLo和节点K之间

偶数选择信号BLSe输入至第三NMOS晶体管N3的栅极，奇数选择信号BLSo输入至第四NMOS晶体管N4的栅极。

第一感测单元202可以包括耦接在节点K与第一感测节点SO1之间的第五NMOS晶体管N5。第一感测单元202的第五NMOS晶体管N5根据与节点K耦接的位线BLe或BLo的电压、以及输入至第五NMOS晶体管N5的感测信号PBSENSE而导通或关断。因此，第一感测节点SO1的电压根据与节点K耦接的位线BLe或BLo的电压来确定。

预充电单元203将第一感测节点SO1预充电。预充电单元203可以包括PMOS晶体管P。PMOS晶体管P耦接在第一感测节点SO1和电源电压Vcc的输入端子之间。预充电信号PCGSO_N输入至PMOS晶体管P的栅极。

第一锁存器L1和第二锁存器L2中的每个分别包括第一反相器IN1和第二反相器IN2、以及第三反相器IN3和第四反相器IN4。

数据I/O单元204包括耦接在各自的数据I/O线PBBITOUTb和PBBITOUT与第一锁存器L1的各个节点QC和QC_N之间的第二十三NMOS晶体管N23和第二十四NMOS晶体管N24。数据I/O单元204响应于数据输入信号PBYPASS而将节点QC和QC_N与各自的数据I/O线PBBITOUTb和PBBITOUT耦接。

第二感测单元205根据第一感测节点SO1的电压而将第二感测节点SO2与接地节点耦接。第二感测单元205可以包括第二十NMOS晶体管N20。

第二十NMOS晶体管N20耦接在第二感测节点SO2与接地节点之间，第二十NMOS晶体管N20的栅极与第一感测节点SO1耦接。

为了响应于页缓冲器复位信号PBRST而将第二感测节点SO2与接地节点耦接，将第二十一NMOS晶体管N21与第二感测节点SO2耦接。

此外，页缓冲器PB还包括例如第六至第十九NMOS晶体管N6至N19，所述第六至第十九NMOS晶体管N6至N19用于将第一和第二锁存器L1和L2复位，或用于将储存在第一和第二锁存器L1和L2中的数据传送至第一感测节点SO1。

第六和第七NMOS晶体管N6和N7串联耦接在第一感测节点SO1与接地节点之间。第一数据传送信号TRANC输入至第六NMOS晶体管N6的栅极，节点QC与第七NMOS晶体管N7耦接。

第八和第九NMOS晶体管N8和N9耦接在第一感测节点SO1与接地节点之间。第一数据传送信号TRANC_N输入至第八NMOS晶体管N8的栅极，节点QC_N与第九NMOS晶体管N9耦接。

第十NMOS晶体管N10耦接在第一感测节点SO1与节点QC_N之间，第一编程信号TRANCP输入至第十NMOS晶体管N10的栅极。

第十一NMOS晶体管N11耦接在节点QC与第二感测节点SO2之间。第十二NMOS晶体管N12耦接在节点QC_N与第二感测节点SO2之间

第一复位信号CRST输入至第十一NMOS晶体管N11的栅极，第一设置信号CSET输入至第十二NMOS晶体管N12的栅极。

第十三NMOS晶体管N13耦接在第一感测节点SO1与节点QM之间，第二数据传送信号TRANM_N输入至第十三NMOS晶体管N13的栅极。

第十四NMOS晶体管N14耦接在第一感测节点SO1与节点QM_N之间，第二数据传送信号TRANM输入至第十四NMOS晶体管N14的栅极。

第十五NMOS晶体管N15耦接在节点QM与第二感测节点SO2之间，第十六NMOS晶体管N16耦接在节点QM_N与第二感测节点SO2之间。

第二复位信号MRST输入至第十五NMOS晶体管N15的栅极，第二设置信号MSET输入至第十六NMOS晶体管N16的栅极。

第十七NMOS晶体管N17和第十八NMOS晶体管N18串联耦接在第一感测节点SO1与控制信号输入端子FBIAS之间。第三数据传送信号TRANDY_N输入至第十七NMOS晶体管N17的栅极。

第十九NMOS晶体管N19耦接在节点QM_N与第十八NMOS晶体管N18的栅极之间。第四数据传送信号TRANTODYN传送至第十九NMOS晶体管N19的栅极。

根据一个例子，计数器电路206耦接在第一感测节点SO1与第二感测节点SO2之间。计数器电路206可以包括计数器207和储存单元208。

这里，当从控制逻辑179接收到使能信号EN时，如果从第一感测节点SO1接收到的信号为“1”，则计数器207对数据0的数目计数。当利用同一读取电压对一个页重复执行读取操作时，计数器207继续对数据0的数目计数，并且由计数器207所计数的数据0的数目被储存到储存单元208中。

这里，当第一感测节点SO1的电压处于高电平时，第一感测节点SO1的信号对应于“1”。当第一感测节点SO1的电压处于低电平时，第一感测节点SO1的信号对应于“0”。

页缓冲器PB可以包括用于测量存储器单元的电流的第二十二晶体管N22。第二十二NMOS晶体管N22与第一感测节点SO1和数据I/O线中的一个(例如，PBBITOUT)耦接。单元电流测量信号CELLIV输入至第二十二NMOS晶体管N22的栅极。

根据本发明的一个实施例，如上所述的包括例如与页缓冲器PB的第一感测节点SO1和第二感测节点SO2耦接的计数器207的半导体存储器件100执行读取操作如下。

图5A和图5B是说明根据本发明的一个实施例的半导体存储器件的读取操作的流程图。

在图5A和图5B中，将结合图3A、图3B和图4来描述执行LSB逻辑页的读取操作然后执行MSB逻辑页的读取操作的例子。LSB和MSB逻辑页在MLC的编程操作中是已知的，因此不再赘述。如以上结合图3B所述的，为了执行MSB逻辑页的读取操作，可以使用第一读取电压R1和第三读取电压R3。图5A和图5B的操作着重于页缓冲器PB的操作。

参照图3A至图5B，当在步骤S510中收到读取命令时，半导体存储器件100的控制逻辑170在步骤S520中执行使用第一读取电压R1第一读取操作。

在第一读取操作中，在步骤S521中，用于执行读取操作的参数N和K被设置为“0”。参数N是重复读取的次数。参数K用作计数值。

在设定参数之后，在步骤S523中，使用第一读取电压R1读取数据。在此，参数N被提高“1”。读取的数据被存储在页缓冲器PB的第二锁存器L2中。

根据所选择的与页缓冲器PB耦接的存储器单元的阈值电压确定在步骤S523中读取的数据。

例如，当存储器单元具有比第一读取电压R1更高的阈值电压时，数据“0”被存储在页缓冲器PB中。当存储器单元具有比第一读取电压R1更低的阈值电压时，数据“1”被存储在页缓冲器PB中。

根据阈值电压比第一读取电压R1更高还是更低来确定数据“0”和数据“1”，但是数据“0”和数据“1”的定义可以改变。换言之，数据“1”可以被定义为对应于比第一读取电压R1更高的阈值电压的数据，数据“0”可以被定义为对应于比第一读取电压R1更低的阈值电压的数据。

在本发明的各种实施例中，假设当存储器单元具有比第一读取电压R1更高的阈值电压时数据“0”被存储，当存储器单元具有比第一读取电压R1更低的阈值电压时数据“1”被存储。

然后，为了检查存储在页缓冲器PB的第二锁存器L2中的数据是“0”还是“1”，控制逻辑170提供预充电信号PCGSO_N。可以执行这一操作以便对数据“0”或数据“1”的数目进行计数。

响应于预充电信号PCGSO_N，第一感测节点SO1被预充电为“1”。然后，控制逻辑170向页缓冲器PB提供高电平的第三数据传输信号TRANDY_N和第四数据传输信号TRANTODYN。

响应于第三数据传输信号TRANDY_N和第四数据传输信号TRANTODYN，第十七NMOS晶体管N17和第十九NMOS晶体管N19导通。此时，控制信号输出端子FBIAS与接地节点耦接。

如果存储在第二锁存器L2中的数据是“1”，则节点QM_N的电压为“1”，据此第十八NMOS晶体管N18导通。据此，第一感测节点SO1经由第十七NMOS晶体管N17和第十八NMOS晶体管N18放电。

如果存储在第二锁存器L2中的数据为“0”，则节点QM_N的电压为“0”，第十八NMOS晶体管N18保持关断。据此，第一感测节点SO1的电压保持为“1”。

然后，控制逻辑170向计数器207输出使能信号EN。响应于使能信号EN，在步骤S525和步骤S527中，计数器207根据第一感测节点SO1的电压执行计数操作。

当存储在第二锁存器L1中的数据为“1”时，第一感测节点SO1被放电，据此低电平的“0”被输出到计数器207。据此，计数器207不执行计数操作。

如果存储在第二锁存器L1中的数据为“0”，计数器207执行计数操作，因为在第一感测节点SO1中保持高电平的电压“1”。

即，如果读取数据为数据“0”并因此第一感测节点SO1的电压变为“1”，则计数器207将参数K从“0”升高至“1”。如果读取数据为“1”并因此第一感测节点SO1的电压变为“0”，则计数器207不执行计数操作。计数值“1”被储存在储存单元208中。只要计数值被更新，计数器207就更新储存在储存单元208中的计数值。

然后在步骤S529中检查参数N是否等于设定值。

作为检查的结果，如果参数N不等于设定值，则在步骤S523中使用第一读取电压R1读取数据并将参数N升高“1”。然后，在读取数据步骤S525至数据读取步骤S527中对数据0的数目进行计数。

作为步骤S529中检查的结果，如果参数N等于设定值，则停止存储器单元的重复操作，并且在步骤S531中控制逻辑170检查存储在页缓冲器PB的储存单元208中的计数值K是否大于设定值。在此，可以通过使用相同的读取电压从同一存储单元中重复读取数据来执行重复读取操作，并且当重复读取N次时设定值可以是数值N/2。因此，如果参数K大于设定值，则通过重复读取操作读取的数据0的数目超过50％。

作为步骤S531中检查的结果，如果参数K大于设定值，则通过使用第一读取电压R1从与页缓冲器PB耦接的存储器单元中读取的数据在步骤S533中被确定为“0”。作为步骤S531中检查的结果，如果参数K不大于设定值，则通过使用第一读取电压R1从与页缓冲器PB耦接的存储器单元中读取的数据在步骤S535中被确定为“1”。被确定的数据被储存在第一锁存器L1中。然后，将第二锁存器L2复位。

然后，以与使用第一读取电压R1的读取操作相似的方式执行使用第三读取电压R3的读取操作。下面参照图5B的步骤S550描述使用第三读取电压R3的读取操作。

在使用第三读取电压R3的读取操作之前，在步骤S551中将参数N复位为0，参数K也被复位为“0”。

然后，执行使用第三读取电压R3的读取操作，在步骤S553中将参数N升高“1”。

如上所述，在步骤S553中读取的数据根据存储器单元的阈值电压而被确定为“0”或“1”。确定了的数据被储存在第二锁存器L2的节点QM中。

数据“0”被存储在与具有比第三读取电压R3更高阈值电压的存储器单元耦接的页缓冲器PB中。数据“1”被存储在与具有比第三读取电压R3更低阈值电压的存储器单元耦接的页缓冲器PB中。

然后，计数器207根据第一感测节点SO1的电压执行计数操作。例如，在步骤S555和步骤S557中，如果储存在第二锁存器L2中的数据为“0”，则计数器207执行计数操作。

对于计数操作，如同在上述使用第一读取电压R1读取数据的情况一样，第一感测节点SO1首先被预充电。然后，响应于高电平的第三数据传输信号TRANDY_N和第四数据传输信号TRANTODYN，第十七NMOS晶体管和第十九NMOS晶体管导通。

因此，根据第二锁存器L2的节点QM_N的状态，使第一感测节点SO1充电。

当读取数据“0”时，第一感测节点SO1的电压保持高电平，因为节点QM_N的状态为“1”。当数据“1”被读取时，第一感测节点SO1的电压保持低电平，因为节点QM_N的状态为“0”。

因此，当数据“0”被读取时(即，当第一感测节点SO1的电压为高电平时)，计数器207执行计数操作。

如上所述，在步骤S553至步骤S559中，重复读取数据，直到参数N等于设定数目为止，并且执行计数操作。

然后，当在步骤S561中参数K大于设定数目时，使用第三读取电压R3读取的数据在步骤S563中被确定为“0”。如果在步骤S561中参数K小于设定数目，则使用第三读取电压R3读取的数据在步骤S565中被确定为“1”。

确定的数据被储存在第二锁存器L2中。

利用第一读取电压R1和第三读取电压R3读取的数据中的每个分别储存在第一锁存器L1和第二锁存器L2中。

如果在步骤S581利用第一读取电压R1读取并储存在第一锁存器L1中的数据为“0”，而利用第三读取电压R3读取并储存在第三锁存器L3中的数据为“1”，则在步骤S583将“0”确定为MSB数据。

在步骤S581不为真的情况下，在步骤S585中将MSB数据被确定为“1”。

最后，在步骤S590中将确定的MSB数据输出。

除了如图4将计数器电路206与页缓冲器PB耦接以外，可以仅将页缓冲器PB的锁存器用作计数器单元206。

如以上所述，根据本发明的一个实施例的利用同一读取电压重复地读取数据并确定读取数据的均值的数据读取方法可以补偿RTN现象。

图6和图7示出RTN现象根据读取数目而减少的效果。

从图6可以看出，阈值电压的分布宽度根据读取数目No.of Read的增加而变窄。

从示出测量结果的图7可以看出，如果重复执行读取10次，则相比于执行读取1次的情况，阈值电压的分布宽度减小到1/3。

此外，上述方法还可以应用于具有页缓冲器PB的半导体存储器件，所述页缓冲器PB每个都与一个位线BL耦接。

参见图8，在根据一个实施例的半导体存储器件300中仅示出了存储器单元阵列310和页缓冲器组320。

除了每个页缓冲器PB仅与多个位线之中的一个位线耦接以外，存储器单元阵列310可以具有与图3A的结构相同的结构。

因此，页缓冲器PB可以具有与图4的页缓冲器PB相似的配置。这里，页缓冲器PB可以被配置为不具有用于选择偶数位线或奇数位线的位线选择单元。

以上的数据读取方法也可以应用于半导体存储器件300。

在根据本发明各个实施例的半导体存储器件及其操作方法中，以设定的次数重复地从同一存储器单元读取数据，并将读取数据的均值确定为存储器单元的数据，由此补偿随机电报噪声(RTN)现象。

Claims

1.一种半导体存储器件，包括：

页缓冲器，所述页缓冲器被配置成在每个读取操作中储存从存储器单元读取的数据；

计数器电路，所述计数器电路被配置成在利用相同的读取电压对所述存储器单元重复执行读取操作设定的次数时对每个读取操作从所述页缓冲器输出的读取数据中的第一数据或第二数据的数目进行计数；以及

控制逻辑，所述控制逻辑被配置成当读取操作的数目达到所述设定的次数时基于计数数目来确定储存在所述存储器单元中的数据。

2.如权利要求1所述的半导体存储器件，其中，如果第一数据的计数数目大于设定值，则所述控制逻辑将储存在所述存储器单元中的数据确定为所述第一数据。

3.如权利要求1所述的半导体存储器件，其中，所述计数器电路包括：

计数器，所述计数器被配置成响应于所述控制逻辑所产生的使能信号，对第一数据或第二数据的数目进行计数；以及

储存单元，所述储存单元被配置成储存所述计数数目。

4.一种半导体存储器件的数据读取方法，包括以下步骤：

响应于读取命令并利用第一读取电压，来对第一存储器单元重复执行读取操作设定的次数；

在重复执行读取操作时对读取数据中的第一数据或第二数据的数目进行计数；以及

当读取操作的数目达到所述设定的次数时，基于第一或第二数据的计数数目，来确定储存在所述存储器单元中的数据。

5.如权利要求4所述的数据读取方法，其中，确定储存在所述存储器单元中的数据的步骤包括以下步骤：

如果对第一数据的数目进行了计数，

将第一数据的计数数目与预定值进行比较，以及

如果所述第一数据的计数数目大于所述预定值，则将储存在所述存储器单元中的数据确定为所述第一数据。

6.如权利要求4所述的数据读取方法，其中，确定储存在所述存储器单元中的数据的步骤包括以下步骤：

如果对第二数据的数目进行了计数，

将第二数据的计数数目与预定值进行比较，以及

如果所述第二数据的计数数目大于所述预定值，则将储存在所述存储器单元中的数据确定为所述第二数据。

7.一种半导体存储器件的数据读取方法，包括以下步骤：

使用第一读取电压将读取操作重复执行设定的次数，以便读取储存在存储器单元中的最高有效位数据；

对每个读取操作的读取数据中的第一数据或第二数据的数目进行计数；以及

基于第一数据或第二数据的计数数目来确定第一读取数据。

8.如权利要求7所述的数据读取方法，还包括以下步骤：

在确定所述第一读取数据之后，

利用比所述第一读取电压高的第二读取电压，将读取操作执行设定的次数；

对每个读取操作的读取数据中的第一数据或第二数据的数目进行计数；

基于第一数据或第二数据的计数数目来确定第二读取数据；以及

基于所述第一读取数据和所述第二读取数据的组合来确定所述最高有效位数据。

9.如权利要求8所述的数据读取方法，其中，基于所述第一读取数据和所述第二读取数据的组合来确定所述最高有效位数据的步骤包括：如果所述第一读取数据是所述第一数据且所述第二读取数据是所述第二数据，则将所述最高有效位数据确定为所述第一数据。

10.如权利要求9所述的数据读取方法，其中，基于所述第一读取数据和所述第二读取数据的组合来确定所述最高有效位数据的步骤包括：如果所述第一读取数据是所述第一数据且所述第二读取数据与除了所述第二数据之外的数据相对应，则将所述最高有效位数据确定为所述第二数据。

11.如权利要求8所述的数据读取方法，还包括以下步骤：

在读取所述最高有效位数据之前，为了读取储存在所述存储器单元中的最低有效位数据，

利用比所述第一读取电压高而比所述第二读取电压低的第三读取电压，来将读取操作重复执行设定的次数；

对读取数据中的第一数据或第二数据的数目进行计数；以及

基于第一数据或第二数据的计数数目来确定所述最低有效位数据。

12.如权利要求11所述的数据读取方法，其中，基于第一数据或第二数据的计数数目来确定最低有效位数据的步骤包括以下步骤：

如果对第一数据的数目进行了计数，

将第一数据的计数数目与预定值进行比较，以及

如果所述第一数据的计数数目大于所述预定值，则将所述最低有效位数据确定为所述第一数据。

13.如权利要求12所述的数据读取方法，其中，基于第一数据或第二数据的计数数目来确定最低有效位数据的步骤包括：如果所述第一数据的计数数目小于所述预定值，则将所述最低有效位数据确定为所述第二数据。

14.如权利要求8所述的数据读取方法，其中，基于第一数据或第二数据的计数数目来确定第二读取数据的步骤包括以下步骤：

如果对第一数据的数目进行了计数，

将第一数据的计数数目与预定值进行比较，以及

如果所述第一数据的计数数目大于所述预定值，则将所述第二读取数据确定为所述第一数据。

15.如权利要求14所述的数据读取方法，其中，基于第一数据或第二数据的计数数目来确定第二读取数据的步骤包括：如果所述第一数据的计数数目小于所述预定值，则将所述第二读取数据确定为所述第二数据。

16.如权利要求7所述的数据读取方法，其中，基于第一数据或第二数据的计数数目来确定所述第一读取数据的步骤包括以下步骤：

如果对第一数据的数目进行了计数，

将第一数据的计数数目与预定值进行比较，以及

如果所述第一数据的计数数据大于所述预定值，则将所述第一读取数据确定为所述第一数据。

17.如权利要求16所述的数据读取方法，其中，基于第一数据或第二数据的计数数目来确定所述第一读取数据的步骤包括：如果第一数据的计数数目小于所述预定值，则将所述第一读取数据确定为所述第二数据。