KR102366973B1

KR102366973B1 - 메모리 장치

Info

Publication number: KR102366973B1
Application number: KR1020180034393A
Authority: KR
Inventors: 방진배; 장준석
Original assignee: 삼성전자주식회사
Priority date: 2018-03-26
Filing date: 2018-03-26
Publication date: 2022-02-24
Also published as: CN110364208B; CN110364208A; US10497453B2; US20190295671A1; US20200105355A1; US10672488B2; KR20190112421A

Abstract

본 발명의 일 실시예에 따른 메모리 장치는, 선택된 메모리 셀들의 워드라인으로 제공되는 복수의 더미 신호들에 따라 선택된 메모리 셀들의 복수의 더미 데이터들 각각을 래치하는 복수의 래치들을 포함하는 페이지 버퍼부, 및 상기 복수의 래치들 중 1차 카운트 래치의 카운트 값을 기준 카운트 값과 비교하고, 비교 결과에 따라, 상기 1차 카운트 래치와 다른 2차 카운트 래치의 카운트 여부를 결정하여, 리드 동작시, 상기 선택된 메모리 셀들의 워드라인으로 제공되는 리드 신호의 레벨을 보정하는 제어 로직을 포함할 수 있다.

Description

메모리 장치{MEMORY DEVICE}

본 발명은 메모리 장치에 관한 것이다.

반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(Volatile semiconductor memory device)와 비휘발성 반도체 메모리 장치(Non-volatile semiconductor memory device)로 구분될 수 있다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에, 비휘발성 반도체 메모리 장치는 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로, 비휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 저장하는 데 쓰인다.

비휘발성 메모리 장치의 대표적인 예로 플래시 메모리 장치가 있다. 플래시 메모리 장치는 컴퓨터, 휴대폰, 스마트폰, PDA, 디지털카메라, 캠코더, 보이스 리코더, MP3 플레이어, 개인용 휴대 단말기(PDA), 휴대용 컴퓨터(Handheld PC), 게임기, 팩스, 스캐너, 프린터 등과 같은 정보기기들의 음성 및 영상 데이터 저장 매체로서 널리 사용되고 있다. 최근, 스마트폰과 같은 모바일 장치들에 탑재하기 위하여 비휘발성 메모리 장치의 고용량, 고속 입출력, 저전력화 기술들이 활발하게 연구되고 있다.

본 발명에서는 장치 내부에서 에러 비트의 발생을 최소화할 수 있는 데이터 처리 동작을 수행하는 비휘발성 메모리 장치 및 그것의 데이터 처리 방법이 개시될 수 있다.

본 발명의 과제는, 더미 리드 동작으로부터, 메모리 셀들의 열화도를 산출하고, 산출된 열화도에 따라 리드 신호의 레벨을 보정하는 메모리 장치를 제공하는 것이다.

본 발명의 일 실시예에 따른 메모리 장치는, 더미 리드 동작에 의해 래치되는 복수의 더미 데이터들의 카운트 횟수를 최소화하면서도, 보정 커버리지를 향상시킬 수 있고, 리드 동작에 소요되는 전체 시간을 줄일 수 있다.

도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 2는 도 1의 메모리 시스템에 포함된 메모리 장치를 상세하게 나타내는 블록도이다.
도 3는 도 1의 메모리 블록과 페이지 버퍼 그룹의 구성을 예시적으로 보여주는 블록도이다.
도 4는 도 3의 메모리 블록에 포함된 메모리 셀의 일 예를 나타내는 단면도이다.
도 5는 도 3의 메모리 셀(MCEL)이 셀당 3비트의 데이터를 저장할 수 있는 트리플 레벨 셀(Triple Level Cell: TLC)인 경우, 문턱 전압에 따른 산포를 나타내는 그래프이다.
도 6는 도 5의 그래프에서 메모리 셀(MCEL)의 문턱 전압이 변경된 경우를 나타내는 그래프이다.
도 7은 메모리 셀이 3비트 멀티 레벨 셀인 경우 페이지별 리드 동작을 나타내는 그래프이다.
도 8는 본 발명의 일 실시예에 따른 더미 신호들의 일 예를 나타내는 도이다.
도 9은 본 발명의 일 실시예에 따른 페이지 버퍼의 개략 블록도이다.
도 10는 본 발명의 일 실시예에 따른 서로 다른 시점에서 제공되는 래치 신호에 의한 더미 리드 동작을 나타내는 타이밍 도이다.
도 11은 도 10의 제어 신호들 상황에서 센싱 노드의 레벨 변화를 보여주는 파형도이다.
도 12은 본 발명의 일 실시예에 따른 메모리 장치의 열화 보정 방법의 흐름도이다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치의 열화 보정 방법의 흐름도이다.
도 14는 본 발명의 실시예에 따른 더미 리드 동작 및 리드 동작을 트리플 레벨 셀(TLC)의 최하위 비트 페이지에 해당하는 제1 비트 페이지(1st page read)에 적용한 예를 보여주는 타이밍 도이다.
도 15 및 도 16는 본 발명의 실시예에 따른 더미 리드 동작 및 리드 동작을 트리플 레벨 셀(TLC)의 최하위 비트 페이지에 해당하는 제1 비트 페이지(1st page read)에 적용한 다른 예들을 보여주는 타이밍 도이다.
도 17는 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.

도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다. 도 1을 참조하면, 메모리 시스템(1)은 메모리 컨트롤러(10) 및 메모리 장치(20)를 포함할 수 있다.

메모리 컨트롤러(10)는 메모리 장치(20)를 제어할 수 있다. 메모리 컨트롤러(10)는 메모리 장치(20)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(20)에 대한 프로그램, 리드 및 소거 동작을 제어할 수 있다. 메모리 컨트롤러(10)는 ECC(error correction circuit) 처리부(11)를 포함할 수 있다. ECC 처리부(11)는 메모리 장치(20)로부터 리드된 데이터에 에러가 존재하는지 체크하고 정정할 수 있다. ECC 처리부(11)는 데이터를 프로그램 할 때에 생성되어 저장된 패리티(parity)와 데이터를 리드할 때 생성된 패리티를 비교하여, 데이터의 에러 비트를 검출하고 검출된 에러 비트를 정정할 수 있다.

메모리 장치(20)는 메모리 셀 어레이(21), 페이지 버퍼부(22) 및 셀 카운터(23)를 포함할 수 있다.

메모리 셀 어레이(21)는 복수의 메모리 블록들(BLK0~BLKa-1)(a는 2 이상의 정수)을 포함하고, 메모리 블록들(BLK0~BLKa-1) 각각은 복수의 페이지들을 포함할 수 있다. 메모리 셀 어레이(21)는 워드라인(WL), 선택 라인(SSL, GSL)을 통해 로우 디코더에 연결되고, 비트라인(BL)들을 통해서 페이지 버퍼부(22)에 연결된다. 메모리 블록들(BLK0~BLKa-1) 각각은 복수의 워드라인들과 복수의 비트라인들이 교차하는 영역들에 배치되는 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀들은 비트라인(BL), 워드라인(WL)으로 제공되는 전압에 의해서 프로그램, 소거, 및 리드될 수 있다. 일 예로, 메모리 셀 어레이(21)는 낸드(NAND) 플래쉬 메모리 셀 어레이 또는 노아(NOR) 플래쉬 메모리 셀 어레이일 수 있다. 이하에서는, 복수의 메모리 셀들이 플래쉬 메모리 셀들로 가정하여 본 발명의 실시예들을 상술하기로 한다. 실시예에 따라, 복수의 메모리 셀들은 RRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항형 메모리 셀들일 수 있다.

페이지 버퍼부(22)는 메모리 셀 어레이(21)에 기록될 데이터 또는 메모리 셀 어레이(21)로부터 리드된 데이터를 저장할 수 있다. 페이지 버퍼부(22)는 복수의 페이지 버퍼 그룹들(PBG0~PBGa-1)을 포함하고, 복수의 페이지 버퍼 그룹들(PBG0~PBGa-1)은 복수의 페이지 버퍼들을 포함할 수 있다. 일 예로, 페이지 버퍼 그룹들(PBG0~PBGa-1)의 수는 메모리 블록들(BLK0~BLKa-1)의 수에 대응할 수 있고, 페이지 버퍼 그룹들(PBG0~PBGa-1) 각각에 구비되는 복수의 페이지 버퍼들의 수는 메모리 블록들(BLK0~BLKa-1) 각각에 구비되는 복수의 비트라인들의 수에 대응할 수 있다.

메모리 장치(20)에 대한 리드 동작이 수행되는 경우, 복수의 페이지 버퍼들은, 선택된 메모리 셀들의 워드라인으로 제공되는 리드 신호에 따라, 메모리 셀 어레이(21)에 포함된 복수의 메모리 셀들 중 선택된 일부 메모리 셀들의 데이터들을 저장할 수 있다. 일 예로, 복수의 페이지 버퍼들 각각은 적어도 하나의 래치를 포함하고, 적어도 하나의 래치에 래치 신호가 제공되어, 메모리 셀들의 데이터를 래치할 수 있다.

셀 카운터(23)는 복수의 페이지 버퍼들에 저장된 데이터들로부터 메모리 셀들의 수를 카운트 할 수 있다. 일 예로, 셀 카운터(23)는 페이지 버퍼들 각각에 저장된 데이터들로부터 메모리 셀들의 오프 셀들 또는 온 셀들을 카운트할 수 있다.

도 2는 도 1의 메모리 시스템에 포함된 메모리 장치를 상세하게 나타내는 블록도이다.

도 2를 참조하면, 메모리 장치(20)는 메모리 셀 어레이(21), 페이지 버퍼부(22), 셀 카운터(23), 제어 로직(control logic)(CL), 전압 발생기(voltage generator)(VG) 및 로우 디코더(row decoder)(RD)를 포함할 수 있다.

제어 로직(CL)은 메모리 컨트롤러(10)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)에 따라, 메모리 셀 어레이(21)에 데이터를 프로그램하거나 메모리 셀 어레이(21)로부터 데이터들을 리드하기 위한 제어 신호들을 출력할 수 있다. 제어 로직(CL)에서 출력된 제어 신호들은 전압 발생기(VG), 로우 디코더(RD), 페이지 버퍼부(22) 및 셀 카운터(23)에 전달될 수 있다.

전압 발생기(VG)는 제어 로직(CL)으로부터 수신한 제어 신호를 기초로 하여 복수의 워드라인(WL)들을 구동하기 위한 워드라인 전압(VWL)을 생성할 수 있다. 워드라인 전압(VWL)은 프로그램 전압, 리드 전압, 소거 전압 또는 패스 전압을 포함할 수 있다.

로우 디코더(RD)는 로우 어드레스를 기초로, 복수의 워드라인(WL)들 중 일부 워드라인을 선택하여, 활성화할 수 있다. 로우 디코더(RD)는 선택된 메모리 블록의 워드라인에 동작 모드에 대응하는 워드라인 전압(VWL)을 전달할 수 있다. 프로그램 동작시, 로우 디코더(RD)는 선택된 워드라인에 프로그램 전압(Vpgm)과 프로그램 검증 전압(Vpgm_fy)을, 비선택된 워드라인에는 프로그램 패스 전압(Vpgm_pass)을 전달한다. 소거 동작시, 로우 디코더(RD)는 선택된 워드라인(Selected WL)에 소거 전압(Vera)과 소거 검증 전압(Vera_fy)을, 비선택 워드라인에는 소거 패스 전압(Vera_pass)을 전달한다. 리드 동작시, 로우 디코더(RD)는 선택된 워드라인에 리드 전압(Vr)을, 비선택 워드라인에는 리드 패스 전압(Vr_pass)을 전달한다. 상술한 설명에서, 리드 전압(Vr)이 제공되어 리드 동작이 수행되는 것으로 기술되어 있으나, 광의의 개념으로, 본 발명의 리드 동작은, 리드 전압(Vr)에 의한 리드 동작뿐만 아니라, 프로그램 동작 시의 프로그램 검증 전압(Vpgm_fy) 및 소거 동작 시의 소거 검증 전압(Vera_pass)에 의해서도 수행되는 것으로 이해될 수 있다.

페이지 버퍼부(22)는 페이지 버퍼 그룹들(PBG0~PBGa-1)을 포함하고, 복수의 페이지 버퍼 그룹들(PBG0~PBGa-1) 각각은 복수의 페이지 버퍼들을 포함할 수 있다. 복수의 페이지 버퍼들은 복수의 비트라인(BL)들을 통해 메모리 셀 어레이(21)에 연결될 수 있다. 리드 동작시에 복수의 페이지 버퍼들은 감지 증폭기(sense amplifier)로 동작하여 메모리 셀 어레이(21)에 저장된 데이터를 출력할 수 있다. 한편, 프로그램 동작 시에 복수의 페이지 버퍼들은 기입 드라이버로 동작하여 메모리 셀 어레이(21)에 저장하고자 하는 데이터를 입력시킬 수 있다. 셀 카운터(23)는 복수의 페이지 버퍼들에 저장된 데이터들로부터 메모리 셀들의 수를 카운트 할 수 있다.

도 3는 도 1의 메모리 블록과 페이지 버퍼 그룹의 구성을 예시적으로 보여주는 블록도이다. 도 3에서는 도시의 편의를 위해, 메모리 블록(BLK0)과 페이지 버퍼 그룹(PBG0)의 구조만을 도시하였으나, 다른 메모리 블록들(BLK1~BLKa-1) 및 다른 페이지 버퍼 그룹들(PBG0~PBGa-1)도 동일한 구조를 가질 수 있다.

메모리 블록(BLK0)은 비트라인(BL0~BLd-1) 방향으로, 8개의 메모리 셀(MCEL)들이 직렬로 연결되는 d(d는 2 이상의 정수)개의 스트링(STR)들을 포함할 수 있다. 각 스트링(STR)은 각각 직렬로 연결되는 메모리 셀(MCEL)들의 양 끝에 연결되는 드레인 선택 트랜지스터(STr1) 및 소스 선택 트랜지스터(STr2)를 포함할 수 있다. 드레인 선택 트랜지스터(STr1) 각각의 게이트는 스트링 선택 라인(SGD)에 연결된다. 그리고, 각 스트링(STR)은 소스 선택 트랜지스터(STr2)를 통해서, 공통 소스 라인(CSL)과 연결된다. 소스(source) 선택 트랜지스터(STr2) 각각의 게이트는 접지 선택 라인(SGS)에 연결된다.

도 3와 같은 구조를 가지는 메모리 장치는 블록 단위로 소거가 수행되고, 각 워드라인(WL0~WL7)에 대응되는 페이지(PAG) 단위로 프로그램을 수행한다. 도 3는 하나의 메모리 블록에 8개의 워드라인들(WL0~WL7)에 대한 8개의 페이지(PAG)들이 구비되는 예를 도시한다. 다만, 실시예에 따라, 메모리 셀 어레이(21)의 메모리 블록(BLK0)은 도 3에 도시되는 메모리 셀(MCEL) 및 페이지(PAG)의 개수와 다른 개수의 메모리 셀 및 페이지를 구비할 수 있다.

메모리 블록(BLK0)의 비트라인들(BL0~BLd-1)과 연결되는 페이지 버퍼들(PB0~PBd-1)은 프로그램 동작시 비트라인들(BL0~BLd-1)을 셋 업 또는 프리차지한다. 리드 동작시, 페이지 버퍼들(PB0~PBd-1)은 비트라인들(BL0~BLd-1)을 프리차지(Precharge)하고, 선택된 메모리 셀의 온/오프 여부를 센싱한다. 페이지 버퍼들(PB0~PBd-1)은 전원 전압을 비트라인에 공급하기 위한 트랜지스터들이 포함할 수 있다. 페이지 버퍼들(PB0~PBd-1)은 트랜지스터들을 제어하기 위한 제어 신호(CTRL)를 제어 로직(CL)으로부터 제공받을 수 있다. 제어 신호(CTRL)에 의해 비트라인들(BL0~BLd-1)이 프리차지 및 디벨럽(Develop)될 수 있다.

도 4는 도 3의 메모리 블록에 포함된 메모리 셀의 일 예를 나타내는 단면도이다. 도 4의 메모리 셀(MCEL)을 참조하면, 기판(SUB) 상에 소스(S) 및 드레인(D)이 형성되고, 소스(S)와 드레인(D)의 사이에는 채널 영역이 형성될 수 있다. 채널 영역의 상부에는 플로팅 게이트(FG)가 형성되고, 채널 영역과 플로팅 게이트(FG)의 사이에는 터널링(tunneling) 절연층과 같은 절연층이 배치될 수 있다. 플로팅 게이트(FG)의 상부에는 컨트롤 게이트(CG)가 형성되고, 플로팅 게이트(FG)와 컨트롤 게이트(CG)의 사이에는 블로킹(blocking) 절연층과 같은 절연층이 배치될 수 있다. 기판(SUB), 소스(S), 드레인(D) 및 컨트롤 게이트(CG)에는 메모리 셀(MCEL)에 대한 프로그램, 소거 및 리드 동작에 필요한 전압들이 인가될 수 있다. 메모리 셀(MCEL)의 문턱 전압(threshold voltage, Vth)의 구별에 의해 메모리 셀(MCEL)에 저장된 데이터가 리드될 수 있다. 이때, 메모리 셀(MCEL)의 문턱 전압(Vth)은 플로팅 게이트(FG)에 저장된 전자(electron)의 양에 따라 결정될 수 있다. 플로팅 게이트(FG)에 저장된 전자가 많을수록 메모리 셀(MCEL)의 문턱 전압은 높아질 수 있다. 메모리 셀(MCEL)의 플로팅 게이트(FG)에 저장된 전자는 다양한 원인들에 의해 화살표 방향으로 누설(leakage)될 수 있고, 이에 따라, 메모리 셀(MCEL)의 문턱 전압이 변경될 수 있다. 예를 들어, 플로팅 게이트(FG)에 저장된 전자는 메모리 셀의 마모에 의해 누설될 수 있다. 메모리 셀(MCEL)에 대한 프로그램, 소거 또는 리드와 같은 액세스 동작을 반복하면 채널 영역과 플로팅 게이트(FG) 사이의 절연막은 마모될 수 있고, 이에 따라, 플로팅 게이트(FG)에 저장된 전자가 누설될 수 있다. 또 다른 예로, 플로팅 게이트(FG)에 저장된 전자는 고온 스트레스 또는 프로그램/리드 시의 온도 차이 등에 의해 누설될 수도 있다.

도 5는 도 3의 메모리 셀(MCEL)이 셀당 3비트의 데이터를 저장할 수 있는 트리플 레벨 셀(Triple Level Cell: TLC)인 경우, 문턱 전압에 따른 산포를 나타내는 그래프이다. 메모리 셀이 트리플 레벨 셀(TLC)인 것으로 가정하여, 메모리 장치의 동작을 설명하나, 후술할 방법이 셀당 4비트의 데이터를 저장할 수 있는 쿼드러블 레벨 셀(Quadruple Level Cell: QLC) 및 4비트 이상의 데이터를 저장할 수 있는 멀티 레벨 셀에 적용될 수 있음은 물론이다.

도 5를 참조하면, 가로축은 문턱 전압(Vth)을 나타내고, 세로축은 메모리 셀들(MCEL)의 개수를 나타낸다. 메모리 셀(MCEL)이 3비트 멀티 레벨 셀인 경우에, 메모리 셀(MCEL)은 소거 상태(E), 제1 프로그램 상태(P1), 제2 프로그램 상태(P2), 제3 프로그램 상태(P3), 제4 프로그램 상태(P4), 제5 프로그램 상태(P5), 제6 프로그램 상태(P6) 및 제7 프로그램 상태(P7) 중 하나를 가질 수 있다. 싱글 레벨 셀에 비하여 멀티 레벨 셀의 경우, 문턱 전압(Vth) 분포들 사이의 간격이 좁으므로, 멀티 레벨 셀에서는 문턱 전압(Vth)의 작은 변화에 의해 리드 신뢰성이 저하될 수 있다. 제1 리드 전압(Vr1)은 소거 상태(E)를 가지는 메모리 셀(MCEL)의 산포와 제1 프로그램 상태(P1)를 가지는 메모리 셀(MCEL)의 산포 사이의 전압 레벨을 가진다. 제2 리드 전압(Vr2)은 제1 프로그램 상태(P1)를 가지는 메모리 셀(MCEL)의 산포와 제2 프로그램 상태(P2)를 가지는 메모리 셀(MCEL)의 산포 사이의 전압 레벨을 가진다. 제3 리드 전압(Vr3)은 제2 프로그램 상태(P2)를 가지는 메모리 셀(MCEL)의 산포와 제3 프로그램 상태(P3)를 가지는 메모리 셀(MCEL)의 산포 사이의 전압 레벨을 가진다. 제4 리드 전압(Vr4)은 제3 프로그램 상태(P3)를 가지는 메모리 셀(MCEL)의 산포와 제4 프로그램 상태(P4)를 가지는 메모리 셀(MCEL)의 산포 사이의 전압 레벨을 가진다. 제5 리드 전압(Vr5)은 제4 프로그램 상태(P4)를 가지는 메모리 셀(MCEL)의 산포와 제5 프로그램 상태(P5)를 가지는 메모리 셀(MCEL)의 산포 사이의 전압 레벨을 가진다. 제6 리드 전압(Vr6)은 제5 프로그램 상태(P5)를 가지는 메모리 셀(MCEL)의 산포와 제6 프로그램 상태(P6)를 가지는 메모리 셀(MCEL)의 산포 사이의 전압 레벨을 가진다. 제7 리드 전압(Vr7)은 제6 프로그램 상태(P6)를 가지는 메모리 셀(MCEL)의 산포와 제7 프로그램 상태(P7)를 가지는 메모리 셀(MCEL)의 산포 사이의 전압 레벨을 가진다.

제1 리드 전압(Vr1)이 메모리 셀(MCEL)의 컨트롤 게이트(CG)에 인가되면, 소거 상태(E)의 메모리 셀(MCEL)은 턴 온 되는 반면, 제1 프로그램 상태(P1)의 메모리 셀(MCEL)은 턴 오프 된다. 메모리 셀(MCEL)이 턴 온 되면 메모리 셀(MCEL)을 통해 전류가 흐르고, 메모리 셀(MCEL)이 턴 오프 되면 메모리 셀(MCEL)을 통해 전류가 흐르지 않는다. 따라서, 메모리 셀(MCEL)의 턴 온 여부에 따라 메모리 셀(MCEL)에 저장된 데이터가 구별될 수 있다.

제1 리드 전압(Vr1)을 인가하여 메모리 셀(MCEL)이 턴 온 되면 데이터가 '1'이 저장되고, 메모리 셀(MCEL)이 턴 오프되면 데이터가 '0'이 저장된 것으로 구별될 수 있다. 다만, 실시예에 따라, 제1 리드 전압(Vr1)을 인가하여 메모리 셀(MCEL)이 턴 온되면 데이터가 '0'이 저장되고, 메모리 셀(MCEL)이 턴 오프되면 데이터가 '1'이 저장된 것으로 구별할 수도 있다. 이와 같이, 데이터의 논리 레벨의 할당은 실시예에 따라 변경될 수 있다.

도 6는 도 5의 그래프에서 메모리 셀(MCEL)의 문턱 전압이 변경된 경우를 나타내는 그래프이다.

도 6를 참조하면, 소거 상태(E), 제1 내지 제7 프로그램 상태(P1~P7)로 각각 프로그램된 메모리 셀들(MCEL)은 외부 자극 및/또는 마모 등에 의해 도 6에 도시된 바와 같이 변경된 분포를 가질 수 있다. 도 6에서, 빗금 친 부분에 속하는 메모리 셀들(MCEL)은 리드 오류가 발생할 수 있고, 이에 따라, 메모리 장치(20)의 신뢰성이 저하될 수 있다. 예를 들어, 제1 리드 전압(Vr1)을 이용하여 메모리 장치(20)에 대한 리드 동작을 수행할 경우, 빗금 친 부분에 속하는 메모리 셀들(MCEL)은 제1 프로그램 상태(P1)로 프로그램 되었음에도 불구하고, 문턱 전압(Vth)의 감소에 의해 소거 상태(E)로 판단될 수 있다.

도 7은 메모리 셀이 3비트 멀티 레벨 셀인 경우 페이지별 리드 동작을 나타내는 그래프이다. 3비트 멀티 레벨 셀의 페이지는 복수의 비트 페이지를 포함할 수 있고, 일 예로, 최하위 비트(LSB) 페이지, 중간 비트(CSB) 페이지, 및 최상위 비트(MSB) 페이지를 포함할 수 있다.

도 7을 참조하면, 메모리 셀(MCEL)이 3비트 멀티 레벨 셀인 경우, 메모리 셀(MCEL)의 8개의 상태 정보, 즉 8개의 페이지 데이터를 3개의 비트 페이지에 나누어 출력할 수 있다. 일 실시예에서, 소거 상태(E)는 데이터 '111'이 할당되고, 제1 프로그램 상태(P1)는 데이터 '110'이 할당되며, 제2 프로그램 상태(P2)는 데이터 '100'이 할당되고, 제3 프로그램 상태(P3)는 데이터 '000'이 할당되며, 제4 프로그램 상태(P4)는 데이터 '010' 이 할당되고, 제5 프로그램 상태(P5)는 데이터 '011'이 할당되며, 제6 프로그램 상태(P2)는 데이터 '001'이 할당되고, 제7 프로그램 상태(P3)는 데이터 '101'이 할당될 수 있다. 다만, 실시예에 따라, 각 프로그램 상태에 할당되는 데이터는 변경될 수 있다.

최하위 비트(LSB) 페이지에 해당하는 제1 비트 페이지의 리드(1st Page Read) 동작은, 소거 상태(E)와 제1 프로그램 상태(P1) 사이의 제1 밸리(VA1), 그리고 제4 프로그램 상태(P4)와 제5 프로그램 상태(P5) 사이의 제5 밸리(VA5)에 대한 리드로 이루어진다. 중간 비트(CSB) 페이지에 해당하는 제2 비트 페이지의 리드(2nd Page Read) 동작은, 제1 프로그램 상태(P1)와 제2 프로그램 상태(P2) 사이의 제2 밸리(VA2), 제3 프로그램 상태(P3)와 제4 프로그램 상태(P4) 사이의 제4 밸리(VA4), 그리고 제5 프로그램 상태(P5)와 제6 프로그램 상태(P6) 사이의 제6 밸리(VA6)에 대한 리드로 이루어 진다. 최상위 비트(MSB) 페이지에 해당하는 제3 비트 페이지의 리드(3rd Page Read) 동작은, 제2 프로그램 상태(P2)와 제3 프로그램 상태(P3) 사이의 제3 밸리(VA3), 그리고 제6 프로그램 상태(P6)와 제7 프로그램 상태(P7) 사이의 제7 밸리(VA7)에 대한 리드로 이루어진다.

최하위 비트(LSB) 페이지에 해당하는 제1 비트 페이지의 리드(1st Page Read) 단계에서, 선택된 메모리 셀들의 워드라인에는 제1 리드 전압(Vr1)이 제공된다. 제1 리드 전압(Vr1) 보다 낮은 문턱 전압을 가지는 메모리 셀은 논리 '1'로 저장되고, 제1 리드 전압(Vr1) 보다 같거나 높은 문턱 전압을 가지는 메모리 셀은 논리 '0'로 저장된다. 이어서, 선택된 메모리 셀들의 워드라인에는 제5 리드 전압(Vr5)이 제공될 수 있다. 제5 리드 전압(Vr5) 보다 낮은 문턱 전압을 가지는 메모리 셀은 이전에 저장된 논리 '0'이 유지된다. 제5 리드 전압(Vr5) 보다 같거나, 높은 문턱 전압을 가지는 메모리 셀은 이전에 저장된 논리 '0'이 논리 '1'로 토글된다. 제1 비트 페이지의 리드(1st Page Read) 단계에서, 2개의 페이지 데이터가 리드될 수 있다.

중간 비트(CSB) 페이지에 해당하는 제2 비트 페이지 리드(2nd Page Read) 단계에서, 선택된 메모리 셀들의 워드라인에는 제2 리드 전압(Vr2)이 제공될 수 있다. 제2 리드 전압(Vr2) 보다 낮은 문턱 전압을 가지는 메모리 셀은 논리 '1'로, 제2 리드 전압(Vr2) 보다 같거나 높은 문턱 전압을 가지는 메모리 셀은 논리 '0'로, 저장된다. 이어서, 선택된 메모리 셀들의 워드라인에는 제4 리드 전압(Vr4)이 제공될 수 있다. 제4 리드 전압(Vr4) 보다 낮은 문턱 전압을 가지는 메모리 셀은 이전에 저장된 논리 '0'이 유지되고, 제4 리드 전압(Vr4) 보다 같거나, 높은 문턱 전압을 가지는 메모리 셀은 이전에 저장된 논리 '0'이 논리 '1'로 토글된다. 마지막으로, 선택된 메모리 셀들의 워드라인에는 제6 리드 전압(Vr6)이 제공될 수 있다. 제6 리드 전압(Vr6) 보다 낮은 문턱 전압을 가지는 메모리 셀은 이전에 센싱된 논리값이 유지되고, 제6 리드 전압(Vr6) 보다 같거나 높은 문턱 전압을 가지는 메모리 셀은 논리 '0'으로 토글될 수 있다. 제2 비트 페이지 리드(2nd Page Read) 단계에서, 3개의 페이지 데이터가 리드될 수 있다.

최상위 비트(MSB) 페이지에 해당하는 제3 비트 페이지 리드(3rd Page Read) 단계에서, 선택된 메모리 셀들의 워드라인에는 제3 리드 전압(Vr3)이 제공된다. 제3 리드 전압(Vr3) 보다 낮은 문턱 전압을 가지는 메모리 셀은 논리 '1'로 저장되고, 제3 리드 전압(Vr3) 보다 같거나 높은 문턱 전압을 가지는 메모리 셀의 센싱 결과는 논리 '0'로 저장된다. 이어서, 선택된 메모리 셀들의 워드라인에는 제7 리드 전압(Vr7)이 제공될 수 있다. 제7 리드 전압(Vr7) 보다 낮은 문턱 전압을 가지는 메모리 셀은 이전에 저장된 논리 '0'이 유지되고, 제4 리드 전압(Vr4) 보다 같거나, 높은 문턱 전압을 가지는 메모리 셀은 이전에 저장된 논리 '0'이 논리 '1'로 토글된다. 제3 비트 페이지 리드(3rd Page Read) 단계에서, 3개의 페이지 데이터가 리드될 수 있다.

한편, 상술한 바와 같이, 도 7에서, 제1 리드 전압(Vr1)을 이용하여 리드 동작을 수행할 경우, 빗금 친 부분에 속하는 메모리 셀들(MCEL)은 제1 프로그램 상태(P1)로 프로그램 되었음에도 불구하고, 문턱 전압(Vth)의 감소에 의해 소거 상태(E)로 판단되는 등, 빗금 친 부분에 속하는 메모리 셀들(MCEL)은 리드 오류가 발생할 수 있고, 이에 따라, 메모리 장치(20)의 신뢰성이 저하될 수 있다. 따라서, 메모리 셀들의 열화도를 검출하는 더미 리드 동작을 수행하여 따라 리드 신호의 레벨을 변경할 필요가 있다.

다만, 열화도에 따라 리드 신호의 레벨을 보정하기 위하여, 1회의 더미 리드 동작의 수행시, 더미 리드 동작시 제공되는 더미 신호가 초기 기억 상태의 열화를 적절히 검출하도록 설계된 경우, 후기 기억 상태의 열화를 검출하지 못하는 문제가 있고, 후기 기억 상태의 열화를 적절히 검출하도록 설계된 경우, 초기 기억 상태의 열화를 검출하지 못하는 문제가 있다.

본 발명의 일 실시예에 따른 메모리 장치는, 메모리 셀들의 리드 동작 전에, 적어도 1회의 더미 리드 동작을 수행하여, 메모리 셀들의 열화도를 반영하는 메모리 셀들의 더미 데이터로부터 카운트 값을 산출하고, 산출된 카운트 값에 따라 리드 신호의 레벨을 변경하여, 열화 보정 커버리지를 향상시킬 수 있고, 이로써, 메모리 장치의 리드 동작의 신뢰성을 확보할 수 있다.

도 8는 본 발명의 일 실시예에 따른 더미 신호들의 일 예를 나타내는 도이다. 본 실시예에서, 최하위 비트(LSB) 페이지에 해당하는 제1 비트 페이지의 리드(1st Page Read) 동작시, 더미 신호들이 제공되는 것을 예로 들어 설명하기로 한다.

도 2 및 도 8를 참조하면, 제어 로직(CL)은 복수의 메모리 셀들 중 선택된 메모리 셀들에 복수의 더미 신호들을 제공할 수 있다. 제어 로직(CL)은 외부에서 제공되는 커맨드(CMD) 또는 어드레스(ADD)에 따라, 전압 발생기(VG) 및 로우 디코더(RD)를 통해, 메모리 셀들의 워드라인으로 전압 형태의 더미 신호들을 제공할 수 있다. 더미 신호들의 레벨은 리드 신호들의 레벨과 서로 다른 레벨을 가질 수 있다. 일 예로, 복수의 더미 신호들은 네 개의 더미 신호들(Vd1~Vd4)을 포함할 수 있다.

제어 로직(CL)은 더미 신호들을 메모리 셀들의 워드라인으로 제공하여, 소정의 더미 리드 동작을 수행할 수 있다. 즉, 본 발명의 일 실시예에 따른 더미 신호는, 메모리 셀들의 열화도를 검출하기 위한 신호로 이해될 수 있다.

물리 페이지가 세 개의 비트 페이지들(LSB, CSB, MSB)로 구성되는 것으로 가정하면, 더미 신호들은 비트 페이지들 각각의 리드 동작에 선행되어 제공될 수 있다. 일 예로, 제1 비트 페이지의 리드(1st Page Read) 동작시, 제1 리드 전압(Vr1) 및 제5 리드 전압(Vr5)에 선행되어, 더미 신호들(Vd1~Vd4)이 제공될 수 있다. 또한, 더미 신호들은 하나의 물리 페이지의 리드 동작에 선행되어 제공되거나, 더미 신호들은 비트 페이지들의 페이지 데이터들 각각의 리드 동작들에 선행되어 제공될 수 있고, 또한, 더미 신호들은 메모리 셀들에 연결되는 워드라인들 중 서로 다른 워드라인에 연결되는 메모리 셀들의 리드 동작 마다 제공될 수 있다.

더미 신호들은 선택된 메모리 셀들의 복수의 상태 중 어느 하나의 상태에 대응하는 전압 레벨을 가질 수 있다. 일 예로, 더미 신호들은 메모리 셀들의 복수의 상태 중 최상위 상태 및 최하위 상태에 대응하는 전압 레벨을 가질 수 있고, 도 8을 참조하면, 최상위 상태에 해당하는 제7 프로그램 상태(P7)에 대응하는 전압 레벨을 가질 수 있다. 일 예로, 최상위 상태에 대응하는 더미 신호들은, 최상위 상태와 최상위 상태의 이전 상태, 구체적으로, 최상위 상태와 최상위 상태의 바로 아래 상태 사이의 문턱 전압에 대응하는 전압 레벨을 가질 수 있고, 최하위 상태에 대응하는 더미 신호들은, 최하위 상태와 최하위 상태의 다음의 상태, 구체적으로, 최하위 상태와 최하위 상태의 바로 위 상태 사이의 문턱 전압에 대응하는 전압 레벨을 가질 수 있다.

더미 신호들 각각은 서로 다른 레벨을 가질 수 있다. 더미 신호들은 전압 신호 형태로 제공될 수 있고, 더미 신호들 각각의 전압 레벨 각각의 간격은, 메모리 셀들의 복수의 상태를 규정하는 문턱 전압 간격보다 작을 수 있다. 또한, 더미 신호들 중 가장 낮은 전압 레벨을 가지는 더미 신호와 가장 높은 전압 레벨을 가지는 더미 신호의 전압 간격 또한 메모리 셀들의 복수의 상태를 규정하는 문턱 전압 간격보다 작을 수 있다.

페이지 버퍼부(22)의 페이지 버퍼들 각각은 더미 신호들의 제공에 따른 메모리 셀들의 더미 데이터들을 저장할 수 있다. 구체적으로, 페이지 버퍼부들 각각은 복수의 래치들을 포함하고, 래치들 각각은 서로 다른 더미 신호들에 따른 메모리 셀들의 더미 데이터들을 래치할 수 있다.

셀 카운터(23)는 복수의 래치들에 저장된 더미 데이터로부터, 메모리 셀들의 온 셀 및 오프 셀 중 하나를 카운트하고, 메모리 셀들의 카운트 값을 제어 로직(CL)에 제공할 수 있다. 제어 로직(CL)은 카운트 값에 따라 리드 신호의 레벨, 구체적으로, 리드 신호의 전압 레벨을 보정하여, 메모리 장치의 리드 동작의 신뢰성을 확보할 수 있다.

한편, 서로 다른 레벨을 가지는 더미 신호들에 따라, 선택된 메모리 셀들의 워드라인에는 서로 다른 더미 전압이 제공될 수 있다. 다만, 실시예에 따라, 서로 다른 레벨을 가지는 더미 신호들에 따라, 선택된 메모리 셀들의 워드라인에 동일한 더미 전압이 인가되고, 래치들의 래치 시점을 가변될 수 있다. 메모리 셀들의 워드라인에 동일한 더미 전압을 인가하고, 래치들의 래치 시점을 변경하는 것은, 서로 다른 더미 전압을 제공하는 것과 동일한 효과를 가져올 수 있다. 이하, 도 9 내지 도 11을 참조하여, 서로 다른 레벨을 가지는 더미 신호들에 따라, 선택된 메모리 셀들의 워드라인에 동일한 더미 전압이 인가되고, 래치들의 래치 시점의 가변하는 방식이, 서로 다른 전압을 제공하는 방식과, 동일한 효과를 가져오는 내용에 대하여, 상세히 설명하도록 한다.

도 9은 본 발명의 일 실시예에 따른 페이지 버퍼의 개략 블록도이다. 도 9을 참조하면, 페이지 버퍼(PB0)는 비트라인(BL0)에 연결되는 스트링(STR, 도 3)의 메모리 셀들과 연결될 수 있다. 페이지 버퍼(PB0)는 비트라인(BL0)과 연결되는 센싱 노드(SO)를 포함한다. 페이지 버퍼(PB0)는 센싱 노드(SO)에 각각 연결되는 복수의 래치들(LT_1, LT_2, LT_3, LT_4)을 포함할 수 있다.

더미 리드 동작시, 제어 로직에 의해서 비트라인(BL0)이 프리차지될 수 있다. 일 예로, 로드 신호(LOAD)와 비트라인 선택 신호(BLSHF)가 활성화되면, 비트라인(BL)의 전압(VBL)은 특정 레벨로 프리차지될 수 있다. 이 때, 비트라인 선택 신호(BLSLT)에 의해서 고전압 트랜지스터(HNM1)는 턴 온 상태를 유지할 수 있다. 이어서, 로드 신호(LOAD)가 비활성화되면, 센싱 노드(SO)에 충전된 전하가, 제어 신호(BLSHF)에 의해 턴 온 된 트랜지스터(NM1)를 통해서, 비트라인(BL)으로 흐르게 된다. 즉, 센싱 노드(SO)의 전위 변화가 발생하는 디벨럽 동작이 수행된다. 선택된 메모리 셀이 온 셀(On Cell)인 경우, 센싱 노드(SO)에 충전된 전하가 비트라인(BL0)과 스트링(STR)의 채널을 통해서 공통 소스 라인(CSL)으로 방전될 수 있다. 이 경우, 센싱 노드(SO)에서 비트라인(BL0)으로 흐르는 전류가 상대적으로 크기 때문에, 센싱 노드(SO)의 전압 강하의 속도는 상대적으로 빠르다. 반면, 선택된 메모리 셀이 오프 셀(Off Cell)인 경우, 센싱 노드(SO)에 충전된 전하는 비트라인(BL)을 통해서 공통 소스 라인(CSL)으로 방전되기 어렵다. 따라서, 센싱 노드(SO)에서 비트라인(BL)으로 흐르는 전류가 상대적으로 작기 때문에, 센싱 노드(SO)의 전압 강하의 속도는 상대적으로 느리다.

복수의 래치들(LT_1, LT_2, LT_3, LT_4)의 래치 시점을 제어하는 래치 제어 신호들(LTCH_1, LTCH_2, LTCH_3, LTCH_4)이 래치들(LT_1, LT_2, LT_3, LT_4)로 제공되고, 복수의 래치들(LT_1, LT_2, LT_3, LT_4)은 래치 제어 신호들(LTCH_1, LTCH_2, LTCH_3, LTCH_4)에 따라, 센싱 노드(SO)의 디벨럽된 상태를 래치한다. 래치 제어 신호들(LTCH_1, LTCH_2, LTCH_3, LTCH_4)은 더미 신호들에 따라 제공 시점이 결정될 수 있다. 일 예로, 래치 제어 신호들(LTCH_1, LTCH_2, LTCH_3, LTCH_4)은 서로 다른 레벨을 가지는 더미 신호들에 따라 복수의 래치들에 서로 다른 시점에 순차적으로 제공될 수 있다.

본 발명의 일 실시예에 따르면, 더미 리드 동작시에, 복수의 래치들(LT_1, LT_2, LT_3, LT_4)은, 래치 제어 신호들(LTCH_1, LTCH_2, LTCH_3, LTCH_4)에 따라, 선택된 메모리 셀들의 하나의 상태를 서로 다른 시점에 래치할 수 있다. 래치 제어 신호들(LTCH_1, LTCH_2, LTCH_3, LTCH_4)에 따라 선택된 메모리 셀의 온/오프 여부가 복수의 래치들(LT_1, LT_2, LT_3, LT_4에 순차적으로 저장될 수 있다.

도 10는 본 발명의 일 실시예에 따른 서로 다른 시점에서 제공되는 래치 신호에 의한 더미 리드 동작을 나타내는 타이밍 도이다. 도 9 및 10을 참조하여, 본 발명을 참조하여, 서로 다른 시점에서 센싱 노드를 복수 회 센싱하고, 복수 회의 센싱 데이터를 저장하는 방식으로 수행되는 더미 리드 리드 동작에 대하여 상세히 설명하도록 한다.

T0 시점에서 T1 시점까지 프리차지 동작이 이루어진다. 프리차지를 위해 복수의 페이지 버퍼(PB0)에 연결된 비트라인(BL0) 및 센싱 노드(SO)가 충전된다. 일 예로, 제어 신호들(BLSHF, BLSLT)과 로드 신호(LOAD)가 활성화되면, 센싱 노드(SO)와 비트라인(BL)이 각각 특정 레벨로 프리차지된다.

T1 시점에서, 로드 신호(LOAD)가 하이 레벨로 비활성화되면, PMOS 트랜지스터(PM1)가 턴 오프되어 전원 전압으로부터 센싱 노드(SO)로의 전류 공급은 차단된다. 그 결과, 센싱 노드(SO)의 레벨은 메모리 셀의 온/오프 여부에 따라 비트라인(BL)으로 흐르는 전류의 크기에 따라 변화한다. 만일, 선택된 메모리 셀이 온 셀인 경우, 비트라인으로 흐르는 전류가 상대적으로 크다. 따라서, 센싱 노드(SO)의 레벨은 상대적으로 빠르게 낮아진다. 반면, 선택된 메모리 셀이 오프 셀인 경우, 센싱 노드(SO)의 레벨은 거의 일정한 레벨을 유지하게 될 수 있다.

하지만, 서로 다른 프로그램 상태의 산포골 주위에 분포하는 메모리 셀들은 온 셀과 오프 셀의 경계에 위치하는 메모리 셀들이다. 따라서, 이러한 셀들에 대한 온 셀 또는 오프 셀의 식별은 래치 시점에 따라 달라질 수 있다. 즉, 래치 시점을 조금만 감소시켜도 산포골 주위에 분포하는 메모리 셀들은 오프 셀로 식별될 수도 있다. 반면, 래치 시점을 조금만 증가시켜도 산포골 주위에 분포하는 메모리 셀들은 온 셀로 식별될 수 있다. 즉, 워드라인에 제공되는 전압과 유사한 레벨의 문턱 전압을 가지는 메모리 셀들에게는 래치 시점을 당기면 워드라인 전압을 높여서 센싱하는 효과를 제공할 수 있다. 반면, 워드라인에 제공되는 전압과 유사한 레벨의 문턱 전압을 가지는 메모리 셀들에게는 래치 시점을 늦추면 더미 전압을 낮추어서 센싱하는 효과를 제공할 수 있다. 따라서, 선택된 메모리 셀들의 워드라인에 동일한 전압을 인가하고, 래치들의 래치 시점을 가변함으로써 센싱 노드(SO)를 복수 회 센싱하는 것은, 워드라인 전압을 가변하여 비트라인을 프리차지하고 센싱하는 것과 같은 효과를 가질 수 있다.

T2 시점을 기준으로 △t만큼 당겨진 시점에, 제어 신호(LTCH_1)가 활성화된다. 즉, 제1 래치(LT_1)에 센싱 노드(SO)의 상태에 대응하는 논리 값을 래치하기 위한 래치 제어 신호(LTCH_1)가 제공된다. 그리고, T2시점에서 제2 래치(LT_2)에 센싱 노드(SO)의 상태를 래치하기 위한 제어 신호(LTCH_2)가 제공된다. 그리고, T2시점을 기준으로 △t만큼 지난 시점에서 제3 래치(LT_3)에 센싱 노드(SO)의 상태를 래치하기 위한 제어 신호(LTCH_3)가 제공된다.

도 11은 도 10의 제어 신호들 상황에서 센싱 노드의 레벨 변화를 보여주는 파형도이다. 도 11을 참조하면, 메모리 셀의 문턱 전압 레벨에 따른 센싱 노드(SO)의 레벨 변화 및 디벨럽 시점에 따른 래치 결과를 간략히 보여주고 있다. TO 시점부터 T1 시점까지는 프리차지 구간(Precharge), T1 시점부터 T2 시점까지 디벨럽 구간(Develop), 그리고 T2 시점 이후에는 래치 구간(Latch)이라 칭하기로 한다. 한편, 도 10에서 설명된 바와 같이 디벨럽 구간에서는 로드 신호(LOAD)가 비활성화되고, 래치 구간에서는 제어 신호(BLSHF)가 비활성화된다.

프리차지 구간(Precharge)에서, 로드 신호(LOAD) 및 제어 신호(BLSHF)가 모두 활성화되어 비트라인 및 센싱 노드가 프리차지된다. 프리차지 구간(Precharge)에서, 비트라인 전압(VBL)은 제1 전압 레벨(V1)로 충전된다. 프리차지 구간(Precharge)에서 센싱 노드(SO)는 센싱 노드 전압(VSO)으로 충전된다.

디벨럽 구간(Develop)이 시작되는 T1 시점에서, 로드 신호(LOAD)가 비활성화된다. 이 구간에서 제어 신호(BLSHF)는 여전히 활성화 상태를 유지한다. 따라서, 메모리 셀의 문턱 전압 상태에 따라 센싱 노드(SO)에 충전된 전하가 비트라인(BL)으로 이동한다.

문턱 전압이 더미 전압보다 상대적으로 높은 강한 오프 상태인 메모리 셀(Strong off Cell)의 경우, 센싱 노드(SO)의 레벨 변화는 상대적으로 적다. 디벨럽 구간에서의 강한 오프 셀의 센싱 노드(SO) 전위의 변화는 점선(C0)으로 도시되어 있다. 문턱 전압이 더미 전압보다 상대적으로 낮은 강한 온 상태인 메모리 셀(Strong On Cell)의 경우, 센싱 노드(SO)의 레벨 변화는 상대적으로 크다. 디벨럽 구간에서의 강한 온 셀의 센싱 노드(SO) 전위의 변화는 실선(C1)으로 도시되어 있다. 강한 오프 셀이나 강한 온 셀의 경우, 디벨럽 시간의 미미한 변화에는 크게 영향을 받지 않는다.

문턱 전압이 더미 전압 주변에 위치한 메모리 셀들을 센싱하는 센싱 노드(SO)의 전위 변화는 각각 실선들(C2, C3, C4)로 도시되어 있다. 실선(C2)은 더미 전압보다 약간 낮은 문턱 전압을 가진 메모리 셀의 디벨럽 경향을 보여준다. 실선(C3)은 더미 전압과 거의 유사한 레벨의 문턱 전압을 가진 메모리 셀의 디벨럽 경향을 보여준다. 실선(C4)은 더미 전압보다 약간 높은 문턱 전압을 가진 메모리 셀의 디벨럽 경향을 보여준다.

T2 시점을 기준으로 래치 시점을 기준 시간만큼 당겨서 메모리 셀들의 센싱 노드(SO)를 래치하는 제1 래치 신호(LTCH_1)가 제공된다. 제1 래치 신호(LTCH_1)에 의해서 센싱 노드들이 래치되면, 강한 오프 셀과 강한 온 셀의 경우에는 각각 오프 셀 및 온 셀에 대응하는 논리값으로 래치된다. 다만, 상대적으로 문턱 전압이 낮은 실선(C2)에 대응하는 메모리 셀들은 온 셀에 대응하는 논리값으로 래치되고, 실선들(C3, C4)에 대응하는 메모리 셀들은 오프 셀에 대응하는 논리값으로 래치된다.

제2 래치 신호(LTCH_2)에 의해서 센싱 노드들이 래치되면, 제1 래치 신호(LTCH_1)에서와 마찬가지로 강한 오프 셀(CO에 대응)과 강한 온 셀(C1에 대응)의 경우에는 각각 논리 '0' 및 논리 '1'가 래치될 수 있다. 다만, 실선(C2)에 대응하는 문턱 전압을 가지는 메모리 셀들은 온 셀에 대응하는 논리값으로 래치될 수 있다. 반면, 실선(C3)에 대응하는 메모리 셀의 경우에는 제2 래치 신호(LTCH_2)에 의해서 트랩 레벨(V2)의 센싱 노드(SO) 전위가 래치된다. 즉, 논리 '0'과 논리 '1'이 분명치 않을 수 있다. 실선(C4)에 대응하는 메모리 셀들은 오프 셀에 대응하는 논리값으로 래치된다.

제3 래치 신호(LTCH_3)에 의해서 센싱 노드(SO)들이 래치되면, 제1 래치 신호(LTCH_1)에서와 마찬가지로 강한 오프 셀(C0)과 강한 온 셀(C1)의 경우에는 각각 논리 '0' 및 논리 '1'가 래치될 수 있다. 하지만, 실선(C2, C3)에 대응하는 문턱 전압을 가지는 메모리 셀들은 모두 온 셀에 대응하는 논리값 '1'로 래치되고, 실선(C4)에 대응하는 메모리 셀의 경우에는 오프 셀에 대응하는 논리값 '0'으로 래치된다.

이상에서, 더미 리드 동작시, 서로 다른 시점에서 센싱 노드(SO)의 상태를 래치하는 방식이 설명되었다. 래치 시점에 따라 실질적으로 워드라인에 서로 다른 레벨의 리드 전압을 제공한 것과 유사한 효과가 제공될 수 있다. 즉, 더미 신호는 더미 신호의 전압의 레벨 또는 래치 동작의 래치 시점을 결정하므로, 더미 신호는 더미 신호의 전압의 레벨 또는 래치 동작의 래치 시점을 결정하기 위한 제어 신호로 이해될 수 있고, 이하의 설명에서, 더미 신호의 전압의 레벨 또는 래치 동작의 시점은 더미 신호의 레벨에 따라 결정되는 것으로 가정한다.

도 12은 본 발명의 일 실시예에 따른 메모리 장치의 열화 보정 방법의 흐름도이다.

도 12을 참조하면, 본 발명의 일 실시예에 따른 열화 보정 방법은 복수의 메모리 셀들 중 선택된 메모리 셀들에 더미 신호들이 제공되는 것으로 시작한다(S1210). 복수의 더미 신호들은, 일 예로, 제1 내지 제4 더미 신호를 포함할 수 있다. 제1 내지 제4 더미 신호들은 서로 다른 레벨을 가질 수 있고, 더미 신호들은 전압 신호 형태로 제공될 수 있다. 제1 내지 제4 더미 신호들은 선택된 메모리 셀들의 복수의 상태 중 어느 하나의 상태에 대응하는 전압 레벨을 가질 수 있다. 일 예로, 제1 내지 제4 더미 신호들은 메모리 셀들의 복수의 상태 중 최상위 상태 및 최하위 상태에 대응하는 전압 레벨을 가질 수 있고, 본 실시예에서, 제1 내지 제4 더미 신호들은 제7 프로그램 상태(P7)에 대응하는 전압 레벨을 가질 수 있다.

제1 내지 제4 더미 신호들이 제공되면, 제1 내지 제4 더미 신호들에 대응하는 메모리 셀들의 더미 데이터가 페이지 버퍼의 래치들에 래치된다(S1220). 일 예로, 페이지 버퍼는 제1 내지 제4 래치들을 포함하고, 제1 내지 제4 래치들 각각은 제1 내지 제4 더미 신호들에 대응하는 메모리 셀들의 더미 데이터를 래치할 수 있다.

제1 내지 제4 래치들에 제1 내지 제4 더미 신호들에 대응하는 메모리 셀들의 더미 데이터가 래치되면, 선순위로 카운트될 래치가 선택될 수 있다(S1230). 도 8을 참조하면, 일 예로, 제1 내지 제4 래치들 중 카운트 값이 가장 적을 것으로 기대되는 래치가 1차 카운트 래치로 선택될 수 있다. 구체적으로, 제1 내지 제4 래치들 각각이, 제1 내지 제4 더미 신호들(Vd1~Vd4)에 따라, 메모리 셀들의 제7 프로그램 상태(P7)의 더미 데이터를 래치하고, 셀 카운터가 제7 프로그램 상태(P7)의 오프 셀을 카운트하는 것으로 가정하면, 제1 내지 제4 래치들 중 제1 더미 신호(Vd1)에 따라 메모리 셀들의 더미 데이터를 저장하는 제1 래치가, 다른 래치들 보다 오프 셀들의 카운트 값이 적을 것으로 기대되므로, 제1 래치가 1차 카운트 래치로 선택될 수 있다.

제어 로직은 셀 카운터를 제어하여, 선택된 1차 카운트 래치에 저장된 메모리 셀들의 더미 데이터를 카운트함으로써, 1차 카운트 래치의 카운트 값을 산출하고, 산출된 1차 카운트 래치의 카운트 값을 기준 카운트 값과 비교할 수 있다(S1240).

1차 카운트 래치의 카운트 값과 기준 카운트 값의 비교 결과, 1차 카운트 래치의 카운트 값이 기준 카운트 값 이상인 경우, 제어 로직은 1차 카운트 래치의 카운트 값을 기준 카운트 값 이상의 범위를 가지는 제1 카운트 구간들과 비교할 수 있다. 여기서, 기준 카운트 값 이상의 범위를 가지는 제1 카운트 구간들은 열화도가 낮은 카운트 구간들에 해당될 수 있다. 따라서, 1차 카운트 래치의 카운트 값의 열화도가 낮으므로, 제어 로직은 1차 카운트 래치에 후속하여, 카운트 되는 2차 카운트 래치의 선택 없이, 제1 카운트 구간들 중 1차 카운트 래치의 카운트 값에 대응되는 카운트 구간의 참조값에 따라 리드 신호의 레벨을 결정할 수 있다(S1250).

한편, 1차 카운트 래치의 카운트 값과 기준 카운트 값의 비교 결과, 1차 카운트 래치의 카운트 값이 기준 카운트 값 미만인 경우, 제어 로직은 1차 카운트 래치의 카운트 값을 기준 카운트 값 미만의 범위를 가지는 제2 카운트 구간들과 비교할 수 있다. 여기서, 기준 카운트 값 미만의 범위를 가지는 제2 카운트 구간들은 열화도가 높은 카운트 구간들에 해당될 수 있다. 따라서, 1차 카운트 래치의 카운트 값의 열화도가 높으므로, 제어 로직은 1차 카운트 래치에 후속하여, 카운트 되는 2차 카운트 래치를 선택할 필요가 있다. 제어 로직은 제2 카운트 구간들 중 제1 카운트 값에 대응되는 카운트 구간의 참조값에 따라, 후순위로 카운트 될 2차 카운트 래치를 결정할 수 있다(S1260).

제어 로직은 셀 카운터를 제어하여, 2차 카운트 래치에 저장된 메모리 셀들의 더미 데이터를 카운트함으로써, 2차 카운트 래치의 카운트 값을 산출하고, 산출된 2차 카운트 래치의 카운트 값을 복수의 카운트 구간들과 비교할 수 있다. 제어 로직은 복수의 카운트 구간들 중 2차 카운트 래치의 카운트 값에 대응되는 카운트 구간의 참조값에 따라 리드 신호의 레벨을 보정할 수 있다(S1270).

상술한 제1 카운트 구간들 및 제2 카운트 구간들 및 이에 대응하는 참조값, 참조값에 대응하는 리드 신호의 보정 레벨은 룩-업 테이블(Look-up Table) 형태로 제공될 수 있다. 하기의 표 1은 제1 카운트 구간들 및 제2 카운트 구간들 및 이에 대응하는 참조값을 나타내고, 하기의 표 2는 참조값에 대응하는 리드 신호의 보정 레벨을 나타낸다. 하기의 표 1에서, 카운트 값 3000이 기준 카운트 값에 해당하고, 카운트 구간 Case1 ~ 3이 기준 카운트 값 이상의 범위를 가지는제1 카운트 구간들에 해당하고, 카운트 구간 Case4 ~ 6이 기준 카운트 값 미만의 범위를 가지는 제2 카운트 구간들에 해당한다. 다만, 하기의 기준 카운트 값 및 카운트 구간들은 예시적인 것으로, 실시예에 따라, 기준 카운트 값 및 카운트 구간들은 변경될 수 있다.

	카운트 값	LT_1	LT_2	LT_3	LT_4
Case 1	5000 이상	Region 1	Region 1	Region 1	Region 1
Case 2	5000~4000	Region 2	Region 2	Region 2	Region 2
Case 3	4000~3000	Region 3	Region 3	Region 3	Region 3
Case 4	3000~2000	LT_2 Count	Region 4	Region 4	Region 4
Case 5	2000~1000	LT_3 Count	Region 5	Region 5	Region 5
Case 6	1000 미만	LT_4 Count	Region 6	Region 6	Region 6

	Region 1	Region 2	Region 3	Region 4	Region 5	Region 6
Vr1	Vr1_1	Vr1_2	Vr1_3	Vr1_4	Vr1_5	Vr1_6
Vr2	Vr2_1	Vr2_2	Vr2_3	Vr2_4	Vr2_5	Vr2_6
Vr3	Vr3_1	Vr3_2	Vr3_3	Vr3_4	Vr3_5	Vr3_6
Vr4	Vr4_1	Vr4_2	Vr4_3	Vr4_4	Vr4_5	Vr4_6
Vr5	Vr5_1	Vr5_2	Vr5_3	Vr5_4	Vr5_5	Vr5_6
Vr6	Vr6_1	Vr6_2	Vr6_3	Vr6_4	Vr6_5	Vr6_6
Vr7	Vr7_1	Vr7_2	Vr7_3	Vr7_4	Vr7_5	Vr7_6

표 1 및 표 2를 참조하고, 제1 래치(LT_1)가 1차 카운트 래치로 선택되고, 제1 래치(LT_1)의 더미 데이터의 카운트 값이 4200이라고 가정하면, 표 1 및 표 2의 참조값 Region 2에 따라, 사전에 설정된 리드 신호의 전압 레벨 Vr1~Vr7 은 Vr_2~Vr7_2으로 보정될 수 있다.

또한, 제1 래치(LT_1)가 1차 카운트 래치로 선택되고, 제1 래치(LT_1)의 더미 데이터의 카운트 값이 1600이라고 가정하면, 제3 래치(LT_3)가 2차 카운트 래치로 선택된다. 한편, 제3 래치(LT_3)의 더미 데이터의 카운트 값이 5200인 경우, 표 1 및 표 2의 참조값 Region 1에 따라, 사전에 설정된 리드 신호의 전압 레벨 Vr1~Vr7 은 Vr_1~Vr7_1으로 보정될 수 있다.

도 13은 본 발명의 일 실시예에 따른 메모리 장치의 열화 보정 방법의 흐름도이다. 도 13의 실시예는 도 12의 실시예와 유사하므로, 중복되는 설명은 생략하고 차이점을 중심으로 설명하도록 한다.

도 13을 참조하면, 본 발명의 일 실시예에 따른 열화 보정 방법은 복수의 메모리 셀들 중 선택된 메모리 셀들에 더미 신호들이 제공되는 것으로 시작한다(S1310). 복수의 더미 신호들은, 일 예로, 제1 내지 제4 더미 신호를 포함할 수 있다. 제1 내지 제4 더미 신호들은 서로 다른 레벨을 가질 수 있고, 더미 신호들은 전압 신호 형태로 제공될 수 있다. 제1 내지 제4 더미 신호들은 선택된 메모리 셀들의 복수의 상태 중 어느 하나의 상태에 대응하는 전압 레벨을 가질 수 있다. 일 예로, 제1 내지 제4 더미 신호들은 메모리 셀들의 복수의 상태 중 최상위 상태 및 최하위 상태에 대응하는 전압 레벨을 가질 수 있고, 본 실시예에서, 제1 내지 제4 더미 신호들은 제7 프로그램 상태(P7)에 대응하는 전압 레벨을 가질 수 있다.

제1 내지 제4 더미 신호들이 제공되면, 제1 내지 제4 더미 신호들에 대응하는 메모리 셀들의 더미 데이터가 페이지 버퍼의 래치들에 래치된다(S1320). 일 예로, 페이지 버퍼는 제1 내지 제4 래치들을 포함하고, 제1 내지 제4 래치들 각각은 제1 내지 제4 더미 신호들에 대응하는 메모리 셀들의 더미 데이터를 래치할 수 있다.

제1 내지 제4 래치들에 제1 내지 제4 더미 신호들에 대응하는 메모리 셀들의 더미 데이터가 래치되면, 선순위로 카운트될 래치가 선택될 수 있다(S1330). 도 8을 참조하면, 일 예로, 제1 내지 제4 래치들 중 카운트 값이 가장 적을 것으로 기대되는 래치가 1차 카운트 래치로 선택될 수 있다. 구체적으로, 제1 내지 제4 래치들 각각이, 제1 내지 제4 더미 신호들(Vd1~Vd4)에 따라, 메모리 셀들의 제7 프로그램 상태(P7)의 더미 데이터를 래치하고, 셀 카운터가 제7 프로그램 상태(P7)의 오프 셀을 카운트하는 것으로 가정하면, 제1 내지 제4 래치들 중 제1 더미 신호에 따라 메모리 셀들의 더미 데이터를 저장하는 제1 래치가, 다른 래치들 보다 오프 셀들의 카운트 값이 적을 것으로 기대되므로, 제1 래치가 1차 카운트 래치로 선택될 수 있다.

제어 로직은 셀 카운터를 제어하여, 선택된 1차 카운트 래치에 저장된 메모리 셀들의 더미 데이터를 카운트함으로써, 1차 카운트 래치의 카운트 값을 산출하고, 산출된 1차 카운트 래치의 카운트 값을 기준 카운트 값과 비교할 수 있다(S1340).

1차 카운트 래치의 카운트 값과 기준 카운트 값의 비교 결과, 1차 카운트 래치의 카운트 값이 기준 카운트 값 이상인 경우, 제어 로직은 1차 카운트 래치의 카운트 값을 기준 카운트 값 이상의 범위를 가지는 제1 카운트 구간들과 비교할 수 있다. 여기서, 기준 카운트 값 이상의 범위를 가지는 제1 카운트 구간들은 열화도가 낮은 카운트 구간들에 해당될 수 있다. 따라서, 제어 로직은 1차 카운트 래치에 후속하여, 카운트 되는 2차 카운트 래치의 선택 없이, 제1 카운트 구간들 중 1차 카운트 래치의 카운트 값에 대응되는 카운트 구간의 참조값에 따라 리드 신호의 레벨을 보정할 수 있다(S1350).

한편, 1차 카운트 래치의 카운트 값과 기준 카운트 값의 비교 결과, 1차 카운트 래치의 카운트 값이 기준 카운트 값 미만인 경우, 제어 로직은 1차 카운트 래치의 카운트 값을 기준 카운트 값 미만의 범위를 가지는 제2 카운트 구간들과 비교할 수 있다. 여기서, 기준 카운트 값 미만의 범위를 가지는 제2 카운트 구간들은 열화도가 높은 카운트 구간들에 해당될 수 있다. 따라서, 1차 카운트 래치의 카운트 값의 열화도가 높으므로, 제어 로직은 1차 카운트 래치에 후속하여, 카운트 되는 2차 카운트 래치를 선택할 필요가 있다. 제어 로직은 제2 카운트 구간들 중 제1 카운트 값에 대응되는 카운트 구간의 참조값에 따라, 후순위로 카운트 될 2차 카운트 래치를 결정할 수 있다(S1360).

후순위로 카운트될 2차 카운트 래치가 선택되면, 단계 S1340으로 진입할 수 있다. 즉, 카운트 대상으로 선택된 1차 카운트 래치를 2차 카운트 래치로 업데이트 하여, 단계 S1340을 재실시할 수 있다. 구체적으로, 제어 로직은 셀 카운터를 제어하여, 2차 카운트 래치에 저장된 메모리 셀들의 더미 데이터를 카운트함으로써, 2차 카운트 래치의 카운트 값을 산출하고, 산출된 2차 카운트 래치의 카운트 값을 기준 카운트 값과 비교할 수 있다. 한편, 더미 신호의 레벨 간격에 따라 1차 카운트 래치의 카운트 값과 2차 카운트 래치의 카운트 값은 서로 다르므로, 1차 카운트 래치에 대응되는 기준 카운트 값과, 2차 카운트 래치에 대응되는 기준 카운트 값은 서로 다를 수 있다. 일 예로, 1차 카운트 래치의 기준 카운트 값은 2차 카운트 래치의 기준 카운트 값 보다 클 수 있다. 또한, 1차 카운트 래치에 대응되는 기준 카운트 값과, 2차 카운트 래치에 대응되는 기준 카운트 값은 서로 다르므로, 기준 카운트 값에 따라 결정되는 제1 카운트 구간들 및 2차 카운트 구간들도 서로 다를 수 있다.

이어서, 2차 카운트 래치의 카운트 값과 2차 카운트 래치에 대응하는 기준 카운트 값의 비교 결과, 2차 카운트 래치의 카운트 값이 기준 카운트 값 이상인 경우, 제어 로직은 2차 카운트 래치의 카운트 값을 기준 카운트 값 이상의 범위를 가지는 제1 카운트 구간들과 비교할 수 있다. 제어 로직은 제1 카운트 구간들 중 2차 카운트 래치의 카운트 값에 대응되는 카운트 구간의 참조값에 따라 리드 신호의 레벨을 결정할 수 있다. 이와 달리, 2차 카운트 래치의 카운트 값과 기준 카운트 값의 비교 결과, 2차 카운트 래치의 카운트 값이 기준 카운트 값 미만인 경우, 제어 로직은 2차 카운트 래치의 카운트 값을 기준 카운트 값 미만의 범위를 가지는 제2 카운트 구간들과 비교할 수 있다. 제어 로직은 제2 카운트 구간들 중 2차 카운트 래치의 카운트 값에 대응되는 카운트 구간의 참조값에 따라, 후순위로 카운트 될 래치를 결정할 수 있다.

상술한 제1 카운트 구간들 및 제2 카운트 구간들 및 이에 대응하는 참조값, 참조값에 대응하는 리드 신호의 보정 레벨은 룩-업 테이블(Look-up Table) 형태로 제공될 수 있다. 하기의 표 3에서, 제1 래치(LT_1)에서, 카운트 값 3000이 기준 카운트 값에 해당하고, 카운트 구간 Case1 ~ 3이 기준 카운트 값 이상의 범위를 가지는 제1 카운트 구간들에 해당하고, 카운트 구간 Case4 ~ 6이 기준 카운트 값 미만의 범위를 가지는 제2 카운트 구간들에 해당한다. 또한, 제2 래치(LT_2)에서, 카운트 값 2000이 기준 카운트 값에 해당하고, 카운트 구간 Case1 ~ 4이 기준 카운트 값 이상의 범위를 가지는 제1 카운트 구간들에 해당하고, 카운트 구간 Case5 ~ 6이 기준 카운트 값 미만의 범위를 가지는 제2 카운트 구간들에 해당한다. 다만, 하기의 기준 카운트 값 및 카운트 구간들은 예시적인 것으로, 실시예에 따라, 기준 카운트 값 및 카운트 구간들은 변경될 수 있다.

	카운트 값	LT_1	LT_2	LT_3	LT_4
Case 1	5000 이상	Region 1	Region 1	Region 1	Region 1
Case 2	5000~4000	Region 2	Region 2	Region 2	Region 2
Case 3	4000~3000	Region 3	Region 3	Region 3	Region 3
Case 4	3000~2000	LT_2 Count	Region 4	Region 4	Region 4
Case 5	2000~1000	LT_3 Count	LT_3 Count	Region 5	Region 5
Case 6	1000 미만	LT_4 Count	LT_4 Count	LT_4 Count	Region 6

표 3 및 표 4를 참조하고, 제1 래치(LT_1)가 1차 카운트 래치로 선택되고, 제1 래치(LT_1)의 더미 데이터의 카운트 값이 1600이라고 가정하면, 제3 래치(LT_3)가 2차 카운트 래치로 선택된다. 한편, 제3 래치(LT_3)의 더미 데이터의 카운트 값이 1800인 경우, 표 1 및 표 2의 참조값 Region 5에 따라, 사전에 설정된 리드 신호의 전압 레벨 Vr1~Vr7은 Vr_5~Vr7_5으로 보정될 수 있다. 이와 달리, 한편, 제3 래치(LT_3)의 더미 데이터의 카운트 값이 1000 미만인 경우, 제4 래치(LT_4)를 3차 카운트 래치로 선택하고, 선택된 3차 카운트 래치의 카운트 값에 따라, 사전에 설정된 리드 신호의 전압 레벨을 보정할 수 있다.

도 14는 본 발명의 실시예에 따른 더미 리드 동작 및 리드 동작을 트리플 레벨 셀(TLC)의 최하위 비트 페이지에 해당하는 제1 비트 페이지(1st page read)에 적용한 예를 보여주는 타이밍 도이다.

도 14를 참조하면, 트리플 레벨 셀(TLC)의 제1 비트 페이지(1st page read)를 리드하기 위하여, 더미 리드(Dummy Read) 동작, 제1 리드 전압(Vr1)에 의한 리드 동작, 제5 리드 전압(Vr5)에 의한 리드 동작이 진행되고, 그 이후에, 페이지 버퍼 및 워드 라인의 전압이 초기화되는 읽기 리커버리(Read recovery)가 수행될 수 있다.

먼저, 더미 리드(Dummy Read) 동작을 위하여, 비트라인과 센싱 노드(SO)가 프리차지(PRCH) 된다. 선택된 메모리 셀드의 워드 라인에는 더미 신호들에 대응하는 더미 전압(Vd)이 제공된다. 더미 리드(Dummy Read) 동작 종료시까지, 워드 라인의 전위는 더미 전압(Vd)의 레벨로 유지된다. 더미 신호들에 대응하는 프리차지가 완료되면, 메모리 셀들의 상태에 따라, 센싱 노드(SO)의 전위 변화가 발생하는 디벨럽(Develop) 동작이 수행된다. 이 후, 서로 다른 시점에서 제공되는 래치 신호들(LTCH_1, LTCH_2, LTCH_3, LTCH_4)에 따라, 선택된 메모리 셀들의 더미 데이터가 복수의 래치들에 각각 순차적으로 래치(Latch)될 수 있다. 이 후, 도 12 및 도 13의 실시예에서 설명된 바와 같이, 복수의 래치들 중 적어도 하나에 래치된 더미 데이터가 카운트(Latch count 1~4)되고, 리드 신호의 보정 레벨이 결정될 수 있다. 이 과정이 도면에서는 데이터 고정(Data fix)로 도시되어 있다. 한편, 도 14에서, 제1 래치, 제2 래치, 제3 래치, 제4 래치에 래치된 더미 데이터가 모두 카운트(Latch count 1~4)되는 것으로 도시되어 있으나, 도 14는 예시적인 것으로써, 도 12 및 도 13에 기술된 바와 같이, 래치들 중 적어도 하나에 래치된 더미 데이터가 카운트될 수 있다.

본 실시예에서, 더미 동작 결과, 사전에 설정된 제1 리드 전압(Vr1) 및 제5 리드 전압(Vr5)의 레벨이 보정되어, 제1 리드 전압(Vr1)에 의한 리드 동작, 제5 리드 전압(Vr5)에 의한 리드 동작에서, 선택된 메모리 셀들의 워드라인으로 제1_1 리드 전압(Vr1_1) 및 제5_1 리드 전압(Vr5_1)이 제공되는 것으로 가정한다.

이어서, 제1 리드 전압(Vr1)에 의한 리드 동작을 위해서 비트라인과 센싱 노드(SO)가 프리차지(PRCH) 된다. 선택된 메모리 셀들의 워드 라인에는 전압 레벨이 보정된 제1_1 리드 전압(Vr1_1)이 제공된다. 프리차지가 완료되면, 메모리 셀의 상태에 따라, 센싱 노드(SO)의 전위 변화가 발생하는 디벨럽(Develop) 동작이 수행되고, 래치 신호(LTCH)에 의해 선택된 메모리 셀들의 상태가 래치될 수 있다.

이어서, 제5 리드 전압(Vr5)에 의한 리드 동작을 위해서 비트라인과 센싱 노드(SO)가 프리차지(PRCH) 된다. 선택된 메모리 셀들의 워드 라인에는 제5_1 리드 전압(Vr5_1)이 제공된다. 프리차지가 완료되면, 메모리 셀의 상태에 따라, 센싱 노드(SO)의 전위 변화가 발생하는 디벨럽(Develop) 동작이 수행되고, 래치 신호(LTCH)에 의해 선택된 메모리 셀들의 상태가 래치될 수 있다. 제1_1 리드 전압(Vr1_1)에 의한 리드 결과와, 제5_1 리드 전압(Vr5_1)에 의한 리드 결과를 처리하여 최하위 비트 페이지에 대항하는 제1 비트 페이지(1st page read)의 리드 결과가 출력될 수 있다.

도 15 및 도 16는 본 발명의 실시예에 따른 더미 리드 동작 및 리드 동작을 트리플 레벨 셀(TLC)의 최하위 비트 페이지에 해당하는 제1 비트 페이지(1st page read)에 적용한 다른 예들을 보여주는 타이밍 도이다.

도 15 및 도 16을 참조하면, 더미 리드(Dummy Read) 동작을 위하여, 비트라인과 센싱 노드(SO)가 프리차지(PRCH) 되고, 선택된 메모리 셀드의 워드 라인에는 더미 신호들에 대응하는 더미 전압(Vd)이 제공된다. 도 14의 실시예에서, 더미 리드(Dummy Read) 동작 종료시까지, 워드 라인의 전위가 더미 전압(Vd)의 레벨로 유지되는데 반하여, 도 15 및 도 16의 실시예에서는 더미 리드(Dummy Read) 동작의 래치 구간의 종료 이후에, 워드 라인의 전위가 변경될 수 있다. 일 예로, 워드 라인의 전위는, 더미 리드(Dummy Read) 동작에서 래치 동작의 종료 이후에, 사전에 설정된 전압 레벨로 변경될 수 있다. 도 15의 실시예에서, 사전에 설정된 전압 레벨은 더미 리드(Dummy Read) 동작에 후속하는 리드 동작의 전압 레벨에 해당하는 제1 리드 전압(Vr1) 대응될 수 있고, 도 16의 실시예에서, 사전에 설정된 전압 레벨은 접지(GND) 전압 레벨에 대응될 수 있다. 사전에 설정된 제1 리드 전압(Vr1)의 레벨은 더미 동작 과정에서 검출되는 메모리 셀들의 열화도에 따라 최종적으로 보정되므로, 사전에 설정된 제1 리드 전압(Vr1)의 레벨과 보정된 제1 리드 전압(Vr1)의 레벨은 일부 다를 수 있다.

본 발명의 실시예에 따르면, 더미 리드 동작의 래치 동작의 종료 이후에, 워드 라인의 전압 레벨을, 후속하는 리드 동작의 사전에 설정된 전압 레벨 또는 사전에 설정된 전압 레벨과 전압 레벨 차가 미비한 접지 전압 레벨로 변경하여, 후속하는 리드 동작에서, 워드 라인의 전압 레벨을 후속하는 리드 동작의 전압 레벨로 변경하는 시간을 줄일 수 있다. 따라서, 본 발명의 일 실시예에 따른 메모리 장치는 리드 동작에 소요되는 전체 시간을 줄일 수 있다.

도 17는 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.

도 17을 참조하면, 컴퓨팅 시스템(1000)은 프로세서(1100), RAM(1200), 입출력 장치(1300), 전원 장치(1400) 및 메모리 시스템(1)을 포함할 수 있다. 한편, 도 19에는 도시되지 않았지만, 컴퓨팅 시스템(1000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 컴퓨팅 시스템(1000)은 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다. 프로세서(1100)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(1100)는 마이 크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(1100) 는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(1500)를 통하여 RAM(1200), 입출력 장치(1300) 및 메모리 시스템(1)과 통신을 수행할 수 있다. 실시예에 따라, 프로세서(1100)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다. RAM(1200)는 컴퓨팅 시스템(1000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, RAM(1200)는 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다. 입출력 장치(1300)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(1400)는 컴퓨팅 시스템(1000)의 동작에 필요한 동작 전압을 공급할 수 있다. 도시되지는 않았지만, 본 실시예에 따른 메모리 시스템(1)은 응용 칩셋(application chipset), 카메라 이미지 프로세서(camera image processor), 모바일 디램 등과 결합하여 고용량의 데이터를 교환할 수 있는 정보 처리 기기의 저장 장치로 제공될 수 있다. 본 발명의 실시예들에 따른 메모리 장치(20A, 20B) 및 메모리 시스템(1, 2)은 다양한 형태의 패키지를 이용하여 실장될 수 있다. 예를 들어, 메모리 장치(20A, 20B) 및 메모리 시스템(1, 2)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

10: 메모리 컨트롤러
20: 메모리 장치
21: 메모리 셀 어레이
22: 페이지 버퍼부
23: 셀 카운터

Claims

선택된 메모리 셀들의 워드라인으로 제공되는 복수의 더미 신호들에 따라 선택된 메모리 셀들의 복수의 더미 데이터들 각각을 래치하는 복수의 래치들을 포함하는 페이지 버퍼부; 및
상기 복수의 래치들 중 1차 카운트 래치의 카운트 값을 기준 카운트 값과 비교하고, 비교 결과에 따라, 상기 1차 카운트 래치와 다른 2차 카운트 래치의 카운트 여부를 결정하여, 리드 동작시, 상기 선택된 메모리 셀들의 워드라인으로 제공되는 리드 신호의 레벨을 보정하는 제어 로직; 을 포함하는 메모리 장치.
제1항에 있어서,
상기 더미 신호들은 서로 다른 전압 레벨을 가지는 메모리 장치.
제2항에 있어서,
상기 더미 신호들은 상기 메모리 셀들의 복수의 프로그램 상태 중 어느 하나의 상태에 대응하는 전압 레벨을 가지는 메모리 장치.
제1항에 있어서, 상기 제어 로직은,
상기 복수의 래치들 중 상기 1차 카운트 래치의 카운트 값은 나머지 래치들의 카운트 값보다 작은 메모리 장치.
제1항에 있어서, 상기 제어 로직은,
상기 1차 카운트 래치의 카운트 값이 상기 기준 카운트 값 이상인 경우, 상기 1차 카운트 래치의 카운트 값을 상기 기준 카운트 값 이상의 범위를 가지는 제1 카운트 구간들과 비교하는 메모리 장치.
제5항에 있어서, 상기 제어 로직은,
상기 제1 카운트 구간들 중 상기 1차 카운트 래치의 카운트 값에 대응하는 카운트 구간의 참조값에 따라 리드 신호의 레벨을 보정하는 메모리 장치.
제5항에 있어서, 상기 제어 로직은,
상기 1차 카운트 래치의 카운트 값이 상기 기준 카운트 값 미만인 경우, 상기 1차 카운트 래치의 카운트 값을 상기 기준 카운트 값 미만의 범위를 가지는 제2 카운트 구간들과 비교하는 메모리 장치.
제7항에 있어서, 상기 제어 로직은,
상기 제2 카운트 구간들 중 상기 1차 카운트 래치의 카운트 값에 대응하는 카운트 구간의 참조값에 따라, 상기 복수의 래치들 중 상기 2차 카운트 래치를 선택하는 메모리 장치.
제8항에 있어서, 상기 제어 로직은,
상기 제1 카운트 구간들 및 상기 제2 카운트 구간들 중 상기 2차 카운트 래치의 카운트 값에 대응하는 카운트 구간의 참조값에 따라, 상기 리드 신호의 레벨을 보정하는 메모리 장치.
선택된 메모리 셀들의 워드라인으로 제공되는 복수의 더미 신호들에 따라 선택된 메모리 셀들의 복수의 더미 데이터들 각각을 래치하는 복수의 래치들을 포함하는 페이지 버퍼부;
상기 복수의 래치들과 연결되어, 상기 더미 데이터들 중 적어도 하나를 카운트하는 셀 카운터;
상기 셀 카운터에서 출력되는 적어도 하나의 카운트 값에 따라 상기 메모리 셀들의 열화도를 검출하여, 리드 신호의 레벨을 보정하는 제어 로직; 을 포함하고,
상기 셀 카운터는 상기 더미 데이터들 중 카운트 대상으로 선택된 더미 데이터의 열화도에 따라, 상기 카운트 대상으로 선택된 더미 데이터의 업데이트 여부를 결정하는 메모리 장치.
제10항에 있어서,
상기 더미 신호들은 상기 메모리 셀들의 최하위 상태 및 최상위 상태 중 어느 하나에 대응하는 전압 레벨을 가지는 메모리 장치.
제10항에 있어서,
상기 복수의 더미 데이터들 중 상기 카운트 대상으로 선택된 더미 데이터의 카운트 값은 나머지 더미 데이터들의 카운트 값보다 작은 메모리 장치.
제10항에 있어서, 상기 제어 로직은,
상기 카운트 대상으로 선택된 더미 데이터의 카운트 값이 기준 카운트 값 이상인 경우, 상기 카운트 대상으로 선택된 더미 데이터의 카운트 값을 상기 기준 카운트 값 이상의 범위를 가지는 제1 카운트 구간들과 비교하고, 상기 제1 카운트 구간들 중 상기 카운트 대상으로 선택된 더미 데이터의 카운트 값에 대응하는 카운트 구간의 참조값에 따라 상기 리드 신호의 레벨을 보정하는 메모리 장치.
제10항에 있어서, 상기 제어 로직은,
상기 카운트 대상으로 선택된 더미 데이터의 카운트 값이 기준 카운트 값 미만인 경우, 상기 카운트 대상으로 선택된 더미 데이터의 카운트 값을 상기 기준 카운트 값 미만의 범위를 가지는 제2 카운트 구간들과 비교하는 메모리 장치.
제14항에 있어서, 상기 제어 로직은,
상기 제2 카운트 구간들 중 상기 카운트 대상으로 선택된 더미 데이터의 카운트 값에 대응하는 카운트 구간의 참조값에 따라, 상기 카운트 대상으로 선택된 더미 데이터를 업데이트 하는 메모리 장치.
제15항에 있어서,
상기 업데이트 전의 카운트 대상으로 선택된 더미 데이터에 대응하는 상기 기준 카운트 값은 상기 업데이트 후의 카운트 대상으로 선택된 더미 데이터의 기준 카운트 값 보다 큰 메모리 장치.
선택된 메모리 셀들의 워드라인으로 리드 전압을 제공하는 리드 동작에 선행하여, 상기 워드라인으로 더미 전압을 제공하는 더미 리드 동작을 수행하는 메모리 장치에 있어서,
복수의 메모리 셀들을 포함하는 메모리 셀 어레이와 연결되고, 복수의 래치들을 포함하는 페이지 버퍼;
상기 복수의 래치들과 연결되어, 상기 메모리 셀들의 온 셀 및 오프 셀 중 적어도 하나를 카운트하는 셀 카운터; 및
상기 더미 전압에 대응하여, 상기 셀 카운터에서 출력되는 카운트 값에 따라, 사전에 설정된 상기 리드 전압의 레벨을 보정하는 제어 로직; 을 포함하고,
상기 더미 리드 동작 중 상기 복수의 래치들에 상기 메모리 셀들의 데이터를 래치하는 래치 구간의 종료 이후, 상기 워드라인의 전위는 상기 사전에 설정된 리드 신호의 레벨로 변경되는 메모리 장치.
제17항에 있어서,
상기 워드라인의 전위는 상기 래치 구간의 종료 시점부터, 상기 사전에 설정된 리드 전압의 레벨로 변경되는 메모리 장치.
제17항에 있어서,
상기 워드라인의 전위는 상기 리드 동작의 시작 시점부터, 상기 사전에 설정된 리드 신호의 레벨로 변경되는 메모리 장치.
제17항에 있어서,
상기 래치들은, 상기 워드라인으로 상기 더미 전압이 제공되는 상태에서, 서로 다른 시점에 상기 메모리 셀들의 더미 데이터를 래치하는 메모리 장치.