KR101200125B1 - 반도체 메모리 장치 및 그 동작 방법 - Google Patents

Abstract

본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 데이터 독출 방법은, 독출 명령에 응답하여, 동일한 선택된 메모리 셀에 대해 동일한 독출전압을 이용한 데이터 독출 동작을 설정된 횟수만큼 반복하는 단계; 상기 설정된 횟수만큼 독출 동작이 실시되는 동안 독출되는 데이터들 중 제 1 데이터 또는 제 2 데이터의 개수를 카운팅하는 단계; 및 상기 카운팅된 제 1 데이터 또는 제 2 데이터의 개수에 따라 상기 선택된 메모리 셀에 저장된 데이터를 결정하는 단계를 포함한다.

Description

반도체 메모리 장치 및 그 동작 방법{Semiconductor memory device and method of operating the same}

본 발명은 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.

반도체 메모리 장치 중에서 비휘발성 메모리 소자는 전원 공급이 중단되어도 저장된 데이터가 지워지지 않는 특성이 있다. 대표적인 비휘발성 메모리 소자로 플래시 메모리 소자가 있다. 플래시 메모리 소자는 메모리 셀 어레이의 구조에 따라 크게 노아 플래시 메모리 소자와 낸드 플래시 메모리 소자로 구분할 수 있다. 플래시 메모리 셀의 게이트는 터널 절연막, 플로팅 게이트, 유전체막 및 컨트롤 게이트를 포함하는 구조로 이루어진다.

이러한 반도체 메모리 장치(특히, 낸드 플래시 메모리 소자)는 F-N 터널링을 통해 프로그램 동작 및 소거 동작이 이루어진다. 프로그램 동작에 의해 플로팅 게이트로 전자가 축적되고 소거 동작에 의해 플로팅 게이트에 축적된 전자가 기판으로 방출된다. 그리고 리드 동작 시 플로팅 게이트에 축적된 전자의 양에 따라 달라지는 메모리 셀의 문턱전압을 검출하고 검출된 문턱전압의 레벨로 데이터를 판독한다.

상기한 메모리 셀의 문턱전압을 검출하는 검출 동작에서, 메모리 셀의 플로팅 게이트에는 전자가 트랩(trap) 되거나, 디트랩(de-trap)되면서 메모리 셀의 문턱전압이 흔들리는 RTN(Random Telegraph Noise)현상이 발생된다. RTN 현상 때문에메모리 셀의 문턱전압이 검출할 때마다 동일한 문턱전압으로 검출이 되지 못하고 문턱전압이 변동된다. 이러한 현상에 의하여 메모리 셀들에 데이터를 저장하는 프로그램 과정에서의 검증되는 메모리 셀의 문턱전압이 변동되기 때문에 메모리 셀들의 문턱전압 분포의 폭을 좁게 만드는데 어려움이 있다.

본 발명의 실시 예에서는 동일한 메모리 셀에 대해서 설정된 횟수만큼 반복하여 데이터를 독출하고, 독출된 데이터들의 평균값을 해당 메모리 셀의 데이터로 결정하여 메모리 셀들의 문턱전압 분포를 좁힐 수 있는 반도체 메모리 장치 및 그 동작 방법을 제공한다.

본 발명의 실시 예에 따른 반도체 메모리 장치는,

메모리 셀로부터의 데이터를 저장하기 위한 페이지 버퍼; 설정된 독출 동작 횟수만큼 상기 페이지 버퍼로부터 출력되는 데이터들 중 제 1 데이터 또는 제 2 데이터를 카운팅하는 카운터 회로; 및 상기 독출 동작 횟수를 결정하고, 상기 카운터 회로가 카운팅한 제 1 데이터 또는 제 2 데이터의 개수에 따라서 상기 메모리 셀로부터의 독출 데이터를 결정하는 제어로직을 포함한다.

본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은,

독출 명령에 응답하여, 동일한 선택된 메모리 셀에 대해 동일한 독출전압을 이용한 데이터 독출 동작을 설정된 횟수만큼 반복하는 단계; 상기 설정된 횟수만큼 독출 동작이 실시되는 동안 독출되는 데이터들 중 제 1 데이터 또는 제 2 데이터의 개수를 카운팅하는 단계; 및 상기 카운팅된 제 1 데이터 또는 제 2 데이터의 개수에 따라 상기 선택된 메모리 셀에 저장된 데이터를 결정하는 단계를 포함한다.

본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은,

선택된 메모리 셀에 저장된 상위 비트 데이터를 독출하기 위하여, 제 1 독출전압을 이용한 데이터 독출 동작을 설정된 횟수만큼 반복하는 단계; 상기 설정된 횟수만큼 독출 동작이 실시되는 동안 매번 독출되는 데이터들 중 제 1 데이터 또는 제 2 데이터의 개수를 카운팅하는 단계; 및 상기 카운팅된 제 1 데이터 또는 제 2 데이터의 개수에 따라 제 1 독출 데이터를 결정하는 단계를 포함한다.

본 발명의 실시 예에 따른 반도체 메모리 장치 및 그 동작 방법은, 동일한 메모리 셀에 대해서 설정된 횟수만큼 반복하여 데이터를 독출하고, 독출된 데이터들의 평균값을 해당 메모리 셀의 데이터로 결정하여 RTN(Random Telegraph Noise)로 인해 문턱전압 분포가 넓어지는 현상을 줄일 수 있다.

도 1은 메모리 셀의 문턱전압 분포를 나타낸다.
도 2는 반도체 메모리 장치의 집적도에 따른 RTN 현상 발생 정도를 나타낸다.
도 3a는 본 발명의 실시 예를 설명하기 위한 반도체 메모리 장치이다.
도 3b는 도 3a의 메모리 셀들을 프로그램하는 경우에, 메모리 셀들의 문턱전압 분포를 나타낸다.
도 4는 도 3a의 페이지 버퍼를 나타낸다.
도 5a 및 도 5b 본 발명의 실시 예에 따른 반도체 메모리 장치의 데이터 독출 동작을 설명하기 위한 동작 순서도이다.
도 6 및 도 7은 반복 독출 횟수에 따른 RTN 보상 효과를 나타낸다.
도 8은 또 다른 실시예에 따른 반도체 메모리 장치 중 일부를 나타낸다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 1은 메모리 셀의 문턱전압 분포를 나타내고, 도 2는 반도체 메모리 장치의 집적도에 따른 RTN 현상 발생 정도를 나타낸다.

도 1을 참조하면, 프로그램을 실시한 메모리 셀의 문턱전압이 넓게 분포되어 있는 것을 확인할 수 있다.

메모리 셀은 프로그램을 실시할때, 문턱전압이 변경되는RTN(Random Telegraph Noise)이 발생되는데, 이로 인해서 문턱전압 분포의 폭이 넓게 분포된다. RTN 현상은 메모리 셀의 플로팅 게이트에는 전자가 트랩(trap) 되거나, 디트랩(de-trap)되면서 메모리 셀의 문턱전압이 흔들리는 것으로 메모리 장치의 집적도가 높아질수록 그 정도가 더욱더 심해진다. 즉, 도 2에 나타난 바와 같이 집적도가 커질수록 RTN 현상이 발생될 확률이 높아진다.

도 3a는 본 발명의 실시 예를 설명하기 위한 반도체 메모리 장치이다.

도 3a를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 페이지 버퍼그룹(120), X 디코더(130), Y 디코더(140), 입출력 로직(150), 전압제공회로(160), 및 제어로직(170)을 포함한다.

메모리 셀 어레이(100)는 복수개의 메모리 블록(BK)을 포함한다. 각각의 메모리 블록(BK)은 복수개의 셀 스트링(Cell String; CS)을 포함한다.

각각의 셀 스트링은 드레인 선택 트랜지스터(Drain Select Transistor; DST)와 소오스 선택 트랜지스터(Source Select Transistor; SST)의 사이에 직렬로 연결되는 제 0 내지 제 31 메모리 셀(C0 내지 C31)을 포함한다.

드레인 선택 트랜지스터(DST)의 게이트는 드레인 선택 라인(Drain Select Line; DSL)에 연결되고, 소오스 선택 트랜지스터(SST)의 게이트는 소오스 선택 라인(Source Select Line; SSL)에 연결된다.

제 0 내지 제 31 메모리 셀(C0 내지 C31)의 게이트는 각각 제 0 내지 제 31 워드라인(Word Line; WL0 내지 WL31)이 연결된다.

드레인 선택 트랜지스터(DST)의 드레인은 각각 비트라인(Bit Line)에 연결된다. 비트라인은 이븐 비트라인(Even Bit Line; BLe)과 오드 비트라인(Odd Bit Line; BLo)으로 구분된다.

소오스 선택 트랜지스터(SST)의 소오스는 공통 소오스 라인(Source Line; SL)에 공통으로 연결된다.

도 3b는 도 3a의 메모리 셀들을 프로그램하는 경우에, 메모리 셀들의 문턱전압 분포를 나타낸다.

도 3b를 참조하면, 도 3a의 메모리 셀들은 멀티 레벨 셀(Multi Level Cell)로서, 하나의 메모리 셀의 문턱전압이 프로그램을 통해 4개의 문턱전압 분포 중 하나에 포함될 수 있다.

일반적으로 멀티 레벨 셀은 LSB(Least Significant Bit) 논리 페이지와, MSB(Most Significant Bit) 논리 페이지로 나뉘어 프로그램된다. LSB 논리 페이지까지만 프로그램이 된 경우에는 제 2 독출전압(R2)으로 데이터를 독출한다.

그리고 MSB 논리 페이지까지 모두 프로그램이 완료된 경우에는, 제 1 및 제 3 독출전압(R1, R3)을 이용한 프로그램 독출을 한다.

한편, 페이지 버퍼 그룹(120)은 프로그램 또는 독출 동작 등을 위해 동작하는 복수개의 페이지 버퍼(PB)를 포함한다.

각각의 페이지 버퍼(PB)는 하나의 이븐 비트라인(BLe)과 오드 비트라인(BLo) 쌍에 연결된다.

Y 디코더(140)는 제어로직(170)으로부터의 제어신호에 응답하여 페이지 버퍼 그룹(120)과 입출력 로직(150)간에 입출력 경로를 제공한다.

입출력 로직(150)은 외부와의 데이터 입출력을 수행한다.

X 디코더(130)는 복수개의 블록 선택 회로(131)를 포함한다. 각각의 블록 선택 회로(131)는 각각의 메모리 블록(BK)에 연결된다.

블록 선태 회로(131)는 제어로직(170)으로부터의 제어신호에 응답하여, 연결되어 있는 메모리 블록(BK)의 드레인 선택 라인(DSL)과 소오스 선택 라인(SSL) 및 제 0 내지 제 31 워드라인(WL0 내지 WL31)을 전압 제공 회로(160)의 글로벌 소오스 선택 라인(Global Source Select Line; GSSL), 글로벌 드레인 선택 라인(Global Drain Select Line; GDSL), 제 0 내지 제 31 글로벌 워드라인(Global Word Line; GWL0 내지 GWL31)에 각각 연결한다.

전압 제공 회로(160)는 제어로직(170)으로부터의 제어신호에 응답하여, 동작 전압을 생성하고 상기의 글로벌 라인들(GSSL, GDSL, GWL0 내지 GWL31)에 생성한 동작 전압을 제공한다.

제어로직(170)은 반도체 메모리 장치(100)의 페이지 버퍼 그룹(120), X 디코더(130), Y 디코더(140), 입출력 로직(150), 및 전압 제공 회로(160)의 동작 제어를 위한 제어신호를 출력한다.

도 4는 도 3a의 페이지 버퍼를 나타낸다.

도 4를 참조하면, 페이지 버퍼(PB)는 비트라인 선택부(201), 제 1 및 제 2 센싱부(202, 205), 프리차지부(203), 데이터 입출력부(204) 및 카운터회로(206)와 제 1 및 제 2 래치(L1, L2)를 포함하고, 데이터 전송과 리셋 또는 세트 등을 위한 트랜지스터들을 포함한다.

보다 상세히 설명하면, 비트라인 선택부(201)는 이븐 비트라인(BLe)과 오드 비트라인(BLo) 중 하나의 비트라인을 선택하여 노드(K)에 연결하거나, 이븐 비트라인(BLe) 과 오드 비트라인(BLo)을 프리차지하거나 디스차지한다.

이를 위하여 비트라인 선택부(201)는 제 1 내지 제 4 NMOS 트랜지스터(N1 내지 N4)를 포함한다.

제 1 및 제 2 NMOS 트랜지스터(N1,N2)는 이븐 비트라인(BLe)과 오드 비트라인(BLo)의 사이에 직렬로 연결되고, 제 1 NMOS 트랜지스터(N1)의 게이트에는 이븐 디스차지신호(DISCHe)가 입력되고, 제 2 NMOS 트랜지스터(N2)의 게이트에는 오드 디스차지신호(DISCHo)가 입력된다.

제 1 및 제 2 NMOS 트랜지스터(N1, N2)가 연결되는 접속점에는 가변전압(VIRPWR)이 입력된다. 가변 전압(VIRPWR)은 비트라인의 프리차지 또는 디스차지를 위하여 전원전압(Vcc) 또는 접지전압(Vss)으로 변경된다.

제 3 NMOS　트랜지스터(N3)는 이븐 비트라인(BLe)과 노드(K)의 사이에 연결되고, 제 4 NMOS 트랜지스터(N4)는 오드 비트라인(BLo)과 노드(K)의 사이에 연결된다.

제 3 NMOS 트랜지스터(N3)의 게이트에는 이븐 선택신호(BLSe)가 입력되고, 제 4 NMOS 트랜지스터(N4)의 게이트에는 오드 선택신호(BLSo)가 입력된다.

제 1 센싱부(202)는 노드(K)와 제 1 센싱노드(SO1)의 사이에 연결되는 제 5 NMOS 트랜지스터(N5)를 포함한다. 제 1 센싱부(202)의 제 5 NMOS 트랜지스터(N5)는 노드(K)에 연결되는 비트라인 전압과 제 5 NMOS 트랜지스터(N5)에 입력되는 센싱신호(PBSENSE)의 전압 레벨에 따라 턴온 또는 턴 오프된다. 이에 따라 노드(K)에 연결된 비트라인의 전압에 따라 제1 센싱노드(SO1)의 전압이 변경된다.

프리차지부(203)는 제 1 센싱노드(SO1)를 프리차지한다. 이를 위하여 프리차지부(20-3)는 PMOS 트랜지스터(P)를 포함한다. PMOS 트랜지스터(P)는 전원전압(Vcc)의 입력단과 제 1 센싱노드(SO1)의 사이에 연결되고, PMOS 트랜지스터(P)의 게이트에는 프리차지 신호(PCGSO_N)가 입력된다.

제 1 및 제 2 래치(L1, L2)는 각각 제 1 및 제 2 인버터(IN1, IN2), 제 3 및 제 4 인버터(IN3, IN4)를 포함한 래치회로이다.

그리고 데이터 입출력부(204)는 제 1 래치(L1)의 양 노드(QC, QC_N)와 데이터 입출력 라인(PBBITOUTb, PBBITOUT) 사이에 연결되는 제 23 및 제 24 NMOS 트랜지스터(N23, N24)를 포함한다. 데이터 입출력부(204)는 데이터 입력신호(PBYPASS)에 응답하여 노드(QC, QC_N)를 데이터 입출력 라인(PBBITOUTb, PBBITOUT)에 연결한다.

제 2 센싱부(205)는 제 1 센싱노드(SO1)의 전압레벨에 따라 제 2 센싱노드(SO2)를 접지노드에 연결한다. 제 2 센싱부(205)는 제 20 NMOS 트랜지스터(N20)를 포함한다.

제 20 NMOS 트랜지스터(N20)는 제 2 센싱노드(SO2)와 접지노드의 사이에 연결되고, 제 20 NMOS 트랜지스터(N20)의 게이트는 제 1 센싱노드(SO1)에 연결된다.

또한 제 2 센싱노드(SO2)를 페이지 버퍼 리셋 신호(PBRST)에 응답하여 접지노드에 연결하기 위해서, 제 21 NMOS 트랜지스터(N21)가 연결된다.

한편, 제 1 및 제 2 래치(L1, L2)를 리셋하거나, 제 1 및 제 2 래치(L1, L2)에 저장된 데이터를 제 1 센싱노드(SO1)로 전달하기 위해서, 페이지 버퍼(PB)는 제 6 내지 제 19 NMOS 트랜지스터(N6, N19)를 더 포함한다.

제 6 및 제 7 NMOS 트랜지스터(N6, N7)는 제 1 센싱노드(SO1)와 접지노드의 사이에 직렬로 연결된다. 제 6 NMOS 트랜지스터(N6)의 게이트에는 제 1 데이터 전송신호(TRANC)가 입력되고, 제 7 NMOS 트랜지스터(N7)의 게이트는 노드(QC)에 연결된다.

제 8 및 제 9 NMOS 트랜지스터(N8, N9)는 제 1 센싱노드(SO1)와 접지노드의 사이에 연결된다. 제 8 NMOS 트랜지스터(N8)의 게이트에는 반전된 제 1 데이터 전송신호(TRANC_N)가 입력되고, 제 9 NMOS 트랜지스터(N9)의 게이트는 노드(QC_N)에 연결된다.

제 10 NMOS 트랜지스터(N10)는 제 1 센싱노드(SO1)와 노드(QC_N)의 사이에 연결되고, 제 10 NMOS 트랜지스터(N10)의 게이트에는 제 1 프로그램 신호(TRANCP)가 입력된다.

제11 NMOS 트랜지스터(N11)는 노드(QC)와 제 2 센싱노드(SO2)의 사이에 연결되고, 제 12 NMOS 트랜지스터(N12)는 노드(QC_N)와 제 2 센싱노드(SO2)의 사이에 연결된다.

제 11 NMOS 트랜지스터(N11)의 게이트에는 제 1 리셋신호(CRST)가 입력되고, 제 12 NMOS 트랜지스터(N12)의 게이트에는 제 1 세트신호(CSET)가 입력된다.

제 13 NMOS 트랜지스터(N13)는 제 1 센싱노드(SO1)와 노드(QM) 사이에 연결되고, 제 13 NMOS 트랜지스터(N13)의 게이트에는 반전된 제 2 데이터 전송신호(TRANM_N)가 입력된다.

제 14 NMOS 트랜지스터(N14)는 제 1 센싱노드(SO1)와 노드(QM_N)의 사이에 연결되고, 제 14 NMOS 트랜지스터(N14)의 게이트에는 제 2 데이터 전송신호(TRANM)가 입력된다.

제 15 NMOS 트랜지스터(N15)는 노드(QM)와 제 2 센싱노드(SO2)의 사이에 연결되고, 제 16 NMOS 트랜지스터(N16)는 노드(QM_N)와 제 2 센싱노드(SO2)의 사이에 연결된다.

제 15 NMOS 트랜지스터(N15)의 게이트에는 제 2 리셋 신호(MRST)가 입력되고, 제 16 NMOS 트랜지스터(N16)의 게이트에는 제 2 세트신호(MSET)가 입력된다.

제 17 및 제 18 NMOS 트랜지스터(N17, N18)는 제 1 센싱노드(SO1)와 제어신호 입력단(FBIAS)의 사이에 직렬로 연결된다. 제 17 NMOS 트랜지스터(N17)의 게이트에는 제 3 데이터 전송신호(TRANDY_N)가 입력된다.

제 19 NMOS 트랜지스터(N19)는 노드(QM_N)와 제 18 NMOS 트랜지스터(N18)의 게이트의 사이에 연결된다. 제 19 NMOS 트랜지스터(N19)의 게이트에는 제 4 데이터 전송신호(TRANTODYN)가 입력된다.

카운터 회로(206)는 제 1 및 제 2 센싱노드(SO1, SO2)의 사이에 연결되고, 카운터 회로(206)는 카운터(207) 및 저장부(208)를 포함한다.

카운터(207)는 제어로직(170)으로부터의 인에이블 신호(EN)가 입력될 때, 제 1 센싱노드(SO1)로부터 입력되는 신호가 '1'이면 카운팅을 한다. 카운터(207)는 하나의 페이지에 대해서 동일한 독출전압을 이용하여 반복 독출을 수행하는 동안 '0'의 개수를 계속 카운팅한다. 그리고 카운터(207)가 카운팅한 값은 저장부(208)에 저장된다.

또한 페이지 버퍼(PB)는 셀의 전류 측정을 위한 제 22 트랜지스터(N22)를 포함한다. 제 22 NMOS 트랜지스터(N22)는 제 1 센싱노드(SO1)와 데이터 입출력 라인 중 하나(PBBITOUT)에 연결되고, 제 22 NMOS 트랜지스터(N22)의 게이트에는 셀 전류 측정회로(CELLIV)가 입력된다.

상기한 페이지 버퍼(PB)와 카운트 회로(180)를 포함하는 본 발명의 실시 예에 다른 반도체 메모리 장치(100)는 다음과 같이 데이터 독출 동작을 수행한다.

도 5a 및 도 5b 본 발명의 실시 예에 따른 반도체 메모리 장치의 데이터 독출 동작을 설명하기 위한 동작 순서도이다.

도 5a 및 도 5b를 설명하는데 있어서, 도 3a, 도 3b 및 도 4를 참조하여 LSB 논리 페이지에 대한 독출이 완료된 후, MSB 논리 페이지에 대한 독출 동작을 설명하기로 한다. LSB 및 MSB 페이지는 멀티 레벨 셀의 프로그램 동작에 대해서는 이미 공지되어 있는 용어이기 때문에 상세히 설명하지 않기로 한다. 앞서 도 3b를 참조하여 설명한 바와 같이 MSB 논리 페이지의 독출을 위해서는 제 1 및 제 3 독출전압(R1, R3)을 이용한다. 그리고 도 5a 및 도 5b의 동작은 페이지 버퍼(PB)의 동작을 중심으로 나타낸다.

도 3a 내지 도 5b를 참조하면, 반도체 메모리 장치(100)의 제어로직(170)은 독출 명령이 입력되면(S510), 제 1 독출전압(R1)을 이용한 제 1 독출 동작을 수행한다(S520).

제 1 독출동작은 먼저 독출 동작 수행을 위한 파라미터 N, K를 '0'으로 초기화한다(S521). N은 독출을 반복수행하는 횟수이다. 그리고 K는 카운팅값으로 사용하는 파라미터이다. 상기 컬럼의 어드레스는 비트라인의 어드레스를 나타낸다.

파라미터의 초기화가 끝나면, 제 1 독출전압(R1)을 이용해서 데이터 독출을 한다(S523). 이때 N을 '1' 상승시킨다. 독출 데이터는 페이지 버퍼(PB)의 제 2 래치(L2)로 저장된다.

상기 단계 S523에서 독출 되는 데이터는 페이지 버퍼(PB)에 연결된 선택된 메모리 셀에 문턱전압에 따라서 달라진다.

예를 들어, 제 1 독출전압(R1) 보다 높은 문턱전압을 갖는 메모리 셀의 경우에는, 일반적으로 페이지 버퍼(PB)에 '0'데이터가 저장된다. 그러나 제 1 독출전압(R1) 보다 낮은 문턱전압을 갖는 메모리 셀의 경우에는 페이지지 버퍼(PB)에 '1'데이터가 저장된다.

'0' 데이터 및 '1'데이터는 제 1 독출전압(R1)을 기준으로 높은 문턱전압을 갖는가, 낮은 문턱전압을 갖는가에 따라 달라지는 것이며, 정의하기에 따라 달라질 수 있다. 즉 제 1 독출전압(R1)보다 높은 문턱전압을 갖는 메모리 셀들은 '1'데이터가 저장되고, 제 1 독출전압(R1)보다 낮은 문턱전압을 갖는 메모리 셀들은 '0'데이터가 저장된다고 정의하였다면, 이에 따라 데이터가 페이지 버퍼(PB)에 저장되게 할 수 있다.

본 발명의 실시 예에서는, 제 1 독출전압(R1)보다 높은 문턱전압을 갖는 메모리 셀에 '0' 데이터가 저장되고, 제 1 독출전압(R1)보다 낮은 문턱전압을 갖는 메모리 셀에 '1'데이터가 저장되어 있다고 가정한다.

데이터 독출 후에는, 페이지 버퍼(PB)의 제 2 래치(L2)에 저장된 데이터가 '0' 인가 또는 '1'인가를 확인하기위하여 제어로직(170)은 프리차지신호(PCGSO_N)를 인가한다. 이는 '0'데이터 또는 '1'데이터의 카운팅을 위해 필요한 확인동작이다.

프리차지신호(PCGSO_N)가 인가되면, 제 1 센싱노드(SO1)는 '1'로 프리차지된다. 그리고 제어로직(170)은 하이 레벨의 제 3 및 제 4 데이터 전송신호(TRANDY_N, TRANTODYN)를 페이지 버퍼(PB)로 입력한다.

제 3 및 제 4 데이터 전송신호(TRANDY_N, TRANTODYN)에 응답하여 제 17 및 제 19 NMOS 트랜지스터(N17, N19)가 턴온 된다. 이때 FBIAS는 접지노드에 연결된다.

만약 제 2 래치(L2)에 저장된 데이터가 '1'이면, 노드(QM_N)는 '1'이고, 이에 따라 제 18 NMOS 트랜지스터(N18)는 턴온 된다. 따라서 제 17 및 제 18 NMOS 트랜지스터(N17, N18)를 통해서 제 1 센싱노드(SO1)의 전압이 디스차지된다.

제 2 래치(L2)에 저장된 데이터가 '0'이면, 노드(QM_N)는 '0'이고, 제 18 NMOS 트랜지스터(N18)는 턴 오프 상태가 된다. 따라서 제 1 센싱노드(SO1)는 '1'상태를 유지한다.

그리고 제어로직(170)은 인에이블 신호(EN)를 카운터(207)로 입력한다. 카운터(207)는 인에이블 신호(EN)가 입력되면, 제 1 센싱노드(SO1)의 전압 레벨에 따른 카운팅 동작을 한다(S525, 527).

제 2 래치(L1)에 저장된 데이터가 '1'이면, 제 1 센싱노드(SO1)는 디스차지된다. 따라서 카운터(207)에는 로우 레벨인 '0'이 입력된다. 따라서 카운터(207)는 카운팅 동작을 하지 않는다.

그러나, 제 2 래치(L1)에 저장된 데이터가 '0'이면, 제 1 센싱노드(SO1)가 하이 레벨인 '1'을 유지하므로, 카운터(207)가 카운팅 동작을 한다.

즉 독출된 데이터가 '0'데이터여서 제 1 센싱노드(SO1)가 '1'이 되면, 카운터(207)는 K 값을 '0'에서 '1'로 상승시킨다. 그러나 독출된 데이터가 '1'데이터여서 제 1 센싱노드(SO1)가 '0'이 되면, 카운팅 동작을 수행하지 않는다. 그리고 저장부(208)에 카운팅값'1'을 저장한다. 카운터(207)는 카운팅값이 변경될 때마다 저장부(208)에 저장되는 카운팅값을 업데이트 한다.

그리고 N 값이 설정된 값인지를 확인한다(S529).

N 값이 설정된 횟수가 되지 않았다면, 다시 제 1 독출전압(R1)을 이용한 데이터 독출을 하고, N 값을 '1'상승시킨다(S523). 그리고 독출된 데이터에서 '0'의 개수를 카운팅하는 단계S525 내지 S527을 수행한다.

그리고 N값이 설정된 횟수가 되면, 반복 독출 동작은 중단하고, 제어로직(170)은 각각의 페이지 버퍼(PB)에 저장부(208)에 저장된 카운팅값 K 가 설정된 값 이상인지를 확인한다(S531). K 값은 일반적으로 N 번을 반복 독출한다고 할때, N/2의 값이 된다. 즉, '0'이 개수가 50%를 넘으면 '0'으로 설정하는 것이다.

만약 K 값이 설정된 값 이상이라면, 해당 페이지 버퍼(PB)와 연결되는 메모리 셀을 제 1 독출전압(R1)으로 읽은 데이터는 '0'으로 결정된다(S533). 만약 K 값이 설정된 값 이상이 되지 않는다면, 해당 페이지 버퍼(PB)에 연결되는 메모리 셀을 제 1 독출전압(R1)으로 읽은 데이터는 '1'로 결정된다(S535). 그리고 결정된 데이터는 제 1 래치(L1)에 저장된다. 제 1 래치(L1)에 결정된 데이터를 저장한 후, 제 2 래치(L2)는 다시 초기화 된다.

다음으로 제 3 독출전압(R3)을 이용한 독출 동작도 상기의 제 1 독출전압(R3)을 이용한 독출동작과 동일하게 수행된다. 제 3 독출전압(R3)을 이용한 독출 동작은 도 5b의 단계S550과 같다.

먼저 제 3 독출전압(R3)을 이용한 독출 동작을 실시하기에 앞서 설정된 횟수만큼 독출이 반복되는지를 판단하기 위한 'N'을 0으로 초기화 하고, 카운팅값 'K'도 '0'으로 초기화 한다(S551).

그리고, 제 3 독출전압(R3)을 이용한 데이터 독출을 실시하고, 'N'값을 '1'상승시킨다(S553).

상기 단계S553에서 독출된 데이터는 앞서 설명한 바와 같이, 메모리 셀의 문턱전압에 따라서 '0' 또는 '1' 데이터로 구분되며, 제 2 래치(L2)의 노드(QM)에 저장된다.

제 3 독출전압(R3)보다 높은 문턱전압을 갖는 메모리 셀과 연결된 페이지 버퍼(PB)에는 '0' 데이터가 저장되고, 제 3 독출전압(R3)보다 낮은 문턱전압을 갖는 메모리 셀과 연결된 페이지 버퍼(PB)에는 '1' 데이터가 저장된다.

그리고 카운터(207)는 제 2 래치(L2)에 저장된 데이터가 '0'인지를 판단하여 카운팅을 한다(S555, S557).

카운팅을 위해서는, 앞서 제 1 독출전압(R1)을 이용해서 데이터를 독출했을 경우와 마찬가지로 먼저 제 1 센싱노드(SO1)를 프리차지한다. 그리고 하이 레벨의 제 3 및 제 4 데이터 전송 신호(TRANDY_N, TRANTODYN)에 의해서 제 17 및 제 19 NMOS 트랜지스터(N17, N19)가 턴온된다.

이에 따라 제 2 래치(L2)의 노드(QM_N)의 상태에 따라서 제 1 센싱노드(SO1)의 전압이 변경된다.

'0' 데이터가 독출된 경우에 노드(QM_N)은 '1'이므로 제 1 센싱노드(SO1)가 하이 레벨로 유지되고, '1'데이터가 독출된 경우에 노드(QM_N)는 '0'이므로 제 1 센싱노드(SO1)가 로우 레벨로 디스차지된다.

이에 따라 카운터(207)는 '0'데이터가 독출된 경우, 즉 제 1 센싱노드(SO1)가 하이 레벨인 경우에만 카운팅을 한다.

이와 같이 설정된 횟수 'N'만큼 데이터 독출을 반복하고, 카운팅을 실시한다(S553 내지S559).

그리고 최종적으로 카운팅된 값 'K'가 설정된 횟수보다 크면(S561), 제3 독출전압(R3)에 의해서 독출된 데이터는 '0'으로 결정되고(S563), 카운팅된 값 'K'가 설정된 횟수보다 작으면 제 3 독출전압(R3)에 의해서 독출된 데이터는 '1' 결정된다(S565).

결정된 데이터는 제 2 래치(L2)에 저장된다.

이제, 제1 및 제 2 래치(L1, L2)에는 제1 및 제 3 독출전압(R1, R3)에 의해서 각각 독출된 데이터가 저장된 상태이다.

제 1 래치(L1)에 저장된 제 1 독출전압(R1)에 의해 독출된 데이터가 '0'이고, 제 2 래치(L2)에 저장된 제 3 독출전압(R3)에 의해 독출된 데이터가 '1'이면(S581), MSB 데이터로 '0'을 결정한다(S583).

그리고 단계S581의 경우가 아니면 MSB 데이터는 '1'로 결정한다(S585).

마지막으로 최종적을 결정된 MSB 데이터는 출력된다(S590).

도 4와 같이 카운터 회로(206)를 페이지 버퍼(PB)에 각각 연결하는 방법 이외에 페이지 버퍼(PB)의 래치들만을 이용해서 카운터 회로로 활용하는 것도 가능하다.

이상에서 설명한 바와 같이, 동일한 독출전압에 대한 데이터 독출을 여러 번 반복하여 수행하고, 반복하여 독출된 데이터의 평균값을 독출 데이터로 결정하는 본 발명의 실시 예에 따른 데이터 독출 방법은 반복하여 데이터를 독출하는 횟수가 클수록 RTN 현상을 보상하는 효과가 크다.

도 6및 도 7은 반복 독출 횟수에 따른 RTN 보상 효과를 나타낸다.

도 6을 참조하면, 반복횟수(No. of Read)가 클수록 문턱전압 분포의 폭이 좁아지는 것을 확인할 수 있다.

그리고 도 7에 나타난 실험을 통한 측정 결과에 따르면, 한번 독출을 하는 경우와 비교하여 10번의 데이터 독출을 반복하는 경우에는 RTN 효과가 1/3 으로 줄어드는 것을 확인할 수 있다.

한편, 페이지 버퍼(PB)들이 하나의 비트라인(Bit Line; BL)에 연결되는 구성을 갖는 반도체 메모리 장치에 대해서도 상기의 방법은 동일하게 실시될 수 있다.

도 8은 또 다른 실시예에 따른 반도체 메모리 장치 중 일부를 나타낸다.

도 8을 참조하면, 또 다른 실시 예인 반도체 메모리 장치(300)에서 메모리 셀 어레이(310)와 페이지 버퍼 그룹(320)을 나타내었다.

메모리 셀 어레이(310)는 도 3a와 같은 구조를 갖고 있다. 다만 도 3a와 다른 점은 하나의 비트라인(BL)이 각각의 페이지 버퍼(PB)에 연결되는 구조이다.

하나의 비트라인(BL)마다 페이지 버퍼(PB)가 연결되기 때문에, 도 4의 페이지 버퍼(PB)와 유사한 페이지 버퍼(PB)로 구성된다. 다만 비트라인을 선택할 필요가 없기 때문에 비트라인 선택부의 회로만 하나의 비트라인을 선택하는 구조로 변경된다.

상기의 반도체 메모리 장치(300)에서도 앞서 설명한 데이터 독출 방법은 동일하게 적용하여 실시할 수 있다.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

100 : 반도체 메모리 장치 110 : 메모리 셀 어레이
120 : 페이지 버퍼 그룹 130 : X 디코더
140 : Y 디코더 150 : 입출력 로직
160 : 전압 제공 회로 170 : 제어로직

Claims (11)

1. 메모리 셀로부터의 데이터를 저장하기 위한 페이지 버퍼;
   설정된 독출 동작 횟수만큼 상기 페이지 버퍼로부터 출력되는 데이터들 중 제 1 데이터 또는 제 2 데이터를 카운팅하는 카운터 회로; 및
   상기 독출 동작 횟수를 결정하고, 상기 카운터 회로가 카운팅한 제 1 데이터 또는 제 2 데이터의 개수에 따라서 상기 메모리 셀로부터의 독출 데이터를 결정하는 제어로직
   을 포함하는 반도체 메모리 장치.
2. 제 1 항에 있어서,
   상기 제어로직은 상기 카운터 회로에 의해 카운팅된 제 1 데이터의 개수가 설정된 값보다 큰 경우, 상기 메모리 셀로부터의 독출 데이터를 제 1 데이터로 결정하는 것을 특징으로 하는 반도체 메모리 장치.
3. 제 1항에 있어서,
   상기 카운터 회로는 상기 제어로직으로부터 입력되는 인에이블 신호에 따라 상기 페이지 버퍼로부터 출력되는 제 1 데이터 또는 제 2 데이터를 카운팅하는 카운터와,
   상기 카운터의 카운팅값을 저장하는 저장부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
4. 독출 명령에 응답하여, 선택된 메모리 셀에 대해 동일한 독출전압을 이용한 데이터 독출 동작을 설정된 횟수만큼 반복하는 단계;
   상기 설정된 횟수만큼 독출 동작이 실시되는 동안 독출되는 데이터들 중 제 1 데이터 또는 제 2 데이터의 개수를 카운팅하는 단계; 및
   상기 카운팅된 제 1 데이터 또는 제 2 데이터의 개수에 따라 상기 선택된 메모리 셀에 저장된 데이터를 결정하는 단계
   를 포함하는 반도체 메모리 장치의 데이터 독출 방법.
5. 제 4항에 있어서,
   상기 선택된 메모리 셀에 저장된 데이터를 결정하는 단계에서,
   상기 제 1 데이터의 개수를 카운팅한 경우, 상기 카운팅된 제 1 데이터의 개수와 미리 설정된 임계값을 비교하고, 상기 카운팅된 제 1 데이터의 개수가 미리 설정된 임계값보다 큰 경우, 상기 선택된 메모리 셀에 저장된 데이터를 제 1 데이터로 결정하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 독출 방법.
6. 제 4항에 있어서,
   상기 선택된 메모리 셀에 저장된 데이터를 결정하는 단계에서,
   상기 제 2 데이터의 개수를 카운팅한 경우, 상기 카운팅된 제 2 데이터 개수와 미리 설정된 임계값을 비교하고, 상기 카운팅된 제 2 데이터의 개수가 미리 설정된 임계값보다 큰 경우, 상기 선택된 메모리 셀에 저장된 데이터를 제 2 데이터로 결정하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 독출 방법.
7. 선택된 메모리 셀에 저장된 상위 비트 데이터를 독출하기 위하여, 제 1 독출전압을 이용한 데이터 독출 동작을 설정된 횟수만큼 반복하는 단계;
   상기 설정된 횟수만큼 독출 동작이 실시되는 동안 매번 독출되는 데이터들 중 제 1 데이터 또는 제 2 데이터의 개수를 카운팅하는 단계; 및
   상기 카운팅된 제 1 데이터 또는 제 2 데이터의 개수에 따라 제 1 독출 데이터를 결정하는 단계;
   를 포함하는 반도체 메모리 장치의 데이터 독출 방법.
8. 제 7항에 있어서,
   상기 제 1 독출 데이터를 결정한 이후, 상기 제 1 독출전압보다 높은 제 2 독출전압을 이용한 데이터 독출 동작을 설정된 횟수만큼 반복하는 단계;
   상기 설정된 횟수만큼 독출 동작이 실시되는 동안 매번 독출되는 데이터들 중 제 1 데이터 또는 제 2 데이터의 개수를 카운팅하는 단계;
   상기 카운팅된 제 1 데이터 또는 제 2 데이터의 개수에 따라 제 2 독출 데이터를 결정하는 단계; 및
   상기 제 1 및 제 2 독출 데이터의 조합에 따라 상기 상위 비트 데이터를 결정하는 단계를 포함하는 반도체 메모리 장치의 데이터 독출 방법.
9. 제 8항에 있어서,
   상기 상위 비트 데이터를 결정하는 단계에서,
   상기 제 1 독출 데이터가 제 1 데이터이고, 상기 제 2 독출 데이터가 제 2 데이터인 경우, 상기 상위 비트 데이터를 제 1 데이터로 결정하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 독출 방법.
10. 제 9항에 있어서,
    상기 상위 비트 데이터를 결정하는 단계에서,
    상기 제 1 독출 데이터가 제 1 데이터인 동시에 상기 제 2 독출 데이터가 제 2 데이터인 경우를 제외한 나머지 경우에, 상기 상위 비트 데이터를 제 2 데이터로 결정하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 독출 방법.
11. 제 8항에 있어서,
    상기 상위 비트 데이터를 독출하기 전에, 상기 선택된 메모리 셀에 저장된 하위 비트 데이터를 독출하기 위하여, 상기 제 1 독출전압보다 크고, 상기 제 2 독출전압보다 낮은 제 3 독출전압을 이용한 데이터 독출 동작을 설정된 횟수만큼 반복하는 단계;
    상기 설정된 횟수만큼 독출 동작이 실시되는 동안 매번 독출되는 데이터들 중 제 1 데이터 또는 제 2 데이터의 개수를 카운팅하는 단계; 및
    상기 카운팅된 제 1 데이터 또는 제 2 데이터의 개수에 따라 상기 하위 비트 데이터를 결정하는 단계
    를 포함하는 반도체 장치의 데이터 독출 방법.
    

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