KR20110078726A

KR20110078726A - 불휘발성 메모리 소자 및 그 동작 방법

Info

Publication number: KR20110078726A
Application number: KR1020090135607A
Authority: KR
Inventors: 성진용
Original assignee: 주식회사 하이닉스반도체
Priority date: 2009-12-31
Filing date: 2009-12-31
Publication date: 2011-07-07

Abstract

본 발명은 메인 셀과, 메인 셀과 동일한 구성을 갖으며 상기 메인 셀과 함께 프로그램 또는 소거되는 스페셜 셀을 포함하는 메모리 셀 어레이; 상기 스페셜 셀들에 연결되고, 기준 독출전압들을 이용하여 상기 스페셜 셀에 저장된 데이터를 독출하여 저장하는 복수개의 래치를 포함하는 스페셜 페이지 버퍼들; 및 상기 스페셜 페이지 버퍼들에 저장된 데이터를 이용하여 상기 메인셀을 독출하기 위한 독출전압 레벨을 결정하는 전압 결정부를 포함하는 불휘발성 메모리 소자 및 그 동작 방법을 제공한다.

리텐션, 독출전압, 메인 셀

Description

불휘발성 메모리 소자 및 그 동작 방법{Non volatile memory device and method of operating the same}

본 발명은 불휘발성 메모리 소자 및 그 동작 방법에 관한 것이다.

메모리 소자 중에서 불휘발성 메모리 소자는 전원 공급이 중단되어도 저장된 데이터가 지워지지 않는 특성이 있다. 대표적인 불휘발성 메모리 소자로 플래시 메모리 소자가 있다. 플래시 메모리 소자는 메모리 셀 어레이의 구조에 따라 크게 노아 플래시 메모리 소자와 낸드 플래시 메모리 소자로 구분할 수 있다.

불휘발성 메모리 소자의 메모리 셀은 F-N 터널링을 이용해서 프로그램한다. 프로그램 동작시에 메모리 셀의 컨트롤 게이트에 고전압을 인가하면, 플로팅 게이트로 전자가 축적된다. 그리고 리드 동작 시 플로팅 게이트에 축적된 전자의 양에 따라 달라지는 메모리 셀의 문턱전압을 검출하고 검출된 문턱전압의 레벨에 따라서 저장된 데이터가 결정된다.

불휘발성 메모리 소자는 통상적으로 데이터가 저장되는 셀들이 스트링 형태로 구성된 메모리 셀 어레이, 상기 메모리 셀 어레이의 특정 셀들에 대하여 메모리를 기입하거나 특정 셀에 저장되었던 메모리를 독출하는 페이지 버퍼를 포함한다. 상기 페이지 버퍼는 특정 메모리 셀과 접속된 비트라인 쌍, 메모리 셀 어레이에 기록할 데이터를 임시저장하거나, 메모리 셀 어레이로부터 특정 셀의 데이터를 독출하여 임시 저장하는 레지스터, 특정 비트라인 또는 특정 레지스터의 전압 레벨을 감지하는 감지노드, 상기 특정 비트라인과 감지노드의 접속여부를 제어하는 비트라인 선택부를 포함한다.

도 1은 불휘발성 메모리 소자의 메모리 셀들이 프로그램된 상태에서 시간이 지남에 따라 문턱전압이 변경된 모습을 나타낸 도면이다.

도 1을 참조하면, 메모리 셀들의 프로그램을 진행하면 메모리 셀들의 문턱전압은 문턱전압 분포(A, B)들 중에 하나에 포함되도록 변경된다.

문턱전압 분포(A)에 포함된 메모리 셀들은 소거 상태인 소거셀이고, 문턱전압 분포(B)에 포함되는 메모리 셀들은 프로그램이 진행되어 문턱전압이 상승된 프로그램 셀들이다.

그리고 메모리 셀들의 문턱전압이 유지되는 리텐션(Retention) 특성은 프로그램이 진행된 이후에 오랜 시간이 흐르면서 열화된다. 즉 프로그램 셀들의 문턱전압이 오랜 시간이 지나면서 0V 방향으로 변경되는 것이다.

따라서 오랜 시간동안 프로그램 상태가 유지되는 경우, 문턱전압 분포(B)가 문턱전압 분포(B')로 이동하게 될 수 있는데, 이때 독출전압(RD)을 이용해서 데이터를 독출하게 되면 영역(a)에 속하는 메모리 셀들은 프로그램 셀이 아니라, 소거셀로서 독출되는 문제가 발생된다.

따라서 본 발명이 이루고자 하는 기술적 과제는 불휘발성 메모리 셀들의 리텐션 특성이 저하되는 정도를 파악하여 데이터 독출을 위한 독출전압을 변경함으로써, 오랜 시간이 흐른 후의 불휘발성 메모리 셀의 데이터를 독출하는 경우에도 데이터 신뢰성을 높일 수 있는 불휘발성 메모리 소자 및 그 동작 방법을 제공하는데 있다.

본 발명의 특징에 따른 불휘발성 메모리 소자는,

메인 셀과, 메인 셀과 동일한 구성을 갖으며 상기 메인 셀과 함께 프로그램 또는 소거되는 스페셜 셀을 포함하는 메모리 셀 어레이; 상기 스페셜 셀들에 연결되고, 기준 독출전압들을 이용하여 상기 스페셜 셀에 저장된 데이터를 독출하여 저장하는 복수개의 래치를 포함하는 스페셜 페이지 버퍼들; 및 상기 스페셜 페이지 버퍼들에 저장된 데이터를 이용하여 상기 메인셀을 독출하기 위한 독출전압 레벨을 결정하는 전압 결정부를 포함한다.

상기 메인 셀들과 연결되고, 상기 전압 결정부에 연결되지 않은 메인 페이지 버퍼들을 더 포함한다.

상기 전압 결정부는, 상기 스페셜 페이지 버퍼들에 저장된 데이터들 이용하여 소거상태인 스페셜 셀들을 카운팅 하는 카운터 로직; 상기 카운터 로직에서 카운팅한 소거 상태인 스페셜 셀들의 개수에 따라 상기 메인 셀들을 독출하기 위한 독출전압 레벨을 결정하는 리텐션 상태 판단 로직을 포함하는 것을 특징으로 한다.

상기 카운터 로직에서 카운팅한 소거 상태인 스페셜 셀의 개수가 미리 설정된 기준 비트수보다 큰지 여부를 비교하고, 그 비교결과를 상기 리텐션 상태 판단 로직으로 제공하기 위한 비교 로직을 더 포함한다.

상기 리텐션 상태 판단 로직은, 상기 카운터 로직에서 카운팅한 소거 상태인 스페셜 셀의 개수가 미리 설정된 기준 비트수보다 큰 경우, 상기 스페셜 셀의 데이터를 독출한 전압정보를 이용하여 상기 메인 셀들을 독출하기 위한 독출전압을 결정하는 것을 특징으로 한다.

본 발명의 다른 특징에 따른 불휘발성 메모리 소자의 동작 방법은,

복수개의 메모리 셀들을 스페셜 셀들과 메인 셀들로 나누는 단계; 독출 명령에 따라 상기 스페셜 셀들을 복수개의 독출 기준전압을 이용하여 차례로 독출하고, 각각의 독출 기준전압에 의해 독출된 데이터들 중 소거 상태를 나타내는 데이터의 개수를 카운팅 하는 스페셜 셀 독출 및 카운팅 단계; 및 상기 카운팅된 소거 상태를 나타내는 데이터의 개수를 이용하여 상기 메인셀을 독출하기 위한 독출전압을 결정하는 독출전압 결정 단계를 포함한다.

상기 스페셜 셀 독출 및 카운팅 단계는, 상기 스페셜 셀들을 복수개의 독출 기준전압을 이용하여 차례로 독출하고, 각각의 독출 기준전압에 의해 독출된 데이터들 저장하는 단계; 상기 독출된 데이터들을 제어신호에 따라 가장 작은 독출 기준전압에서 가장 큰 독출 기준전압의 순서로 출력하는 단계; 및 각각의 독출 기준전압 별로 출력되는 데이터들 중 소거 상태를 나타내는 데이터의 개수를 카운팅 하 는 단계를 포함한다.

상기 독출전압 결정 단계에서, 상기 카운팅된 소거 상태를 나타내는 데이터의 개수가 미리 설정되는 기준 비트 수보다 큰 경우, 해당 데이터를 독출하는데 이용한 독출 기준전압에 따라 상기 메인 셀을 독출하기 위한 독출전압을 결정하는 것을 특징으로 한다.

이상에서 설명한 바와 같이, 본 발명에 따른 불휘발성 메모리 소자 및 그 동작 방법은, 스페셜 셀을 별도로 구성하고 스페셜 셀을 이용해서 메인 셀의 리텐션 특성 변화를 체크하고, 체크된 리텐션 특성에 따른 독출전압을 설정함으로써 메인 셀의 데이터 독출시의 데이터 신뢰성을 높일 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 2는 본 발명의 실시 예에 따른 불휘발성 메모리 소자를 나타낸 블록도이다.

도 2를 참조하면, 본 발명의 특징에 따른 불휘발성 메모리 소자(200)는 메모리 셀 어레이(210)와 페이지 버퍼 그룹(220), X 디코더(230), 로직 그룹(260), 레 지스터(270) 및 전압 제공회로(280)를 포함한다.

메모리 셀 어레이(210)는 데이터 저장을 위한 메모리 셀들이 메모리 블록으로 나뉘어 포함되고, 페이지 버퍼 그룹(220)은 메모리 셀들에 데이터를 프로그램하거나 독출하기 위해 동작한다. 메모리 셀 어레이(210)와 페이지 버퍼 그룹(220)의 상세한 설명은 하기의 도 3 및 도 4를 이용하여 하기로 한다.

X 디코더(230)는 메모리 셀 어레이(210)의 메모리 블록들 중 하나를 선택하여 인에이블시켜 동작전압이 인가될 수 있도록 한다.

로직 그룹(260)은 불휘발성 메모리 소자(200)의 동작을 제어하기 위한 여러 개의 로직들이 구성된다. 로직 그룹(260)은 컨트롤러 로직(240)과 리텐션 체크 로직 그룹(250)을 포함한다.

컨트롤러 로직(240)은 불휘발성 메모리 소자(200)의 프로그램, 독출 및 소거 동작 등을 제어하기 위한 제어신호들, 클럭신호(Clock_calculate), 기준비트수(K) 정보신호 등을 페이지 버퍼 그룹(220)과 리텐션 특성 체크 로직 그룹(250), 레지스터(270) 및 전압 제공회로(280)로 제공한다.

리텐션 특성 체크 로직 그룹(250)은 카운터 로직(251), 비교 로직(252) 및 리텐션 상태 판단 로직(253)을 포함한다. 카운터 로직(251)은 페이지 버퍼 그룹(220)에서 입력되는 스페셜 데이터(Special Bit out<m:0>)들 소거셀의 데이터인 '1'의 개수를 카운팅하고, 비교 로직(252)은 카운터 로직(251)에서 카운팅한 '1'의 개수를 컨트롤러 로직(240)에서 입력하는 기준비트수(K)와 비교하여 그 비교결과를 리텐션 상태 판단 로직(253)로 제공한다.

리텐션 상태 판단 로직(253)은 비교 로직(252)에서 제공하는 비교 결과에 따라서 리텐션 상태를 판단하여 제 1 내지 제 4 리텐션 상태(RT1 내지 RT4)를 결정하고, 결정된 리텐션 상태에 따라 독출전압 레벨 선택비트(Select level<4:1>)를 출력한다.

상기 독출전압 레벨 선택 비트(Select Level<4:1>)는 4개의 비트중 하나가 출력되거나, 4 개의 비트중 어느 하나만 '1'이고 나머지는 '0'으로 출력될 수 있다. 또한 4개의 비트중 어느 하나는 '0'이고, 나머지는 '1'로 출력될 수도 있다.

레지스터(270)는 독출전압 레벨 선택 비트(Select_level<4:1>)에 의해서 선택되는 제 1 내지 제 4 독출전압 정보를 저장하고 있으며, 상기 독출전압 선택 비트(Select level<4:1>)에 의해서 선택되는 독출전압 정보를 전압 선택 버스(level_sel_bus<p:0>)를 통해서 전압 제공회로(280)로 제공한다.

또한 레지스터(270)는 리텐션 특성 체크 로직 그룹(250)에서 제공하는 리텐션 상태에 대한 정보를 저장한다.

전압 제공 회로(280)는 레지스터(270)에서 제공하는 독출전압 정보를 이용하여 독출을 위해 필요한 독출전압을 생성하고, 컨트롤러 로직(240)로부터 변경 레벨 확인 신호(accept_modified level)가 입력되면 생성된 독출전압을 글로벌 라인(GWL0 내지 GWL31 등)으로 제공한다.

상기 메모리 셀 어레이(210)와 페이지 버퍼 그룹(220)을 상세히 설명하면 다음과 같다.

도 3은 도 2의 메모리 셀 어레이의 상세 회로와, 페이지 버퍼 그룹과의 연결 관계를 나타낸 도면이다.

도 3을 참조하면, 메모리 셀 어레이(210)는 제 0 내지 제 m 메모리 블록(BK0 내지 BKm)을 포함한다. 그리고 각각의 메모리 블록들에는 복수개의 메모리 셀들이 포함되는데 메모리 셀들은 셀 스트링(CS)의 단위로 연결된다.

또한 본 발명의 실시 예에 따른 메모리 셀 어레이(210)는 복수개의 메모리 셀들을 메인 셀들(211)과 스페셜 셀들(212)로 나눈다.

메모리 셀들이 스페셜 셀들(212)과 메인 셀들(211)로 분류됨으로써, 페이지 버퍼 그룹(220)에 포함되는 여러 개의 페이지 버퍼(PB)들도 스페셜 셀들(212)에 연결되는 페이지 버퍼(PB)들과 메인 셀들(211)에 연결되는 페이지 버퍼(PB)들로 나뉜다.

도 3에서는 제 0 내지 제 m 메모리 블록(BK0 내지 BKm)들 중 대표적으로 제 n 메모리 블록(BKn)을 상세히 나타내었다. 제 n 메모리 블록(BKn)은 복수개의 셀 스트링(CS)들을 포함한다. 셀 스트링들에 연결되는 메모리 셀들은 메인 셀들(211) 또는 스페셜 셀들(212)이다.

스페셜 셀들(212)이 연결되는 셀 스트링(CS)을 대표적으로 설명하면, 하나의 셀 스트링(CS)은 드레인 선택 트랜지스터(DST; Drain Select Transistor)와 소오스 선택 트랜지스터(SST; Source Select Transistor)들의 사이에 제 0 내지 제 31 스페셜 셀(C0 내지 C31)이 직렬로 연결된다. 물론 셀 스트링(CS)에 포함되는 스페셜 셀들의 개수는 제조 과정에서 선택적으로 32개 이상 또는 이하로 자유롭게 설계할 수 있다.

모든 셀 스트링(CS)에 연결되는 드레인 선택 트랜지스터(DST) 각각의 드레인 전극에 비트라인(BL; Bit Line)들이 개별적으로 연결된다.

그리고 드레인 선택 트랜지스터(DST)들의 게이트들은 드레인 선택 라인(DSL; Drain Select Line)에 공통으로 연결된다.

또한, 소오스 선택 트랜지스터(SST)들의 소오스 전극은 모두 공통 소오스 라인(SL; Source Line)에 공통적으로 연결되어 있으며, 소오스 선택 트랜지스터(SST)들의 게이트들은 소오스 선택 라인(SSL; Source Select Line)에 공통으로 연결된다.

그리고 제 0 내지 제 31 스페셜 셀(C0 내지 C31)의 게이트들은 각각 제 0 내지 제 31 워드라인(WL0 내지 WL31; Word Line)에 연결된다.

메모리 셀 어레이(210)에서 프로그램, 독출 등을 수행할 때는 워드라인 단위로 수행되기 때문에 동일한 워드라인에 연결되는 메인 셀들과 스페셜 셀들의 리텐션 특성 변화는 유사하다고 할 수 있다. 따라서 본 발명의 실시 예에 따라 스페셜 셀들의 리텐션 특성을 이용하여 메인 셀들의 리텐션 특성 변화를 판단하고 데이터 독출전압을 제어할 수 있다.

한편, 상기 메모리 셀 어레이(200)의 셀 스트링(CS)들에 각각 연결되는 비트라인(BL)들은 페이지 버퍼 그룹(220)에 페이지 버퍼(PB)에 각각 연결된다. 본 발명의 실시 예에서는 이븐(Even)과 오드(ODD)로 구분되는 비트라인 쌍이 하나의 페이지 버퍼(PB)에 연결된다.

페이지 버퍼(PB)의 회로 구성은 다음과 같다.

도 4는 도 3의 페이지 버퍼의 회로 구성을 나타낸다.

도 4를 참조하면, 페이지 버퍼(PB)는 제 1 내지 제 23 NMOS 트랜지스터(N1 내지 N23)와 PMOS 트랜지스터(P)와 제 1 내지 제 8 인버터(IN1 내지 IN8)를 포함한다.

제 1 및 제 2 NMOS 트랜지스터(N1, N2)는 이븐 비트라인(BLE)과 오드 비트라인(BLO)의 사이에 직렬로 연결된다. 제 1 및 제 2 NMOS 트랜지스터(N1, N2)의 접속점에는 가변전압(VIRPWR)이 입력된다.

그리고 제 1 NMOS 트랜지스터(N1)의 게이트에는 이븐 디스차지 제어신호(DISCHE)가 입력되고, 제 2 NMOS 트랜지스터(N2)의 게이트에는 오드 디스차지 제어신호(DISCHO)가 입력된다.

이븐 디스차지 제어신호(DISCHE)와 오드 디스차지 제어신호(DISCHO)는 각각 이븐 비트라인(BLE)과 오드 비트라인(BLO)에 전압을 프리차지하거나, 디스차지할 때 입력되는 신호이다.

이븐 비트라인(BLE) 또는 오드 비트라인(BLO)을 프리차지할 때는, 가변전압(VIRPWR)을 프리차지하고 싶은 전압 레벨로 입력하고 이븐 디스차지 제어신호(DISCHE) 또는 오드 디스차지 제어신호(DISCHO)를 하이 레벨로 입력하여 제1 또는 제 2 NMOS 트랜지스터(N1 또는 N2)가 턴 온 되도록 한다.

그리고 이븐 비트라인(BLE) 또는 오드 비트라인(BLO)에 전압을 디스차지 할 때는, 가변전압(VIRPWR)을 0V로 입력하고, 이븐 디스차지 제어신호(DISCHE) 또는 오드 디스차지 제어신호(DISCHO)를 하이 레벨로 입력하여 제 1 또는 제 2 NMOS 트 랜지스터(N1 또는 N2)가 턴온되도록 한다.

제 3 NMOS 트랜지스터(N3)는 이븐 비트라인(BLE)을 제 2 센싱노드(SO2)에 연결하기 위한 것으로서, 이븐 비트라인 선택 신호(BLSELE)가 하이 레벨로 입력되면 턴온되어 이븐 비트라인(BLE)과 제2 센싱노드(SO2)를 연결한다.

제 3 NMOS 트랜지스터(N4)는 오드 비트라인(BLO)을 제 2 센싱노드(SO2)에 d연결하기 위한 것으로서, 오드 비트라인 선택 신호(BLSELO)가 하이 레벨로 입력되면 턴온되어 오드 비트라인(BLO)과 제 2 센싱노드(SO2)를 연결한다.

제 5 NMOS 트랜지스터(N5)는 제 2 센싱노드(SO2)와 제 1 센싱노드(SO1)를 연결하기 위한 것으로, 제 5 트랜지스터(N5)의 게이트에 센싱 제어신호(PBSENSE)가 하이 레벨로 입력되면 턴온 된다.

상기 센싱 제어신호(PBSENSE)는 데이터 독출을 수행할 때는 제 2 센싱노드(SO2)와 연결된 비트라인의 전압을 센싱하기 위해 여러 가지 전압 레벨로 가변되기도 한다.

PMOS 트랜지스터(P)는 제 1 센싱노드(SO1)를 프리차지하기 위한 것으로, PMOS 트랜지스터(P)의 게이트에 프리차지 제어신호(PBECHSO_N)가 로우 레벨로 입력되면 턴온되어 제 1 센싱노드(SO1)를 전원전압 레벨로 프리차지시킨다.

제 1 및 제 2 인버터(IN1, IN2)는 노드(CB)와 노드(CB_N)의 사이에 연결되어 제 1 래치(L1)를 구성하고, 제 3 및 제 4 인버터(IN3, IN4)는 노드(MB)와 노드(MB_N)의 사이에 연결되어 제 2 래치(L2)를 구성한다.

제 5 및 제 6 인버터(IN5, IN6)는 노드(TB)와 노드(TB_N)의 사이에 연결되어 제 3 래치(L3)를 구성하고, 제 7 및 제 8 인버터(IN7, IN8)는 노드(FB)와 노드(FB_N)의 사이에 연결되어 제 4 래치(L4)를 구성한다.

제 6 NMOS 트랜지스터(N6)는 제 1 래치(L1)의 노드(CB_N)에 저장되어 있는 데이터를 제 1 센싱노드(SO1)로 전송하기 위한 것으로, 제 6 NMOS 트랜지스터(N6)의 게이트에 제 1 전송신호(CTRAN)가 하이 레벨로 입력되면 턴온 된다. 제 6 NMOS 트랜지스터(N6)가 턴온되면 노드(CB_N)의 전압 상태에 따라서 제 1 센싱노드(SO1)의 전압 상태가 변경된다. 이하의 설명에서 전압 상태가 하이 레벨인 상태를 '1'상태라고 하고, 전압 상태가 로우 레벨인 상태를 '0' 상태라고 하기로 한다.

제 7 및 제8 NMOS 트랜지스터(N7, N8)는 각각 제 1 래치(L1)의 노드(CB)와 노드(CB_N)를 제 3 센싱노드(SO3)에 연결하기 위한 것으로, 제 7 NMOS 트랜지스터(N7)는 게이트에 제 1 리셋 신호(CRST)가 하이 레벨로 입력되면 턴온되어, 노드(CB)를 제 3 센싱노드(SO3)로 연결한다. 그리고 제 8 NMOS 트랜지스터(N8)는 게이트에 제 1 세트 신호(CSET)가 하이 레벨로 입력되면 턴 온 되어 노드(CB_N)를 제 3 센싱노드(SO3)로 연결한다.

제 9 NMOS 트랜지스터(N9)는 제 2 래치(L2)의 노드(MB_N)에 저장되어 있는 데이터를 제 1 센싱노드(SO1)로 전송하기 위한 것으로, 제 9 NMOS 트랜지스터(N9)의 게이트에 제 2 전송신호(MTRAN)가 '1'상태로 입력되면 턴온 된다. 제 9 NMOS 트랜지스터(N9)가 턴온되면 노드(MB_N)의 전압 상태에 따라서 제 1 센싱노드(SO1)의 전압 상태가 변경된다.

제 10 및 제11 NMOS 트랜지스터(N10, N11)는 각각 제 2 래치(L2)의 노드(MB) 와 노드(MB_N)를 제 3 센싱노드(SO3)에 연결하기 위한 것으로, 제 10 NMOS 트랜지스터(N10)는 게이트에 제 2 리셋 신호(MRST)가 '1' 상태로 입력되면 턴온되어, 노드(MB)를 제 3 센싱노드(SO3)로 연결한다. 그리고 제 11 NMOS 트랜지스터(N11)는 게이트에 제 2 세트 신호(MSET)가 '1' 상태로 입력되면 턴 온 되어 노드(MB_N)를 제 3 센싱노드(SO3)로 연결한다.

제 12 NMOS 트랜지스터(N12)는 제 3 래치(L3)의 노드(TB_N)에 저장되어 있는 데이터를 제 1 센싱노드(SO1)로 전송하기 위한 것으로, 제 12 NMOS 트랜지스터(N12)의 게이트에 제 3 전송신호(TTRAN)가 '1'상태로 입력되면 턴온 된다. 제 12 NMOS 트랜지스터(N12)가 턴온되면 노드(TB_N)의 전압 상태에 따라서 제 1 센싱노드(SO1)의 전압 상태가 변경된다.

제 13 및 제14 NMOS 트랜지스터(N13, N14)는 각각 제 3 래치(L3)의 노드(TB)와 노드(TB_N)를 제 3 센싱노드(SO3)에 연결하기 위한 것으로, 제 13 NMOS 트랜지스터(N13)는 게이트에 제 3 리셋 신호(TRST)가 '1' 상태로 입력되면 턴온되어, 노드(TB)를 제 3 센싱노드(SO3)로 연결한다. 그리고 제 14 NMOS 트랜지스터(N14)는 게이트에 제 3 세트 신호(TSET)가 '1' 상태로 입력되면 턴 온 되어 노드(TB_N)를 제 3 센싱노드(SO3)로 연결한다.

제 15 NMOS 트랜지스터(N15)는 제 4 래치(L4)의 노드(FB_N)에 저장되어 있는 데이터를 제 1 센싱노드(SO1)로 전송하기 위한 것으로, 제 15 NMOS 트랜지스터(N15)의 게이트에 제 4 전송신호(MTRAN)가 '1'상태로 입력되면 턴온 된다. 제 15 NMOS 트랜지스터(N15)가 턴온되면 노드(FB_N)의 전압 상태에 따라서 제 1 센싱노 드(SO1)의 전압 상태가 변경된다.

제 16 및 제17 NMOS 트랜지스터(N16, N17)는 각각 제 4 래치(L4)의 노드(FB)와 노드(FB_N)를 제 3 센싱노드(SO3)에 연결하기 위한 것으로, 제 16 NMOS 트랜지스터(N16)는 게이트에 제 4 리셋 신호(FRST)가 '1' 상태로 입력되면 턴온되어, 노드(FB)를 제 3 센싱노드(SO3)로 연결한다. 그리고 제 17 NMOS 트랜지스터(N17)는 게이트에 제 4 세트 신호(FSET)가 '1' 상태로 입력되면 턴 온 되어 노드(FB_N)를 제 3 센싱노드(SO3)로 연결한다.

그리고 제 18 NMOS 트랜지스터(N18)는 제 1 센싱노드(SO1)의 전압 상태에 따라서, 제 3 센싱노드(SO3)를 접지노드에 연결한다. 즉 제 1 센싱노드(SO1)가 '1'상태이면 제 18 NMOS 트랜지스터(N18)는 턴온되고, 제 18 NMOS 트랜지스터(N18)가 턴온되면 제 3 센싱노드(SO3)는 접지노드에 연결된다.

제 19 NMOS 트랜지스터(N19)는 제 1 내지 제 4 래치(L1 내지 L4)의 데이터를 리셋하기 위하여 입력되는 페이지 버퍼 리셋 신호(PBRST)에 따라서 제 3 센싱노드(SO3)를 접지노드에 연결한다. 페이지 버퍼 리셋 신호(PBRST)가 '1'상태로 입력되면, 제 19 NMOS 트랜지스터(N19)는 턴온되고, 제 19 NMOS 트랜지스터(N19)가 턴온되면 제 3 센싱노드(SO3)는 접지노드에 연결된다.

또한 제 1 내지 제 4 래치(L1 내지 L4)를 리셋시키기 위해서는, 페이지 버퍼 리셋 신호(PBRST) 이외에 제 1 내지 제 4 리셋 신호(CRST, MRST, TRST 및 FRST)들도 '1'상태로 입력된다.

제 1 내지 제 4 리셋 신호(CRST, MRST, TRST 및 FRST)가 '1'상태로 연결되 면, 제 7, 제 10, 제 13 및 제 16 NMOS 트랜지스터(N7, N10, N13, N16)들이 턴온 된다. 이에 따라 제 1 내지 제 4 래치(L1 내지 L4)의 노드들(CB, MB, TB 및 FB)이 제 3 센싱노드(SO3)에 연결된다. 이때 페이지 버퍼 리셋 신호(PBRST)가 '1'상태로 입력되면 제 3 센싱노드(SO3)는 제 19 NMOS 트랜지스터(N19)에 의해서 접지노드에 연결되기 때문에, 제 1 내지 제 4 래치(L1 내지 L4)의 노드들(CB, MB, TB 및 FB)들은 모두 접지노드에 연결되어 '0'상태로 리셋된다.

제 20 및 제 21 NMOS 트랜지스터(N20, N21)는 제 1 래치(L1)의 노드(CB)와 제 1 데이터 라인(BITOUTb)을 연결하기 위한 것으로, 제 1 제어신호(CENb)가 '1'상태로 연결되면 제 20 NMOS 트랜지스터(N20)가 턴온되고, 페이지 버퍼 선택신호(PBSEL)가 '1'상태로 입력되면 제 21 NMOS 트랜지스터(N21)가 턴온 된다.

제 20 및 제 21 NMOS 트랜지스터(N20, N21)가 턴온되면, 노드(CB)는 제 1 데이터 라인(BITOUTb)에 연결되므로 데이터 입출력이 가능해진다.

제 22 및 제 23 NMOS 트랜지스터(N22, N23)는 노드(CB_N)와 제 2 데이터 라인(BITOUT)을 연결하기 위한 것으로, 제 1 제어신호(CENb)가 '1'상태로 입력되면 제 22 NMOS 트랜지스터(N22)가 턴온되고, 페이지 버퍼 선택신호(PBSEL)가 '1'상태로 입력되면 제 23 NMOS 트랜지스터(N23)가 턴온 된다.

제 22 및 제 23 NMOS 트랜지스터(N22, N23)가 턴온되면, 노드(CB_N)와 제 2 데이터라인(BITOUT)이 연결되므로, 데이터의 입출력이 가능해진다.

상기 제 1 데이터 라인(BITOUTb)과 제 2 데이터 라인(BITOUT)은 제 1 래치(L1)의 양 노드(CB, CB_N)에 각각 연결되기 때문에 입출력되는 데이터들은 서로 반전관계를 유지한다.

한편, 상기 제 1 및 제 2 데이터 라인(BITOUTb, BITOUT)은 해당 페이지 버퍼(PB)가 연결되어 있는 비트라인에 메인 셀들(211)이 연결되어 있는지, 스페셜 셀들(212)이 연결되어 있는지에 따라 연결되는 곳이 다르다.

메인 셀들(211)이 연결되는 비트라인과 연결된 페이지 버퍼(PB)와 연결되는 제 1 내지 제 2 데이터 라인(BITOUTb, BITOUT)들은 불휘발성 메모리 소자(200)의 외부와 데이터 입출력을 하기 위한 입출력 패드(미도시)와 연결된다.

그러나 스페셜 셀들(212)이 연결되는 비트라인과 연결되는 페이지 버퍼(PB)에 연결된 제 1 내지 제2 데이터 라인(BITOUTb, BITOUT)들은 리텐션 특성 체크 로직그룹(250)의 카운터 로직(251)에 연결된다.

이에 따라 컨트롤러 로직(240)이 페이지 버퍼 그룹(220)에 데이터 출력을 위한 제어신호들을 입력하는 경우에 메인 셀들(211)과 스페셜 셀들(212)의 각각 다른 곳을 출력된다.

상기 도 4에서 설명한 페이지 버퍼(PB)는 4 개의 데이터를 차례로 저장할 수 있는 것으로서, 상기 페이지 버퍼(PB)에서 데이터를 독출하여 저장하는 동작은 이미 공지되어 있는 기술과 동일하므로 이에 대한 설명은 생략하기로 한다.

상기와 같이 구성되는 불휘발성 메모리 소자(200)에서 리텐션 특성에 따라서 독출전압을 제어하는 방법에 대해서 좀 더 상세히 설명하면 다음과 같다.

먼저, 데이터가 프로그램될 때, 실제로 불휘발성 메모리 소자(200)로 입력되는 데이터는 메인 셀들(211)에 프로그램된다. 메인 셀들(211)이 프로그램되면, 스 페셜 셀들(212)도 프로그램된다.

만약 메인 셀들(211)이 4개의 비트를 저장할 수 있다고 가정할 때, 프로그램이 된 메인 셀들(211)의 문턱전압은 각각의 메인 셀들(211)에 저장되는 데이터의 상태에 따라 다음의 도 5와 같이 A, B, C 및 D의 4개의 문턱전압 분포들 중 하나에 포함된다.

도 5는 본 발명의 실시 예에 따른 도2의 메인 셀들을 프로그램했을 때 나타나는 문턱전압 분포를 나타내고, 도 6은 본 발명의 실시 예에 따른 도 2의 스페셜 셀들을 프로그램했을 때 나타나는 문턱전압 분포를 나타낸다.

도 5를 참조하면, 메인 셀들(211)을 최초로 프로그램했을 때, 문턱전압 분포들을 점선으로 나타내었다. 그리고 리텐션 특성 저하로 인해서 변경되는 문턱전압 분포(B', C', D')들은 실선으로 나타내었다. 본 발명의 실시 예에서는 아래에 설명할 제 4 리텐션 상태(RT4)인 것으로 가정하여 독출전압을 변경하는 방법을 설명하기로 한다.

도 5에서, 점선으로 표시된 초기의 문턱전압 분포들(B, C, D)에서 독출전압(RD1, RD2, RD3)와의 마진은 각각 c1, c2, c3이다. 그리고 리텐션 특성에 따라서 변경된 실선으로 표시된 문턱전압 분포들이 각각 이동한 정도는 b1, b2, b3이 된다.

그리고 문턱전압 분포가 높은 상태일수록, 즉 문턱전압 분포(B) 보다는 문턱전압 분포(C)가, 문턱전압 분포(C)보다는 문턱전압 분포(D)의 경우가 리텐션 특성 저하로 이동하는 정도가 큰 것을 알 수 있다.

b1<b<b3

그리고 리텐션 특성 저하에 따라서 문턱전압이 이동하는 정도 상기 b1, b2, b3의 비율에 따라서 독출전압 레벨을 결정할 수 있다.

한편, 스페셜 셀들(212)은 리텐션 특성 체크만을 위한 것이므로, 도 6과 같이 두개의 문턱전압 분포(E, F)를 갖도록 프로그램된다.

그리고 메인 셀들(211)과 동일하게 처음 프로그램되었을 때는 점선으로 나타난 문턱전압 분포(F)가 리텐션 특성 저하로 인해 문턱전압 분포(F')로 이동하였다.

리텐션 특성을 체크하기 위해서는 일정한 스텝 전압 간격으로 미리 설정되어 있는 제 1 내지 제4 독출 기준전압(RD_ref1 내지 RD_ref4)을 이용하여 스페셜 셀들(212)을 독출한다. 이때 독출된 데이터는 도 4에 나타난 페이지 버퍼(PB)의 제 1 내지 제4 래치(L1 내지 L4)에 순서대로 저장된다.

즉, 제 1 독출 기준전압(RD_ref1)에서 독출되는 제 1 결과 데이터는 제1 래치(L1)에 저장되고, 제 2 독출 기준전압(RD_ref2)에서 독출되는 제 2 결과 데이터는 제2 래치(L2)에 저장되고, 제 3 독출 기준전압(RD_ref3)에서 독출되는 제 3 결과 데이터는 제 3 래치(L3)에 저장되며, 제 4 독출 기준전압(RD_ref4)에서 독출되는 제 4 결과 데이터는 제 4 래치(L4)에 저장된다.

상기 제 1 내지 제 4 결과 데이터들 각각은 각각의 스페셜 셀들의 문턱전압에 따라서 '1' 또는 '0'의 값 중 하나를 갖는다. '1'값을 갖는 것은 프로그램되지 않은 소거셀로 판단되고, '0'값을 갖는 것은 프로그램된 프로그램 셀로 판단된다.

그리고 제 1 내지 제 4 래치(L1 내지 L4)의 제 1 내지 제 4 결과 데이터는 차례로 카운터 로직(251)으로 출력된다. 이를 위하여 컨트롤러 로직(240)이 제어신호를 페이지 버퍼 그룹(220)에 입력하면, 메인 셀들(211)에 연결되는 페이지 버퍼(PB)로부터 출력되는 데이터는 카운터 로직(251)으로 입력되지 않고, 스페셜 셀들(212)에 연결되는 페이지 버퍼(PB)로부터의 데이터만 카운터 로직(251)에 입력된다.

카운터 로직(251)은 먼저 제 1 독출 기준전압(RD_ref1)에서 독출되는 제 1 결과 데이터들에서 '1'데이터의 개수를 카운팅한다. 이것은 제 1 독출 기준전압(RD_ref1)보다 낮은 문턱전압을 갖는 스페셜 셀들(212)의 개수를 카운팅하는 것이다. 카운터 로직은(251)은 컨트롤러 로직(240)에서 입력하는 제 2 제어신호(Enable_calculate)와 클럭신호(Clock_calculate)에 의해서 카운팅된다. 제 2 제어신호(Enable_calculate)는 카운팅 동작을 시작하게 하는 인에이블 신호이다.

그리고 카운터 로직(251)은 카운팅된 제 1 결과 데이터들 중 '1'데이터의 수(C1)를 비교 로직(252)으로 입력한다.

비교 로직(252)은 개수(C1)가 컨트롤러 로직(240)에서 입력한 기준비트수(K)보다 큰지 여부를 비교하고, 그 비교결과를 출력한다.

리텐션 상태 판단 로직(253)은, 비교 로직(252)에서 입력하는 비교 결과가 개수(C1)가 기준 비트(K)보다 크다는 의미이면, 프로그램되어 있던 스페셜 셀들(212) 중 일부 셀들의 문턱전압이 리텐션 특성이 저하되어 제 1 독출 기준전압(RD_ref1)보다 낮은 전압으로 변경되었음을 의미한다. 상기 기준 비트수(K)는 도 2의 불휘발성 메모리 소자(200)의 에러 처리 능력에 따라 달라질 수 있다. 예를 들어 에러를 4비트까지 처리할 수 있는 경우, 4개 비트까지는 문턱전압이 변경되어서 잘못된 데이터가 독출된다 하여도 에러 없이 데이터 처리가 가능하다. 그러나 4개의 비트 보다 많은 비트의 데이터가 잘못되면 데이터를 복구하는 것이 불가능하다.

따라서 스페셜 셀들(212) 중 4개 보다 많은 스페셜 셀들(212)의 문턱전압이 제 1 독출 기준전압(RD_ref1)보다 낮게 변경되었다면, 스페셜 셀들(212) 전체의 데이터의 에러 정정이 불가능하다. 스페셜 셀들(212)의 에러 정정이 불가능하다면, 메인 셀들(211)의 데이터에 대해서도 복구가 불가능한 것으로 판단할 수 있다.

한편, 비교 로직(252)에서 입력하는 비교결과가 개수(C1)가 기준 비트수(k)보다 크지 않다는 의미라면, 리텐션 상태 판단 로직(253)은 제 2 결과 데이터에서 '1'의 개수를 카운팅하도록 카운터 로직(251)으로 제어신호를 입력한다.

이때 리텐션 상태 판단 로직(253)은 컨트롤러 로직(240)에게 제 2 결과 데이터를 입력해줄 것을 요청해야 하고, 컨트롤러 로직(240)은 페이지 버퍼 그룹(220)으로 페이지 버퍼(PB)의 제 2 래치(L2)의 데이터를 출력하도록 하는 제어신호들 입력한다.

제 2 결과 데이터를 입력받는 카운터(251)는 1'의 개수를 카운팅하고, 카운팅된 개수(C2)를 비교 로직(252)로 제공한다. 비교 로직(252)은 개수(C2)와 기준비트수(K)를 비교하여 그 비교결과를 리텐션 상태 판단 로직(253)로 입력한다.

리텐션 특성 판단 로직(252)은 개수(C2)가 기준비트수(K)보다 크다는 의미의 결과신호를 입력받은 경우 제2 리텐션 상태(RT2)로 판단한다. 만약 개수(C2)가 기 준 비트수(K)보다 크지 않다면 다음의 제 3 결과 데이터를 확인하도록 카운터(251)로 제어신호를 입력한다.

리텐션 상태 판단 로직(253)은 제 1 내지 제 4 리텐션 상태(RT1 내지 RT4)가 판단될 때까지 제 1 내지 제4 결과 데이터를 체크하도록 카운터 로직(251)을 제어한다.

리텐션 상태 판단 로직(253)은 리텐션 상태를 판단한 이후에는, 판단된 리텐션 상태에 따른 독출전압 레벨 선택 비트(Select level<4:1>)를 출력한다.

상기 독출전압 레벨 선택 비트(Select level<4:1>)에 따라서 메인 셀들(211)의 데이터를 독출할 때 사용하는 제 1 내지 제 4 독출전압 정보는 레지스터(270)에 저장되어 있다.

제 1 독출전압 정보는 독출전압 레벨 선택 비트<1>가 인에이블 되었을 때 선택되고, 제 2 독출전압 정보는 독출전압 레벨 선택 비트<2>가 인에이블 되었을 때 선택된다.

제 3 독출전압 정보는 독출전압 레벨 선택 비트<3>가 인에이블 되었을 때 선택되며, 제 4 독출전압 정보는 독출전압 레벨 선택 비트<4>가 인에이블 되었을 때 선택된다.

컨트롤러 로직(240)은 리텐션 상태 판단 로직(253)로부터 독출전압 레벨 선택비트<4:1>가 입력되면, 전압 제공 회로(280)로 변경레벨 확인 신호(accept_modified level)를 입력한다.

전압 제공 회로(280)는 컨트롤러 로직(240)로부터 변경레벨 확인 신 호(accept_modified_level)가 입력되면, 레지스터(270)에서 전압 선택 버스(Level_sel_bus<p:0>)를 통해 입력되는 제 1 내지 제 4 독출전압 정보중 하나에 따라서 독출전압을 생성하여 글로벌 라인들(GWL0 내지 GWL31)로 제공한다.

또한 컨트롤러 로직(240)은 메인 셀들(211)의 데이터 독출을 위한 제어신호들을 페이지 버퍼 그룹(220)으로 출력한다.

상기의 독출 동작을 보다 상세히 설명하면 다음과 같다.

도 7은 본 발명의 실시 예에 따른 데이터 독출 동작을 설명하기 위한 타이밍도이고, 도 8은 본 발명의 실시 예에 따른 데이터 독출 동작을 설명하기 위한 동작 순서도이다.

먼저 본 발명의 실시 예에 따른 도 3에서는 메모리 셀 어레이(210)가 메인 셀들(211)과 스페셜 셀들(212)이 따로 지정되어 있다. 그러나 필요에 따라서 메모리 셀 어레이(200)에서 스페셜 셀들(212)로 선택하여 정의할 수도 있다(S801).

그리고 도 7 및 도8을 참조하여 독출 동작을 설명하면 다음과 같다.

외부로부터 데이터를 독출하라는 명령어가 컨트롤러 로직(240)으로 입력된다(S803, S710). 이때 컨트롤러 로직(240)은 상기 데이터 독출 명령어와 함께 입력되는 어드레스에 따라서 독출해야 하는 워드라인을 선택한다. 도 7 및 도 8을 설명하는데 있어서, 데이터 독출을 위해 제어신호의 출력 관계는 일반적인 데이터 독출 동작과 유사하므로 상세히 설명하지 않는다.

그리고 컨트롤러 로직(240)은 제 1 내지 제 4 독출 기준전압(RD_ref1 내지 RD_ref4)을 이용하여 스페셜 셀들(212)의 데이터를 독출하도록 제어한다(S720, S805). 제 1 내지 제 4 독출 기준전압(RD_ref1 내지 RD_ref4)에 의해 독출되는 데이터는 앞서 언급한 바와 같이 페이지 버퍼(PB)의 제 1 내지 제 4 래치(L1 내지 L4)에 순서대로 저장된다.

또한, 스페셜 셀들(212)이 독출되는 동안 메인 셀들(211)의 데이터도 제 1 내지 제 4 독출 기준전압(RD_ref1 내지 RD_ref4)에 의해 독출된다. 그러나 메인 셀들(211)에 연결되는 페이지 버퍼(PB)와 연결되는 제 1 및 제 2 데이터 라인(BITOUTb, BITOUT)은 카운터 로직(251)에 연결되지 않기 때문에 리텐션 특성을 체크하기 위한 동작에는 영향을 주지 않는다.

스페셜 셀들(212)의 데이터를 독출한 결과를 이용하여, 리텐션 특성 체크 로직 그룹(250)은 리텐션 특성을 체크한다(S730).

도 8에서는 차례로 제 1 내지 제 4 래치에 데이터를 출력하여 리텐션 특성을 체크하는 동작을 순서도로 나타내기 위하여 임의의 수 'P'를 사용하였다.

최초에 P = 1 로 정의된다(S507). 그리고 제 P 래치에 저장된 데이터를 출력한다(S809). 현재 P = 1 이므로 제 1 래치(L1)의 데이터가 출력된다. 카운터 로직(251)은 제 1 래치(L1)에서 출력되는 데이터들 중 '1'의 개수를 카운팅하여 그 결과를 출력한다(C(P)=C1)(S811).

그리고 비교로직(252)은 카운팅 결과가 설정된 기준 비트수(K)보다 큰지를 판단한다(S813). 만약 카운팅 결과가 기준 비트수(K)보다 크지 않다면, 현재 제 4 래치(L4)까지 데이터 출력이 되었는지를 확인하기 위하여 P가 '4'인지를 확인하고(S815), 'P'가 '4'가 아니라면 P를 '1'증가시킨다(S817). 앞서 P는 '1'이었으므 로 P 는 '2'가 된다. 그리고 제 2 래치(L2)에 저장된 데이터를 출력하여 단계S809 내지 S817)을 P가 '4'가 될때까지 반복 수행한다.

만약 제 P 래치(P 는 1 내지 4 중 하나의 자연수)에서 출력된 데이터들 중에서 '1'데이터의 개수가 기준 비트수(K)보다 크다면, 제 P 리텐션 상태로 판단할 수 있다(S819).

그리고 판단된 리텐션 상태에 독출전압 레벨 선택 비트(Select 를l<4:1>)를 세팅한다(S821).

즉, 리텐션 특성 체크 로직 그룹(250)은 체크된 리텐션 상태에 따라서 독출전압 레벨 선택 비트(Select level<4:1>)를 컨트롤러 로직(240)과 레지스터(270)로 출력하여 저장한다. 그리고 레지스터(270)에 저장된 상기 독출전압 레벨 선택 비트(Select level<4:1>)에 따라서 제 1 내지 제4 독출전압 정보가 선택적으로 전압 제공 회로(280)로 전달된다(S740).

컨트롤러 로직(240)은 독출전압 레벨 선택 비트(Select level<4:1>)가 입력되면 전압 제공 회로(280)로 변경레벨 확인 신호(accept_modified level)를 입력한다.

그리고 컨트롤러 로직(240)은 페이지 버퍼 그룹(220)의 페이지 버퍼(PB)를 초기화 하고, 리텐션 체크 결과에 따라 선택된 독출전압을 이용하여 메인 셀들(211) 데이터를 독출하고(S750) 출력한 후, 종료된다(S760, S823, S825).

메인 셀들(211)의 데이터를 독출할 때, 스페셜 셀들(212)의 데이터를 이용해서 리텐션 특성의 변화를 체크하였기 때문에, 독출되는 데이터의 에러가 발생할 확 률은 낮아진다.

예를 들어, 도 6에 나타난 바와 같이, 리텐션 특성을 체크한 결과, 제 4 리텐션 상태(RT4)로 판단되면, 도 5에서는 독출전압을 RD_1, RD_2, RD_3으로 변경한다.

이상과 같이 스페셜 셀들의 리텐션 정도를 측정하고, 이에 따라서 메인 셀들의 독출전압을 제어함으로써 리텐션 특성이 저하되어 메인 셀들의 문턱전압이 낮아지더라도 독출되는 데이터의 신뢰성을 높게 유지할 수 있다.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

도 4는 도 3의 페이지 버퍼의 회로 구성을 나타낸다.

도 5는 본 발명의 실시 예에 따른 도2의 메인 셀들을 프로그램했을 때 나타나는 문턱전압 분포를 나타낸다.

도 6은 본 발명의 실시 예에 따른 도 2의 스페셜 셀들을 프로그램했을 때 나타나는 문턱전압 분포를 나타낸다.

도 7은 본 발명의 실시 예에 따른 데이터 독출 동작을 설명하기 위한 타이밍도이다.

도 8은 본 발명의 실시 예에 따른 데이터 독출 동작을 설명하기 위한 동작 순서도이다.

*도면의 주요 부분의 간단한 설명*

210 : 메모리 셀 어레이 220 : 페이지 버퍼 그룹

240 : 컨트롤러 로직 250 : 리텐션 특성 체크 로직 그룹

260 : 로직 그룹 280 : 전압 제공 회로

Claims

메인 셀과, 메인 셀과 동일한 구성을 갖으며 상기 메인 셀과 함께 프로그램 또는 소거되는 스페셜 셀을 포함하는 메모리 셀 어레이;

상기 스페셜 셀들에 연결되고, 기준 독출전압들을 이용하여 상기 스페셜 셀에 저장된 데이터를 독출하여 저장하는 복수개의 래치를 포함하는 스페셜 페이지 버퍼들; 및

상기 스페셜 페이지 버퍼들에 저장된 데이터를 이용하여 상기 메인셀을 독출하기 위한 독출전압 레벨을 결정하는 전압 결정부

를 포함하는 불휘발성 메모리 소자.
제 1항에 있어서,

상기 메인 셀들과 연결되고, 상기 전압 결정부에 연결되지 않은 메인 페이지 버퍼들을 더 포함하는 불휘발성 메모리 소자.
제 2항에 있어서,

상기 전압 결정부는,

상기 스페셜 페이지 버퍼들에 저장된 데이터들 이용하여 소거상태인 스페셜 셀들을 카운팅 하는 카운터 로직;

상기 카운터 로직에서 카운팅한 소거 상태인 스페셜 셀들의 개수에 따라 상 기 메인 셀들을 독출하기 위한 독출전압 레벨을 결정하는 리텐션 상태 판단 로직을 포함하는 것을 특징으로 하는 불휘발성 메모리 소자.
제 3항에 있어서,

상기 카운터 로직에서 카운팅한 소거 상태인 스페셜 셀의 개수가 미리 설정된 기준 비트수보다 큰지 여부를 비교하고, 그 비교결과를 상기 리텐션 상태 판단 로직으로 제공하기 위한 비교 로직을 더 포함하는 것을 특징으로 하는 불휘발성 메모리 소자.
제 4항에 있어서,

상기 리텐션 상태 판단 로직에서 결정한 독출전압의 레벨을 이용하여 상기 메인 셀들을 다시 독출하는 것을 특징으로 하는 불휘발성 메모리 소자.
제 3항에 있어서,

상기 리텐션 상태 판단 로직은,

상기 카운터 로직에서 카운팅한 소거 상태인 스페셜 셀의 개수가 미리 설정된 기준 비트수보다 큰 경우, 상기 스페셜 셀의 데이터를 독출한 전압정보를 이용하여 상기 메인 셀들을 독출하기 위한 독출전압을 결정하는 것을 특징으로 하는 불휘발성 메모리 소자.
복수개의 메모리 셀들을 스페셜 셀들과 메인 셀들로 나누는 단계;

독출 명령에 따라 상기 스페셜 셀들을 복수개의 독출 기준전압을 이용하여 차례로 독출하고, 각각의 독출 기준전압에 의해 독출된 데이터들 중 소거 상태를 나타내는 데이터의 개수를 카운팅 하는 스페셜 셀 독출 및 카운팅 단계; 및

상기 카운팅된 소거 상태를 나타내는 데이터의 개수를 이용하여 상기 메인셀을 독출하기 위한 독출전압을 결정하는 독출전압 결정 단계

를 포함하는 불휘발성 메모리 소자의 동작 방법.
제 7항에 있어서,

상기 스페셜 셀 독출 및 카운팅 단계는,

상기 스페셜 셀들을 복수개의 독출 기준전압을 이용하여 차례로 독출하고, 각각의 독출 기준전압에 의해 독출된 데이터들 저장하는 단계;

상기 독출된 데이터들을 제어신호에 따라 가장 작은 독출 기준전압에서 가장 큰 독출 기준전압의 순서로 출력하는 단계; 및

각각의 독출 기준전압 별로 출력되는 데이터들 중 소거 상태를 나타내는 데이터의 개수를 카운팅 하는 단계를 포함하는 불휘발성 메모리 소자의 동작 방법.
제 7항에 있어서,

상기 독출전압 결정 단계에서,

상기 카운팅된 소거 상태를 나타내는 데이터의 개수가 미리 설정되는 기준 비트 수보다 큰 경우, 해당 데이터를 독출하는데 이용한 독출 기준전압에 따라 상기 메인 셀을 독출하기 위한 독출전압을 결정하는 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.
제 7항에 있어서,

상기 독출전압 결정단계에서,

상기 카운팅된 소거 상태를 나타내는 데이터의 개수가 미리 설정되는 기준 비트수보다 크지 않은 경우, 다른 독출 기준전압을 이용하여 독출된 데이터에 대해 상기 데이터 출력 단계와 카운팅 단계 및 독출전압 결정 단계를 반복 수행하는 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.
제 8항에 있어서,

상기 독출 전압 결정 단계는,

상기 독출 기준전압별로 카운팅된 소거상태를 나타내는 데이터의 개수와 미리 설정되는 기준비트수를 비교하여 리텐션 특성 저하의 정도를 판단하고, 상기 판단되는 리텐션 특성 저하의 정도에 따라 복수개의 독출전압 정보중 하나를 선택하는 리텐션 특성 체크단계; 및

상기 선택되는 독출전압 정보를 이용하여 상기 메인 셀들을 독출하기 위한 독출전압 레벨을 결정하는 단계

를 포함하는 불휘발성 메모리 소자의 동작 방법.
제 11항에 있어서,

상기 판단되는 리텐션 특성 저하의 정도에 대한 정보를 저장하는 단계를 더 포함하는 불휘발성 메모리 소자의 동작 방법.
제 11항에 있어서,

상기 결정되는 독출전압 레벨을 이용하여 상기 메인 셀을 독출하는 단계를 더 포함하는 불휘발성 메모리 소자의 동작 방법.
제 7항에 있어서,

상기 스페셜 셀들은 상기 메인 셀들과 동시에 프로그램되는 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.