KR101016078B1 - 불휘발성 메모리 장치 및 그 동작 방법 - Google Patents

Abstract

본원 발명은 소스라인 바운싱 현상과 비트라인 커플링 노이즈등을 해소하기 위하여 프로그램 대상 셀을 제외한 나머지 셀들에 대해서는 검증동작을 수행하지 않는 불휘발성 메모리 장치 및 그 동작 방법을 제공하고자 한다.

본원 발명의 불휘발성 메모리 장치는 메모리 셀에 프로그램시킬 데이터를 저장하거나 메모리 셀로부터 독출한 데이터를 저장하는 데이터 래치부와, 상기 데이터 래치부에 저장된 데이터 및 감지노드 디스차지 신호에 따라 선택적으로 감지노드를 접지시키는 감지노드 디스차지부를 포함하는 페이지 버퍼들을 포함하는 것을 특징으로 한다.

감지노드 디스차지부, 소스 라인 바운싱, 비트라인 커플링 노이즈, 더블 검증

Description

불휘발성 메모리 장치 및 그 동작 방법{Non volatile memory device and operating method thereof}

본원 발명은 불휘발성 메모리 장치 및 그 동작 방법에 관한 것이다.

최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성해야하는 리프레시(refresh) 기능이 필요 없는 불휘발성 메모리 소자에 대한 수요가 증가하고 있다.

상기 불휘발성 메모리 셀은 전기적인 프로그램/소거 동작이 가능한 소자로서 얇은 산화막에 인가되는 강한 전기장에 의해 전자가 이동하면서 셀의 문턱전압을 변화시켜 프로그램 및 소거 동작을 수행한다.

이러한 불휘발성 메모리 장치의 프로그램 동작이 수행되면, 각 셀의 문턱전압은 동일한 값을 갖지 못하고, 어느 정도의 편차를 가지고 분포를 형성하게 된다. 이러한 분포가 넓어질수록 독출 마진이 좁아져 불휘발성 메모리 장치의 특성을 나쁘게 한다. 특히 멀티 레벨 셀(MLC, multi level cell) 프로그램 방식에서와 같이 3 개 이상의 서로 다른 분포를 갖는 경우에는 각 상태별 분포가 좁아질수록 좋다. 그러나 메모리 장치의 집적도가 증가하면서, 각 셀의 사이즈가 축소(shrink)됨에 따라 변칙(abnormal)현상이 나타나면서 분포가 더욱 넓어지고 있다.

통상적으로 사용되는 ISPP(Incremental step pulse program) 프로그램 방식에 의한 불휘발성 메모리 장치의 전체 문턱전압 분포는 언더 프로그램 현상, ISPP의 스텝전압, 플로팅 게이트 간섭, 비트라인 커플링 노이즈(Bit Line Coupling Noise), 변칙 현상등 다양한 요소에 의하여 결정된다.

그중에서도 본원 발명에서는 소스 라인 바운싱(Source Line Bouncing) 현상에 의하여 발생되는 언더 프로그램 현상과 비트라인 커플링 노이즈에 의한 문턱전압 분포증가등의 문제점을 해소하고자 한다.

전술한 문제점에 따라 본원 발명이 해결하고자 하는 과제는 소스라인 바운싱 현상과 비트라인 커플링 노이즈등을 해소하기 위하여 프로그램 대상 셀을 제외한 나머지 셀들에 대해서는 검증동작을 수행하지 않는 불휘발성 메모리 장치 및 그 동작 방법을 제공하고자 한다.

전술한 과제를 해결하기 위한 본원 발명의 불휘발성 메모리 장치는 메모리 셀에 프로그램시킬 데이터를 저장하거나 메모리 셀로부터 독출한 데이터를 저장하는 데이터 래치부와, 상기 데이터 래치부에 저장된 데이터 및 감지노드 디스차지 신호에 따라 선택적으로 감지노드를 접지시키는 감지노드 디스차지부를 포함하는 페이지 버퍼들을 포함하는 것을 특징으로 한다.

또한 본원 발명의 불휘발성 메모리 장치는 메모리 셀에 프로그램시킬 데이터를 저장하거나 메모리 셀로부터 독출한 데이터를 저장하는 제1 레지스터와, 상기 제1 레지스터에 저장된 데이터 및 제1 감지노드 디스차지 신호에 따라 선택적으로 감지노드를 접지시키는 제1 감지노드 디스차지부를 포함하는 페이지 버퍼들을 포함하는 것을 특징으로 한다.

또한 본원 발명의 불휘발성 메모리 장치의 동작방법은 페이지 버퍼에 저장된 데이터 및 감지노드 디스차지 신호에 따라 선택적으로 감지노드를 접지시키는 감지 노드 디스차지부를 포함하는 페이지 버퍼들을 포함하는 불휘발성 메모리 장치의 동작 방법에 있어서, 상기 페이지 버퍼에 저장된 데이터에 따라 프로그램 동작을 수행하는 단계와, 상기 페이지 버퍼에 저장된 데이터에 따라 감지노드를 선택적으로 프리차지 시키는 단계와, 상기 감지노드와 비트라인을 접속시켜 비트라인을 선택적으로 프리차지시키는 단계와, 검증대상 셀의 상태에 따라 비트라인의 전압레벨이 변화되는 단계와, 상기 비트라인의 전압레벨을 센싱하여 페이지 버퍼에 저장시키는 단계와, 상기 저장된 데이터를 기초로 프로그램 동작의 완료여부를 평가하는 단계와, 프로그램 대상 셀들이 기준전압 이상으로 프로그램이 완료될때 까지 상기 단계들을 반복수행하는 단계를 포함하는 것을 특징으로 한다.

또한 본원 발명의 불휘발성 메모리 장치의 동작방법은 복수의 레지스터와, 각 레지스터에 저장된 데이터 및 감지노드 디스차지 신호에 따라 선택적으로 감지노드를 접지시키는 복수의 감지노드 디스차지부를 포함하는 페이지 버퍼들을 포함하는 불휘발성 메모리 장치의 동작 방법에 있어서, 상기 페이지 버퍼에 저장된 데이터에 따라 프로그램 동작을 수행하는 단계와, 상기 페이지 버퍼의 제1 레지스터에 저장된 데이터에 따라 감지노드를 선택적으로 프리차지 시키는 단계와, 상기 감지노드와 비트라인을 접속시켜 비트라인을 선택적으로 프리차지시키는 단계와, 제1 예비전압을 기준으로 검증 동작을 수행하여 제1 예비전압 이상으로 프로그램 된 셀은 제1 레지스터에 프로그램 완료 데이터를 저장시키는 단계와, 프로그램 대상 셀들이 제1 예비전압이상으로 프로그램이 완료된 경우 상기 페이지 버퍼에 저장된 데 이터에 따라 프로그램 동작을 수행하는 단계와, 상기 페이지 버퍼의 제2 레지스터에 저장된 데이터에 따라 감지노드를 선택적으로 프리차지시키는 단계와, 제1 기준전압을 기준으로 검증 동작을 수행하여 제1 기준전압 이상으로 프로그램 된 셀은 제2 레지스터에 프로그램 완료 데이터를 저장시키는 단계와, 프로그램 대상 셀들이 제1 기준전압이상으로 프로그램이 완료된 경우 프로그램 동작을 종료하는 단계를 포함하는 것을 특징으로 한다.

또한 본원 발명의 불휘발성 메모리 장치의 동작방법은 페이지 버퍼에 저장된 데이터 및 감지노드 디스차지 신호에 따라 선택적으로 감지노드를 접지시키는 감지노드 디스차지부를 포함하는 페이지 버퍼들을 포함하는 불휘발성 메모리 장치의 동작 방법에 있어서, 상기 페이지 버퍼에 저장된 데이터에 따라 프로그램 동작을 수행하는 단계와, 상기 페이지 버퍼에 저장된 데이터에 따라 선택적으로 검증 동작을 수행하되, 프로그램 대상 데이터가 저장된 셀에 대해서만 검증 동작을 수행하는 단계와, 프로그램 대상 셀들이 기준전압 이상으로 프로그램이 완료될때 까지 상기 단계들을 반복수행하는 단계를 포함한다.

본원 발명의 불휘발성 메모리 장치는 메모리 셀에 프로그램시킬 데이터를 저장하거나 메모리 셀로부터 독출한 데이터를 저장하는 데이터 래치부와, 상기 데이터 래치부에 저장된 데이터에 따라 감지노드를 접지시키거나 감지노드에 전원전압을 인가시키는 감지노드 전압설정부를 포함하는 페이지 버퍼들을 포함하는 것을 특 징으로 한다.

종전의 경우 프로그램 금지 대상 셀과 접속된 비트라인 역시 하이레벨 상태에서 디스차지되면서 상당한 양의 전류가 소모되었으나, 전술한 본원 발명의 과제 해결 수단에 따르면 프로그램 금지 대상 셀의 경우 디스차지 상태를 계속 유지하므로, 이에 의한 전류 소모는 거의 없다. 또한, 반복되는 프로그램 동작 및 검증 동작에 의하여 문턱전압이 기준전압이상으로 상승한 셀, 즉 프로그램이 완료된 셀 역시 디스차지 상태에 있으므로, 접지 상태를 그대로 유지 하여 전류 소모가 차단된다. 그 결과 비트라인간의 커플링 노이즈 및 소스 라인 바운싱 현상을 최소화할 수 있다.

이하, 첨부된 도면들을 참조하여 본원 발명의 바람직한 실시예를 상세히 살펴보기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.

도 1은 통상적인 불휘발성 메모리 장치의 프로그램 동작에서 각 셀의 분포를 분석한 그래프이다.

불휘발성 메모리 장치의 프로그램 동작이 수행되면, 각 셀의 문턱전압은 동 일한 값을 갖지 못하고, 어느 정도의 편차를 가지고 분포를 형성하게 된다. 이러한 분포가 넓어질수록 독출 마진이 좁아져 불휘발성 메모리 장치의 특성을 나쁘게 한다. 특히 멀티 레벨 셀(MLC, multi level cell) 프로그램 방식에서와 같이 3 개 이상의 서로 다른 분포를 갖는 경우에는 각 상태별 분포가 좁아질수록 좋다. 그러나 메모리 장치의 집적도가 증가하면서, 각 셀의 사이즈가 축소(shrink)됨에 따라 변칙(abnormal)현상이 나타나면서 분포가 더욱 넓어지고 있다.

통상적으로 사용되는 ISPP(Incremental step pulse program) 프로그램 방식에 의한 불휘발성 메모리 장치의 전체 문턱전압 분포는 언더 프로그램 현상, ISPP의 스텝전압, 플로팅 게이트 간섭, 비트라인 커플링 노이즈(Bit Line Coupling Noise), 변칙 현상등 다양한 요소에 의하여 결정된다.

그중에서도 도시된 페이지 단위의 분포에서 왼쪽 말단부(left-tail)에 위치한 셀들은 주로 언더 프로그램 현상에 의하여 발생된다. 이러한 셀들은 소스 라인 바운싱(Source Line Bouncing) 현상에 의하여 발생된다. 또한, 페이지 단위의 분포에서 오른쪽 말단부(right-tail)에 위치한 셀들은 주로 비트라인 커플링 노이즈에 의하여 발생되는 셀들이다. 상기 비트라인 커플링 노이즈 인접 비트라인의 상태에 따라 프로그램 대상 셀들의 상태에 영향을 주는 것을 말한다.

상기 스텝전압은 프로그램 성능을 좌우하는 요소로서, 스텝전압이 낮으면 낮을수록 분포는 좁아지게 되나, 프로그램 동작에 소요되는 시간이 증가하게 되는 문제점이 있다. 상기 변칙 현상에 의한 분포는 셀 사이즈의 감소에 의한 전하(charge)의 트랩(trap) 또는 디트랩(detrap)에 의한 것으로, 이를 제어하기는 어 려운 것으로 알려져 있다.

이중에서도 본원 발명에서는 상기 좌우 말단부에 위치한 분포를 최소화 시키고자, 소스 라인 바운싱 현상과 비트라인 커플링 노이즈를 최소화 시키고자 한다.

도 2a 와 2b는 소스 라인의 저항 성분으로 인하여 발생하는 소스 라인 바운싱 현상을 설명하기 위한 도면이다.

먼저 메모리 셀 어레이의 구조에 대하여 설명한다. 메모리 셀 어레이는 데이타를 저장하는 메모리 셀들과, 상기 메모리 셀들을 선택하여 활성화하는 워드 라인들(WL0, WL1, ..., WLn)과, 상기 메모리 셀의 데이타를 입출력할 수 있는 비트 라인들(BL0, BL1, ..., BLm))을 포함하며, 상기 복수 개의 워드 라인들 및 복수 개의 비트 라인들이 메트릭스 형태로 배열된 구조이다. 상기 메모리 셀 어레이는 소스 선택 트랜지스터(SSL)와 드레인 선택 트랜지스터(DSL)들 사이에 직렬 연결된 스트링 구종의 메모리 셀들을 포함한다. 상기 메모리 셀들의 게이트는 워드 라인들에 연결되며, 동일한 워드 라인에 공통으로 연결된 메모리 셀들의 집합을 페이지(page)라 한다. 각각의 비트 라인에 연결된 복수 개의 스트링들이 공통 소스 라인(CSL)에 병렬로 연결되어 블록(block)을 구성한다.

한편, 각각의 스트링은 공통 소스 라인과 접속되는데, 상기 공통 소스 라인은 n+ 확산된 소스 라인(n+ diffused source line)으로 저항 성분을 포함하며, 이 소스라인의 큰 저항으로 인하여 노이즈가 발생하고 이로 인하여 문턱 전압 제어에 영향을 미치게 된다.

상기 도면은 선택된 워드라인의 페이지를 모두 프로그램하는 경우를 가정한다. 이때, 도 2a에서는 먼저 프로그램 되는 셀 즉, 패스트 프로그램 셀(fast program cell)외에, 동일 워드라인에서 프로그램의 대상이 되나 프로그램 되지 않은 슬로우 프로그램 셀(slow program cell)을 동시에 포함하고 있다.

통상적인 검증 동작에 따르면 비트라인을 하이레벨로 프리차지 시킨 상태에서, 셀의 상태에 따라 비트라인의 전압 레벨이 변경되는지 여부를 근거로 프로그램 완료 여부를 판단한다. 즉, 프로그램이 완료되면 비트라인은 하이레벨을 유지하게 되고, 프로그램이 되지 않았다면 공통소스라인을 통해 비트라인의 전압이 디스차지 된다. 슬로우 프로그램 셀(모두 "1"로 표시됨)의 경우 아직 프로그램되지 않았기 때문에 프리차지 레벨로부터 접지전압으로 디스차지 된다. 이때, 소스 라인의 저항으로 인해 소스 라인의 전압이 높아지고 패스트 프로그램 셀의 소스 전압도 높아지게 된다. 결국 공통 소스 라인의 노이즈로 인하여 패스트 프로그램 셀의 센싱 전류(Icell)를 감소시키게 된다.

이렇게 감소된 전류로 인해 패스트 프로그램 셀들은 문턱 전압이 검증전압보다 작은데도 불구하고 검증을 통과하게 되고 이 셀들은 프로그램된 것으로 보아 이후 더 이상 프로그램이 수행되지 않게 된다.

도 2b는 상기 슬로우 프로그램 셀들도 모두 프로그램이 되어 공통 소스 라인의 노이즈가 감소된 상황을 도시하고 있다. 이러한 상황에서 독출 동작을 수행하는 경우 공통 소스 라인의 노이즈가 감소되어 바운싱 현상이 없어지고, 패스트 프로그 램 셀로 흐르는 전류는 검증 동작시에 비하여 증가하게 된다. 그 결과 독출 전압보다 문턱전압이 더 낮은 것으로 독출 된다.

이와 같이 주변 셀의 프로그램 상태에 따라 소스 라인의 전압 레벨이 변동하는 바운싱(bouncing) 현상이 발생하게 되고, 이로 인하여 특정 셀을 통과하는 전류의 레벨이 상이하게 변하게 됨에 따라, 프로그램되지 않은 셀임에도 불구하고 프로그램된 것으로 판단되는 셀, 즉 언더 프로그램된 셀이 발생하게 된다.

도 3은 상기 비트라인 커플링 노이즈의 발생을 설명하기 위한 도면이다.

불휘발성 메모리 장치에 집적되는 메모리의 용량이 커지면서 비트라인 간의 커플링 노이즈가 문제되고 있다. 프로그램된 셀의 비트라인(BL1)과 인접한 비트라인(BL2)이 소거 셀과 연결되어 있는 경우, 상기 인접 비트라인(BL2)에 대한 독출 동작시 프리차지 레벨로부터 0V로 전압이 천이되고, 비트라인 커플링에 의해 프로그램된 셀의 비트라인(BL1)의 전압 역시 감소하게 된다.

메모리의 용량이 커지면서 비트라인의 피치(pitch)가 작아지게 되며, 그 결과 커플링 계수는 80%이상으로 증가한다. 따라서 프로그램 된 셀(Off-Cell)이 소거 셀(On-Cell) 사이에 놓여 있는 경우에 프로그램된 셀의 비트라인 전압이 프리차지 레벨의 20% 까지 떨어지게 된다. 이는 비트라인 전압의 변동폭을 프리차지 레벨의 80% 이상이 되도록 하여야 함을 의미한다. 이러한 비트라인 커플링으로 인한 전압 강하를 막기 위한 방법으로 도시된 바와 같은 구성이 알려져 있다. 즉, 전체 비트라인을 짝수 번째 비트라인들의 그룹인 이븐 비트라인(BLe)과 홀수 번째 비트라인 들의 그룹인 오드 비트라인(BLo)으로 나누고, 각각에 대한 프로그램, 검증, 독출 동작등을 독립적으로 수행한다. 예를 들어, 이븐 비트라인(BLe)과 접속된 셀들에 대하여 독출 동작을 수행하는 경우, 오드 비트라인은 접지를 시켜 차단 라인(Shielding Line)으로 사용한다. 따라서 이븐 비트라인과 오드 비트라인간의 커플링 노이즈는 제거될 수 있다. 그러나 메모리 셀 사이즈의 감소로 이븐 비트라인간의 커플링 노이즈, 오드 비트라인간의 커플링 노이즈가 증가하게 있다. 또한 1 페이지에 포함되는 메모리 셀의 개수가 증가함에 따라 비트라인 커플링 노이즈가 발생할 수 있는 확률도 높아지고 있다. 한편, 페이지에 포함되는 메모리 셀의 증가는 독출 동작시 셀 전류를 증가시켜 앞서 설명한 소스 라인 바운싱을 크게 하는 요소로 작용할 수 있다.

도 4는 통상적인 불휘발성 메모리 장치의 구성을 도시한 회로도이다.

상기 불휘발성 메모리 장치(400)는 다수의 메모리 셀을 포함하는 메모리 셀 어레이(410)와, 상기 메모리 셀과 접속되어 특정 데이터를 프로그램하거나 상기 메모리 셀에 저장된 데이터를 독출하는 페이지 버퍼(420)를 포함한다.

상기 메모리 셀 어레이(410)는 데이타를 저장하는 메모리 셀들(MC0~MCn)과, 상기 메모리 셀들을 선택하여 활성화하는 워드 라인들(WL<0:n>)과, 상기 메모리 셀의 데이타를 입출력할 수 있는 비트 라인들(BLe, BLo)을 포함하며, 상기 복수개의 워드 라인들 및 복수개의 비트 라인들이 메트릭스 형태로 배열된 구조이다.

상기 메모리 셀 어레이(410)는 비트라인과 메모리 셀 사이에 접속되는 드레 인 선택 트랜지스터(DSTe, DSTo)와, 공통 소스 라인과 메모리 셀 사이에 접속되는 소스 선택 트랜지스터(SSTe, SSTo)를 포함한다. 또한, 상기 소스 선택 트랜지스터(SSTe, SSTo)와 드레인 선택 트랜지스터(DSTe, DSTo) 사이에 직렬 접속된 복수의 메모리 셀들을 포함하는데 이를 셀 스트링(string, 412)) 이라 한다.

상기 메모리 셀들의 게이트는 워드 라인들에 연결되며, 동일한 워드 라인에 공통으로 연결된 메모리 셀들의 집합을 페이지(page, 414)라 한다. 각각의 비트 라인에 연결된 복수개의 스트링들이 공통 소스 라인에 병렬로 연결되어 블록(block)을 구성한다.

상기 페이지 버퍼(420)는 특정 셀과 접속된 비트라인을 감지노드와 선택적으로 접속시키는 비트라인 선택부(430), 감지노드에 하이레벨의 전원 전압을 인가하는 감지노드 프리차지부(440), 특정 셀에 프로그램시킬 데이터를 임시 저장하거나 특정 셀로부터 독출한 데이터를 임시 저장하는 데이터 래치부(450), 상기 데이터 래치부에 저장시킬 데이터를 입력하는 데이터 설정부(460), 상기 감지노드의 레벨에 따라 데이터 래치부의 특정노드에 접지전압을 인가시키는 감지노드 센싱부(470), 상기 데이터 래치부에 저장된 데이터를 감지노드에 인가하는 데이터 전송부(480), 상기 데이터 래치부(450)에 저장된 데이터에 따라 검증 완료 여부를 알리는 검증신호 출력부(490)를 포함한다.

상기 비트라인 선택부(430)는 제1 비트라인 선택신호(BSLe)에 응답하여 상기 이븐 비트라인(BLe)과 감지노드(SO)를 접속시키는 NMOS 트랜지스터(N436)와, 제2 비트라인 선택신호(BSLo)에 응답하여 상기 오드 비트라인(BLo)과 감지노드(SO)를 접속시키는 NMOS 트랜지스터(N438)를 포함한다. 또한, 상기 비트라인 선택부(430)는 특정 레벨의 가변전압(VIRPWR)을 인가하는 가변전압 입력단, 제1 디스차지 신호(DISCHe)에 응답하여 상기 이븐 비트라인(BLe)과 가변전압 입력단을 접속시키는 NMOS 트랜지스터(N432), 제2 디스차지 신호(DISCHo)에 응답하여 상기 오드 비트라인(BLo)과 가변전압 입력단을 접속시키는 NMOS 트랜지스터(N434)를 포함한다.

상기 감지노드 프리차지부(440)는 프리차지신호(Prechb)에 응답하여 상기 감지노드(SO)에 하이레벨 전압(VDD)을 인가한다. 이를 위해, 상기 전원전압단자(VDD)와 감지노드 사이에 접속된 PMOS 트랜지스터(P440)를 포함한다. 따라서 로우 레벨의 프리차지 신호에 응답하여 상기 감지노드(SO)에 하이레벨의 전원전압을 인가한다.

상기 데이터 래치부(450)는 특정 셀에 프로그램시킬 데이터를 임시 저장하거나 특정 셀로부터 독출한 데이터를 임시 저장한다. 이를 위해, 제1 인버터(IV452)의 출력단자를 제2 인버터(IV454)의 입력단자에 접속시키고, 제2 인버터(IV454)의 출력단자를 제1 인버터(IV452)의 입력단자에 접속시켜 구성한다. 이때, 제1 인버터(IV452)의 출력단자와 제2 인버터(IV454)의 입력단자가 접속되는 노드를 제1 노드(Q)라 하고, 제2 인버터(IV454)의 출력단자와 제1 인버터(IV452)의 입력단자가 접속되는 노드를 제2 노드(Qb)라 한다.

상기 데이터 설정부(460)는 상기 데이터 래치부(450)의 제1 노드(Q)에 접지 전압을 인가시키는 제1 데이터 설정 트랜지스터(N462)와, 제2 노드(Qb)에 접지전압 을 인가시키는 제2 데이터 설정 트랜지스터(N464)를 포함한다. 상기 제1 데이터 설정 트랜지스터(N462)는 상기 감지노드 센싱부(470)와 제1 노드 사이에 접속되며, 제1 데이터 설정 신호(RESET)에 응답하여 상기 감지노드 센싱부(470)가 전달하는 접지전압을 상기 제1 노드에 인가시킨다. 또한, 상기 제2 데이터 설정 트랜지스터(N464)는 상기 감지노드 센싱부(470)와 제2 노드 사이에 접속되며, 제2 데이터 설정 신호(SET)에 응답하여 상기 감지노드 센싱부(470)가 전달하는 접지전압을 상기 제2 노드에 인가시킨다.

상기 감지노드 센싱부(470)는 감지노드의 전압레벨에 따라 접지전압을 상기 데이터 설정부(460)에 인가시킨다. 이를 위해, 상기 데이터 설정부(460)와 접지단자 사이에 접속된 NMOS 트랜지스터(N470)를 포함한다. 따라서 감지노드의 전압레벨에 따라 접지전압을 상기 데이터 설정부(460)에 인가한다. 감지노드의 전압레벨이 하이레벨인 경우에 한하여, 접지전압을 상기 데이터 설정부(460)에 인가시키게 된다. 이때, 하이레벨의 제1 데이터 설정 신호(RESET)가 인가되면, 상기 제1 노드(Q)에 접지전압이 인가되는바, 이는 제1 노드에 로우 레벨 데이터가 인가된 것으로 본다. 그러나 하이레벨의 제2 데이터 설정 신호(SET)가 인가되면, 상기 제2 노드(Qb)에 접지전압이 인가되는바, 이는 제1 노드에 하이 레벨 데이터가 인가된 것으로 본다.

상기 데이터 전송부(480)는 상기 데이터 래치부(450)의 제1 노드(Q)에 저장된 데이터를 선택적으로 감지노드에 인가시킨다. 이를 위해, 데이터 전송신호(TRAN)에 따라 상기 제1 노드(Q)와 감지노드를 선택적으로 접속시키는 데이터 전 송 트랜지스터(N480)를 포함한다.

상기 검증신호 출력부(490)는 상기 데이터 래치부(450)의 제1 노드(Q)에 저장된 데이터에 따라 검증완료 여부를 나타내는 신호를 출력한다. 이를 위해, 상기 제1 노드(Q)의 신호에 따라 하이레벨의 전원 전압 단자를 검증신호 출력단(nWDO)으 로 전달하는 PMOS 트랜지스터(P490)를 포함한다. 실시예에 따라, 상기 제2 노드(Qb)의 신호에 따라 하이레벨의 전원 전압 단자를 검증신호 출력단(nWDO)로 전달하는 NMOS 트랜지스터를 사용할 수 있다.

한편, 도면에는 도시되어 있지 않으나, 실시예에 따라 상기 비트라인 선택부(430)의 NMOS 트랜지스터(N436, N438)의 역할을 수행하는 별도의 스위칭소자를 포함시킬 수 있다. 즉 비트라인 선택부(430)와 감지노드사이에 비트라인 센싱신호(PBSENSE)에 따라 턴온되는 NMOS 트랜지스터를 추가할 경우 상기 NMOS 트랜지스터(N436, N438)와 같은 역할을 수행하게 된다.

도 5는 불휘발성 메모리 장치의 통상적인 프로그램 및 검증 동작시에 인가되는 각종 제어신호를 도시한 파형도이다.

(1) 프로그램 동작

먼저 가변전압 입력단(VIRPWR)에 전원전압을 인가한 상태에서 NMOS 트랜지스터(N432 또는 N434)를 턴온시켜, 비트라인을 하이레벨로 프리차지 시킨다(T1 구간). 도면에서는 이븐 비트라인들을 먼저 프리차지시키고 있다. 그에 따라 이븐 비트 라인들과 접속된 셀들, 즉 이븐 페이지에 포함된 셀들이 프로그램 대상이 되며, 데이터 래치부(450)의 제1 노드(Q)에 저장된 데이터에 따라 프로그램 여부가 결정된다. 통상적으로는 제1 노드(Q)에 ‘0’ 데이터가 저장된 경우 프로그램 대상이 되며, ‘1’ 데이터가 저장된 경우 프로그램 금지 대상이 된다.

다음으로, 하이레벨의 데이터 전송신호(TRAN), 비트라인 선택신호(BSL), 드레인 선택신호(DSL)가 입력되어, 제1 노드(Q)의 데이터가 비트라인으로 전달되도록 한다(T2 구간). 그 결과 제1 노드(Q)에 저장된 데이터에 따라 비트라인의 전압레벨이 변화된다. 즉, 제1 노드(Q)에 ‘0’ 데이터가 저장된 경우, 비트라인의 전압레벨이 로우레벨로 천이되고, 제1 노드(Q)에 ‘1’ 데이터가 저장된 경우, 비트라인의 전압레벨이 하이레벨을 유지한다.

다음으로, 선택된 워드라인에 프로그램 전압(Vpgm), 비선택된 워드라인에 패스전압(Vpass)이 인가된다(T3 구간). 예를 들어, 도 4에서, 제1 워드라인(WL<0>)과 접속된 셀들에 대하여 프로그램 동작이 수행된다고 가정하는 경우, 해당 워드라인(WL<0>)에 대해서만 프로그램 전압(Vpgm)을 인가하고, 나머지 워드라인들에 대해서는 패스전압(Vpass)을 인가한다. 그 결과, 선택된 워드라인과 접속된 셀들 중 비트라인의 전압레벨(메모리 셀의 채널전압)이 로우레벨로 천이된 상태의 셀들에 대해서만 FN 터널링 효과에 의하여 문턱전압이 상승하게 된다.

상기 프로그램 전압(Vpgm)과 패스전압(Vpass)의 인가를 중단하여 프로그램 동작을 중단한다(T4 구간).

(2) 검증 동작

상기 프로그램 동작 수행 후 프로그램 대상 셀들의 문턱전압이 기준전압이상으로 상승하였는지 여부를 확인하게 된다. 특히 ISPP 프로그램 방법의 경우 매 프로그램 펄스 인가 후 검증 동작을 수행하여, 프로그램 펄스를 더 인가할 것인지 여부를 확인하게 된다.

먼저 감지노드와 비트라인과의 접속을 차단한 상태에서 감지노드를 하이레벨로 프리차지 시키고, 비트라인은 로우레벨로 디스차지시킨다(T5). 즉, 로우레벨의 감지노드 프리차지신호(Prechb)를 인가하여 감지노드(SO)를 하이레벨로 프리차지 시킨다. 또한, 접지상태의 가변전압 입력단(VIRPWR)과 비트라인들을 접속시켜, 비트라인들을 디스차지시킨다.

다음으로, 제1 전압(V1)의 비트라인 선택신호(BSL)를 인가하여 비트라인을 하이레벨(V1-Vt)로 프리차지 시킨다(T6 구간). 이때 드레인 선택신호(DSL)와 소스 선택신호(SSL)를 인가하여, 비트라인과 공통 소스라인간의 전류 경로가 형성될 수 있도록 한다.

다음으로, 상기 비트라인 선택신호(BSL)의 인가를 중단하여, 감지노드와 비트라인과의 접속을 해제하고, 검증 대상셀의 문턱전압 상태에 따라 비트라인의 전압레벨이 변화되도록 한다(T7 구간). 이때, 검증 대상셀의 워드라인에는 기준전압(Vver)이 인가되고, 나머지 셀의 워드라인에는 패스전압(Vpass)이 인가된다. 따라서 나머지 셀들은 모두 턴온상태가 된다.

만약 검증 대상셀의 문턱전압이 상기 프로그램 동작에 의하여 기준전압이상으로 상승한 경우에는 해당 셀이 턴온되지 않으므로, 비트라인과 공통 소스라인간의 전류 경로가 형성되지 않아, 비트라인은 프리차지된 레벨을 유지하게 된다. 그러나 검증 대상셀의 문턱전압이 상기 프로그램 동작에 불구하고 기준전압보다 낮은 경우에는 해당 셀이 턴온되어, 비트라인과 공통 소스라인간의 전류 경로가 형성되고, 비트라인의 전압레벨은 로우레벨로 디스차지된다.

한편, 다음 구간(T8)의 동작을 위해 상기 프리차지 신호(Prechb)의 인가를 중단하여 감지노드(SO)를 플로팅 상태로 만든다.

다음으로, 제2 전압(V2)의 비트라인 선택신호(BSL)를 인가하여 비트라인의 전압레벨을 센싱한다(T8 구간).

검증 대상셀의 문턱전압이 기준전압보다 낮아서 상기 비트라인의 전압레벨이 제2 전압(V2)보다 낮으면, 상기 제2 전압(V2)의 인가에 의하여 NMOS 트랜지스터(N436 또는 N438)가 턴온되므로, 감지노드와 비트라인이 접속된다. 그에 따라 감지노드(SO)의 전압레벨도 로우레벨로 디스차지 된다.

반면에, 검증 대상셀의 문턱전압이 기준전압보다 커서 상기 비트라인의 전압레벨이 하이레벨을 유지하면, 상기 제2 전압(V2)의 인가에 의하여 NMOS 트랜지스터(N436 또는 N438)가 턴오프되므로, 감지노드와 비트라인이 접속되지 않는다. 그에 따라 플로팅 상태의 감지노드(SO) 전압레벨이 유지된다.

그에 따라 감지노드 센싱부(470)의 동작 여부가 결정된다. 즉 검증 대상셀의 문턱전압이 기준전압보다 큰 경우에 한하여 감지노드(SO)가 하이레벨을 유지하고, 감지노드 센싱부(470)도 동작한다. 이때 상기 제2 데이터 설정 신호(SET)를 인가하면, 접지전압이 제2 노드(Qb)로 인가되어, 제1 노드(Q)에 ‘1’ 데이터가 저장된다. 프로그램 금지 대상 셀의 경우 원래 ‘1’ 데이터가 저장된 상태이므로, 전체 페이지 버퍼의 제1 노드(Q)에 ‘1’ 데이터가 저장되는 것으로 판단되면, 검증 동작이 완료된 것으로 본다.

이와 같은 불휘발성 메모리 장치의 검증 동작에서는 모든 비트라인을 하이레벨로 프리차지 시킨 후 검증 동작을 수행한다. 이븐 비트라인과 오드 비트라인을 구분하여 동작하는 구성에서는, 이븐 비트라인들과 접속된 셀들을 포함하는 이븐 페이지, 오드 비트라인들과 접속된 셀들을 포함하는 오드 페이지로 구분하여 각각 검증 동작을 수행한다. 독출 동작 역시 상기 검증 동작과 대체로 같은 원리에 따라 진행된다. 그러나 이러한 방법에서는 프로그램 금지 대상 셀들과 같이 검증동작을 수행하지 않아도 되는 셀들의 비트라인을 프리차지시키고, 검증 결과 디스차지 됨으로써 비트라인을 통해 무의미 하게 흘러가는 전류가 발생하게 된다. 또한 그 결과 비트라인 커플링 노이즈를 더욱 심화시키게 된다. 본원 발명에서는 소스 라인 바운싱 및 비트라인 커플링 노이즈를 감소시키기 위하여, 외부에서 입력되는 데이터에 따라 선택적으로 비트라인을 프리차지 시키고자 한다.

도 6은 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치를 도시한 회로 도이다.

상기 불휘발성 메모리 장치(600)는 다수의 메모리 셀을 포함하는 메모리 셀 어레이(610)와, 상기 메모리 셀과 접속되어 특정 데이터를 프로그램하거나 상기 메모리 셀에 저장된 데이터를 독출하는 페이지 버퍼(620)를 포함한다.

상기 메모리 셀 어레이(610)의 상세 구성에 대한 설명은 도 4의 설명을 참조하기로 한다.

상기 페이지 버퍼(620)는 특정 셀과 접속된 비트라인을 감지노드와 선택적으로 접속시키는 비트라인 선택부(630), 감지노드에 하이레벨의 전원 전압을 인가하는 감지노드 프리차지부(640), 특정 셀에 프로그램시킬 데이터를 임시 저장하거나 특정 셀로부터 독출한 데이터를 임시 저장하는 데이터 래치부(650), 상기 데이터 래치부에 저장시킬 데이터를 입력하는 데이터 설정부(660), 상기 감지노드의 레벨에 따라 데이터 래치부의 특정노드에 접지전압을 인가시키는 감지노드 센싱부(670), 상기 데이터 래치부에 저장된 데이터를 감지노드에 인가하는 데이터 전송부(680), 상기 데이터 래치부(650)에 저장된 데이터에 따라 검증 완료 여부를 알리는 검증신호 출력부(696)를 포함한다. 또한, 상기 데이터 래치부에 저장된 데이터 및 감지노드 디스차지 신호(DISSO)에 따라 선택적으로 감지노드를 접지시키는 감지노드 디스차지부(690)를 포함한다.

상기 비트라인 선택부(630)는 제1 비트라인 선택신호(BSLe)에 응답하여 상기 이븐 비트라인(BLe)과 감지노드(SO)를 접속시키는 NMOS 트랜지스터(N636)와, 제2 비트라인 선택신호(BSLo)에 응답하여 상기 오드 비트라인(BLo)과 감지노드(SO)를 접속시키는 NMOS 트랜지스터(N638)를 포함한다. 또한, 상기 비트라인 선택부(630)는 특정 레벨의 가변전압(VIRPWR)을 인가하는 가변전압 입력단, 제1 디스차지 신호(DISCHe)에 응답하여 상기 이븐 비트라인(BLe)과 가변전압 입력단을 접속시키는 NMOS 트랜지스터(N632), 제2 디스차지 신호(DISCHo)에 응답하여 상기 오드 비트라인(BLo)과 가변전압 입력단을 접속시키는 NMOS 트랜지스터(N634)를 포함한다.

상기 감지노드 프리차지부(640)는 프리차지신호(Prechb)에 응답하여 상기 감지노드(SO)에 하이레벨 전압(VDD)을 인가한다. 이를 위해, 상기 전원전압단자(VDD)와 감지노드 사이에 접속된 PMOS 트랜지스터(P640)를 포함한다. 따라서 로우 레벨의 프리차지 신호에 응답하여 상기 감지노드(SO)에 하이레벨의 전원전압을 인가한다.

상기 데이터 래치부(650)는 특정 셀에 프로그램시킬 데이터를 임시 저장하거나 특정 셀로부터 독출한 데이터를 임시 저장한다. 이를 위해, 제1 인버터(IV652)의 출력단자를 제2 인버터(IV654)의 입력단자에 접속시키고, 제2 인버터(IV654)의 출력단자를 제1 인버터(IV652)의 입력단자에 접속시켜 구성한다. 이때, 제1 인버터(IV652)의 출력단자와 제2 인버터(IV654)의 입력단자가 접속되는 노드를 제1 노드(Q)라 하고, 제2 인버터(IV654)의 출력단자와 제1 인버터(IV652)의 입력단자가 접속되는 노드를 제2 노드(Qb)라 한다.

상기 데이터 설정부(660)는 상기 데이터 래치부(650)의 제1 노드(Q)에 접지 전압을 인가시키는 제1 데이터 설정 트랜지스터(N662)와, 제2 노드(Qb)에 접지전압 을 인가시키는 제2 데이터 설정 트랜지스터(N664)를 포함한다. 상기 제1 데이터 설정 트랜지스터(N662)는 상기 감지노드 센싱부(670)와 제1 노드 사이에 접속되며, 제1 데이터 설정 신호(RESET)에 응답하여 상기 감지노드 센싱부(670)가 전달하는 접지전압을 상기 제1 노드(Q)에 인가시킨다. 또한, 상기 제2 데이터 설정 트랜지스터(N664)는 상기 감지노드 센싱부(670)와 제2 노드 사이에 접속되며, 제2 데이터 설정 신호(SET)에 응답하여 상기 감지노드 센싱부(670)가 전달하는 접지전압을 상기 제2 노드에 인가시킨다.

상기 감지노드 센싱부(670)는 감지노드의 전압레벨에 따라 접지전압을 상기 데이터 설정부(660)에 인가시킨다. 이를 위해, 상기 데이터 설정부(660)와 접지단자 사이에 접속된 NMOS 트랜지스터(N670)를 포함한다. 따라서 감지노드의 전압레벨에 따라 접지전압을 상기 데이터 설정부(660)에 인가한다. 감지노드의 전압레벨이 하이레벨인 경우에 한하여, 접지전압을 상기 데이터 설정부(660)에 인가시키게 된다. 이때, 하이레벨의 제1 데이터 설정 신호(RESET)가 인가되면, 상기 제1 노드(Q)에 접지전압이 인가되는바, 이는 제1 노드에 로우 레벨 데이터가 인가된 것으로 본다. 그러나 하이레벨의 제2 데이터 설정 신호(SET)가 인가되면, 상기 제2 노드(Qb)에 접지전압이 인가되는바, 이는 제1 노드에 하이 레벨 데이터가 인가된 것으로 본다.

상기 데이터 전송부(680)는 상기 데이터 래치부(650)의 제1 노드(Q)에 저장된 데이터를 선택적으로 감지노드에 인가시킨다. 이를 위해, 데이터 전송신호(TRAN)에 따라 상기 제1 노드(Q)와 감지노드를 선택적으로 접속시키는 데이터 전 송 트랜지스터(N680)를 포함한다.

상기 감지노드 디스차지부(690)는 데이터 래치부(650)에 저장된 데이터 및 감지노드 디스차지 신호(DISSO)에 따라 선택적으로 감지노드를 접지시킨다. 본원 발명에서는 상기 데이터 래치부(650)에 프로그램 금지 대상 데이터 또는 프로그램이 완료되었음을 나타내는 데이터가 저장되고, 상기 감지노드 디스차지 신호(DISSO)가 인가되는 경우 감지노드를 접지시키고자 한다.

이를 위해 상기 감지노드(SO)와 접지단자 사이에 직렬 접속된 제1 스위칭 소자(N692)와 제2 스위칭 소자(N694)를 포함한다. 상기 제1 스위칭 소자(N692)는 감지노드 디스차지 신호(DISSO)를 게이트로 입력받으며, 감지노드(SO)와 제2 스위칭 소자(N694) 사이에 접속된다. 상기 제2 스위칭 소자(N694)는 데이터 래치부(650)의 제1 노드(Q)에 저장된 데이터를 게이트로 입력받으며, 접지단자와 제1 스위칭 소자 (N692) 사이에 접속된다.

또는 실시예에 따라 제1 노드(Q)에 의해 턴온되는 스위칭 소자(N692)가 감지노드에 접속되고, 감지노드 디스차지 신호(DISSO)에 의해 턴온되는 스위칭 소자(N694)가 접지단자에 접속되도록 할 수 있다(690_1).

또는 실시예에 따라 제2 노드(Qb)에 의해 턴온되는 PMOS 트랜지스터(P692)가 감지노드에 접속되고, 감지노드 디스차지 신호(DISSO)에 의해 턴온되는 스위칭 소자(N694)가 접지단자에 접속되도록 할 수 있다(690_2).

또는 실시예에 따라 제2 노드(Qb)에 의해 턴온되는 PMOS 트랜지스터(P694)가 접지단자에 접속되고, 감지노드 디스차지 신호(DISSO)에 의해 턴온되는 스위칭 소 자(N692)가 감지노드에 접속되도록 할 수 있다(690_3).

예를 들어, 상기 제1 노드(Q)에 프로그램 대상 데이터인 ‘0’ 데이터가 저장되는 경우 스위칭 소자(N694)가 턴온되지 않아 감지노드가 디스차지 되지 않는다. 또한, 상기 제1 노드(Q)에 프로그램 금지 대상 데이터인 ‘1’ 데이터가 저장되더라도 상기 감지노드 디스차지 신호(DISSO)가 인가되지 않으면 감지노드가 디스차지 되지 않는다.

상기 제1 노드(Q)에 프로그램 금지 대상 데이터인 ‘1’ 데이터가 저장되어 있는 상태에서, 상기 감지노드 디스차지 신호(DISSO)가 인가되는 경우 감지노드가 디스차지되고, 이러한 경우 해당 비트라인은 하이레벨로 프리차지 되지 않는다. 또한, 상기 제1 노드(Q)에 최초 데이터 입력에 의하여 프로그램 대상 데이터인 ‘0’ 데이터가 저장되었다가, 프로그램이 완료되어 상기 제1 노드(Q) 저장되는 데이터가 ‘1’로 변경된 상태에서, 상기 감지노드 디스차지 신호(DISSO)가 인가되는 경우 감지노드가 디스차지되고, 이러한 경우 해당 비트라인은 하이레벨로 프리차지 되지 않는다. 즉 프로그램 금지 대상 셀 뿐만 아니라, 프로그램 동작과 검증 동작을 반복하는 도중에 기준전압이상으로 프로그램이 완료된 셀들에 대해서도 비트라인을 프리차지 시키지 않게 된다.

상기 검증신호 출력부(696)는 상기 데이터 래치부(650)의 제1 노드(Q)에 저장된 데이터에 따라 검증완료 여부를 나타내는 신호를 출력한다. 이를 위해, 상기 제1 노드(Q)의 신호에 따라 하이레벨의 전원 전압 단자를 검증신호 출력단(nWDO)으로 전달하는 PMOS 트랜지스터(P696)를 포함한다. 실시예에 따라, 상기 제2 노드(Qb)의 신호에 따라 하이레벨의 전원 전압 단자를 검증신호 출력단(nWDO)로 전달하는 NMOS 트랜지스터를 사용할 수 있다.

한편, 도면에는 도시되어 있지 않으나, 실시예에 따라 상기 비트라인 선택부(630)의 NMOS 트랜지스터(N636, N638)의 역할을 수행하는 별도의 스위칭소자를 포함시킬 수 있다. 즉 비트라인 선택부(630)와 감지노드사이에 비트라인 센싱신호(PBSENSE)에 따라 턴온되는 NMOS 트랜지스터를 추가할 경우 상기 NMOS 트랜지스터(N636, N638)와 같은 역할을 수행하게 된다.

도 7a는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 검증 동작시에 인가되는 각종 제어신호를 도시한 파형도이고, 도 7b는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 프로그램 및 검증 방법을 도시한 순서도이다.

먼저, 프로그램 동작을 수행하기에 앞서 외부에서 입력되는 데이터가 각 페이지 버퍼에 저장된다(단계 710). 즉, 각 페이지 버퍼의 데이터 래치부(650)에 프로그램 대상 데이터 또는 프로그램 금지 대상 데이터가 저장된다.

다음으로, 상기 입력된 데이터에 따라 프로그램 동작이 수행된다(단계 720).

프로그램 동작에 대한 상세 내용은 도 5의 내용을 참조한다.

다음으로, 검증 동작을 수행함에 있어서 프로그램 대상 데이터가 저장된 셀에 대해서만 검증 동작을 수행하고, 나머지 셀들에 대해서는 검증 동작을 수행하지 않고자 한다. 즉, 프로그램 금지 대상 셀이나 프로그램 대상 셀 중 기준전압이상으로 프로그램이 완료된 셀들에 대해서는 더 이상 검증 동작을 수행하지 않는다.

이를 위해, 페이지 버퍼에 저장된 데이터에 따라 선택적으로 감지노드를 프리 차지시킨다(단계 730, T1 구간).

감지노드와 비트라인과의 접속을 차단한 상태에서 감지노드를 하이레벨로 프리차지 시키되, 데이터 래치부에 저장된 데이터에 따라 선택적으로 감지노드를 디스차지 시킨다. 즉, 로우레벨의 감지노드 프리차지신호(Prechb)를 인가하여 감지노드(SO)를 하이레벨로 프리차지 시킨다. 그리고 하이레벨의 감지노드 디스차지 신호(DISSO)를 인가한다. 그 결과 프로그램 대상 데이터가 저장된 페이지 버퍼에 한하여 감지노드가 하이레벨로 프리차지된다.

상기 데이터 래치부(650)에 프로그램 대상 데이터가 저장된 경우, 감지노드 디스차지 신호(DISSO)에 불구하고 감지노드 디스차지부(690)가 접지전압을 감지노드에 공급할 수 없다. 그러나 상기 데이터 래치부(650)에 프로그램 금지 대상 데이터 또는 프로그램이 완료되었음을 나타내는 데이터가 저장된 경우, 감지노드 디스차지 신호(DISSO)에 의하여 감지노드 디스차지부(690)가 접지전압을 감지노드에 공급하므로, 감지노드는 접지상태로 유지된다.

다음으로, 감지노드와 비트라인을 접속시켜 비트라인을 선택적으로 프리차지 시킨다(단계 740, T2 구간).

제1 전압(V1)의 비트라인 선택신호(BSL) 또는 비트라인 센싱신호(PBSENSE)를 인가하여 비트라인을 하이레벨(V1-Vt)로 프리차지 시킨다. 이때 드레인 선택신호(DSL)와 소스 선택신호(SSL)를 인가하여, 비트라인과 공통 소스라인간의 전류 경로가 형성될 수 있도록 한다.

이때, 프로그램 금지 대상 데이터 또는 프로그램이 완료되었음을 나타내는 데이터가 저장된 페이지 버퍼의 감지노드는 접지상태에 있으므로, 비트라인 역시 접지 상태를 유지하게 된다.

다음으로, 검증 대상 셀의 문턱 전압 상태에 따라 비트라인의 전압레벨이 변화되도록 하는 평가 단계를 수행한다(단계 750, T3 구간).

상기 비트라인 선택신호(BSL) 또는 비트라인 센싱신호(PBSENSE)의 인가를 중단하여, 감지노드와 비트라인과의 접속을 해제하고, 검증 대상셀의 문턱전압 상태에 따라 비트라인의 전압레벨이 변화되도록 한다. 이때, 검증 대상셀의 워드라인에는 기준전압(Vver)이 인가되고, 나머지 셀의 워드라인에는 패스전압(Vpass)이 인가된다. 따라서 나머지 셀들은 모두 턴온상태가 된다.

만약 검증 대상셀의 문턱전압이 상기 프로그램 동작에 의하여 기준전압이상으로 상승한 경우에는 해당 셀이 턴온되지 않으므로, 비트라인과 공통 소스라인간의 전류 경로가 형성되지 않아, 비트라인은 프리차지된 레벨을 유지하게 된다. 그러나 검증 대상셀의 문턱전압이 상기 프로그램 동작에 불구하고 기준전압보다 낮은 경우에는 해당 셀이 턴온되어, 비트라인과 공통 소스라인간의 전류 경로가 형성되고, 비트라인의 전압레벨은 로우레벨로 디스차지된다.

한편, 프로그램 금지 대상 셀과 접속된 비트라인은 앞선 동작(T2)에서 디스차지 상태에 있었으므로, 접지 상태를 그대로 유지한다. 종전의 경우 프로그램 금지 대상 셀과 접속된 비트라인 역시 하이레벨 상태에서 디스차지되면서 상당한 양의 전류가 소모되었으나, 본원 발명에서는 디스차지 상태를 계속 유지하므로, 이에 의한 전류 소모는 거의 없다. 또한, 반복되는 프로그램 동작 및 검증 동작에 의하여 문턱전압이 기준전압이상으로 상승한 셀, 즉 프로그램이 완료된 셀 역시 앞선 동작(T2)에서 디스차지 상태에 있었으므로, 접지 상태를 그대로 유지 하여 전류 소모가 차단된다. 그 결과 비트라인간의 커플링 노이즈 및 소스 라인 바운싱 현상을 최소화할 수 있다.

한편, 다음 구간(T4)의 동작을 위해 상기 프리차지 신호(Prechb) 및 감지노드 디스차지 신호(DISSO)의 인가를 중단하여 감지노드(SO)를 플로팅 상태로 만든다.

다음으로, 비트라인의 전압 레벨을 센싱하여 페이지 버퍼에 저장시킨다(단계 760, T4 구간).

제2 전압(V2)의 비트라인 선택신호(BSL) 또는 비트라인 센싱신호(PBSENSE)를 인가하여 비트라인의 전압레벨을 센싱한다.

검증 대상셀의 문턱전압이 기준전압보다 낮아서 상기 비트라인의 전압레벨이 제2 전압(V2)보다 낮으면, 상기 제2 전압(V2)의 인가에 의하여 NMOS 트랜지스터(N636 또는 N638)가 턴온되므로, 감지노드와 비트라인이 접속된다. 그에 따라 감지노드(SO)의 전압레벨도 로우레벨로 디스차지 된다. 한편, 프로그램 금지 대상 셀의 경우 최초 동작시부터 감지노드(SO)가 접지상태를 유지하게 된다.

반면에, 검증 대상셀의 문턱전압이 기준전압보다 커서 상기 비트라인의 전압레벨이 하이레벨을 유지하면, 상기 제2 전압(V2)의 인가에 의하여 NMOS 트랜지스터(N636 또는 N638)가 턴오프되므로, 감지노드와 비트라인이 접속되지 않는다. 그에 따라 플로팅 상태의 감지노드(SO) 전압레벨이 유지된다.

상기 감지노드(SO)의 전압 레벨에 따라 감지노드 센싱부(670)의 동작 여부가 결정된다. 즉 검증 대상셀의 문턱전압이 기준전압보다 큰 경우에 한하여 감지노드(SO)가 하이레벨을 유지하고, 감지노드 센싱부(670)도 동작한다. 이때 상기 제2 데이터 설정 신호(SET)를 인가하면, 접지전압이 제2 노드(Qb)로 인가되어, 제1 노드(Q)에 ‘1’ 데이터가 저장된다. 이와 같이 최초 데이터 입력시에는 프로그램 대상 데이터인 ‘0’ 데이터가 저장되어 있다가, 문턱전압이 기준전압이상으로 상승하여 프로그램이 완료된 것으로 판단된 경우에는 프로그램 완료 데이터인 ‘1’ 데이터가 저장된다.

즉, 제1 노드(Q)에 저장된 ‘1’ 데이터는 프로그램 금지 대상 데이터이거나 프로그램 완료 데이터로서 기능한다. 최초 데이터 입력시에 ‘1’ 데이터가 입력되는 경우, 해당 데이터는 프로그램 금지 대상 데이터를 의미한다. 반면에 최초 데이 터 입력시에는 프로그램 대상 데이터인 ‘0’ 데이터가 입력되었다가, 이후 ‘1’ 데이터로 변경되는 경우에는 프로그램 완료 데이터를 의미하게 된다.

다음으로, 상기 검증 결과 프로그램 대상 셀들이 모두 프로그램 완료되었는지 여부를 확인하여(단계 770), 완료되지 않은 경우에는 프로그램 전압을 스텝 전압 만큼 증가시켜 프로그램 동작과 검증 동작을 반복수행한다(단계 780).

프로그램 금지 대상 셀의 경우 원래 ‘1’ 데이터가 저장된 상태이므로, 전체 페이지 버퍼의 제1 노드(Q)에 ‘1’ 데이터가 저장되는 것으로 판단되면, 검증 동작이 완료된 것으로 본다. 검증 결과 프로그램이 완료된 경우에는 프로그램 동작이 종료된다.

이와 같이 검증 동작에 있어서, 프로그램 금지 대상 셀과 접속된 비트라인에 대해서는 프리차지 동작을 수행하지 않고, 접지 상태를 유지하도록 한다. 그 결과 비트라인간의 커플링 노이즈 및 소스 라인 바운싱 현상을 최소화할 수 있다.

도 8은 본원 발명의 또 다른 실시예에 따른 불휘발성 메모리 장치의 페이지 버퍼를 도시한 회로도이다.

상기 페이지 버퍼(800)는 비트라인 선택부(810), 비트라인 센싱부(812), 감지 노드 프리차지부(814), 감지 노드 센싱부(816), 제1 레지스터(820), 제2 레지스터(830), 제3 레지스터(840), 패스/페일 체크부(880)를 포함한다.

상기 비트라인 선택부(810)의 구성에 대한 설명은 도 6의 비트라인 선택부(630)에 대한 설명을 참조한다.

본원 발명의 실시예에서는 도 6에 대한 설명에서 언급한 비트라인 센싱부(812)를 포함한다. 상기 비트라인 센싱부(812)는 비트라인 센싱신호(PBSENSE)에 응답하여 턴온되며, 상기 비트라인 선택부(810)과 감지 노드(SO)에 접속된 NMOS 트랜지스터(N812)를 포함한다. 검증/독출 동작시에 센싱전압(도 7의 V1, V2)을 인가하여 특정 메모리 셀의 상태가 감지 노드에 전달될 수 있도록 한다. 이러한 구성에서 상기 비트라인 선택부(810)의 NMOS 트랜지스터(N815, N817)는 비트라인과 비트라인 공통노드(BLCM)을 선택적으로 접속시키는 역할을 하며, 제어신호(BSLe/BSLo)로는 하이레벨과 로우 레벨 신호가 인가된다.

상기 감지 노드 프리차지부(814)와 감지 노드 센싱부(816)에 대한 설명은 도 6의 감지노드 프리차지부(640)와 감지 노드 센싱부(670)에 대한 설명을 참조한다.

상기 제1 레지스터(820)는 데이터가 저장되는 래치부(822), 데이터 설정신호(CRST, CSET)에 따라 상기 감지 노드 센싱부(816)에서 전달되는 접지전압을 상기 래치부(822)에 전달하는 데이터 설정부(826), 상기 래치부(822)의 제1 노드(QC_N)에 저장된 데이터를 상기 감지 노드(SO)로 전달하는 데이터 전송부(824), 상기 래치부(822)에 저장된 데이터 및 제1 감지노드 디스차지 신호(DISQC)에 따라 선택적으로 감지노드를 접지시키는 제1 감지노드 디스차지부(850)를 포함한다.

상기 래치부(822)는 입력단자와 출력단자가 서로 접속된 제1 인버터(IV822), 제2 인버터(IV823)를 포함한다. 제1 인버터(IV822)의 출력단자와 제2 인버터(IV823)의 입력단자의 접속노드를 제1 노드(QC_N)라 하고, 제1 인버터(IV822)의 입력단자와 제2 인버터(IV823)의 출력단자의 접속노드를 제2 노드(QC)라 한다. 따라서 상기 제1 노드(QC_N)와 제2 노드(QC)에는 서로 상반된 레벨의 데이터가 저장된다.

상기 데이터 설정부(826)는 제1 데이터 설정신호(CSET)에 따라 상기 감지 노드 센싱부(816)에서 전달되는 접지전압을 상기 제1 노드(QC_N)에 인가시키는 NMOS 트랜지스터(N828), 제2 데이터 설정신호(CRST)에 따라 상기 감지노드 센싱부(816)에서 전달되는 접지전압을 상기 제2 노드(QC)에 인가시키는 NMOS 트랜지스터(N826)를 포함한다.

상기 데이터 전송부(824)는 데이터 전송신호(TRANC)에 따라 상기 래치부(822)의 제1 노드(QC_N)에 저장된 데이터를 상기 감지 노드(SO)로 전달하는 NMOS 트랜지스터(N824)를 포함한다. 따라서 상기 데이터 전송신호(TRANC)의 인가에 따라 상기 제1 노드(QC_N)에 저장된 데이터를 감지 노드에 전송할 수 있다.

상기 제1 감지노드 디스차지부(850)는 상기 래치부(822)에 저장된 데이터 및 제1 감지노드 디스차지 신호(DISQC)에 따라 선택적으로 감지노드를 접지시킨다. 본원 발명에서는 상기 제1 레지스터의 래치부(822)에 프로그램 금지 대상 데이터 또는 프로그램이 완료되었음을 나타내는 데이터가 저장되고, 제1 감지노드 디스차지 신호(DISQC)가 인가되는 경우 감지노드를 접지시키고자 한다.

이를 위해 상기 감지노드(SO)와 접지단자 사이에 직렬 접속된 제1 스위칭 소자(N852)와 제2 스위칭 소자(N854)를 포함한다. 상기 제1 스위칭 소자(N852)는 제1 감지노드 디스차지 신호(DISQC)를 게이트로 입력받으며, 감지노드(SO)와 제2 스위칭 소자(N854) 사이에 접속된다. 상기 제2 스위칭 소자(N854)는 상기 래치부(822)의 제1 노드(QC_N)에 저장된 데이터를 게이트로 입력받으며, 접지단자와 제1 스위칭 소자(N852) 사이에 접속된다.

상기 제2 레지스터(830)는 데이터가 저장되는 래치부(832), 데이터 설정신호(MRST, MSET)에 따라 상기 감지노드 센싱부(816)에서 전달되는 접지전압을 상기 래치부(832)에 전달하는 데이터 설정부(836), 상기 래치부(832)의 제1 노드(QM_N)에 저장된 데이터를 상기 감지 노드(SO)로 전달하는 데이터 전송부(834), 상기 래치부(832)에 저장된 데이터 및 제2 감지노드 디스차지 신호(DISQM)에 따라 선택적으로 감지노드를 접지시키는 제2 감지노드 디스차지부(860)를 포함한다.

상기 래치부(832)는 입력단자와 출력단자가 서로 접속된 제1 인버터(IV832), 제2 인버터(IV833)를 포함한다. 제1 인버터(IV832)의 출력단자와 제2 인버터(IV833)의 입력단자의 접속노드를 제1 노드(QM_N)라 하고, 제1 인버터(IV832)의 입력단자와 제2 인버터(IV833)의 출력단자의 접속노드를 제2 노드(QM)라 한다. 따라서 상기 제1 노드(QM_N)와 제2 노드(QM)에는 서로 상반된 레벨의 데이터가 저장된다.

상기 데이터 설정부(836)는 제1 데이터 설정신호(MSET)에 따라 상기 접지전 압 공급부(816)에서 전달되는 접지전압을 상기 제1 노드(QM_N)에 인가시키는 NMOS 트랜지스터(N838), 제2 데이터 설정신호(MRST)에 따라 상기 감지노드 센싱부(816)에서 전달되는 접지전압을 상기 제2 노드(QM)에 인가시키는 NMOS 트랜지스터(N836)를 포함한다.

상기 데이터 전송부(834)는 데이터 전송신호(TRANM)에 따라 상기 래치부(832)의 제1 노드(QM_N)에 저장된 데이터를 상기 감지 노드(SO)로 전달하는 NMOS 트랜지스터(N834)를 포함한다. 따라서 상기 데이터 전송신호(TRANC)의 인가에 따라 상기 제1 노드(QM_N)에 저장된 데이터를 감지 노드에 전송할 수 있다.

상기 제2 감지노드 디스차지부(860)는 상기 래치부(832)에 저장된 데이터 및 제2 감지노드 디스차지 신호(DISQM)에 따라 선택적으로 감지노드를 접지시킨다. 본원 발명에서는 상기 제2 레지스터의 래치부(832)에 프로그램 금지 대상 데이터가 저장되고, 제2 감지노드 디스차지 신호(DISQM)가 인가되는 경우 감지노드를 접지시키고자 한다.

이를 위해 상기 감지노드(SO)와 접지단자 사이에 직렬 접속된 제1 스위칭 소자(N862)와 제2 스위칭 소자(N864)를 포함한다. 상기 제1 스위칭 소자(N862)는 제2 감지노드 디스차지 신호(DISQM)를 게이트로 입력받으며, 감지노드(SO)와 제2 스위칭 소자(N864) 사이에 접속된다. 상기 제2 스위칭 소자(N864)는 상기 래치부(832)의 제1 노드(QM_N)에 저장된 데이터를 게이트로 입력받으며, 접지단자와 제1 스위칭 소자(N862) 사이에 접속된다.

상기 제3 레지스터(840)는 데이터가 저장되는 래치부(842), 데이터 설정신호(TRST, TSET)에 따라 상기 감지노드 센싱부(816)에서 전달되는 접지전압을 상기 래치부(842)에 전달하는 데이터 설정부(846), 상기 래치부(842)의 제1 노드(QT_N)에 저장된 데이터를 상기 감지 노드(SO)로 전달하는 데이터 전송부(844), 상기 래치부(842)에 저장된 데이터 및 제3 감지노드 디스차지 신호(DISQT)에 따라 선택적으로 감지노드를 접지시키는 제3 감지노드 디스차지부(870)를 포함한다.

상기 래치부(842)는 입력단자와 출력단자가 서로 접속된 제1 인버터(IV842), 제2 인버터(IV843)를 포함한다. 제1 인버터(IV842)의 출력단자와 제2 인버터(IV843)의 입력단자의 접속노드를 제1 노드(QT_N)라 하고, 제1 인버터(IV842)의 입력단자와 제2 인버터(IV843)의 출력단자의 접속노드를 제2 노드(QT)라 한다. 따라서 상기 제1 노드(QT_N)와 제2 노드(QT)에는 서로 상반된 레벨의 데이터가 저장된다.

상기 데이터 설정부(846)는 제1 데이터 설정신호(TSET)에 따라 상기 접지전압 공급부(816)에서 전달되는 접지전압을 상기 제1 노드(QT_N)에 인가시키는 NMOS 트랜지스터(N848), 제2 데이터 설정신호(TRST)에 따라 상기 감지노드 센싱부(816)에서 전달되는 접지전압을 상기 제2 노드(QT)에 인가시키는 NMOS 트랜지스터(N846)를 포함한다.

상기 데이터 전송부(844)는 제1 데이터 전송신호(TRANT)에 따라 상기 래치부(842)의 제1 노드(QT_N)에 저장된 데이터를 상기 감지 노드(SO)로 전달하는 NMOS 트랜지스터(N845), 제2 데이터 전송신호(TRANT_N)에 따라 상기 래치부(842)의 제2 노드(QT)에 저장된 데이터를 상기 감지 노드(SO)로 전달하는 NMOS 트랜지스터(N844)를 포함한다. 따라서 상기 각 데이터 전송신호(TRANT, TRANT_N)의 인가에 따라 상기 래치부(842)의 특정 노드(QT, QT_N)에 저장된 데이터를 감지 노드(SO)에 전송할 수 있다.

상기 제3 감지노드 디스차지부(870)는 상기 래치부(842)에 저장된 데이터 및 제3 감지노드 디스차지 신호(DISQT)에 따라 선택적으로 감지노드를 접지시킨다. 본원 발명에서는 상기 제3 레지스터의 래치부(842)에 프로그램 금지 대상 데이터가 저장되고, 제3 감지노드 디스차지 신호(DISQT)가 인가되는 경우 감지노드를 접지시키고자 한다.

이를 위해 상기 감지노드(SO)와 접지단자 사이에 직렬 접속된 제1 스위칭 소자(N872)와 제2 스위칭 소자(N874)를 포함한다. 상기 제1 스위칭 소자(N872)는 제2 감지노드 디스차지 신호(DISQT)를 게이트로 입력받으며, 감지노드(SO)와 제2 스위칭 소자(N874) 사이에 접속된다. 상기 제2 스위칭 소자(N874)는 상기 래치부(842)의 제1 노드(QT_N)에 저장된 데이터를 게이트로 입력받으며, 접지단자와 제1 스위칭 소자(N872) 사이에 접속된다.

상기 패스/페일 체크부(880)는 상기 제1 레지스터(820)에 포함된 래치부(822)의 제1 노드(QC_N)에 저장된 데이터, 상기 제2 레지스터(830)에 포함된 래 치부(832)의 제2 노드(QM)에 저장된 데이터, 검증체크신호(PBCHECK)에 따라 검증 동작에서의 패스/페일 여부를 확인한다.

이와 같이 하나의 페이지 버퍼에 3개의 레지스터를 포함하는 2비트 멀티 레벨 셀 프로그램 동작을 위한 페이지 버퍼에서도 감지노드 디스차지부를 포함시켜 검증 동작동안 선택적으로 비트라인을 프리차지 할 수 있다. 이때, 페이지 버퍼의 동작 목적에 따라 감지노드 디스차지부의 구성을 변경할 수 있다. 예를 들어 3개의 레지스터 중 어느 하나의 레지스터만을 기준으로 하여, 프로그램 동작 및 검증 동작을 수행하고자 하는 경우에는 해당 레지스터와 접속되는 하나의 감지노드 디스차지부만으로도 목적하는 동작을 수행할 수 있다. 이후 설명하고자 하는 검증 방법상에서는 두 개의 감지노드 디스차지부를 이용하여 선택적으로 비트라인을 프리차지하고 있다.

도 9는 본원 발명의 또 다른 실시예에 따른 불휘발성 메모리 장치의 검증 방법을 설명하기 위한 도면이고, 도 10은 본원 발명의 또 다른 실시예에 따른 불휘발성 메모리 장치의 검증 방법을 도시한 순서도이다.

통상적인 불휘발성 메모리 장치의 검증 동작에서는 하나의 기준전압을 기준으로 하여 문턱전압이 그 보다 높은지 여부를 판단하게 된다. 그러나 최근에는 하나의 상태를 갖도록 하는 프로그램 동작에서도 두 개의 기준전압을 이용하는 이중 검증(double verify) 방법이 사용되고 있다.

도시된 바와 같이, 문턱전압이 모두 제1 기준 전압(PV1) 이상으로 프로그램 되도록 프로그램 동작을 수행한다고 가정한다. 통상의 경우에는 검증 대상 셀이 포함된 페이지와 접속된 워드라인에 제1 기준 전압(PV1)을 인가하여 검증동작을 수행한다. 이는 도 7a에서의 기준전압(Vver)을 인가하는 것과 동일한 방식이다.

이중 검증 방법에서는 제1 기준 전압(PV1) 보다 다소 낮은 제1 예비 전압(PV1')을 인가하여 검증동작을 한번 더 수행한다. 진행 순서에 따르면 제1 예비 전압(PV1')을 기준으로 하는 검증 동작을 먼저 수행하고, 이후에 제1 기준 전압(PV1)을 기준으로 하는 검증 동작을 수행하게 된다.

즉, 소거상태의 셀에 대하여 프로그램 동작을 수행하되 제1 예비 전압(PV1')을 기준으로 하여 먼저 검증 동작을 수행한다. 이때, 제1 예비 전압(PV1')에 도달 하기 전까지는 비트라인 전압, 즉 각 셀의 채널 전압을 0V로 유지시켜 프로그램 동작을 수행한다.

이후, 제1 예비 전압(PV1')이상으로 프로그램된 셀들에 대해서는 제1 기준 전압(PV1)이상으로 프로그램 될 때 까지, 비트라인 전압을 다소 상승시켜 프로그램 동작을 수행한다. 각 셀의 플로팅 게이트에 인가되는 프로그램 전압(Vpgm) 값은 변화가 없는 상태이므로, 프로그램 전압과 비트라인 전압의 차이가 감소되어, 실질적으로 감소된 프로그램 전압을 인가하는 효과가 발생한다. 그 결과 프로그램 동작에 의한 문턱전압의 변화량이 다소 감소하게 된다. 이는 문턱전압이 제1 기준 전압(PV1)에 거의 도달한 셀들에 대해서는 문턱전압 변화량을 감소시켜 전체적으로 셀의 분포를 좁히기 위한 동작이다. 다시 말하면, 제1 예비 전압(PV1') 보다 크고 제1 기준 전압(PV1) 보다 낮게 프로그램된 셀들에 대해서는, 비트라인 전압을 다소 증가시켜 프로그램 동작을 진행하고, 이 셀들에 대해서는 제1 기준전압(PV1)을 기준으로 검증 동작을 수행한다.

이후, 제1 기준전압(PV1)이상으로 모두 프로그램된 경우 프로그램 동작이 종료된다. 이러한 동작은 멀티 레벨 셀 프로그램 동작에서도 적용될 수 있다. 각 상태별로 이중 검증을 수행하는 것이므로, 여러 개의 상태를 갖게 되는 멀티 레벨 셀 프로그램 동작에서도, 각 상태 별로 기준전압과 예비전압을 설정하여 검증 동작을 수행하면 된다.

이제 이러한 이중 검증 동작을 본 발명에 적용하기로 한다.

먼저 프로그램 대상 데이터 또는 프로그램 금지 대상 데이터가 페이지 버퍼에 각각 저장된다(단계 1010). 도 8의 레지스터를 참조하면, 프로그램 금지 대상 셀의 경우 제2 레지스터의 래치부(832)와 제3 레지스터의 래치부(842)의 제1 노드에 각각 ‘1’ 데이터가 저장된다. 프로그램 대상 셀의 경우 제2 레지스터의 래치부(832)와 제3 레지스터의 래치부(842)의 제1 노드에 ‘0’ 데이터가 저장된다.

이중 검증 동작에서는 최소 두 개의 레지스터를 이용하여, 제1 예비 전압(PV1') 이상으로 프로그램 되었는지 여부, 제1 기준전압(PV1)이상으로 프로그램되었는지 여부를 판단한다. 본원 발명에서는 제3 레지스터에 제1 예비전압(PV1') 이상으로 프로그램 되었는지 여부에 대한 데이터를 저장시키고, 제2 레지스터에 제1 기준전압(PV1) 이상으로 프로그램 되었는지 여부에 대한 데이터를 저장시키고자 한다.

한편, 상기 특정된 제3 레지스터외에 제1 또는 제2 레지스터를 특정하여 제1 예비전압(PV1') 이상으로 프로그램 되었는지 여부에 대한 데이터를 저장시키고, 상기 특정된 제2 레지스터외에 제1 또는 제3 레지스터를 특정하여 제1 기준전압(PV1) 이상으로 프로그램 되었는지 여부에 대한 데이터를 저장시키도록 실시예를 변경할 수 있다.

다음으로, 상기 입력된 데이터에 따라 프로그램 동작이 수행된다(단계 1020). 프로그램 동작에 대한 상세 내용은 도 5의 내용을 참조한다.

다음으로, 페이지 버퍼에 저장된 데이터에 따라 선택적으로 감지노드를 프리 차지시킨다(단계 1030). 감지노드와 비트라인과의 접속을 차단한 상태에서 감지노드를 하이레벨로 프리차지 시키되, 데이터 래치부에 저장된 데이터에 따라 선택적으로 감지노드를 디스차지 시킨다. 즉, 로우레벨의 감지노드 프리차지신호(Prechb)를 인가하여 감지노드(SO)를 하이레벨로 프리차지 시킨다. 그리고 하이레벨의 제2 감지노드 디스차지 신호(DISQM), 제3 감지노드 디스차지 신호(DISQT)를 인가한다. 또는, 제3 감지노드 디스차지 신호(DISQT)만을 인가하도록 할 수 있다. 제1 예비전압(PV1‘)이상으로 프로그램 완료된 셀들은 제3 레지스터의 제1 노드(QT_N)에 ‘1’ 데이터가 저장되므로, 제3 감지노드 디스차지 신호(DISQT)의 인가만으로도, 제1 예비전압(PV1‘)이상으로 프로그램 완료된 셀들에 대해서는 감지노드가 접지되도록 할 수 있다.

그 결과 프로그램 대상 데이터가 저장된 페이지 버퍼에 한하여 감지노드가 하이레벨로 프리차지된다.

상기 페이지 버퍼의 래치부에 프로그램 대상 데이터가 저장된 경우, 상기 감지노드 디스차지 신호들에 불구하고 각 감지노드 디스차지부가 접지전압을 감지노드에 공급할 수 없다. 그러나 상기 래치부들(832, 842)에 프로그램 금지 대상 데이터 또는 프로그램이 완료되었음을 나타내는 데이터가 저장된 경우, 감지노드 디스차지 신호들에 의하여 감지노드 디스차지부가 접지전압을 감지노드에 공급하므로, 감지노드는 접지상태로 유지된다. 특히 제1 예비전압(PV1') 이상으로 프로그램이 완료된 셀들은 이후 설명할 검증 동작에 의하여 제3 레지스터의 래치부(842)에 ‘1’ 데이터가 저장된다. 따라서 제3 감지노드 디스차지부의 동작에 의하여 감지노드가 디스차지된다.

다음으로, 제1 예비전압을 기준으로 검증 동작을 수행한다(단계 1040).

이를 위해 먼저, 검증 대상 셀이 포함된 워드라인에 제1 예비전압(PV1')을 인가한 상태에서 도 7a의 T2, T3, T4 단계를 각각 수행한다.

이때 감지노드의 전압레벨에 따라 데이터가 변경되는 래치부는 제3 레지스터의 래치부(842)로 특정된다. 보다 상세하게는 데이터 저장동작 동안 데이터 설정신호(TRST)를 인가하여 제1 노드(QT_N)에 ‘1’ 데이터가 저장되도록 한다.

그 결과 프로그램 대상 셀 중 제1 예비전압(PV1') 이상으로 프로그램 된 셀들의 경우 제3 레지스터의 래치부(842)의 제1 노드(QT_N)에 ‘1’ 데이터가 저장된 다. 이후, 프로그램 대상 셀들이 제1 예비전압(PV1')이상으로 프로그램될 때 까지 상기 프로그램 동작과 검증 동작이 반복 수행되는데(단계 1050), 상기와 같이 이미 프로그램이 완료되어 제1 노드(QT_N)에 ‘1’ 데이터가 저장된 경우에는 앞선 단계(1030)에서 제3 감지노드 디스차지부(870)에 의하여 감지노드가 접지되도록 한다.

다음으로, 프로그램 대상 셀들이 제1 예비전압(PV1')이상으로 프로그램이 완료된 경우에는, 프로그램 동작과 검증동작을 반복수행하되, 제1 기준전압(PV1)을 기준으로 검증동작을 수행한다.

이때 프로그램 동작도 다소 상이하게 수행되는데, 페이지 버퍼에 저장된 데이터에 따라 비트라인 전압을 다소 상승시켜 프로그램 동작을 수행한다(단계 1060).

즉, 제2 레지스터의 래치부(832)와 제3 레지스터의 래치부(842)에 저장된 데이터에 의하여 비트라인 전압의 상승 여부가 결정된다. 각 래치부의 제1 노드에 모두 ‘1’ 데이터가 저장된 경우에는 비트라인이 하이레벨 상태(VCC)로 프리차지되어 프로그램 대상이 되지 않는다. 또한 각 래치부의 제1 노드에 모두 ‘0’ 데이터가 저장된 경우에는 비트라인이 로우레벨 상태가 되어 정상적인 프로그램 대상이 된다. 그러나 제1 예비전압이상으로 프로그램이 완료되어 제3 레지스터의 래치부의 제1 노드(QT_N)에 ‘1’ 데이터가 저장되고, 제2 레지스터의 래치부의 제1 노드(QM_N)에 ‘0’ 데이터가 저장된 경우에는 비트라인의 전압레벨이 다소 상승된 다. 그 결과 플로팅 게이트에 인가되는 프로그램 전압과 비트라인의 전압, 즉 채널전압의 차이가 비트라인의 전압레벨 증가량만큼 감소되어, 실질적으로 프로그램 전압이 감소되는 효과가 나타난다.

다음으로, 제1 기준전압(PV1)을 기준으로 검증 동작을 수행하기에 앞서, 페이지 버퍼에 저장된 데이터에 따라 선택적으로 감지노드를 프리 차지시킨다(단계 1070).

감지노드와 비트라인과의 접속을 차단한 상태에서 감지노드를 하이레벨로 프리차지 시키되, 데이터 래치부에 저장된 데이터에 따라 선택적으로 감지노드를 디스차지 시킨다. 즉, 로우레벨의 감지노드 프리차지신호(Prechb)를 인가하여 감지노드(SO)를 하이레벨로 프리차지 시킨다. 그리고 하이레벨의 제2 감지노드 디스차지 신호(DISQM)를 인가한다. 본 단계에서는 제2 레지스터의 래치부에 저장된 데이터를 근거로 검증 완료 여부를 판단하므로, 제2 감지노드 디스차지 신호(DISQM)만을 인가한다. 그 결과 프로그램 대상 데이터가 저장된 페이지 버퍼에 한하여 감지노드가 하이레벨로 프리차지된다.

제2 레지스터의 래치부(832)에 프로그램 대상 데이터가 저장된 경우, 상기 감지노드 디스차지 신호들에 불구하고 각 감지노드 디스차지부가 접지전압을 감지노드에 공급할 수 없다. 그러나 상기 래치부(832)에 프로그램 금지 대상 데이터 또는 프로그램이 완료되었음을 나타내는 데이터가 저장된 경우, 감지노드 디스차지 신호에 의하여 감지노드 디스차지부가 접지전압을 감지노드에 공급하므로, 감지노 드는 접지상태로 유지된다. 본 단계에서는 제1 기준전압(PV1) 이상으로 프로그램이 완료된 셀들은 이후 설명할 검증 동작에 의하여 제2 레지스터의 래치부(832)에 ‘1’ 데이터가 저장된다. 따라서 제2 감지노드 디스차지부의 동작에 의하여 감지노드가 디스차지된다.

다음으로, 제1 기준전압(PV1)을 기준으로 검증 동작을 수행한다(단계 1080).

이를 위해 먼저, 검증 대상 셀이 포함된 워드라인에 제1 기준전압(PV1)을 인가한 상태에서 도 7a의 T2, T3, T4 단계를 각각 수행한다.

이때 감지노드의 전압레벨에 따라 데이터가 변경되는 래치부는 제2 레지스터의 래치부(832)로 특정된다. 보다 상세하게는 데이터 저장동작 동안 데이터 설정신호(MRST)를 인가하여 제1 노드(QM_N)에 ‘1’ 데이터가 저장되도록 한다.

그 결과 프로그램 대상 셀 중 제1 기준전압(PV1) 이상으로 프로그램 된 셀들의 경우 제2 레지스터의 래치부(832)의 제1 노드(QM_N)에 ‘1’ 데이터가 저장된다. 이후, 프로그램 대상 셀들이 제1 기준전압(PV1)이상으로 프로그램될 때 까지 상기 프로그램 동작과 검증 동작이 반복 수행되는데(단계 1090), 상기와 같이 이미 프로그램이 완료되어 제1 노드(QM_N)에 ‘1’ 데이터가 저장된 경우에는 앞선 단계(1070)에서 제2 감지노드 디스차지부(860)에 의하여 감지노드가 접지되도록 한다.

이와 같은 이중 검증 동작에 의하여 프로그램 대상 셀들이 모두 제1 기준전압(PV1) 이상으로 프로그램된 경우에는 프로그램이 완료된 것으로 본다.

도 11은 본원 발명의 또 다른 실시예에 따른 불휘발성 메모리 장치를 도시한 회로도이다.

상기 도 6의 불휘발성 메모리 장치(600)와 같이 프로그램 대상 셀들에 대해서만 검증 동작을 수행할 수 있는 구성을 포함한다.

상기 불휘발성 메모리 장치(1100)는 다수의 메모리 셀을 포함하는 메모리 셀 어레이(1110)와, 상기 메모리 셀과 접속되어 특정 데이터를 프로그램하거나 상기 메모리 셀에 저장된 데이터를 독출하는 페이지 버퍼(1120)를 포함한다.

상기 메모리 셀 어레이(1110)의 상세 구성에 대한 설명은 도 4의 설명을 참조하기로 한다.

상기 페이지 버퍼(1120)는 특정 셀과 접속된 비트라인을 감지노드와 선택적으로 접속시키는 비트라인 선택부(1130), 특정 셀에 프로그램시킬 데이터를 임시 저장하거나 특정 셀로부터 독출한 데이터를 임시 저장하는 데이터 래치부(1150), 상기 데이터 래치부에 저장시킬 데이터를 입력하는 데이터 설정부(1160), 상기 감지노드의 레벨에 따라 데이터 래치부의 특정노드에 접지전압을 인가시키는 감지노드 센싱부(1170), 상기 데이터 래치부에 저장된 데이터를 감지노드에 인가하는 데이터 전송부(1180), 상기 데이터 래치부(1150)에 저장된 데이터에 따라 검증 완료 여부를 알리는 검증신호 출력부(1190)를 포함한다. 또한, 상기 감지노드를 데이터 래치부에 저장된 데이터에 따라 디스차지 또는 프리차지시키는 감지노드 전압설정부(1140)를 포함한다.

상기 감지노드 전압설정부(1140)외에 상기 각 구성요소는 도 6의 구성요소에 대응되므로 상세한 설명은 생략하기로 한다. 한편, 도 6의 감지노드 프리차지부(640)는 포함하지 않는다.

상기 감지노드 전압설정부(1140)는 도 6의 감지노드 프리차지부(640)와 상기 감지노드 디스차지부(690)의 기능을 수행한다. 상기 감지노드 전압설정부(1140)는 감지노드(SO)와 데이터 래치부(1150)의 제2 노드(Qb)에 접속되며, 제어신호(CON)에 따라 턴온되는 NMOS 트랜지스터(N1140)를 포함한다.

본원 발명에서는 프로그램 대상 셀에 대해서만 감지노드 프리차지 동작을 수행한다. 한편 제1 노드(Q)에는 프로그램 상태에 따라 서로 다른 데이터가 저장된다. 즉 프로그램 대상 셀의 경우 '0' 데이터, 프로그램 금지 대상 셀의 경우 '1' 데이터가 저장된다. 한편, 데이터 래치부(1150)의 인버터(IV652, IV654)들은 각각 CMOS 형태로서 전원전압단자와 접지단자사이에 직렬접속된 PMOS 트랜지스터와 NMOS 트랜지스터를 포함한다. 이때 PMOS 트랜지스터는 로우레벨의 신호에 응답하여 전원전압을 공급하는 풀업소자로서 기능하고, NMOS 트랜지스터는 하이레벨의 신호에 응답하여 접지전압을 공급하는 풀다운소자로서 기능한다. 따라서 제1 노드(Q)에 '0' 데이터가 저장된 경우 감지노드(SO)에 전원전압을 공급할 수 있고, 제1 노드(Q)에 '1' 데이터가 저장된 경우 감지노드(SO)에 접지전압을 공급할 수 있다.

즉, 프로그램 대상 셀의 경우 감지노드를 하이레벨로 프리차지시키고, 프로그램 금지 대상 셀의 경우 감지노드를 로우레벨로 디스차지시키게 된다. 상기 감지노드 전압 설정부(1140)가 감지노드 디스차지 기능과 감지노드 프리차지 기능을 동 시에 수행하게 되므로, 상기 도 6의 감지노드 프리차지부(640)와 감지노드 디스차지부(690)를 생략시킬 수 있다.

도 1은 통상적인 불휘발성 메모리 장치의 프로그램 동작에서 각 셀의 분포를 분석한 그래프이다.

도 2a 와 2b는 소스 라인의 저항 성분으로 인하여 발생하는 소스 라인 바운싱 현상을 설명하기 위한 도면이다.

도 3은 상기 비트라인 커플링 노이즈의 발생을 설명하기 위한 도면이다.

도 4는 통상적인 불휘발성 메모리 장치의 구성을 도시한 회로도이다.

도 5는 불휘발성 메모리 장치의 통상적인 프로그램 및 검증 동작시에 인가되는 각종 제어신호를 도시한 파형도이다.

도 6은 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치를 도시한 회로도이다.

도 7a는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 검증 동작시에 인가되는 각종 제어신호를 도시한 파형도이다

도 7b는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 프로그램 및 검증 방법을 도시한 순서도이다.

도 8은 본원 발명의 또 다른 실시예에 따른 불휘발성 메모리 장치의 페이지 버퍼를 도시한 회로도이다.

도 9는 본원 발명의 또 다른 실시예에 따른 불휘발성 메모리 장치의 검증 방법을 설명하기 위한 도면이다.

도 10은 본원 발명의 또 다른 실시예에 따른 불휘발성 메모리 장치의 검증 방법을 도시한 순서도이다.

도 11은 본원 발명의 또 다른 실시예에 따른 불휘발성 메모리 장치를 도시한 회로도이다.

Claims (30)

1. 메모리 셀에 프로그램시킬 데이터를 저장하거나, 감지노드의 전위에 따라 메모리 셀로부터 독출한 데이터를 저장하는 데이터 래치부와,

   상기 데이터 래치부에 저장된 데이터가 프로그램 금지 대상 데이터 또는 프로그램 완료 데이터일 때 감지노드 디스차지 신호에 따라 상기 감지노드를 디스차지시키는 감지노드 디스차지부를 포함하는 페이지 버퍼들을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
2. 제1항에 있어서, 상기 감지노드 디스차지부는 감지노드와 접지단자 사이에 직렬접속된 제1 및 제2 스위칭 소자를 포함하고,

   상기 제1 스위칭 소자는 상기 감지노드 디스차지 신호에 따라 턴온되며,

   상기 제2 스위칭 소자는 상기 데이터 래치부에 저장된 데이터에 따라 턴온되는 것을 특징으로 하는 불휘발성 메모리 장치.
3. 제2항에 있어서, 상기 제1 스위칭 소자는 상기 감지노드 디스차지 신호를 게이트로 입력받는 NMOS 트랜지스터이고,

   상기 제2 스위칭 소자는 상기 데이터 래치부의 제1 노드와 게이트가 접속된 NMOS 트랜지스터인 것을 특징으로 하는 불휘발성 메모리 장치.
4. 삭제
5. 제2항에 있어서, 상기 제2 스위칭 소자는 상기 데이터 래치부에 프로그램 금지 대상 데이터 또는 프로그램 완료 데이터가 저장된 경우 턴온되는 것을 특징으로 하는 불휘발성 메모리 장치.
6. 제1항에 있어서, 상기 페이지 버퍼는 상기 감지노드에 하이레벨의 전원 전압을 인가하는 감지노드 프리차지부와,

   상기 데이터 래치부에 저장시킬 데이터를 입력하는 데이터 설정부와,

   상기 감지노드의 레벨에 따라 데이터 래치부의 특정노드에 접지전압을 인가시키는 감지노드 센싱부와,

   상기 데이터 래치부에 저장된 데이터를 상기 감지노드에 인가하는 데이터 전송부와,

   상기 데이터 래치부에 저장된 데이터에 따라 검증 완료 여부를 알리는 검증신호 출력부를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
7. 메모리 셀에 프로그램시킬 데이터를 저장하거나, 감지노드의 전위에 따라 메모리 셀로부터 독출한 데이터를 저장하는 제1 레지스터와,

   상기 제1 레지스터에 저장된 데이터가 프로그램 금지 대상 데이터 또는 프로그램 완료 데이터일 때 제1 감지노드 디스차지 신호에 따라 상기 감지노드를 디스차지시키는 제1 감지노드 디스차지부를 포함하는 페이지 버퍼들을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
8. 제7항에 있어서, 상기 페이지 버퍼들은 메모리 셀에 프로그램시킬 데이터를 저장하거나 메모리 셀로부터 독출한 데이터를 저장하는 제2 레지스터와,

   상기 제2 레지스터에 저장된 데이터 및 제2 감지노드 디스차지 신호에 따라 선택적으로 감지노드를 접지시키는 제2 감지노드 디스차지부를 더 포함하며,

   상기 제1 레지스터와 제2 레지스터는 동일한 감지노드에 병렬접속되는 것을특징으로 하는 불휘발성 메모리 장치.
9. 제8항에 있어서, 상기 페이지 버퍼들은 메모리 셀에 프로그램시킬 데이터를 저장하거나 메모리 셀로부터 독출한 데이터를 저장하는 제3 레지스터와,

   상기 제3 레지스터에 저장된 데이터 및 제3 감지노드 디스차지 신호에 따라 선택적으로 감지노드를 접지시키는 제3 감지노드 디스차지부를 더 포함하며,

   상기 제1 레지스터, 제2 레지스터 및 제3 레지스터는 동일한 감지노드에 병렬접속되는 것을 특징으로 하는 불휘발성 메모리 장치.
10. 제7항 내지 제9항 중 어느 한 항에 있어서, 상기 제1 감지노드 디스차지부는 감지노드와 접지단자 사이에 직렬접속된 제1 및 제2 스위칭 소자를 포함하고,

    상기 제1 스위칭 소자는 상기 제1 감지노드 디스차지 신호에 따라 턴온되며,

    상기 제2 스위칭 소자는 상기 제1 레지스터에 저장된 데이터에 따라 턴온되는 것을 특징으로 하는 불휘발성 메모리 장치.
11. 제8항 또는 제9항에 있어서, 상기 제2 감지노드 디스차지부는 감지노드와 접지단자 사이에 직렬접속된 제1 및 제2 스위칭 소자를 포함하고,

    상기 제1 스위칭 소자는 상기 제2 감지노드 디스차지 신호에 따라 턴온되며,

    상기 제2 스위칭 소자는 상기 제2 레지스터에 저장된 데이터에 따라 턴온되는 것을 특징으로 하는 불휘발성 메모리 장치.
12. 제9항에 있어서, 상기 제3 감지노드 디스차지부는 감지노드와 접지단자 사이에 직렬접속된 제1 및 제2 스위칭 소자를 포함하고,

    상기 제1 스위칭 소자는 상기 제3 감지노드 디스차지 신호에 따라 턴온되며,

    상기 제2 스위칭 소자는 상기 제3 레지스터에 저장된 데이터에 따라 턴온되는 것을 특징으로 하는 불휘발성 메모리 장치.
13. 페이지 버퍼에 저장된 데이터 및 감지노드 디스차지 신호에 따라 선택적으로 감지노드를 접지시키는 감지노드 디스차지부를 포함하는 페이지 버퍼들을 포함하는 불휘발성 메모리 장치의 동작 방법에 있어서,

    상기 페이지 버퍼에 저장된 데이터에 따라 프로그램 동작을 수행하는 단계 와,

    감지노드를 선택적으로 프리차지 시키는 단계와,

    상기 감지노드와 비트라인을 접속시켜 비트라인을 선택적으로 프리차지시키는 단계와,

    검증대상 셀의 상태에 따라 비트라인의 전압레벨이 변화되는 단계와,

    상기 비트라인의 전압레벨을 센싱하여 페이지 버퍼에 저장시키는 단계와,

    상기 저장된 데이터를 기초로 프로그램 동작의 완료여부를 평가하는 단계와,

    프로그램 대상 셀들이 기준전압 이상으로 프로그램이 완료될때 까지 상기 단계들을 반복수행하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
14. 제13항에 있어서, 상기 페이지 버퍼에 저장된 데이터에 따라 프로그램 동작을 수행하는 단계는

    상기 페이지 버퍼의 데이터 래치부의 제1 노드에 '0' 데이터가 저장된 경우 프로그램 동작이 수행되는 단계와,

    상기 페이지 버퍼의 데이터 래치부의 제1 노드에 '1' 데이터가 저장된 경우 프로그램 동작의 수행이 방지되는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
15. 제13항에 있어서, 상기 페이지 버퍼에 저장된 데이터에 따라 감지노드를 선 택적으로 프리차지시키는 단계는

    감지노드 프리차지부를 동작시켜 상기 감지노드를 프리차지시키는 단계와,

    상기 페이지 버퍼에 프로그램 금지 대상 데이터가 저장된 경우 상기 감지노드 디스차지부를 동작시켜 감지노드를 디스차지시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
16. 제13항에 있어서, 상기 페이지 버퍼에 저장된 데이터에 따라 감지노드를 선택적으로 프리차지시키는 단계는

    감지노드 프리차지부를 동작시켜 상기 감지노드를 프리차지시키는 단계와,

    상기 페이지 버퍼에 프로그램 대상 셀이 기준전압 이상으로 프로그램되었음을 알리는 프로그램 완료 데이터가 저장된 경우 상기 감지노드 디스차지부를 동작시켜 감지노드를 디스차지시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
17. 제13항에 있어서, 상기 감지노드와 비트라인을 접속시켜 비트라인을 선택적으로 프리차지시키는 단계는

    상기 페이지 버퍼에 프로그램 금지 대상 데이터가 저장되거나, 프로그램 대상 셀이 기준전압 이상으로 프로그램되었음을 알리는 프로그램 완료 데이터가 저장된 경우 상기 비트라인이 접지상태를 유지하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
18. 제13항에 있어서, 상기 비트라인의 전압레벨을 센싱하여 페이지 버퍼에 저장시키는 단계는

    상기 검증대상 셀의 상태에 따라 비트라인의 전압레벨이 변화되는 단계에 의한 비트라인의 전압레벨이 소정레벨 이상인 경우 상기 페이지 버퍼에 프로그램 대상 셀이 기준전압 이상으로 프로그램되었음을 알리는 프로그램 완료 데이터를 저장시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
19. 복수의 레지스터와, 각 레지스터에 저장된 데이터 및 감지노드 디스차지 신호에 따라 선택적으로 감지노드를 접지시키는 복수의 감지노드 디스차지부를 포함하는 페이지 버퍼들을 포함하는 불휘발성 메모리 장치의 동작 방법에 있어서,

    상기 페이지 버퍼에 저장된 데이터에 따라 프로그램 동작을 수행하는 단계와,

    상기 페이지 버퍼의 제1 레지스터에 저장된 데이터에 따라 감지노드를 선택적으로 프리차지 시키는 단계와,

    상기 감지노드와 비트라인을 접속시켜 비트라인을 선택적으로 프리차지시키는 단계와,

    제1 예비전압을 기준으로 검증 동작을 수행하여 제1 예비전압 이상으로 프로그램 된 셀은 제1 레지스터에 프로그램 완료 데이터를 저장시키는 단계와,

    프로그램 대상 셀들이 제1 예비전압이상으로 프로그램이 완료된 경우 상기 페이지 버퍼에 저장된 데이터에 따라 프로그램 동작을 수행하는 단계와,

    상기 페이지 버퍼의 제2 레지스터에 저장된 데이터에 따라 감지노드를 선택적으로 프리차지시키는 단계와,

    제1 기준전압을 기준으로 검증 동작을 수행하여 제1 기준전압 이상으로 프로그램 된 셀은 제2 레지스터에 프로그램 완료 데이터를 저장시키는 단계와,

    프로그램 대상 셀들이 제1 기준전압이상으로 프로그램이 완료된 경우 프로그램 동작을 종료하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
20. 제19항에 있어서, 상기 페이지 버퍼에 저장된 데이터에 따라 프로그램 동작을 수행하는 단계는

    상기 페이지 버퍼의 제1 레지스터에 '0' 데이터가 저장된 경우 프로그램 동작이 수행되는 단계와,

    상기 페이지 버퍼의 제1 레지스터 및 제2 레지스터에 '1' 데이터가 저장된 경우 프로그램 동작의 수행이 방지되는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
21. 제19항에 있어서, 상기 페이지 버퍼의 제1 레지스터에 저장된 데이터에 따라 감지노드를 선택적으로 프리차지 시키는 단계는

    감지노드 프리차지부를 동작시켜 상기 감지노드를 프리차지시키는 단계와,

    상기 페이지 버퍼의 제1 레지스터에 프로그램 금지 대상 데이터 또는 프로그램 대상 셀이 상기 제1 예비전압 이상으로 프로그램되었음을 알리는 프로그램 완료 데이터가 저장된 경우 제1 감지노드 디스차지부를 동작시켜 감지노드를 디스차지시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
22. 제19항에 있어서, 상기 프로그램 대상 셀들이 제1 예비전압이상으로 프로그램이 완료된 경우 상기 페이지 버퍼에 저장된 데이터에 따라 프로그램 동작을 수행하는 단계는

    프로그램 대상 셀의 비트라인 전압을 0V 보다 크고 전원전압보다는 작게 인가시켜 프로그램 동작을 수행하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
23. 제19항에 있어서, 상기 프로그램 대상 셀들이 제1 예비전압이상으로 프로그램이 완료된 경우 상기 페이지 버퍼에 저장된 데이터에 따라 프로그램 동작을 수행하는 단계는

    상기 페이지 버퍼의 제2 레지스터에 '0' 데이터가 저장된 경우 프로그램 동작이 수행되는 단계와,

    상기 페이지 버퍼의 제1 레지스터 및 제2 레지스터에 '1' 데이터가 저장된 경우 프로그램 동작의 수행이 방지되는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
24. 제19항에 있어서, 상기 페이지 버퍼의 제2 레지스터에 저장된 데이터에 따라 감지노드를 선택적으로 프리차지 시키는 단계는

    감지노드 프리차지부를 동작시켜 상기 감지노드를 프리차지시키는 단계와,

    상기 페이지 버퍼의 제2 레지스터에 프로그램 금지 대상 데이터 또는 프로그램 대상 셀이 상기 제1 기준전압 이상으로 프로그램되었음을 알리는 프로그램 완료 데이터가 저장된 경우 제2 감지노드 디스차지부를 동작시켜 감지노드를 디스차지시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
25. 페이지 버퍼에 저장된 데이터 및 감지노드 디스차지 신호에 따라 선택적으로 감지노드를 접지시키는 감지노드 디스차지부를 포함하는 페이지 버퍼들을 포함하는 불휘발성 메모리 장치의 동작 방법에 있어서,

    상기 페이지 버퍼에 저장된 데이터에 따라 프로그램 동작을 수행하는 단계와,

    상기 페이지 버퍼에 저장된 데이터에 따라 선택적으로 검증 동작을 수행하되, 프로그램 대상 데이터가 저장된 셀에 대해서만 검증 동작을 수행하는 단계와,

    프로그램 대상 셀들이 기준전압 이상으로 프로그램이 완료될때 까지 상기 단계들을 반복수행하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
26. 제25항에 있어서, 상기 페이지 버퍼에 저장된 데이터에 따라 선택적으로 검 증 동작을 수행하되, 프로그램 대상 데이터가 저장된 셀에 대해서만 검증 동작을 수행하는 단계는

    상기 페이지 버퍼에 저장된 데이터에 따라 감지노드를 선택적으로 프리차지 시키는 단계와,

    상기 감지노드와 비트라인을 접속시켜 비트라인을 선택적으로 프리차지시키는 단계와,

    검증대상 셀의 상태에 따라 비트라인의 전압레벨이 변화되는 단계와,

    상기 비트라인의 전압레벨을 센싱하여 페이지 버퍼에 저장시키는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
27. 메모리 셀에 프로그램시킬 데이터를 저장하거나 메모리 셀로부터 독출한 데이터를 저장하는 데이터 래치부와,

    상기 데이터 래치부에 저장된 데이터에 따라 감지노드를 접지시키거나 감지노드에 전원전압을 인가시키는 감지노드 전압설정부를 포함하는 페이지 버퍼들을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
28. 제27항에 있어서, 상기 데이터 래치부의 제1 노드에 저장된 데이터를 선택적으로 감지노드에 인가하는 데이터 전송부를 더 포함하는 불휘발성 메모리 장치.
29. 제27항에 있어서, 상기 감지노드 전압 설정부는 감지노드와 상기 데이터 래 치부의 제2 노드에 접속되며, 제어신호에 따라 턴온되는 NMOS 트랜지스터를 포함하는 불휘발성 메모리 장치.
30. 제27항에 있어서, 상기 감지노드 전압 설정부는 상기 데이터 래치부에 프로그램 대상 데이터가 저장된 경우 감지노드를 하이레벨로 프리차지시키고,

    상기 데이터 래치부에 프로그램 금지 대상 데이터가 저장된 경우 감지노드를 로우레벨로 디스차지시키는 불휘발성 메모리 장치.

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