JP2010170645A - 不揮発性メモリ装置及びその動作方法 - Google Patents

不揮発性メモリ装置及びその動作方法 Download PDF

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Abstract

【課題】 ソースラインバウンシング現象とビットラインカップリングノイズ等を解消するためにプログラム対象セルを除いた残りのセルに対しては検証動作を遂行しない不揮発性メモリ装置、及びその動作方法を提供する。
【解決手段】 メモリセルにプログラムさせるデータを格納するとかメモリセルから読出したデータを格納するデータラッチ部と、前記データラッチ部に格納されたデータ、及び感知ノードディスチャージ信号によって選択的に感知ノードを接地させる感知ノードディスチャージ部とを含んだページバッファと、を含む。
【選択図】 図６

Description

本発明は不揮発性メモリ装置及びその動作方法に関する。
近年、電気的にプログラムと消去が可能で、一定の周期にデータを再作成しなければならないリフレッシュ機能が必要でない不揮発性メモリ素子に対する需要が増加している。
前記不揮発性メモリセルは、電気的なプログラム/消去動作が可能な素子として薄い酸化膜に印加される強い電場によって電子が移動しながらセルのしきい値電圧を変化させてプログラム及び消去動作を遂行する。
このような不揮発性メモリ装置のプログラム動作が遂行されれば、各セルのしきい値電圧は同一の値を持つことができず、ある程度の偏差を持って分布を形成するようになる。このような分布が広くなるほど読出しマージンが狭くなって不揮発性メモリ装置の特性を悪化させる。特に、マルチレベルセルＭＬＣ（ｍｕｌｔｉ ｌｅｖｅｌ ｃｅｌｌ）プログラム方式のように３個以上の互いに異なる分布を持つ場合には、各状態別分布が狭くなるほど良い。しかし、メモリ装置の集積度が増加しながら、各セルのサイズが縮小されることによって変則（ａｂｎｏｒｍａｌ）現象が現われながら分布がさらに広くなっている。
通常、使われるＩＳＰＰ（Ｉｎｃｒｅｍｅｎｔａｌ ｓｔｅｐ ｐｕｌｓｅ ｐｒｏｇｒａｍ）プログラム方式による不揮発性メモリ装置の全体しきい値電圧分布は、アンダープログラム現象、ＩＳＰＰのステップ電圧、フローティングゲート干渉、ビットラインカップリングノイズ（Ｂｉｔ Ｌｉｎｅ Ｃｏｕｐｌｉｎｇ Ｎｏｉｓｅ）、変則現象等、多様な要素によって決定される。
その中でも、本発明ではソースラインバウンシング（Ｓｏｕｒｃｅ Ｌｉｎｅ Ｂｏｕｎｃｉｎｇ）現象によって発生されるアンダープログラム現象とビットラインカップリングノイズによるしきい値電圧分布増加等の問題を解消しようとする。
したがって、本発明は上記問題を鑑みてなされたものであって、その目的は、ソースラインバウンシング現象とビットラインカップリングノイズ等を解消するためにプログラム対象セルを除いた残りのセルに対しては検証動作を遂行しない不揮発性メモリ装置、及びその動作方法を提供することである。
上記目的を達成するための本発明の不揮発性メモリ装置は、メモリセルにプログラムさせるデータを格納するか、メモリセルから読出したデータを格納するデータラッチ部と、前記データラッチ部に格納されたデータ、及び感知ノードディスチャージ信号によって選択的に感知ノードを接地させる感知ノードディスチャージ部と、を含むページバッファを含むことを特徴とする。
また、本発明の不揮発性メモリ装置は、メモリセルにプログラムさせるデータを格納するか、メモリセルから読出したデータを格納する第１レジスタと、前記第１レジスタに格納されたデータ及び第１感知ノードディスチャージ信号によって選択的に感知ノードを接地させる第１感知ノードディスチャージ部とを含むページバッファを含むことを特徴とする。
また、本発明の不揮発性メモリ装置の動作方法は、ページバッファに格納されたデータ及び感知ノードディスチャージ信号によって選択的に感知ノードを接地させる感知ノードディスチャージ部を含むページバッファを含む不揮発性メモリ装置の動作方法において、前記ページバッファに格納されたデータによってプログラム動作を遂行する段階と、前記ページバッファに格納されたデータによって感知ノードを選択的にフリーチャージさせる段階と、前記感知ノードとビットラインを接続させてビットラインを選択的にフリーチャージさせる段階と、検証対象セルの状態によってビットラインの電圧レベルが変化される段階と、前記ビットラインの電圧レベルをセンシングしてページバッファに格納させる段階と、前記格納されたデータを基礎としてプログラム動作の完了可否を評価する段階と、プログラム対象セルのしきい値電圧が基準電圧以上になってプログラムが完了するまで前記各段階を繰り返し遂行する段階と、を含むことを特徴とする。
また、本発明の不揮発性メモリ装置の動作方法は、複数のレジスタと、各レジスタに格納されたデータ及び感知ノードディスチャージ信号によって選択的に感知ノードを接地させる複数の感知ノードディスチャージ部を含むページバッファを含む不揮発性メモリ装置の動作方法において、前記ページバッファに格納されたデータによってプログラム動作を遂行する段階と、前記ページバッファの第１レジスタに格納されたデータによって感知ノードを選択的にフリーチャージさせる段階と、前記感知ノードとビットラインを接続させてビットラインを選択的にフリーチャージさせる段階と、第１基準電圧を基準として検証動作を遂行し、第１基準電圧以上にプログラムされたセルは、第１レジスタにプログラム完了データを格納させる段階と、プログラム対象セルのしきい値電圧が第１基準電圧以上になってプログラムが完了した場合、前記ページバッファに格納されたデータによってプログラム動作を遂行する段階と、前記ページバッファの第２レジスタに格納されたデータによって感知ノードを選択的にフリーチャージさせる段階と、第１基準電圧を基準として検証動作を遂行し、第１基準電圧以上にプログラムされたセルは、第２レジスタにプログラム完了データを格納させる段階と、プログラム対象セルのしきい値電圧が第１基準電圧以上になってプログラムが完了した場合、プログラム動作を終了する段階と、を含むことを特徴とする。
また、本発明の不揮発性メモリ装置の動作方法は、ページバッファに格納されたデータ及び感知ノードディスチャージ信号によって選択的に感知ノードを接地させる感知ノードディスチャージ部を含むページバッファを含む不揮発性メモリ装置の動作方法において、前記ページバッファに格納されたデータによってプログラム動作を遂行する段階と、前記ページバッファに格納されたデータによって選択的に検証動作を遂行するが、プログラム対象データが格納されたセルに対してのみ検証動作を遂行する段階と、プログラム対象セルのしきい値電圧が基準電圧以上になってプログラムが完了するまで前記各段階を繰り返し遂行する段階と、を含むことを特徴とする。
また、本発明の不揮発性メモリ装置は、メモリセルにプログラムさせるデータを格納するか、メモリセルから読出したデータを格納するデータラッチ部と、前記データラッチ部に格納されたデータによって感知ノードを接地させるか感知ノードに電源電圧を印加させる感知ノード電圧設定部と、を含むページバッファを含むことを特徴とする。
上述のように、本発明によれば、以前の場合、プログラム禁止対象セルと接続されたビットラインもやはりハイレベル状態でディスチャージされながら相当な量の電流が消耗されたが、前述した本発明の課題を解決するための手段によればプログラム禁止対象セルの場合、ディスチャージ状態を継続維持するので、これによる電流消耗はほとんどない。
また、繰り返されるプログラム動作及び検証動作によってしきい値電圧が基準電圧以上に上昇したセル、すなわち、プログラムが完了したセルも同様にディスチャージ状態にあるので、接地状態をそのまま維持して電流消耗が遮断される。その結果、ビットライン間のカップリングノイズ及びソースラインバウンシング現象を最小化することができる。
通常的な不揮発性メモリ装置のプログラム動作で各セルの分布を分析したグラフである。 ソースラインの抵抗成分によって発生するソースラインバウンシング現象を説明するための図である。 図２におけるビットラインカップリングノイズの発生を説明するための図である。 通常的な不揮発性メモリ装置の構成を示した回路図である。 不揮発性メモリ装置の通常的なプログラム及び検証動作の時に印加される各種制御信号を示した波形図である。 本発明の一実施形態による不揮発性メモリ装置を示した回路図である。 本発明の一実施形態による不揮発性メモリ装置の検証動作の時に印加される各種制御信号を示した波形図である。 本発明の一実施形態による不揮発性メモリ装置のプログラム、及び検証方法を示した順序図である。 本発明の更に他の実施形態による不揮発性メモリ装置のページバッファを示した回路図である。 本発明の更に他の実施形態による不揮発性メモリ装置の検証方法を説明するための図である。 本発明の更に他の実施形態による不揮発性メモリ装置の検証方法を示した順序図である。 本発明の更に他の実施形態による不揮発性メモリ装置を示した回路図である。
以下、添付された図面を参照して本発明の好ましい実施形態について詳細に説明する。
本発明は、以下開示される実施形態に限定されるのではなく、互いに異なる多様な形態に具現され、単に本実施形態は本発明の開示が完全になるようにし、通常の知識を有する者に発明の範疇を完全に知らせてるために提供されるものである。図面における同一符号は同じ要素を指称する。図１は、通常的な不揮発性メモリ装置のプログラム動作における各セルの分布を分析したグラフである。
不揮発性メモリ装置のプログラム動作が遂行されれば、各セルのしきい値電圧は同じ値を持つことができず、ある程度の偏差を持って分布を形成するようになる。このような分布が広くなるほど読出しマージンが狭くなって不揮発性メモリ装置の特性を悪くする。
特に、マルチレベルセル（ＭＬＣ；ｍｕｌｔｉ ｌｅｖｅｌ ｃｅｌｌ）プログラム方式のように３個以上の互いに異なる分布を持つ場合には、各状態別分布が狭くなるほど良い。しかし、メモリ装置の集積度が増加しながら、各セルのサイズが縮小されることによって変則（ａｂｎｏｒｍａｌ）現象が現われながら分布がさらに広くなっている。
通常、使われるＩＳＰＰ（Ｉｎｃｒｅｍｅｎｔａｌ ｓｔｅｐ ｐｕｌｓｅ ｐｒｏｇｒａｍ）プログラム方式による不揮発性メモリ装置の全体しきい値電圧分布は、アンダープログラム現象、ＩＳＰＰのステップ電圧、フローティングゲート干渉、ビットラインカップリングノイズ（Ｂｉｔ Ｌｉｎｅ Ｃｏｕｐｌｉｎｇ Ｎｏｉｓｅ）、変則現象等、多様な要素によって決定される。
その中でも、図示されたページ単位の分布において左側末端部（ｌｅｆｔ−ｔａｉｌ）に位置したセルは、主にアンダープログラム現象によって発生される。このようなセルはソースラインバウンシング現象によって発生される。また、ページ単位の分布において右側末端部（ｒｉｇｈｔ−ｔａｉｌ）に位置したセルは、主にビットラインカップリングノイズによって発生されるセルである。これは前記ビットラインカップリングノイズ隣接ビットラインの状態によってプログラム対象セルの状態に影響を与えることを意味する。
前記ステップ電圧はプログラム性能を左右する要素であり、ステップ電圧が低ければ低いほど分布は狭くなるが、プログラム動作に必要とされる時間が増加するようになるという問題がある。前記変則現象による分布はセルサイズの減少による電荷のトラップ、またはディ−トラップ（ｄｅｔｒａｐ）によるもので、これを制御することは難しいことと知られている。この中でも本発明では前記左右末端部に位置した分布を最小化させようと、ソースラインバウンシング現象とビットラインカップリングノイズを最小化させようとする。
図２（ａ），（ｂ）は、ソースラインの抵抗成分によって発生するソースラインバウンシング現象を説明するための図である。
まず、メモリセルアレイの構造について説明する。メモリセルアレイはデータを格納するメモリセルと、前記メモリセルを選択して活性化するワードラインＷＬ０、ＷＬ１、…ＷＬｎと、前記メモリセルのデータを入出力することができるビットラインＢＬ０、ＢＬ１、…ＢＬｍを含み、前記複数のワードラインＷＬ及び複数のビットラインＢＬがマトリックス形態に配列された構造である。
前記メモリセルアレイはソース選択トランジスタＳＳＬとドレイン選択トランジスタＤＳＬとの間に直列連結されたストリング構造のメモリセルを含む。前記メモリセルのゲートは、ワードラインＷＬに連結され、同一のワードラインＷＬに共通連結されたメモリセルの集合をページと言う。それぞれのビットラインＢＬに連結された複数のストリングが共通ソースラインＣＳＬに並列連結されてブロックを構成する。
一方、それぞれのストリングは共通ソースラインＣＳＬと接続されるが、前記共通ソースラインＣＳＬはｎ+拡散されたソースライン（ｎ+ｄｉｆｆｕｓｅｄ ｓｏｕｒｃｅ ｌｉｎｅ）であり、抵抗成分を含み、このソースラインの大きい抵抗によってノイズが発生し、これによってしきい値電圧制御に影響を及ぼすことになる。
前記図面は選択されたワードラインＷＬのページをすべてプログラムする場合を仮定する。この時、図２（ａ）ではますプログラムされるセル、すなわち、ファストプログラムセル（ｆａｓｔ ｐｒｏｇｒａｍ ｃｅｌｌ）の外に、同一ワードラインＷＬでプログラムの対象になるがプログラムされていないスロープログラムセル（ｓｌｏｗ ｐｒｏｇｒａｍ ｃｅｌｌ）を同時に含んでいる。
通常的な検証動作によれば、ビットラインＢＬをハイレベルにフリーチャージさせた状態で、セルの状態によってビットラインＢＬの電圧レベルが変更されるかどうかを根拠としてプログラム完了の可否を判断する。すなわち、プログラムが完了すればビットラインＢＬはハイレベルを維持するようになり、プログラムされなかったら共通ソースラインＣＳＬを介してビットラインＢＬの電圧がディスチャージされる。スロープログラムセルのいずれもが"１"に表示される場合、まだプログラムされなかったので、フリーチャージレベルから接地電圧へディスチャージされる。この時、ソースラインの抵抗によってソースラインの電圧が高くなってファストプログラムセルのソース電圧も高くなる。結局、共通ソースラインＣＳＬのノイズによってファストプログラムセルのセンシング電流ＩＣｅｌｌを減少させるようになる。
このように減少された電流により、ファストプログラムセルはしきい値電圧が検証電圧よりも小さいにもかかわらず、検証を通過するようになり、これらのセルはプログラムされたものと見て以後これ以上プログラムが遂行されなくなる。
図２（ｂ）は、前記スロープログラムセルらもすべてプログラムされて共通ソースラインＣＳＬのノイズが減少された状況を図示している。このような状況で読出し動作を遂行する場合、共通ソースラインＣＳＬのノイズが減少されてバウンシング現象がなくなり、ファストプログラムセルへ流れる電流は検証動作の時に比べて増加するようになる。その結果、読出し電圧よりもしきい値電圧がさらに低いものと読出される。
このように周辺セルのプログラム状態によってソースラインの電圧レベルが変わるバウンシング現象が発生するようになり、これによって特定セルをパスする電流のレベルが相異なっているように変わるようになることによって、プログラムされないセルにもかかわらずプログラムされたことと判断されるセル、すなわちアンダープログラムされたセルが発生するようになる。
図３は、前記ビットラインカップリングノイズの発生を説明するための図である。
不揮発性メモリ装置に集積されるメモリの容量が大きくなるにつれてビットラインＢＬの間のカップリングノイズが問題になっている。プログラムされたセルのビットラインＢＬ１と隣接したビットラインＢＬ２が消去セルと連結されている場合、前記隣接ビットラインＢＬ２に対する読出し動作の時、フリーチャージレベルから０Ｖへ電圧が遷移され、ビットラインカップリングによってプログラムされたセルのビットラインＢＬ１の電圧も減少するようになる。
メモリの容量が大きくなるにつれてビットラインＢＬのピッチ（ｐｉｔｃｈ）が小くなり、その結果、カップリング係数は８０％以上に増加する。したがって、プログラムされたセル（Ｏｆｆ−Ｃｅｌｌ）が消去セル（Ｏｎ−Ｃｅｌｌ）の間に置かれている場合に、プログラムされたセルのビットライン電圧がフリーチャージレベルの２０％まで下がるようになる。これはビットライン電圧の変動幅をフリーチャージレベルの８０％以上になるようにしなければならないということを意味する。
このようなビットラインカップリングによる電圧の降下を防止するための方法で、図示されたような構成が知られている。すなわち、全体ビットラインＢＬを偶数番目ビットラインのグループであるイーブンビットラインＢＬｅと奇数番目ビットラインのグループであるオードビットラインＢＬｏに分け、それぞれに対するプログラム、検証、読出し動作等を独立的に遂行する。例えば、イーブンビットラインＢＬｅと接続されたセルに対して読出し動作を遂行する場合、オードビットラインＢＬｏは接地をさせて遮断ライン（Ｓｈｉｅｌｄｉｎｇ Ｌｉｎｅ）として使用する。したがってイーブンビットラインＢＬｅとオードビットラインＢＬｏ間のカップリングノイズは除去することができる。
しかし、メモリセルサイズの減少によりイーブンビットラインＢＬｅ間のカップリングノイズ、オードビットラインＢＬｏ間のカップリングノイズが増加することになる。また、１ページに含まれるメモリセルの個数が増加することによってビットラインカップリングノイズが発生される確率も高くなっている。一方、ページに含まれるメモリセルの増加は読出し動作の時、セル電流を増加させて前に説明したソースラインバウンシングを大きくする要素として作用することができる。
図４は、通常的な不揮発性メモリ装置の構成を図示した回路図である。
前記不揮発性メモリ装置400は複数（多数）のメモリセルを含むメモリセルアレイ410と、前記メモリセルと接続されて特定データをプログラムするか前記メモリセルに格納されたデータを読出しするページバッファ420を含む。
前記メモリセルアレイ410はデータを格納するメモリセルＭＣ０〜ＭＣｎと、前記メモリセルを選択して活性化するワードラインＷＬ<０:ｎ>と、前記メモリセルのデータを入出力することができるビットラインＢＬｅ、ＢＬｏを含み、前記複数のワードラインＷＬ及び複数のビットラインＢＬがマトリックス形態に配列された構造である。
前記メモリセルアレイ410は、ビットラインＢＬとメモリセルの間に接続されるドレイン選択トランジスタＤＳＴｅ、ＤＳＴｏと、共通ソースラインＣＳＬとメモリセルの間に接続されるソース選択トランジスタＳＳＴｅ、ＳＳＴｏを含む。また、前記ソース選択トランジスタＳＳＴｅ、ＳＳＴｏとドレイン選択トランジスタＤＳＴｅ、ＤＳＴｏの間に直列接続された複数のメモリセルを含むが、これをセルストリング(string)412という。
前記メモリセルのゲートは、ワードラインＷＬに連結され、同じワードラインＷＬに共通連結されたメモリセルの集合をページ（ｐａｇｅ）414と言う。それぞれのビットラインＢＬに連結された複数個のストリングが共通ソースラインＣＳＬに並列連結されてブロックを構成する。
前記ページバッファ420は、特定セルと接続されたビットラインＢＬを感知ノードSOと選択的に接続させるビットライン選択部430、感知ノードSOにハイレベルの電源電圧を印加する感知ノードフリーチャージ部440、特定セルにプログラムさせるデータを臨時格納するか、特定セルから読出したデータを臨時格納するデータラッチ部450、前記データラッチ部450に格納させるデータを入力するデータ設定部460、前記感知ノードSOのレベルによってデータラッチ部450の特定ノードに接地電圧を印加させる感知ノードセンシング部470、前記データラッチ部450に格納されたデータを感知ノードSOに印加するデータ伝送部480、前記データラッチ部450に格納されたデータによって検証完了可否を知らせる検証信号出力部490を含む。
前記ビットライン選択部430は、第１ビットライン選択信号BSLeに応答して前記イーブンビットラインＢＬｅと感知ノードSOを接続させるＮＭＯＳトランジスタＮ436と、第２ビットライン選択信号BSLｏに応答して前記オードビットラインＢＬｏと感知ノードSOを接続させるＮＭＯＳトランジスタＮ438を含む。また、前記ビットライン選択部430は特定レベルの可変電圧VIRPWRを印加する可変電圧VIRPWRの入力端、第１ディスチャージ信号DISCHeに応答して前記イーブンビットラインＢＬｅと可変電圧VIRPWRの入力端を接続させるＮＭＯＳトランジスタＮ432、第２ディスチャージ信号DISCHoに応答して前記オードビットラインＢＬｏと可変電圧VIRPWRの入力端を接続させるＮＭＯＳトランジスタＮ434を含む。
前記感知ノードフリーチャージ部440は、フリーチャージ信号Prechbに応答して前記感知ノードSOにハイレベル電圧ＶＤＤを印加する。このために、前記電源電圧ＶＤＤの端子と感知ノードSOとの間に接続されたＰＭＯＳトランジスタＰ440を含む。したがって、ローレベルのフリーチャージ信号に応答して前記感知ノードSOにハイレベルの電源電圧を印加する。
前記データラッチ部450は、特定セルにプログラムさせるデータを臨時格納するか特定セルから読出したデータを臨時格納する。このために、第１インバータＩＶ452の出力端子を第２インバータＩＶ454の入力端子に接続させ、第２インバータＩＶ454の出力端子を第１インバータＩＶ452の入力端子に接続させて構成する。この時、第１インバータＩＶ452の出力端子と第２インバータＩＶ454の入力端子が接続されるノードを第１ノードＱとし、第２インバータＩＶ454の出力端子と第１インバータＩＶ452の入力端子が接続されるノードを第２ノードＱｂと言う。
前記データ設定部460は、前記データラッチ部450の第１ノードＱに接地電圧を印加させる第１データ設定トランジスタＮ462と、第２ノードＱｂに接地電圧を印加させる第２データ設定トランジスタＮ464を含む。前記第１データ設定トランジスタＮ462は、前記感知ノードセンシング部470と第１ノードＱとの間に接続され、第１データ設定信号RESETに応答して前記感知ノードセンシング部470が伝達する接地電圧を前記第１ノードＱに印加させる。また、前記第２データ設定トランジスタＮ464は前記感知ノードセンシング部470と第２ノードＱｂとの間に接続され、第２データ設定信号SETに応答して前記感知ノードセンシング部470が伝達する接地電圧を前記第２ノードＱｂに印加させる。
前記感知ノードセンシング部470は感知ノードSOの電圧レベルによって接地電圧を前記データ設定部460に印加させる。このために、前記データ設定部460と接地端子の間に接続されたＮＭＯＳトランジスタＮ470を含む。したがって、感知ノードSOの電圧レベルによって接地電圧を前記データ設定部460に印加する。感知ノードSOの電圧レベルがハイレベルの場合に限って、接地電圧を前記データ設定部460に印加させるようになる。この時、ハイレベルの第１データ設定信号RESETが印加されれば、前記第１ノードＱに接地電圧が印加され、これは第１ノードＱにローレベルデータが印加されたことと見る。しかし、ハイレベルの第２データ設定信号SETが印加されれば、前記第２ノードＱｂに接地電圧が印加され、これは第１ノードＱにハイレベルデータが印加されたことと見る。
前記データ伝送部480は、前記データラッチ部450の第１ノードＱに格納されたデータを選択的に感知ノードSOに印加させる。このために、データ伝送信号TRANによって前記第１ノードＱと感知ノードSOを選択的に接続させるデータ伝送トランジスタＮ480を含む。
前記検証信号出力部490は前記データラッチ部450の第１ノードＱに格納されたデータによって検証完了可否を示す信号を出力する。このために、前記第１ノードＱの信号によってハイレベルの電源電圧端子を検証信号出力端ｎＷＤＯへ伝達するＰＭＯＳトランジスタＰ490を含む。他の実施形態として、前記第２ノードＱｂの信号によってハイレベルの電源電圧端子を検証信号出力端ｎＷＤＯへ伝達するＮＭＯＳトランジスタを使うことができる。
一方、図には示されていないが、他の実施形態として前記ビットライン選択部430のＮＭＯＳトランジスタＮ436、Ｎ438の役目を遂行する別途のスイッチング素子を含ませることができる。すなわち、ビットライン選択部430と感知ノードSOとの間にビットラインセンシング信号PBSENSEによってターンオンされるＮＭＯＳトランジスタを追加する場合、前記ＮＭＯＳトランジスタＮ436、Ｎ438のような役目を遂行するようになる。
図５は、不揮発性メモリ装置の通常的なプログラム、及び検証動作の時に印加される各種制御信号を示した波形図である。
（１プログラム動作）
ます、可変電圧VIRPWRの入力端に電源電圧を印加した状態でＮＭＯＳトランジスタＮ432またはＮ434をターンオンさせ、ビットラインＢＬをハイレベルにフリーチャージさせる（図５に示すＴ１区間）。
図５ではイーブンビットラインＢＬｅを先にフリーチャージさせている。それによってイーブンビットラインＢＬｅと接続されたセル、すなわち、イーブンページに含まれたセルがプログラム対象になって、データラッチ部450の第１ノードＱに格納されたデータによってプログラムの可否が決定される。通常的には第１ノードＱに‘０’データが格納された場合、プログラム対象になり、‘１’データが格納された場合、プログラム禁止対象になる。
次に、ハイレベルのデータ伝送信号TRAN、ビットライン選択信号BSL、ドレイン選択信号DSLが入力され、第１ノードＱのデータがビットラインＢＬに伝達されるようにする（図５に示すＴ２区間）。その結果、第１ノードＱに格納されたデータによってビットラインＢＬの電圧レベルが変化される。すなわち、第１ノードＱに‘０’データが格納された場合、ビットラインＢＬの電圧レベルがローレベルに遷移され、第１ノードＱに‘１’データが格納された場合、ビットラインＢＬの電圧レベルがハイレベルを維持する。
次に、選択されたワードラインＷＬにプログラム電圧Ｖpgm、非選択されたワードラインＷＬにパス電圧Ｖpassが印加される（図５に示すＴ３区間）。
例えば、図４において、第１ワードラインＷＬ<０>と接続されたセルに対してプログラム動作が遂行されると仮定する場合、該ワードラインＷＬ<０>に対してのみプログラム電圧Ｖpgmを印加し、残りのワードラインＷＬに対してはパス電圧Ｖpassを印加する。その結果、選択されたワードラインＷＬと接続されたセルの中でビットラインＢＬの電圧レベルメモリセルのチャンネル電圧がローレベルに遷移された状態のセルに対してのみＦＮトンネリング効果によってしきい値電圧が上昇するようになる。
前記プログラム電圧Ｖpgmとパス電圧Ｖpassの印加を中断してプログラム動作を中断する（図５に示すＴ４区間）。
（２検証動作）
前記プログラム動作遂行後、プログラム対象セルのしきい値電圧が基準電圧Ｖver以上に上昇したかどうかを確認するようになる。特にＩＳＰＰ（Ｉｎｃｒｅｍｅｎｔａｌ ｓｔｅｐ ｐｕｌｓｅ ｐｒｏｇｒａｍ）プログラム方法の場合、毎回プログラムパルス印加後検証動作を遂行し、プログラムパルスをさらに印加するかの可否を確認するようになる。
まず、感知ノードSOとビットラインＢＬとの接続を遮断した状態で感知ノードSOをハイレベルにフリーチャージさせ、ビットラインＢＬはローレベルにディスチャージさせる（図５に示すＴ５区間）。すなわち、ローレベルの感知ノードフリーチャージ信号Prechbを印加して感知ノードSOをハイレベルにフリーチャージさせる。また、接地状態の可変電圧VIRPWRの入力端とビットラインＢＬを接続させ、ビットラインＢＬをディスチャージさせる。
次に、第１電圧Ｖ１のビットライン選択信号BSLを印加してビットラインＢＬをハイレベルＶ１−Ｖｔでフリーチャージさせる（図５に示すＴ６区間）。この時、ドレイン選択信号DSLとソース選択信号SSLを印加し、ビットラインＢＬと共通ソースラインＣＳＬ間の電流経路が形成されるようにする。
次に、前記ビットライン選択信号BSLの印加を中断し、感知ノードSOとビットラインＢＬとの接続を解除し、検証対象セルのしきい値電圧状態によってビットラインＢＬの電圧レベルが変化されるようにする（図５に示すＴ７区間）。この時、検証対象セルのワードラインＷＬには基準電圧Ｖverが印加されて、残りのセルのワードラインＷＬにはパス電圧Ｖpassが印加される。したがって、残りのセルはいずれもターンオン状態になる。
もしも、検証対象セルのしきい値電圧が前記プログラム動作によって基準電圧Ｖver以上に上昇した場合には、該セルがターンオンされないので、ビットラインＢＬと共通ソースラインＣＳＬ間の電流経路が形成されず、ビットラインＢＬはフリーチャージされたレベルを維持するようになる。しかし、検証対象セルのしきい値電圧が前記プログラム動作に関係なく、基準電圧Ｖverよりも低い場合には該セルがターンオンされ、ビットラインＢＬと共通ソースラインＣＳＬ間の電流経路が形成され、ビットラインＢＬの電圧レベルはローレベルにディスチャージされる。
一方、次の図５に示す区間Ｔ８の動作のために前記フリーチャージ信号Prechbの印加を中断して感知ノードSOをフローティング状態にする。次に、第２電圧Ｖ２のビットライン選択信号BSLを印加してビットラインＢＬの電圧レベルをセンシングする（図５に示すＴ８区間）。
検証対象セルのしきい値電圧が基準電圧Ｖverよりも低くて前記ビットラインＢＬの電圧レベルが第２電圧Ｖ２よりも低ければ、前記第２電圧Ｖ２の印加によってＮＭＯＳトランジスタＮ436またはＮ438がターンオンされるので、感知ノードSOとビットラインＢＬが接続される。それによって感知ノードSOの電圧レベルもローレベルにディスチャージされる。
その反面、検証対象セルのしきい値電圧が基準電圧Ｖverよりも大きくて前記ビットラインＢＬの電圧レベルがハイレベルを維持すれば、前記第２電圧Ｖ２の印加によってＮＭＯＳトランジスタＮ436またはＮ438がターンオフされるので、感知ノードSOとビットラインＢＬが接続されない。それによってフローティング状態の感知ノードSOの電圧レベルが維持される。
それによって感知ノードセンシング部470の動作可否が決定される。すなわち、検証対象セルのしきい値電圧が基準電圧Ｖverよりも大きい場合に限って、感知ノードSOがハイレベルを維持し、感知ノードセンシング部470も動作する。この時、前記第２データ設定信号SETを印加すれば、接地電圧が第２ノードＱｂに印加され、第１ノードＱに‘１’データが格納される。プログラム禁止対象セルの場合、元々‘１’データが格納された状態なので、全体ページバッファの第１ノードＱに‘１’データが格納されることと判断されれば、検証動作が完了したことと見る。このような不揮発性メモリ装置の検証動作では、すべてのビットラインＢＬをハイレベルにフリーチャージさせた後、検証動作を遂行する。イーブンビットラインＢＬｅとオードビットラインＢＬｏを区分して動作する構成では、イーブンビットラインＢＬｅと接続されたセルを含むイーブンページ、オードビットラインＢＬｏと接続されたセルを含むオードページに区分してそれぞれ検証動作を遂行する。読出し動作も同様に前記検証動作と大体同じ原理によって進行される。
しかし、このような方法ではプログラム禁止対象セルのように検証動作を遂行しなくても良いセルのビットラインＢＬをフリーチャージさせ、検証結果、ディスチャージされることにより、ビットラインＢＬを介して無意味に流れる電流が発生することになる。また、その結果、ビットラインカップリングノイズをさらに深化させることになる。本発明ではソースラインバウンシング及びビットラインカップリングノイズを減少させるために、外部から入力されるデータによって選択的にビットラインＢＬをフリーチャージさせようとする。
図６は、本発明の一実施形態による不揮発性メモリ装置を示した回路図である。
前記不揮発性メモリ装置600は、複数（多数）のメモリセルを含むメモリセルアレイ610と、前記メモリセルと接続されて特定データをプログラムするか前記メモリセルに格納されたデータを読出しするページバッファ620を含む。
前記メモリセルアレイ610の詳細な構成についての説明は、図４の説明を参照する。
前記ページバッファ620は、特定セルと接続されたビットラインＢＬを感知ノードSOと選択的に接続させるビットライン選択部630、感知ノードSOにハイレベルの電源電圧を印加する感知ノードフリーチャージ部640、特定セルにプログラムさせるデータを臨時格納するか特定セルから読出したデータを臨時格納するデータラッチ部650、前記データラッチ部650に格納させるデータを入力するデータ設定部660、前記感知ノードSOのレベルによってデータラッチ部650の特定ノードに接地電圧を印加させる感知ノードセンシング部670、前記データラッチ部650に格納されたデータを感知ノードSOに印加するデータ伝送部680、前記データラッチ部650に格納されたデータによって検証完了の可否を知らせる検証信号出力部696を含む。また、前記データラッチ部650に格納されたデータ及び感知ノードディスチャージ信号DISSOによって選択的に感知ノードSOを接地させる感知ノードディスチャージ部690を含む。
前記ビットライン選択部630は、第１ビットライン選択信号BSLeに応答して前記イーブンビットラインＢＬｅと感知ノードSOを接続させるＮＭＯＳトランジスタＮ636と、第２ビットライン選択信号BSLｏに応答して前記オードビットラインＢＬｏと感知ノードSOを接続させるＮＭＯＳトランジスタＮ638を含む。また、前記ビットライン選択部630は特定レベルの可変電圧VIRPWRを印加する可変電圧VIRPWRの入力端、第１ディスチャージ信号DISCHeに応答して前記イーブンビットラインＢＬｅと可変電圧VIRPWRの入力端を接続させるＮＭＯＳトランジスタＮ632、第２ディスチャージ信号DISCHoに応答して前記オードビットラインＢＬｏと可変電圧VIRPWRの入力端を接続させるＮＭＯＳトランジスタＮ634を含む。
前記感知ノードフリーチャージ部640はフリーチャージ信号Prechbに応答して前記感知ノードSOにハイレベル電圧ＶＤＤを印加する。このために、前記電源電圧ＶＤＤの端子と感知ノードSOとの間に接続されたＰＭＯＳトランジスタＰ640を含む。したがって、ローレベルのフリーチャージ信号に応答して前記感知ノードSOにハイレベルの電源電圧を印加する。
前記データラッチ部650は、特定セルにプログラムさせるデータを臨時格納するか特定セルから読出したデータを臨時格納する。このために、第１インバータＩＶ652の出力端子を第２インバータＩＶ654の入力端子に接続させ、第２インバータＩＶ654の出力端子を第１インバータＩＶ652の入力端子に接続させて構成する。この時、第１インバータＩＶ652の出力端子と第２インバータＩＶ654の入力端子が接続されるノードを第１ノードＱとし、第２インバータＩＶ654の出力端子と第１インバータＩＶ652の入力端子が接続されるノードを第２ノードＱｂとする。
前記データ設定部660は、前記データラッチ部650の第１ノードＱに接地電圧を印加させる第１データ設定トランジスタＮ662と、第２ノードＱｂに接地電圧を印加させる第２データ設定トランジスタＮ664を含む。前記第１データ設定トランジスタＮ662は前記感知ノードセンシング部670と第１ノードＱとの間に接続され、第１データ設定信号RESETに応答して前記感知ノードセンシング部670が伝達する接地電圧を前記第１ノードＱに印加させる。また、前記第２データ設定トランジスタＮ664は前記感知ノードセンシング部670と第２ノードＱｂとの間に接続され、第２データ設定信号SETに応答して前記感知ノードセンシング部670が伝達する接地電圧を前記第２ノードＱｂに印加させる。
前記感知ノードセンシング部670は感知ノードSOの電圧レベルによって接地電圧を前記データ設定部660に印加させる。このために、前記データ設定部660と接地端子の間に接続されたＮＭＯＳトランジスタＮ670を含む。したがって感知ノードSOの電圧レベルによって接地電圧を前記データ設定部660に印加する。感知ノードSOの電圧レベルがハイレベルの場合に限って、接地電圧を前記データ設定部660に印加させるようになる。この時、ハイレベルの第１データ設定信号RESETが印加されれば、前記第１ノードＱに接地電圧が印加され、これは第１ノードＱにローレベルデータが印加されたものと見る。しかし、ハイレベルの第２データ設定信号SETが印加されれば、前記第２ノードＱｂに接地電圧が印加され、これは第１ノードＱにハイレベルデータが印加されたものと見る。
前記データ伝送部680は、前記データラッチ部650の第１ノードＱに格納されたデータを選択的に感知ノードSOに印加させる。このために、データ伝送信号TRANによって前記第１ノードＱと感知ノードSOを選択的に接続させるデータ伝送トランジスタＮ680を含む。
前記感知ノードディスチャージ部690は、データラッチ部650に格納されたデータ及び感知ノードディスチャージ信号DISSOによって選択的に感知ノードSOを接地させる。本発明では、前記データラッチ部650にプログラム禁止対象データ、またはプログラムが完了したことを示すデータが格納され、前記感知ノードディスチャージ信号DISSOが印加される場合、感知ノードSOを接地させようとする。
このために、前記感知ノードSOと接地端子の間に直列接続された第１スイッチング素子Ｎ692と第２スイッチング素子Ｎ694を含む。前記第１スイッチング素子Ｎ692は感知ノードディスチャージ信号DISSOをゲートへ入力を受け、感知ノードSOと第２スイッチング素子Ｎ694の間に接続される。前記第２スイッチング素子Ｎ694はデータラッチ部650の第１ノードＱに格納されたデータをゲートへ入力を受け、接地端子と第１スイッチング素子Ｎ692の間に接続される。
また、他の実施形態として第１ノードＱによってターンオンされるスイッチング素子Ｎ692が感知ノードSOに接続され、感知ノードディスチャージ信号DISSOによってターンオンされるスイッチング素子Ｎ694が接地端子に接続されるようにすることができる（図６の690_１参照）。
または、更に他の実施形態として第２ノードＱｂによってターンオンされるＰＭＯＳトランジスタＰ692が感知ノードSOに接続され、感知ノードディスチャージ信号DISSOによってターンオンされるスイッチング素子Ｎ694が接地端子に接続されるようにすることができる（図６の690_２参照）。
または、更に他の実施形態として第２ノードＱｂによってターンオンされるＰＭＯＳトランジスタＰ694が接地端子に接続され、感知ノードディスチャージ信号DISSOによってターンオンされるスイッチング素子Ｎ692が感知ノードSOに接続されるようにすることができる（図６の690_３参照）。
例えば、前記第１ノードＱにプログラム対象データである‘０’データが格納される場合、スイッチング素子Ｎ694がターンオンされずに感知ノードSOがディスチャージされない。また、前記第１ノードＱにプログラム禁止対象データである‘１’データが格納されても前記感知ノードディスチャージ信号DISSOが印加されなければ、感知ノードSOがディスチャージされない。
前記第１ノードＱにプログラム禁止対象データである‘１’データが格納されている状態で、前記感知ノードディスチャージ信号DISSOが印加される場合、感知ノードSOがディスチャージされ、このような場合、該ビットラインＢＬはハイレベルにフリーチャージされない。また、前記第１ノードＱに最初データ入力によってプログラム対象データである‘０’データが格納されてからプログラムが完了して前記第１ノードＱに格納されるデータが‘１’に変更された状態で、前記感知ノードディスチャージ信号DISSOが印加される場合、感知ノードSOがディスチャージされ、このような場合、該ビットラインＢＬはハイレベルにフリーチャージされない。すなわち、プログラム禁止対象セルのみならず、プログラム動作と検証動作を繰り返す途中で基準電圧Ｖver以上にプログラムが完了したセルに対してもビットラインＢＬをフリーチャージさせなくなる。
前記検証信号出力部696は、前記データラッチ部650の第１ノードＱに格納されたデータによって検証完了の可否を示す信号を出力する。このために、前記第１ノードＱの信号によってハイレベルの電源電圧端子を検証信号出力端ｎＷＤＯに伝達するＰＭＯＳトランジスタＰ696を含む。他の実施形態として、前記第２ノードＱｂの信号によってハイレベルの電源電圧端子を検証信号出力端ｎＷＤＯへ伝達するＮＭＯＳトランジスタを使うことができる。
一方、図示されていないが、他の実施形態として前記ビットライン選択部630のＮＭＯＳトランジスタＮ636、Ｎ638の役目を遂行する別途のスイッチング素子を含ませることができる。すなわち、ビットライン選択部630と感知ノードSOとの間にビットラインセンシング信号PBSENSEによってターンオンされるＮＭＯＳトランジスタを追加する場合、前記ＮＭＯＳトランジスタＮ636、Ｎ638のような役目を遂行するようになる。
図７は本発明の一実施形態による不揮発性メモリ装置の検証動作の時に印加される各種制御信号を示した波形図で、図８は本発明の一実施形態による不揮発性メモリ装置のプログラム及び検証方法を示した順序図である。
ます、図８に示すように、プログラム動作を遂行することに先立って、外部から入力されるデータが各ページバッファ620に格納される（段階710）。すなわち、各ページバッファ620のデータラッチ部650にプログラム対象データまたはプログラム禁止対象データが格納される。
次に、前記入力されたデータによってプログラム動作が遂行される（段階720）。プログラム動作に対する詳細内容は図５の内容を参照する。
次に、検証動作を遂行するにあたり、プログラム対象データが格納されたセルに対してのみに検証動作を遂行し、残りのセルに対しては検証動作を遂行しない。すなわち、プログラム禁止対象セルやプログラム対象セルの中で基準電圧Ｖver以上にプログラムが完了したセルに対してはそれ以上検証動作を遂行しない。このため、ページバッファ620に格納されたデータによって選択的に感知ノードSOをフリーチャージさせる（段階730、図７に示すＴ１区間）。
感知ノードSOとビットラインＢＬとの接続を遮断した状態で、感知ノードSOをハイレベルにフリーチャージさせるが、データラッチ部650に格納されたデータによって選択的に感知ノードSOをディスチャージさせる。すなわち、ローレベルの感知ノードフリーチャージ信号Prechbを印加して感知ノードSOをハイレベルにフリーチャージさせる。そしてハイレベルの感知ノードディスチャージ信号DISSOを印加する。その結果、プログラム対象データが格納されたページバッファ620に限って感知ノードSOがハイレベルにフリーチャージされる。
前記データラッチ部650にプログラム対象データが格納された場合、感知ノードディスチャージ信号DISSOに関係なく、感知ノードディスチャージ部690が接地電圧を感知ノードSOに供給することができない。しかし、前記データラッチ部650にプログラム禁止対象データまたはプログラムが完了したことを示すデータが格納された場合、感知ノードディスチャージ信号DISSOによって感知ノードディスチャージ部690が接地電圧を感知ノードSOに供給するので、感知ノードSOは接地状態に維持される。
次に、感知ノードSOとビットラインＢＬを接続させてビットラインＢＬを選択的にフリーチャージさせる（段階740、図７に示すＴ２区間）。
第１電圧Ｖ１のビットライン選択信号BSLまたはビットラインセンシング信号PBSENSEを印加してビットラインＢＬをハイレベルＶ１−Ｖｔでフリーチャージさせる。この時、ドレイン選択信号DSLとソース選択信号SSLを印加し、ビットラインＢＬと共通ソースラインＣＳＬ間の電流経路が形成できるようにする。この時、プログラム禁止対象データまたはプログラムが完了したことを示すデータが格納されたページバッファ620の感知ノードSOは接地状態にあるので、ビットラインＢＬも同様に接地状態を維持するようになる。
次に、検証対象セルのしきい値電圧状態によってビットラインＢＬの電圧レベルが変化されるようにする評価段階を遂行する（段階750、図７に示すＴ３区間）。
前記ビットライン選択信号BSLまたはビットラインセンシング信号PBSENSEの印加を中断し、感知ノードSOとビットラインＢＬとの接続を解除し、検証対象セルのしきい値電圧状態によってビットラインＢＬの電圧レベルが変化されるようにする。この時、検証対象セルのワードラインＷＬには基準電圧Ｖverが印加され、残りのセルのワードラインＷＬにはパス電圧Ｖpassが印加される。したがって残りのセルはいずれもターンオン状態になる。
もしも、検証対象セルのしきい値電圧が前記プログラム動作によって基準電圧Ｖver以上に上昇した場合には、該セルがターンオンされないので、ビットラインＢＬと共通ソースラインＣＳＬ間の電流経路が形成されず、ビットラインＢＬはフリーチャージされたレベルを維持するようになる。しかし検証対象セルのしきい値電圧が前記プログラム動作にもかかわらず、基準電圧Ｖverよりも低い場合には、該セルがターンオンされ、ビットラインＢＬと共通ソースラインＣＳＬ間の電流経路が形成され、ビットラインＢＬの電圧レベルはローレベルにディスチャージされる。
一方、プログラム禁止対象セルと接続されたビットラインＢＬは、前の図７に示すＴ２区間での動作でディスチャージ状態であったので、接地状態をそのまま維持する。従来の場合、プログラム禁止対象セルと接続されたビットラインＢＬも同様にハイレベル状態からディスチャージされながら相当な量の電流が消耗されたが、本発明ではディスチャージ状態をそのまま維持するので、これによる電流消耗はほとんどない。また、繰り返されるプログラム動作及び検証動作によってしきい値電圧が基準電圧Ｖver以上に上昇したセル、すなわちプログラムが完了したセルも同様に前の図７に示すＴ２区間での動作でディスチャージ状態であったので、接地状態をそのまま維持して電流消耗が遮断される。その結果、ビットラインＢＬ間のカップリングノイズ及びソースラインバウンシング現象を最小化することができる。
一方、次の図７に示すＴ４区間での動作のために前記感知ノードフリーチャージ信号Prechb、及び感知ノードディスチャージ信号DISSOの印加を中断して感知ノードSOをフローティング状態にする。
次に、ビットラインＢＬの電圧レベルをセンシングしてページバッファ620に格納させる（段階760、図７に示すＴ４区間）。
第２電圧Ｖ２のビットライン選択信号BSLまたはビットラインセンシング信号PBSENSEを印加してビットラインＢＬの電圧レベルをセンシングする。
検証対象セルのしきい値電圧が基準電圧Ｖverよりも低くて前記ビットラインＢＬの電圧レベルが第２電圧Ｖ２よりも低ければ、前記第２電圧Ｖ２の印加によってＮＭＯＳトランジスタＮ636またはＮ638がターンオンされるので、感知ノードSOとビットラインＢＬが接続される。それによって感知ノードSOの電圧レベルもローレベルにディスチャージされる。一方、プログラム禁止対象セルの場合、最初動作の時から感知ノードSOが接地状態を維持するようになる。
その反面、検証対象セルのしきい値電圧が基準電圧Ｖverよりも大きくて、前記ビットラインＢＬの電圧レベルがハイレベルを維持すれば、前記第２電圧Ｖ２の印加によってＮＭＯＳトランジスタＮ636またはＮ638がターンオフされるので、感知ノードSOとビットラインＢＬが接続されない。それによってフローティング状態の感知ノードSOの電圧レベルが維持される。
前記感知ノードSOの電圧レベルによって感知ノードセンシング部670の動作可否が決定される。すなわち、検証対象セルのしきい値電圧が基準電圧Ｖverよりも大きい場合に限って感知ノードSOがハイレベルを維持し、感知ノードセンシング部670も動作する。この時、前記第２データ設定信号SETを印加すれば、接地電圧が第２ノードＱｂに印加され、第１ノードＱに‘１’データが格納される。このように最初データ入力の時には、プログラム対象データである‘０’データが格納されているうち、しきい値電圧が基準電圧Ｖver以上に上昇してプログラムが完了したものと判断された場合にはプログラム完了データである‘１’データが格納される。即ち、ビットラインＢＬの電圧レベルをセンシングしてページバッファ620に格納させる段階760は、検証対象セルの状態によってビットラインＢＬの電圧レベルが変化される段階750によるビットラインＢＬの電圧レベルが所定レベル以上の場合、ページバッファ620にプログラム対象セルのしきい値電圧が基準電圧Ｖver以上になってプログラムされたことを知らせるプログラム完了データを格納させる。
すなわち、第１ノードＱに格納された‘１’データはプログラム禁止対象データであるか或いはプログラム完了データとして機能する。最初データ入力の時‘１’データが入力される場合、該データはプログラム禁止対象データを意味する。その反面、最初データ入力の時にはプログラム対象データである‘０’データが入力されてから、以後‘１’データに変更される場合にはプログラム完了データを意味するようになる。
次に、前記検証結果プログラム対象セルがいずれもプログラム完了したか否かの可否を確認して（段階770）、完了していない場合には、プログラム電圧をステップ電圧ほど増加させてプログラム動作と検証動作を繰り返し遂行する（段階780）。即ち、プログラム対象セルのしきい値電圧が基準電圧Ｖver以上になってプログラムが完了するまで前記段階720〜段階770を繰り返し遂行する。
プログラム禁止対象セルの場合、元々‘１’データが格納された状態なので、全体ページバッファ620の第１ノードＱに‘１’データが格納されることと判断されれば、検証動作が完了したことと見る。検証結果、プログラムが完了した場合にはプログラム動作が終わる。
このように検証動作において、プログラム禁止対象セルと接続されたビットラインＢＬに対してはフリーチャージ動作を遂行せず、接地状態を維持するようにする。その結果、ビットラインＢＬ間のカップリングノイズ及びソースラインバウンシング現象を最小化することができる。
図９は、本発明の更に他の実施形態による不揮発性メモリ装置のページバッファ800を示した回路図である。
前記ページバッファ800は、ビットライン選択部810、ビットラインセンシング部812、感知ノードフリーチャージ部814、感知ノードセンシング部816、第１レジスタ820、第２レジスタ830、第３レジスタ840、パス/フェイルチェック部880を含む。前記第１レジスタ820、第２レジスタ830、及び第３レジスタ840は同一の感知ノードSOに並列接続される。前記ビットライン選択部810の構成に対する説明は、図６のビットライン選択部630に対する説明を参照する。
本発明の実施形態では、ビットライン選択部810と感知ノードSOの間に連結されたビットラインセンシング部812を含む。前記ビットラインセンシング部812は、ビットラインセンシング信号PBSENSEに応答してターンオンされ、前記ビットライン選択部810と感知ノードSOに接続されたＮＭＯＳトランジスタＮ812を含む。検証/読出し動作の時に図７に示すセンシング電圧Ｖ１、Ｖ２を印加して特定メモリセルの状態が感知ノードSOに伝達されるようにする。このような構成において、前記ビットライン選択部810のＮＭＯＳトランジスタＮ815、Ｎ817は、ビットラインＢＬとビットライン共通ノードＢＬＣＭを選択的に接続させる役目をし、制御信号BSLe，BSLoとしてはハイレベルとローレベル信号が印加される。
前記感知ノードフリーチャージ部814と感知ノードセンシング部816に対する説明は、図６の感知ノードフリーチャージ部640と感知ノードセンシング部670に対する説明を参照する。
前記第１レジスタ820は、データが格納されるラッチ部822、データ設定信号CRST，CSETによって前記感知ノードセンシング部816へ伝達する接地電圧を前記ラッチ部822に伝達するデータ設定部826、前記ラッチ部822の第１ノードＱＣ_Ｎに格納されたデータを前記感知ノードSOへ伝達するデータ伝送部824、前記ラッチ部822に格納されたデータ及び第１感知ノードディスチャージ信号DISQCによって選択的に感知ノードSOを接地させる第１感知ノードディスチャージ部850を含む。
前記ラッチ部822は入力端子と出力端子が互いに接続された第１インバータＩＶ822、第２インバータＩＶ823を含む。第１インバータＩＶ822の出力端子と第２インバータＩＶ823の入力端子の接続ノードを第１ノードＱＣ_Ｎとし、第１インバータＩＶ822の入力端子と第２インバータＩＶ823の出力端子の接続ノードを第２ノードＱＣと言う。したがって、前記第１ノードＱＣ_Ｎと第２ノードＱＣには互いに相反したレベルのデータが格納される。
前記データ設定部826は、第１データ設定信号CSETによって前記感知ノードセンシング部816から伝達される接地電圧を前記第１ノードＱＣ_Ｎに印加させるＮＭＯＳトランジスタＮ828、第２データ設定信号CRSTによって前記感知ノードセンシング部816から伝達される接地電圧を前記第２ノードＱＣに印加させるＮＭＯＳトランジスタＮ826を含む。
前記データ伝送部824は、データ伝送信号TRANCによって前記ラッチ部822の第１ノードＱＣ_Ｎに格納されたデータを前記感知ノードSOへ伝達するＮＭＯＳトランジスタＮ827を含む。したがって前記データ伝送信号TRANCの印加によって前記第１ノードＱＣ_Ｎに格納されたデータを感知ノードSOに伝送することができる。
前記第１感知ノードディスチャージ部850は、前記ラッチ部822に格納されたデータ及び第１感知ノードディスチャージ信号DISQCによって選択的に感知ノードSOを接地させる。本発明では前記第１レジスタ820のラッチ部822にプログラム禁止対象データ、またはプログラムが完了したことを示すデータが格納され、第１感知ノードディスチャージ信号DISQCが印加される場合、感知ノードSOを接地させようとする。
このために、前記感知ノードSOと接地端子の間に直列接続された第１スイッチング素子Ｎ852と第２スイッチング素子Ｎ854を含む。前記第１スイッチング素子Ｎ852は第１感知ノードディスチャージ信号DISQCをゲートへ入力を受け、感知ノードSOと第２スイッチング素子Ｎ854の間に接続される。前記第２スイッチング素子Ｎ854は前記ラッチ部822の第１ノードＱＣ_Ｎに格納されたデータをゲートへ入力を受け、接地端子と第１スイッチング素子Ｎ852の間に接続される。
前記第２レジスタ830はデータが格納されるラッチ部832、データ設定信号MRST，MSETによって前記感知ノードセンシング部816へ伝達される接地電圧を前記ラッチ部832へ伝達するデータ設定部836、前記ラッチ部832の第１ノードＱＭ_Ｎに格納されたデータを前記感知ノードSOへ伝達するデータ伝送部834、前記ラッチ部832に格納されたデータ及び第２感知ノードディスチャージ信号DISQMによって選択的に感知ノードSOを接地させる第２感知ノードディスチャージ部860を含む。
前記ラッチ部832は入力端子と出力端子が互いに接続された第１インバータＩＶ832、第２インバータＩＶ833を含む。第１インバータＩＶ832の出力端子と第２インバータＩＶ833の入力端子の接続ノードを第１ノードＱＭ_Ｎだとし、第１インバータＩＶ832の入力端子と第２インバータＩＶ833の出力端子の接続ノードを第２ノードＱＭだとする。したがって前記第１ノードＱＭ_Ｎと第２ノードＱＭには互いに相反したレベルのデータが格納される。
前記データ設定部836は、第１データ設定信号MSETによって前記接地電圧供給部となる感知ノードセンシング部816から伝達される接地電圧を前記第１ノードＱＭ_Ｎに印加させるＮＭＯＳトランジスタＮ838、第２データ設定信号MRSTによって前記感知ノードセンシング部816へ伝達する接地電圧を前記第２ノードＱＭに印加させるＮＭＯＳトランジスタＮ836を含む。前記データ伝送部834はデータ伝送信号TRANＭによって前記ラッチ部832の第１ノードＱＭ_Ｎに格納されたデータを前記感知ノードSOへ伝達するＮＭＯＳトランジスタＮ834を含む。したがって、前記データ伝送信号TRANMの印加によって前記第１ノードＱＭ_Ｎに格納されたデータを感知ノードSOに伝送することができる。
前記第２感知ノードディスチャージ部860は、前記ラッチ部832に格納されたデータ及び第２感知ノードディスチャージ信号DISQMによって選択的に感知ノードSOを接地させる。本発明では前記第２レジスタ830のラッチ部832にプログラム禁止対象データが格納され、第２感知ノードディスチャージ信号DISQMが印加される場合、感知ノードSOを接地させようとする。
このために、前記感知ノードSOと接地端子の間に直列接続された第１スイッチング素子Ｎ862と第２スイッチング素子Ｎ864を含む。前記第１スイッチング素子Ｎ862は第２感知ノードディスチャージ信号DISQMをゲートに入力を受け、感知ノードSOと第２スイッチング素子Ｎ864との間に接続される。前記第２スイッチング素子Ｎ864は前記ラッチ部832の第１ノードＱＭ_Ｎに格納されたデータをゲートに入力を受け、接地端子と第１スイッチング素子Ｎ862の間に接続される。
前記第３レジスタ840はデータが格納されるラッチ部842、データ設定信号TRST，TSETによって前記感知ノードセンシング部816へ伝達される接地電圧を前記ラッチ部842へ伝達するデータ設定部846、前記ラッチ部842の第１ノードＱＴ_Ｎに格納されたデータを前記感知ノードSOへ伝達されるデータ伝送部844、前記ラッチ部842に格納されたデータ及び第３感知ノードディスチャージ信号DISQTによって選択的に感知ノードSOを接地させる第３感知ノードディスチャージ部870を含む。
前記ラッチ部842は入力端子と出力端子が互いに接続された第１インバータＩＶ842、第２インバータＩＶ843を含む。第１インバータＩＶ842の出力端子と第２インバータＩＶ843の入力端子の接続ノードを第１ノードＱＴ_Ｎとし、第１インバータＩＶ842の入力端子と第２インバータＩＶ843の出力端子の接続ノードを第２ノードＱＴとする。したがって、前記第１ノードＱＴ_Ｎと第２ノードＱＴには互いに相反したレベルのデータが格納される。
前記データ設定部846は第１データ設定信号ＴＳＥＴによって前記接地電圧供給部となる感知ノードセンシング部816へ伝達される接地電圧を前記第１ノードＱＴ_Ｎに印加させるＮＭＯＳトランジスタＮ848、第２データ設定信号TRSTによって前記感知ノードセンシング部816へ伝達される接地電圧を前記第２ノードＱＴに印加させるＮＭＯＳトランジスタＮ846を含む。
前記データ伝送部844は第１データ伝送信号TRANＴによって前記ラッチ部842の第１ノードＱＴ_Ｎに格納されたデータを前記感知ノードSOへ伝達されるＮＭＯＳトランジスタＮ845、第２データ伝送信号TRANＴ_Ｎによって前記ラッチ部842の第２ノードＱＴに格納されたデータを前記感知ノードSOへ伝達するＮＭＯＳトランジスタＮ844を含む。したがって、前記各データ伝送信号TRANT，TRANT_Nの印加によって前記ラッチ部842の特定ノードＱＴ、ＱＴ_Ｎに格納されたデータを感知ノードSOに伝送することができる。
前記第３感知ノードディスチャージ部870は、前記ラッチ部842に格納されたデータ及び第３感知ノードディスチャージ信号DISQTによって選択的に感知ノードSOを接地させる。本発明では前記第３レジスタのラッチ部842にプログラム禁止対象データが格納され、第３感知ノードディスチャージ信号DISQTが印加される場合、感知ノードSOを接地させようとする。
このために前記感知ノードSOと接地端子の間に直列接続された第１スイッチング素子Ｎ872と第２スイッチング素子Ｎ874を含む。前記第１スイッチング素子Ｎ872は第３感知ノードディスチャージ信号DISQTをゲートに入力を受け、感知ノードSOと第２スイッチング素子Ｎ874との間に接続される。前記第２スイッチング素子Ｎ874は前記ラッチ部842の第１ノードＱＴ_Ｎに格納されたデータをゲートに入力を受け、接地端子と第１スイッチング素子Ｎ872との間に接続される。前記パス/フェイルチェック部880は、前記第１レジスタ820に含まれたラッチ部822の第１ノードＱＣ_Ｎに格納されたデータ、前記第２レジスタ830に含まれたラッチ部832の第２ノードＱＭに格納されたデータ、検証チェック信号PBCHECKによって検証動作でのパス/フェイルの可否を確認する。
このように一つのページバッファ800に３個のレジスタ820，830，840を含む２ビットマルチレベルセルプログラム動作のためのページバッファ800でも感知ノードディスチャージ部850，860，870を含ませて検証動作の間に選択的にビットラインＢＬをフリーチャージができる。この時、ページバッファ800の動作目的によって感知ノードディスチャージ部850，860，870の構成を変更することができる。例えば、３個のレジスタの中でいずれか一つのレジスタのみを基準とし、プログラム動作及び検証動作を遂行しようとする場合には該レジスタと接続される一つの感知ノードディスチャージ部だけでも目的の動作を遂行することができる。以後、説明しようとする検証方法では、二つの感知ノードディスチャージ部を利用して選択的にビットラインＢＬをフリーチャージしている。
図10は、本発明の更に他の実施形態による不揮発性メモリ装置の検証方法を説明するための図で、図11は本発明の更に他の実施形態による不揮発性メモリ装置の検証方法を示した順序図である。
通常的な不揮発性メモリ装置の検証動作では一つの基準電圧Ｖverを基準にしてしきい値電圧がそれより高いかどうかを判断するようになる。しかし最近は一つの状態を持つようにするプログラム動作でも二つの基準電圧Ｖverを利用する二重検証（ｄｏｕｂｌｅ ｖｅｒｉｆｙ）方法が使用されている。
図10に示されたように、しきい値電圧がすべて第１基準電圧ＰＶ１以上にプログラムされるようにプログラム動作を遂行すると仮定する。通常の場合には、検証対象セルが含まれたページと接続されたワードラインＷＬに第１基準電圧ＰＶ１を印加して検証動作を遂行する。これは図７での基準電圧Ｖverを印加することと同一の方式である。
二重検証方法では、第１基準電圧ＰＶ１よりも多少低い第１予備電圧ＰＶ１'を印加して検証動作をもう一度遂行する。進行順序によると第１予備電圧ＰＶ１'を基準とする検証動作を先に遂行し、以後、第１基準電圧ＰＶ１を基準とする検証動作を遂行するようになる。すなわち、消去状態のセルに対してプログラム動作を遂行するが、第１予備電圧ＰＶ１'を基準として先に検証動作を遂行する。この時、第１予備電圧ＰＶ１'に到逹する前まではビットライン電圧、すなわち、各セルのチャンネル電圧を０Ｖに維持させてプログラム動作を遂行する。
以後、第１予備電圧ＰＶ１'以上にプログラムされたセルに対しては、第１基準電圧ＰＶ１以上にプログラムされる時まで、ビットライン電圧を多少上昇させてプログラム動作を遂行する。各セルのフローティングゲートに印加されるプログラム電圧Ｖpgm値は変化がない状態なので、プログラム電圧とビットライン電圧の差が減少され、実質的に減少されたプログラム電圧を印加するような効果が発生する。その結果、プログラム動作によるしきい値電圧の変化量が多少減少するようになる。これは、しきい値電圧が第１基準電圧ＰＶ１にほとんど到逹したセルに対してはしきい値電圧変化量を減少させて全体的にセルのしきい値電圧の分布を狭めるための動作である。言い換えれば、第１予備電圧ＰＶ１'よりも大きく、第１基準電圧ＰＶ１よりも低くプログラムされたセルに対しては、ビットライン電圧を多少増加させてプログラム動作を進行し、これらのセルに対しては第１基準電圧ＰＶ１を基準として検証動作を遂行する。
以後、第１基準電圧ＰＶ１以上にすべてプログラムされた場合、プログラム動作が終わる。このような動作はマルチレベルセルプログラム動作でも適用することができる。各状態別で二重検証を遂行するものなので、いくつかの状態を持つようになるマルチレベルセルプログラム動作でも、各状態別に基準電圧Ｖverと予備電圧を設定して検証動作を遂行すれば良い。このような二重動作を本発明に適用する。
図11に示すように、まず、プログラム対象データまたはプログラム禁止対象データがページバッファ800にそれぞれ格納される（段階1010）。
図９のレジスタを参照すれば、プログラム禁止対象セルの場合、第２レジスタ830のラッチ部832と第３レジスタ840のラッチ部842の第１ノードＱＭ_Ｎ，ＱＴ_Ｎにそれぞれ‘１’データが格納される。プログラム対象セルの場合、第２レジスタ830のラッチ部832と第３レジスタ840のラッチ部842の第１ノードＱＭ_Ｎ，ＱＴ_Ｎにそれぞれ‘０’データが格納される。
二重動作では、最小二つのレジスタを利用し、第１予備電圧ＰＶ１'以上にプログラムされたかどうか、第１基準電圧ＰＶ１以上にプログラムされたかどうかを判断する。本発明では第３レジスタ840に第１予備電圧ＰＶ１'以上にプログラムされたかどうかに対するデータを格納させ、第２レジスタ830に第１基準電圧ＰＶ１以上にプログラムされたかどうかに対するデータを格納させようとする。
一方、前記特定された第３レジスタ840の外に第１または第２レジスタ820，830を特定して第１予備電圧ＰＶ１'以上にプログラムされたかどうかに対するデータを格納させ、前記特定された第２レジスタ830の外に第１または第３レジスタ820，840を特定して第１基準電圧ＰＶ１以上にプログラムされたかどうかに対するデータを格納させるように実施形態を変更することができる。
次に、前記入力されたデータによってプログラム動作が遂行される（段階1020）。プログラム動作に対する詳細な内容は図５の内容を参照する。
次に、ページバッファ800に格納されたデータによって選択的に感知ノードSOをフリーチャージさせる（段階1030）。
感知ノードSOとビットラインＢＬとの接続を遮断した状態で感知ノードSOをハイレベルにフリーチャージさせるが、データラッチ部に格納されたデータによって選択的に感知ノードSOをディスチャージさせる。すなわち、ローレベルの感知ノードフリーチャージ信号Prechbを印加して感知ノードSOをハイレベルにフリーチャージさせる。そして、ハイレベルの第２感知ノードディスチャージ信号DISQM、第３感知ノードディスチャージ信号DISQTを印加する。または、第３感知ノードディスチャージ信号DISQTのみを印加することができる。
第１予備電圧ＰＶ１'以上にプログラム完了したセルは、第３レジスタ840の第１ノードＱＴ_Ｎに‘１’データが格納されるので、第３感知ノードディスチャージ信号DISQTの印加だけでも、第１予備電圧ＰＶ１'以上にプログラム完了したセルに対しては感知ノードSOが接地されるようにすることができる。その結果、プログラム対象データが格納されたページバッファ800に限って感知ノードSOがハイレベルにフリーチャージされる。
前記ページバッファ800のラッチ部にプログラム対象データが格納された場合、前記感知ノードディスチャージ信号にかかわらず、各感知ノードディスチャージ部が接地電圧を感知ノードSOに供給することができない。しかし前記ラッチ部832，842にプログラム禁止対象データまたはプログラムが完了したことを示すデータが格納された場合、感知ノードディスチャージ信号によって感知ノードディスチャージ部が接地電圧を感知ノードSOに供給するので、感知ノードSOは接地状態に維持される。特に、第１予備電圧ＰＶ１'以上にプログラムの完了したセルは、以後説明する検証動作によって第３レジスタのラッチ部842に‘１’データが格納される。したがって、第３感知ノードディスチャージ部870の動作によって感知ノードSOがディスチャージされる。
次に、第２予備電圧を基準として検証動作を遂行する（段階1040）。このために、まず、検証対象セルが含まれたワードラインＷＬに第１予備電圧ＰＶ１'を印加した状態で図７に示すＴ２、Ｔ３、Ｔ４区間の段階をそれぞれ遂行する。この時、感知ノードSOの電圧レベルによってデータが変更されるラッチ部は、第３レジスタ840のラッチ部842に特定される。より詳細にはデータ格納動作の間にデータ設定信号TRSTを印加して第１ノードＱＴ_Ｎに‘１’データが格納されるようにする。その結果、プログラム対象セルの中で第１予備電圧ＰＶ１'以上にプログラムされたセルの場合、第３レジスタ840のラッチ部842の第１ノードＱＴ_Ｎに‘１’データが格納される。以後、プログラム対象セルが第１予備電圧ＰＶ１'以上にプログラムされる時まで前記プログラム動作と検証動作が繰り返し遂行されるが（段階1050）、前述のように既にプログラムが完了されて第１ノードＱＴ_Ｎに‘１’データが格納された場合には先に前の段階1030で第３感知ノードディスチャージ部870によって感知ノードSOが接地されるようにする。
次に、プログラム対象セルが第１予備電圧ＰＶ１'以上にプログラムが完了した場合には、プログラム動作と検証動作を繰り返し遂行するが、第１基準電圧ＰＶ１を基準として検証動作を遂行する。この時、プログラム動作も多少異なるように遂行されるが、ページバッファ800に格納されたデータによってビットライン電圧を多少上昇させてプログラム動作を遂行する（段階1060）。
すなわち、第２レジスタ830のラッチ部832と第３レジスタ840のラッチ部842に格納されたデータによってビットライン電圧の上昇可否が決定される。各ラッチ部832，842の第１ノードＱＭ_Ｎ，ＱＴ_Ｎにいずれも‘１’データが格納された場合にはビットラインＢＬがハイレベル状態Ｖccにフリーチャージされてプログラム対象にならない。また、各ラッチ部832，842の第１ノードＱＭ_Ｎ，ＱＴ_Ｎにいずれも‘０’データが格納された場合にはビットラインＢＬがローレベル状態になって正常なプログラム対象になる。
しかし、第１予備電圧以上にプログラムが完了して第３レジスタ840のラッチ部842の第１ノードＱＴ_Ｎに‘１’データが格納され、第２レジスタ830のラッチ部832の第１ノードＱＭ_Ｎに‘０’データが格納された場合にはビットラインＢＬの電圧レベルが多少上昇される。その結果、フローティングゲートに印加されるプログラム電圧とビットラインＢＬの電圧、すなわち、チャンネル電圧の差がビットラインＢＬの電圧レベル増加量ほど減少され、実質的にプログラム電圧が減少されるような効果が現われる。
次に、第１基準電圧ＰＶ１を基準として検証動作を遂行する前に、ページバッファ800に格納されたデータによって選択的に感知ノードSOをフリーチャージさせる（段階1070）。
感知ノードSOとビットラインＢＬとの接続を遮断した状態で感知ノードSOをハイレベルでフリーチャージさせるが、データラッチ部に格納されたデータによって選択的に感知ノードSOをディスチャージさせる。すなわち、ローレベルの感知ノードフリーチャージ信号Prechbを印加して感知ノードSOをハイレベルでフリーチャージさせる。そして、ハイレベルの第２感知ノードディスチャージ信号DISQMを印加する。この段階では第２レジスタ830のラッチ部832に格納されたデータを根拠として検証完了可否を判断するので、第２感知ノードディスチャージ信号DISQMのみを印加する。その結果、プログラム対象データが格納されたページバッファ800に限って感知ノードSOがハイレベルでフリーチャージされる。
第２レジスタ830のラッチ部832にプログラム対象データが格納された場合、前記感知ノードディスチャージ信号にもかかわらず、各感知ノードディスチャージ部が接地電圧を感知ノードSOに供給することができない。しかし、前記ラッチ部832にプログラム禁止対象データまたはプログラムが完了したことを示すデータが格納された場合、感知ノードディスチャージ信号によって感知ノードディスチャージ部が接地電圧を感知ノードSOに供給するので、感知ノードSOは接地状態に維持される。この段階では第１基準電圧ＰＶ１以上にプログラムの完了したセルらは、以後説明する検証動作によって第２レジスタ830のラッチ部832に‘１’データが格納される。したがって、第２感知ノードディスチャージ部860の動作によって感知ノードSOがディスチャージされる。
次に、第１基準電圧ＰＶ１を基準として検証動作を遂行する（段階1080）。
このために、まず、検証対象セルが含まれたワードラインＷＬに第１基準電圧ＰＶ１を印加した状態で図７に示すＴ２、Ｔ３、Ｔ４区間の段階をそれぞれ遂行する。この時、感知ノードSOの電圧レベルによってデータが変更されるラッチ部は、第２レジスタ830のラッチ部832に特定される。より詳細にはデータ格納動作の間、データ設定信号MRSTを印加して第１ノードＱＭ_Ｎに‘１’データが格納されるようにする。その結果、プログラム対象セルのうち、第１基準電圧ＰＶ１以上にプログラムされたセルの場合、第２レジスタ830のラッチ部832の第１ノードＱＭ_Ｎに‘１’データが格納される。以後、プログラム対象セルが第１基準電圧ＰＶ１以上にプログラムされる時まで前記プログラム動作と検証動作が繰り返し遂行されるが（段階1090）、前述のように既にプログラムが完了して第１ノードＱＭ_Ｎに‘１’データが格納された場合には、前の段階1070で第２感知ノードディスチャージ部860によって感知ノードSOが接地されるようにする。このような二重動作によってプログラム対象セルらがすべて第１基準電圧ＰＶ１以上にプログラムされた場合にはプログラムが完了したものと見る。即ち、プログラム対象セルのしきい値電圧が第１基準電圧ＰＶ１以上になってプログラムが完了した場合、ページバッファ800に格納されたデータによってプログラム動作を遂行する。そして、プログラムが完了した場合、プログラム動作を終了する。
図12は、本発明の更に他の実施形態による不揮発性メモリ装置を示した回路図である。
前記図６の不揮発性メモリ装置600のようにプログラム対象セルに対してのみ検証動作を遂行することができるような構成を含む。
前記不揮発性メモリ装置1100は、複数（多数）のメモリセルを含むメモリセルアレイ1110と、前記メモリセルと接続されて特定データをプログラムするか前記メモリセルに格納されたデータを読出しするページバッファ1120を含む。前記メモリセルアレイ1110の詳細な構成に対する説明は図４の説明を参照する。
前記ページバッファ1120は、特定セルと接続されたビットラインＢＬを感知ノードSOと選択的に接続させるビットライン選択部1130、特定セルにプログラムさせるデータを臨時格納するか特定セルから読出したデータを臨時格納するデータラッチ部1150、前記データラッチ部1150に格納させるデータを入力するデータ設定部1160、前記感知ノードSOのレベルによってデータラッチ部1150の特定ノードに接地電圧を印加させる感知ノードセンシング部1170、前記データラッチ部1150に格納されたデータを感知ノードSOに印加するデータ伝送部1180、前記データラッチ部1150に格納されたデータによって検証完了の可否を知らせる検証信号出力部1190を含む。また、前記感知ノードSOをデータラッチ部1150に格納されたデータによってディスチャージまたはフリーチャージさせる感知ノード電圧設定部1140を含む。
前記感知ノード電圧設定部1140の外の各構成要素は図６の構成要素に対応されるので、詳細な説明は省略する。一方、本実施形態では図６の感知ノードフリーチャージ部640は含まない。
前記感知ノード電圧設定部1140は、図６の感知ノードフリーチャージ部640と前記感知ノードディスチャージ部690の機能を遂行する。前記感知ノード電圧設定部1140は感知ノードSOとデータラッチ部1150の第２ノードＱｂに接続され、制御信号ＣＯＮによってターンオンされるＮＭＯＳトランジスタＮ1140を含む。
本発明では、プログラム対象セルに対してのみ感知ノードフリーチャージ動作を遂行する。一方、第１ノードＱにはプログラム状態によって互いに異なるデータが格納される。すなわち、プログラム対象セルの場合‘０’データ、プログラム禁止対象セルの場合'１'データが格納される。一方、データラッチ部1150のインバータＩＶ1152，ＩＶ1154は、それぞれＣＭＯＳ形態として電源電圧端子と接地端子との間に直列接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタを含む。この時、ＰＭＯＳトランジスタはローレベルの信号に応答して電源電圧を供給するプルアップ素子として機能し、ＮＭＯＳトランジスタはハイレベルの信号に応答して接地電圧を供給するプルダウン素子として機能する。したがって、第１ノードＱに'０'データが格納された場合、感知ノードSOに電源電圧を供給することができ、第１ノードＱに'１'データが格納された場合、感知ノードSOに接地電圧を供給することができる。
すなわち、プログラム対象セルの場合、感知ノードSOをハイレベルにフリーチャージさせ、プログラム禁止対象セルの場合、感知ノードSOをローレベルにディスチャージさせるようになる。前記感知ノード電圧設定部1140が感知ノードディスチャージ機能と感知ノードフリーチャージ機能を同時に遂行するようになるので、前記図６の感知ノードフリーチャージ部640と感知ノードディスチャージ部690を省略することができる。
以上説明したように、本発明の最も好ましい実施形態について説明したが、本発明は、上記記載に限定されるものではなく、特許請求の範囲に記載され、又は明細書に開示された発明の要旨に基づき、当業者において様々な変形や変更が可能なのはもちろんであり、斯かる変形や変更が、本発明の範囲に含まれることは言うまでもない。
本発明の活用例として、不揮発性メモリ装置及びその動作方法に適用できる。
600 不揮発性メモリ装置
610 メモリセルアレイ
620 ページバッファ
630 ビットライン選択部
640 感知ノードフリーチャージ部
650 データラッチ部
660 データ設定部
670 感知ノードセンシング部
680 データ伝送部
696 検証信号出力部
DISSO 感知ノードディスチャージ信号
690 感知ノードディスチャージ部
BSLe 第１ビットライン選択信号
ＢＬｅ イーブンビットライン
SO 感知ノード
Ｎ636，Ｎ638，Ｎ632，Ｎ634 ＮＭＯＳトランジスタ
BSLo 第２ビットライン選択信号
ＢＬｏ オードビットライン
VIRPWR 可変電圧
DISCHe 第１ディスチャージ信号
DISCHo 第２ディスチャージ信号
Prechb フリーチャージ信号
ＶＤＤ ハイレベル電圧
Ｐ640 ＰＭＯＳトランジスタ
ＩＶ652 第１インバータ
ＩＶ654 第２インバータ
Ｑ 第１ノード
Ｑｂ 第２ノード
Ｎ662 第１データ設定トランジスタ
RESET 第１データ設定信号
Ｎ664 第２データ設定トランジスタ
Ｎ692 第１スイッチング素子
Ｎ694 第２スイッチング素子
ｎＷＤＯ 検証信号出力端

Claims (30)

  1. メモリセルにプログラムさせるデータを格納するとかメモリセルから読出したデータを格納するデータラッチ部と、
    前記データラッチ部に格納されたデータ、及び感知ノードディスチャージ信号によって選択的に感知ノードを接地させる感知ノードディスチャージ部とを含んだページバッファと、
    を含むことを特徴とする不揮発性メモリ装置。
  2. 前記感知ノードディスチャージ部は、
    感知ノードと接地端子の間に直列接続された第１、及び第２スイッチング素子を含み、
    前記第１スイッチング素子は前記感知ノードディスチャージ信号によってターンオンされ、
    前記第２スイッチング素子は前記データラッチ部に格納されたデータによってターンオンされることを特徴とする請求項１に記載の不揮発性メモリ装置。
  3. 前記第１スイッチング素子は、前記感知ノードディスチャージ信号をゲートに入力を受けるＮＭＯＳトランジスタであり、
    前記第２スイッチング素子は、前記データラッチ部の第１ノードとゲートが接続されたＮＭＯＳトランジスタであることを特徴とする請求項２に記載の不揮発性メモリ装置。
  4. 前記感知ノードディスチャージ部は前記データラッチ部にプログラム禁止対象データまたはプログラム完了データが格納され、感知ノードディスチャージ信号が印加される場合、前記感知ノードを接続させることを特徴とする請求項１に記載の不揮発性メモリ装置。
  5. 前記第２スイッチング素子は、前記データラッチ部にプログラム禁止対象データまたはプログラム完了データが格納された場合、ターンオンされることを特徴とする請求項２に記載の不揮発性メモリ装置。
  6. 前記ページバッファは、前記感知ノードにハイレベルの電源電圧を印加する感知ノードフリーチャージ部と、
    前記データラッチ部に格納させるデータを入力するデータ設定部と、
    前記感知ノードのレベルによってデータラッチ部の特定ノードに接地電圧を印加させる感知ノードセンシング部と、
    前記データラッチ部に格納されたデータを前記感知ノードに印加するデータ伝送部と、
    前記データラッチ部に格納されたデータによって検証完了可否を知らせる検証信号出力部と、
    をさらに含むことを特徴とする請求項１に記載の不揮発性メモリ装置。
  7. メモリセルにプログラムさせるデータを格納するかメモリセルから読出したデータを格納する第１レジスタと、
    前記第１レジスタに格納されたデータ及び第１感知ノードディスチャージ信号によって選択的に感知ノードを接地させる第１感知ノードディスチャージ部を含んだページバッファと、
    を含むことを特徴とする不揮発性メモリ装置。
  8. 前記ページバッファは、メモリセルにプログラムさせるデータを格納するかメモリセルから読出したデータを格納する第２レジスタと、
    前記第２レジスタに格納されたデータ、及び第２感知ノードディスチャージ信号によって選択的に感知ノードを接地させる第２感知ノードディスチャージ部と、をさらに含み、
    前記第１レジスタと第２レジスタは、同一の感知ノードに並列接続されることを特徴とする請求項７に記載の不揮発性メモリ装置。
  9. 前記ページバッファは、メモリセルにプログラムさせるデータを格納するかメモリセルから読出したデータを格納する第３レジスタと、
    前記第３レジスタに格納されたデータ、及び第３感知ノードディスチャージ信号によって選択的に感知ノードを接地させる第３感知ノードディスチャージ部とをさらに含み、
    前記第１レジスタ、第２レジスタ、及び第３レジスタは同一の感知ノードに並列接続されることを特徴とする請求項８に記載の不揮発性メモリ装置。
  10. 前記第１感知ノードディスチャージ部は、感知ノードと接地端子の間に直列接続された第１、及び第２スイッチング素子を含み、
    前記第１スイッチング素子は、前記第１感知ノードディスチャージ信号によってターンオンされ、
    前記第２スイッチング素子は、前記第１レジスタに格納されたデータによってターンオンされることを特徴とする請求項７〜９の何れか１項に記載の不揮発性メモリ装置。
  11. 前記第２感知ノードディスチャージ部は、感知ノードと接地端子の間に直列接続された第１及び第２スイッチング素子を含み、
    前記第１スイッチング素子は、前記第２感知ノードディスチャージ信号によってターンオンされ、
    前記第２スイッチング素子は、前記第２レジスタに格納されたデータによってターンオンされることを特徴とする請求項８または請求項９に記載の不揮発性メモリ装置。
  12. 前記第３感知ノードディスチャージ部は、感知ノードと接地端子の間に直列接続された第１、及び第２スイッチング素子を含み、
    前記第１スイッチング素子は、前記第３感知ノードディスチャージ信号によってターンオンされ、
    前記第２スイッチング素子は、前記第３レジスタに格納されたデータによってターンオンされることを特徴とする請求項９に記載の不揮発性メモリ装置。
  13. ページバッファに格納されたデータ及び感知ノードディスチャージ信号によって選択的に感知ノードを接地させる感知ノードディスチャージ部を含んだページバッファを含む不揮発性メモリ装置の動作方法において、
    前記ページバッファに格納されたデータによってプログラム動作を遂行する段階と、
    感知ノードを選択的にフリーチャージさせる段階と、
    前記感知ノードとビットラインを接続させてビットラインを選択的にフリーチャージさせる段階と、
    検証対象セルの状態によってビットラインの電圧レベルが変化される段階と、
    前記ビットラインの電圧レベルをセンシングしてページバッファに格納させる段階と、
    前記格納されたデータに基づいてプログラム動作の完了可否を評価する段階と、
    プログラム対象セルのしきい値電圧が基準電圧以上になってプログラムが完了するまで前記各段階を繰り返し遂行する段階と、
    を含むことを特徴とする不揮発性メモリ装置の動作方法。
  14. 前記ページバッファに格納されたデータによってプログラム動作を遂行する段階は、
    前記ページバッファのデータラッチ部の第１ノードに'０'データが格納された場合、プログラム動作が遂行される段階と、
    前記ページバッファのデータラッチ部の第１ノードに'１'データが格納された場合、プログラム動作の遂行が防止される段階と、
    を含むことを特徴とする請求項１３に記載の不揮発性メモリ装置の動作方法。
  15. 前記ページバッファに格納されたデータによって感知ノードを選択的にフリーチャージさせる段階は、
    感知ノードフリーチャージ部を動作させて前記感知ノードをフリーチャージさせる段階と、
    前記ページバッファにプログラム禁止対象データが格納された場合、前記感知ノードディスチャージ部を動作させて感知ノードをディスチャージさせる段階と、
    を含むことを特徴とする請求項１３に記載の不揮発性メモリ装置の動作方法。
  16. 前記ページバッファに格納されたデータによって感知ノードを選択的にフリーチャージさせる段階は、
    感知ノードフリーチャージ部を動作させて前記感知ノードをフリーチャージさせる段階と、
    前記ページバッファにプログラム対象セルのしきい値電圧が基準電圧以上になってプログラムされたことを知らせるプログラム完了データが格納された場合、前記感知ノードディスチャージ部を動作させて感知ノードをディスチャージさせる段階と、
    を含むことを特徴とする請求項１３に記載の不揮発性メモリ装置の動作方法。
  17. 前記感知ノードとビットラインを接続させてビットラインを選択的にフリーチャージさせる段階は、
    前記ページバッファにプログラム禁止対象データが格納されるか、プログラム対象セルのしきい値電圧が基準電圧以上になってプログラムされたことを知らせるプログラム完了データが格納された場合、前記ビットラインが接地状態を維持する段階と、
    を含むことを特徴とする請求項１３に記載の不揮発性メモリ装置の動作方法。
  18. 前記ビットラインの電圧レベルをセンシングしてページバッファに格納させる段階は、
    前記検証対象セルの状態によってビットラインの電圧レベルが変化される段階によるビットラインの電圧レベルが所定レベル以上の場合、前記ページバッファにプログラム対象セルのしきい値電圧が基準電圧以上になってプログラムされたことを知らせるプログラム完了データを格納させる段階と、
    を含むことを特徴とする請求項１３に記載の不揮発性メモリ装置の動作方法。
  19. 複数のレジスタと、
    各レジスタに格納されたデータ、及び感知ノードディスチャージ信号によって選択的に感知ノードを接地させる複数の感知ノードディスチャージ部を含んだページバッファと、を含む不揮発性メモリ装置の動作方法において、
    前記ページバッファに格納されたデータによってプログラム動作を遂行する段階と、
    前記ページバッファの第１レジスタに格納されたデータによって感知ノードを選択的にフリーチャージさせる段階と、
    前記感知ノードとビットラインを接続させてビットラインを選択的にフリーチャージさせる段階と、
    第１予備電圧を基準にして検証動作を遂行して第１予備電圧以上にプログラムされたセルは、第１レジスタにプログラム完了データを格納させる段階と、
    プログラム対象セルのしきい値電圧が第１基準電圧以上になってプログラムが完了した場合、前記ページバッファに格納されたデータによってプログラム動作を遂行する段階と、
    前記ページバッファの第２レジスタに格納されたデータによって感知ノードを選択的にフリーチャージさせる段階と、
    第１基準電圧を基準にして検証動作を遂行して第１基準電圧以上にプログラムされたセルは、第２レジスタにプログラム完了データを格納させる段階と、
    プログラム対象セルのしきい値電圧が第１基準電圧以上になってプログラムが完了した場合、プログラム動作を終了する段階と、
    を含むことを特徴とする不揮発性メモリ装置の動作方法。
  20. 前記ページバッファに格納されたデータによってプログラム動作を遂行する段階は、
    前記ページバッファの第１レジスタに'０'データが格納された場合、プログラム動作が遂行される段階と、
    前記ページバッファの第１レジスタ、及び第２レジスタに'１'データが格納された場合、プログラム動作の遂行が防止される段階と、
    を含むことを特徴とする請求項１９に記載の不揮発性メモリ装置の動作方法。
  21. 前記ページバッファの第１レジスタに格納されたデータによって感知ノードを選択的にフリーチャージさせる段階は、
    感知ノードフリーチャージ部を動作させて前記感知ノードをフリーチャージさせる段階と、
    前記ページバッファの第１レジスタにプログラム禁止対象データまたはプログラム対象セルが前記第１基準電圧以上にプログラムされたことを知らせるプログラム完了データが格納された場合、第１感知ノードディスチャージ部を動作させて感知ノードをディスチャージさせる段階と、を含むことを特徴とする請求項１９に記載の不揮発性メモリ装置の動作方法。
  22. 前記プログラム対象セルのしきい値電圧が第１基準電圧以上になってプログラムが完了した場合、前記ページバッファに格納されたデータによってプログラム動作を遂行する段階は、
    プログラム対象セルのビットライン電圧を０Ｖよりも大きくて電源電圧よりは小さい電圧を印加させてプログラム動作を遂行する段階を含むことを特徴とする請求項１９に記載の不揮発性メモリ装置の動作方法。
  23. 前記プログラム対象セルのしきい値電圧が第１基準電圧以上になってプログラムが完了した場合、前記ページバッファに格納されたデータによってプログラム動作を遂行する段階は、
    前記ページバッファの第２レジスタに'０'データが格納された場合、プログラム動作が遂行される段階と、
    前記ページバッファの第１レジスタ、及び第２レジスタに'１'データが格納された場合、プログラム動作の遂行が防止される段階と、
    を含むことを特徴とする請求項１９に記載の不揮発性メモリ装置の動作方法。
  24. 前記ページバッファの第２レジスタに格納されたデータによって感知ノードを選択的にフリーチャージさせる段階は、
    感知ノードフリーチャージ部を動作させて前記感知ノードをフリーチャージさせる段階と、
    前記ページバッファの第２レジスタにプログラム禁止対象データまたはプログラム対象セルが前記第１基準電圧以上にプログラムされたことを知らせるプログラム完了データが格納された場合、第２感知ノードディスチャージ部を動作させて感知ノードをディスチャージさせる段階と、
    を含むことを特徴とする請求項１９に記載の不揮発性メモリ装置の動作方法。
  25. ページバッファに格納されたデータ及び感知ノードディスチャージ信号によって選択的に感知ノードを接地させる感知ノードディスチャージ部を含むページバッファを含む不揮発性メモリ装置の動作方法において、
    前記ページバッファに格納されたデータによってプログラム動作を遂行する段階と、
    前記ページバッファに格納されたデータによって選択的に検証動作を遂行するが、プログラム対象データが格納されたセルに対してのみ検証動作を遂行する段階と、
    プログラム対象セルのしきい値電圧が基準電圧以上になってプログラムが完了するまで前記段階を繰り返し遂行する段階と、
    を含むことを特徴とする不揮発性メモリ装置の動作方法。
  26. 前記ページバッファに格納されたデータによって選択的に検証動作を遂行するが、プログラム対象データが格納されたセルに対してのみ検証動作を遂行する段階は、
    前記ページバッファに格納されたデータによって感知ノードを選択的にフリーチャージさせる段階と、
    前記感知ノードとビットラインを接続させてビットラインを選択的にフリーチャージさせる段階と、
    検証対象セルの状態によってビットラインの電圧レベルが変化される段階と、
    前記ビットラインの電圧レベルをセンシングしてページバッファに格納させる段階と、
    を含むことを特徴とする請求項２５に記載の不揮発性メモリ装置の動作方法。
  27. メモリセルにプログラムさせるデータを格納するかメモリセルから読出したデータを格納するデータラッチ部と、
    前記データラッチ部に格納されたデータによって感知ノードを接地させるか感知ノードに電源電圧を印加させる感知ノード電圧設定部を含んだページバッファと、
    を含むことを特徴とする不揮発性メモリ装置。
  28. 前記データラッチ部の第１ノードに格納されたデータを選択的に感知ノードに印加するデータ伝送部をさらに含むことを特徴とする請求項２７に記載の不揮発性メモリ装置。
  29. 前記感知ノード電圧設定部は、感知ノードと前記データラッチ部の第２ノードに接続され、制御信号によってターンオンされるＮＭＯＳトランジスタを含むことを特徴とする請求項２７に記載の不揮発性メモリ装置。
  30. 前記感知ノード電圧設定部は、前記データラッチ部にプログラム対象データが格納された場合、感知ノードをハイレベルにフリーチャージさせ、
    前記データラッチ部にプログラム禁止対象データが格納された場合、感知ノードをローレベルにディスチャージさせることを特徴とする請求項２７に記載の不揮発性メモリ装置。
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