JPH1027487A

JPH1027487A - 不揮発性半導体記憶装置及び誤書き込み防止方法

Info

Publication number: JPH1027487A
Application number: JP18039796A
Authority: JP
Inventors: Yoshihisa Sugiura; 義久杉浦
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-07-10
Filing date: 1996-07-10
Publication date: 1998-01-27
Anticipated expiration: 2016-07-10
Also published as: JP3558316B2

Abstract

(57)【要約】【課題】本発明は、書き込みビットのベリファイだけで
なく、書き込み禁止ビットの誤書き込みベリファイも可
能な不揮発性半導体記憶装置を提供するものである。【解決手段】本発明は、所定のビット線（このビット線
をビット線ｎとする）の一端に接続されたセンス・ラッ
チ回路に、そのビット線に接続された所定のメモリセル
に書き込むデータをラッチする際、そのビット線とは別
であり、書き込みにあずかっていないビット線（このビ
ット線をビット線ｍとする）の一端に接続されたセンス
・ラッチ回路に、誤書き込み検出用のデータをラッチす
る。本発明に係る不揮発性半導体記憶装置は、書き込み
ベリファイ動作とは異なる誤書き込みベリファイ動作を
有しており、書き込みに使用されるビット線ｎの一端
と、書き込みに使用されないビット線ｍのセンス・ラッ
チ回路とは、データ変更手段を介して接続されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】不揮発性半導体記憶装置に関
するもので、特に、その書き込みベリファイに使用され
るのもである。

【０００２】

【従来の技術】従来の不揮発性半導体記憶装置の書き込
み・ベリファイ動作を図を参照しながら詳細に説明す
る。まず初めに、図８に不揮発性半導体記憶装置の概略
図を示した。ただし、この図では説明に必要な構成しか
示していない。図８に示されるように、当該不揮発性半
導体記憶装置は、メモリセルブロック９９２、メモリセ
ルアレー、ビット線ＢＬ１〜ＢＬｎ、ワード線ＷＬ１〜
ＷＬｍ、センスラッチ回路９９５、ベリファイ信号線Ｌ
ＳＥＮ１及びＬＳＥＮ２、ベリファイ検知回路、論理回
路９９６から構成される。

【０００３】また、メモリセルアレーに含まれる多数の
メモリセルブロック９９２は、ワード線Ｗｌｊ（ｊは１
〜ｎ）及びビット線ＢＬｋ（ｋは１〜ｍ）に接続され
る。また、それぞれのビット線ＢＬｋはセンス・ラッチ
回路９９５を介して、ベリファイ信号線ＬＳＥＮ１また
はＬＳＥＮ２に接続されており、このベリファイ信号線
ＬＳＥＮ１とＬＳＥＮ２は論理回路９９６に接続され
る。

【０００４】また、図９に、図８に示した不揮発性半導
体記憶装置の概略図におけるビット線ＢＬ２及びＢＬ３
部分の詳細図を示した。図に示されるように、センス・
ラッチ回路９９５は逆並列接続され二つのインバータ
と、トランジスタＭＬ１〜８から構成される。

【０００５】また、ノードＮ１は、トランジスタＭＬ１
のゲート端子に、トランジスタＭＬ７を介して入出力線
Ｉ／Ｏ線に、トランジスタＭＬ３及びＭＬ４を介して電
源電圧ＶＤＤに接続される。また、ノードＮ２はトラン
ジスタＭＬ６を介してビット線ＢＬ２に、トランジスタ
ＭＬ８を介して入出力線Ｉ／Ｏにそれぞれ接続される。
また、ビット線ＢＬ２は、このビット線ＢＬ２を３Ｖ程
度のプリチャージ電位にプリチャージする為のトランジ
スタＭＬ９の電流経路の一端に接続される。トランジス
タＭＬ３のゲート端子は、ビット線ＢＬ２に接続され、
ベリファイ動作時においてビット線ＢＬ２の電位の変化
を感知する為のものである。また、トランジスタＭＬ７
及びＭＬ８は、メモリセルから読み出されたデータを入
出力線Ｉ／Ｏに出力する為、またはメモリセルに書き込
むデータを入出力線Ｉ／Ｏから取り込む為のもので、制
御信号ＣＳＬにより制御される。また、ビット線ＢＬ２
はトランジスタＭＬ６が接続されており、ビット線ＢＬ
２と二つのインバータからなるラッチ部分９９７とを接
続したり、分離したりする為のものである。また、他の
センス・ラッチ回路９９５の構成は上記の構成と全く同
様である。

【０００６】次に、図１０に示したメモリセルブロック
９９２の部分の詳細図を示した。また、ここでは、メモ
リセルが８個の場合のＮＡＮＤ型メモリセルを例に取っ
て説明する。

【０００７】図に示されるように、メモリセルブロック
９９２は、８個のメモリセルＭＣ１１〜ＭＣ１８の電流
経路が直列に接続されて構成され、それらの一端が選択
トランジスタＳＧＤ１を介してビット線１に、他端は選
択トランジスタＳＧＳ１を介して電源電圧ＶＳにそれぞ
れ接続される。また、メモリセルＭＣ１１〜ＭＣ１８、
選択トランジスタＳＧＤ１、ＳＧＳ１はそれぞれワード
線ＷＬ１１〜ＷＬ１８、ＷＬ１Ｄ、ＷＬ１Ｓに接続され
る。また、他のメモリセルブロック９９２も全く同様な
構成になっており、メモリセルＭＣｉ１（ｉは１〜８）
には共通にワード線ＷＬｉ１が、選択トランジスタＳＧ
Ｄｉ及びＳＧＳｉ（ｉは１〜８）には共通にワード線Ｗ
ＬｉＤ及びワード線ＷＬｉＳが共通に設けられている。

【０００８】また、図１１に図１０に示されたＮＡＮＤ
型メモリセル９９２のウエハー上の断面図を示してい
る。図に示されるように、Ｎ型基板に設けられたＰーＷ
ｅｌｌが設けられ、このＰーＷｅｌｌ内にメモリセルＭ
Ｃ１１〜ＭＣ１８及び選択トランジスタＳＧＳ１、ＳＧ
Ｄ１が設けられている。また、ソース又はドレインとし
て使用する拡散層ｎ＋は、隣合う素子と共有される。

【０００９】次に、図９に示された当該不揮発性半導体
記憶装置の動作について説明する。まず初めに書き込み
動作について詳細に説明する。まず初めに、制御信号Ｃ
ＳＬを高レベル電位（以下、Ｈと書き、例えばＶＤＤ）
にしてトランジスタＭＬ７、ＫＬ８をＯＮさせる事によ
り、メモリセルブロック９９２内のメモリセルに書き込
まれるデータが入出力線Ｉ／Ｏをよりラッチ回路９９７
にラッチされる。例えば、メモリセルにデータを書き込
む場合はラッチ回路９９７のノードＮ２に低レベル電位
（以下、Ｌと書き、例えば０Ｖ）を、メモリセルにデー
タを書き込みたくない場合はラッチ回路９９７のノード
Ｎ２にＨをラッチする。

【００１０】次に、トランジスタＭＬ６を信号ＰＲＯＧ
１によりＯＮさせ、ビット線ＢＬ２とノードＮ２を電気
的に接続し、ビット線ＢＬ２はノードＮ２の電位（Ｈま
たはＬ）に応じ、０Ｖまたは書き込み禁止電位（例え
ば、８Ｖ）に充電される。また、アドレス信号（図示せ
ず）により多数あるワード線の中から一本のワード線を
選択する（以下、この選択されたワード線を選択ワード
線と言う）し、このワード線を書き込み電圧（例えば、
２０Ｖ）にチャージする。

【００１１】また、ノードＮ２の電位に応じて、選択ワ
ード線とビット線２の交点に位置するメモリブロック９
９２内のメモリセル（以下、選択メモリセルと言う）
に、データが書き込まれるか否かが決定される。すなわ
ち、ノードＮ２はＬの時、選択メモリセルの制御ゲート
とチャネル部分の電位は２０Ｖ（２０Ｖ−０Ｖ）となる
ので、選択メモリセルにデータが書き込まれ、この選択
メモリセルのしきい電圧は上昇する。また、ノードＮ２
はＨの時、選択メモリセルの制御ゲートとチャネル部分
の電位は１０Ｖ（２０Ｖ−１０Ｖ）となるので、選択メ
モリセルにはデータが書き込まれず、この選択メモリセ
ルのしきい電圧は低いまま変化しない。次いで、トラン
ジスタＭＬ６をＯＦＦにして、ノードＮ２とビット線Ｂ
Ｌ２は分離する。

【００１２】次に、メモリセルに書き込まれたデータが
正常であるか否かを判定するためのベリファイ動作につ
いて説明する。メモリセルアレーの高集積化に伴い、隣
接ビット線間の容量結合による誤読み出しが起こる。そ
こで、ビット線と１本おきにシールドする必要が生じ
た。

【００１３】信号ＰＲＥ１によりＢＬ２をプリチャージ
レベル（〜３Ｖ）にプリチャージし、同時に信号ＳＨＩ
ＥＬＤ２によりＢＬ３はグランドに落とす。また、選択
ワード線をベリファイ電位（例えば、０．５Ｖ）に印加
する。また、ベリファイ信号線ＬＳＥＮ１をＨ（例え
ば、ＶＤＤ）にプリチャージする。

【００１４】もし、選択メモリセルが十分な書き込み状
態（正常な書き込み状態）ならば、この選択メモリセル
のしきい電圧は十分上昇しているので、選択メモリセル
はＯＮせず、ビット線ＢＬ２はＨのままである。この場
合、ビット線の電位はＨのままなので、トランジスタＭ
Ｌ３はＯＮし、さらに信号ＢＬＳＥＮ１によりトランジ
スタＭＬ４をＯＮさせると、ノードＮ１の電位は強制的
に電源電圧ＧＮＤ（Ｌ）に反転させられる。

【００１５】ノードＮ１の電位はＬとなるので、トラン
ジスタＭＬ１はＯＦＦになる。従って、ベリファイ信号
線ＬＳＥＮ１の電位はプリチャージ電位であるＨのまま
でああり、変化はない。

【００１６】一方、選択メモリセルが不十分な書き込み
状態（異常な書き込み状態）ならば、この選択メモリセ
ルのしきい電圧は十分に上昇していないので、選択メモ
リセルはＯＮし、ビット線ＢＬ２はＨからＬに放電す
る。この為、トランジスタＭＬ３はＯＦＦとなるので、
ノードＮ１の電位はＨのままである。

【００１７】ノードＮ１の電位はＨのままなので、トラ
ンジスタＭＬ１はＯＮする。さらに、信号ＶＥＲＩＦＹ
１によりトランジスタＭＬ２がＯＮするので、ベリファ
イ信号線ＬＳＥＮ１はＧＮＤに電気的に接続される。こ
の結果、ベリファイ信号線ＬＳＥＮ１の電位はプリチャ
ージ電位であるＨからＬに放電する。

【００１８】また、書き込み禁止状態のメモリセルに接
続されたビット線に対しては、ベリファイ動作は行わな
い。以上の様に、書き込み状態にあるメモリセルが正常
であるか否かは、ベリファイ信号線ＬＳＥＮ１またはＬ
ＳＥＮ２の電位の変化として、ベリファイ検知回路によ
り検知する。

【００１９】すなわち、全てのメモリセルが正常な書き
込み状態ならば、ベリファイ信号線ＬＳＥＮ１及びＬＳ
ＥＮ２は放電せず、プリチャージ電圧であるＨのままで
ある。

【００２０】一方、書き込みが不十分な状態のメモリセ
ルが一つでもあると、ベリファイ信号線ＬＳＥＮ１また
はＬＳＥＮ２が放電し、その電位はＬになる。この結果
を、ベリファイ検知回路で検知し、もし全ての書き込み
状態のセルが正常な書き込み状態であると判断されれ
ば、一連の書き込み・ベリファイ動作は終了する。

【００２１】一方、一つでも異常な書き込み状態のメモ
リセルがあれば、再度書き込み動作を行い、全てのメモ
リセルが正常な書き込み状態となるまで繰り返される。
次に、図１２を用いて、ベリファイ検知回路について、
更に詳しく説明する。

【００２２】図に示される様に、ベリファイ検知回路は
インバータＩ１〜Ｉ５とトランジスタＴｒ１〜Ｔｒ４か
ら構成される。また、ベリファイ信号線ＬＳＥＮｎ（ｎ
は１または２）から入力された信号は、インバータＩ１
を介してトランジスタＴｒ２のゲート端子に接続され
る。また、トランジスタＴｒ２〜Ｔｒ４の電流経路は、
電源電圧ＶＤＤとＧＮＤ間に直列に接続されており、逆
並列接続されたインバータＩ２及びＩ３から構成される
ラッチ回路の一端が、ノードＮ３に接続される。また、
ラッチ回路の他端のノードＮ４は、二段に接続されたイ
ンバータＩ４、Ｉ５を介して、論理回路９９６に接続さ
れる。

【００２３】次に、このベリファイ検知回路の動作を説
明する。前述した様に、ベリファイ信号線ＬＳＥＮ１ま
たは２の電位をＨにプリチャージし、その後にベリファ
イ動作を行う。

【００２４】もし、書き込み状態にあるセルが全て正常
な状態にある時、ベリファイ信号線ＬＳＥＮｎはＨのま
まである。この時、トランジスタＴｒ２はＯＮし、さら
に信号ＶＲＳＥＮによりＴｒ３もＯＮさせると、ノード
Ｎ３は電源電圧ＶＤＤ（Ｈ）に電気的に接続される。こ
の為、ノードＮ３の電位はＬからＨに変化する。ただ
し、ノード３は予めＴｒ４をＯＮさせる事によりＧＮＤ
（Ｌ）にプリチャージしておくものとする。

【００２５】一方、書き込み状態にあるセルの一つでも
不十分なセルがある時、ベリファイ信号線ＬＳＥＮｎは
ＨからＬに変化する。この時、トランジスタＴｒ２はＯ
ＦＦになるので、ノードＮ３の電位はＬのままである。
ただし、ノードＮ３は予めＴｒ４をＯＮさせる事により
ＧＮＤ（Ｌ）にプリチャージしておくものとする。

【００２６】このノードＮ３の電位はラッチ回路及びイ
ンバータＩ４、Ｉ５を介して論理回路９９６に伝達され
る。以上の様にして、１回の動作で１ページ分の全ての
ベリファイ結果が一括に検知できた事になる。

【００２７】通常のベリファイ動作は、書き込み状態に
あるメモリセルのデータが正常であるか否かを検知する
為に行うものである。従って、書き込み禁止状態のメモ
リセルに対してはベリファイ動作を行わない事は前述し
た通りである。

【００２８】実際には、書き込み禁止セルに対しては、
メモリセルの制御ゲートとチャネルとの電位差を小さく
する事により、書き込み速度を遅くし、データは書き込
まない様にする。しかし、実際には、書き込み速度を遅
くしただけなので、書き込み禁止セルに誤ってデータが
書き込まれてしまう場合がある。

【００２９】従来では、当該不揮発性半導体記憶装置の
外部もしくは内部に誤書き込みを検出する為の回路を設
け、誤り訂正符号ＥＣＣ（ＥｒｒｏｒＣｏｒｒｅｃｔ
ｉｎｇＣｏｄｅ）等を利用して、誤書き込み訂正して
いた。

【００３０】

【発明が解決しようとする課題】前述の様に、従来の不
揮発性半導体記憶装置において書き込み禁止セルに誤っ
てデータが書き込まれた時、従来のベリファイ動作では
検知する事が出来なかった。この為、この書き込みエラ
ーを検知するための回路が必要であった。

【００３１】本発明は、以上の様な問題を鑑みたもので
あり、書き込みビットのベリファイだけでなく、書き込
み禁止ビットの誤書き込みベリファイも可能な不揮発性
半導体記憶装置を提供する事を目的とする。

【００３２】

【課題を解決するための手段】以上の目的を達成する
為、本発明は、所定のビット線（このビット線をビット
線ａとする）の一端に接続されたセンス・ラッチ回路
に、そのビット線に接続された所定のメモリセルに書き
込むデータをラッチする際、そのビット線とは別であ
り、書き込みにあずかっていないビット線（このビット
線をビット線ｂとする）の一端に接続されたセンス・ラ
ッチ回路に、誤書き込み検出用のデータをラッチする。

【００３３】本発明に係る不揮発性半導体記憶装置は、
書き込みベリファイ動作とは異なる誤書き込みベリファ
イ動作を有しており、書き込みに使用されるビット線ａ
の一端と、書き込みに使用されないビット線ｂのセンス
・ラッチ回路とは、データ変更手段を介して接続されて
いる。その為、本発明にかかる不揮発性半導体記憶装置
は、上記誤書き込みベリファイ動作の時にビット線ｂに
ラッチされたデータをデータ変更手段に変化させ、この
変化を感知する事により、誤書き込みか否かを検知する
事が出来る。本発明は以上の様に構成されるので、書き
込み禁止セルの誤書き込みを検知する事が出来る。

【００３４】

【発明の実施の形態】本発明にかかる実施形態を図を用
いて詳細に説明する。図１は本発明にかかる不揮発性半
導体記憶装置の概略図を示している。図１に示されるよ
うに、本発明にかかる不揮発性半導体記憶装置は、メモ
リセルブロック９９２を複数含んだメモリセルアレー、
センス・ラッチ回路１及び２、データ変更手段１及び
２、ビット線ｍ及びｎ、ベリファイ回路１及び２、論理
ゲート３及び４、ベリファイ信号線ＬＳＥＮ１及び２か
ら構成される。

【００３５】ビット線ｍの一端に接続されたセンス・ラ
ッチ回路１は、このビット線ｍに接続された所定のメモ
リセルブロック９９２内の所定のメモリセルに書き込み
為のデータまたは読み出す為のデータを保持するための
ものである。また、ビット線の隣に配置されたビット線
ｎの一端にもセンス・ラッチ回路が接続されている。

【００３６】また、ビット線ｍ及びｎの他端にはそれぞ
れデータ変換手段２及び１が接続され、これらのデータ
変換手段２及び１はそれぞれセンス・ラッチ回路２及び
１に接続されている。

【００３７】また、センス・ラッチ回路１及び２はそれ
ぞれベリファイ信号線ＬＳＥＮ１及び２を介してベリフ
ァイ検知回路１及び２に接続され、かつ、ベリファイ検
知回路１及び２は論理ゲート３及び４に接続される。

【００３８】次に、図１に示された不揮発性半導体記憶
装置の詳細回路図を図２に示した。図２に示したよう
に、センス・ラッチ回路１はトランジスタＭＬ１〜ＭＬ
４、ＭＬ６〜ＭＬ８及び二つのインバータが逆並列接続
されたラッチ部分１０から構成される。また、センス・
ラッチ２も同様である。

【００３９】このラッチ部分１０はトランジスタＭＬ６
を介してビット線ｍに接続され、トランジスタＭＬ７及
び８を介して入出力線Ｉ／Ｏに接続される。また、ラッ
チ部分１０のノードＮＬ１はトランジスタＭＬ３及びＭ
Ｌ４を介して電源電圧ＧＮＤに接続され、かつ、トラン
ジスタＭＬ１のゲート端子に接続される。また、信号Ｖ
ＥＲＩＦＹ１によって制限されたトランジスタＭＬ２の
電流経路の一端はベリファイ信号線ＬＳＥＮ１に、他端
はトランジスタＭＬ１を介して電源電圧ＧＮＤに接続さ
れる。

【００４０】また、データ変換手段１は、電流経路が直
列に接続された二つのトランジスタＭＬ９及び１０から
構成される。また、ベリファイ検知回路の詳細図は図９
に、メモリセルブロック９９２の詳細図は図１０及び１
１に既に示した。

【００４１】次に、図２に示された不揮発性半導体記憶
装置の動作について説明する。初めに、ビット線ｍに接
続された所定のメモリセルブロック９９２内に含まれる
メモリセルにデータを書き込む為の書き込み動作を説明
する。

【００４２】まず、信号ＣＳＬによりトランジスタＭＬ
７およびＭＬ８をＯＮさせ、入出力線Ｉ／Ｏからラッチ
部分１０に、メモリセルに書き込む為の所定のデータを
取り込む。

【００４３】例えば、目的のメモリセルにデータを書き
込みたい場合には、ラッチ部分１０のノードＮＬ１に高
電圧レベルＨ（以下、単にＨと書く）、ノードＮＬ２に
低電圧レベルＬ（以下、単にＬと書く）が保持される。

【００４４】また、目的のメモリセルにデータを書き込
みたくない場合には、ラッチ部分１０のノードＮＬ１に
Ｌ、ノードＮＬ２にＨが保持される。また、この際、ビ
ット線ｎの一端に接続されたラッチ部分２０には、ラッ
チ部分１０にラッチされるデータの反転データが保持さ
れる。例えば、以下の様にである。ノードＮＬ１＝Ｌ、ノードＮＬ２＝Ｈの時、ノードＮＲ
１＝Ｈ、ノードＮＲ＝ＬノードＮＬ１＝Ｈ、ノードＮＬ２＝Ｌの時、ノードＮＲ
１＝Ｌ、ノードＮＲ＝Ｈ次いで、信号ＰＲＯＧ１によりＭＬ６をＯＮさせる事に
より、ビット線ｍとノードＮＬ２が接続される。前記し
たようにノードＮＬ２に保持されるデータに応じて、所
定のメモリセルにデータが書き込まれるか否かが決定さ
れる。

【００４５】すなわち、ノードＮＬ２に保持される電位
がＬの時、所定のメモリセルにデータが書き込まれ、書
き込み状態となる。また、ノードＮ２に保持される電位
がＨの時、所定のメモリセルにデータは書き込まれな
い。これを書き込み禁止状態という。

【００４６】その後、所定のメモリセルか書き込み状態
の時には、書き込まれたデータが正常であるか否かを調
べる為の書き込みベリファイ動作を行う。この書き込み
ベリファイ動作により、書き込みが正常と判断された場
合には、一連の書き込み、書き込みベリファイ動作は終
了する。

【００４７】また、書き込みが異常と判断された場合に
は、再度、書き込み動作を行う。その後、書き込みベリ
ファイを行い、書き込みが正常になるまで繰り返す。ま
た、通常の書き込みベリファイがパスした後、誤書き込
みベリファイ動作を行う。

【００４８】メモリセルにデータを書き込まないとき、
このメモリセルは当然、書き込み禁止状態になっている
はずである。しかし、前述した様に、誤ってデータが書
き込まれてしまう事がある。ここで誤書き込みベリファ
イ動作とは、書き込み禁止状態のメモリセルが正常に書
き込み禁止状態にあるか否かを判定する為の動作の事を
言う。従って、この誤書き込みベリファイ動作は、メモ
リセルに書き込まれたデータが正常であるか否かを判定
する通常の書き込みベリファイ動作とは性格を異にす
る。

【００４９】次に、誤書き込みベリファイ動作について
説明する。まず初めに、ビット線ｍをＨにプリチャージ
した後にフローティング状態にし、所定のメモリセルに
接続されたワード線（選択ワード線）に誤書き込みベリ
ファイ用のベリファイ電位０Ｖを印加する。

【００５０】所定のメモリセルが正常な書き込み禁止状
態の時、このメモリセルは消去状態が保たれているの
で、このメモリセルのしきい電圧は低い値となってい
る。従って、このメモリセルは０ＶでもＯＮするので、
Ｈにプリチャージされたビット線ｍの電位は放電し、Ｌ
になる。

【００５１】また、所定のメモリセルが異常な書き込み
状態、すなわち、誤ってデータが書き込まれた状態の
時、このメモリセルのしきい電圧は高い値となってい
る。従って、このメモリセルはＯＮしないので、Ｈにプ
リチャージされたビット線ｍの電位はＨのままである。

【００５２】以上の説明によるビット線ｍの電位の変化
をデータ変換手段２の中のトランジスタＭＲ１で受け
る。すなわち、所定のメモリセルが正常な書き込み状態
の時、ビット線ｍの電位はＬに放電するので、トランジ
スタＭＲ１はＯＮする。

【００５３】一方、所定のメモリセルが異常な書き込み
状態の時、すなわち、誤書き込み状態の時、ビット線ｍ
の電位はＨのままなので、トランジスタＭＲ１はＯＮし
ない。

【００５４】また、前述した様に、所定のメモリセルに
データを書き込みたくない時、すなわち、所定のメモリ
セルを書き込み禁止状態にしたい時には、ラッチ部分１
０においては、ノードＮＬ１＝Ｌ、ノードＮＬ２＝Ｈが
保持され、ラッチ部分２０には、その反転データが保持
されている。すなわち、ラッチ部分２０においては、ノ
ードＮＲ１＝Ｈ、ＮＲ２＝Ｌが保持されている事に注意
しなければならない。

【００５５】この時、信号ＤＳＥＮＳＥ１により、トラ
ンジスタＭＲ２をＯＮさせる。所定のメモリセルが正常
な書き込み禁止状態の時、トランジスタＭＲ１はＯＮし
ているので、ラッチ部分２０におけるノードＮＲ１の電
位はＨからＬに、ノードＮＲ２の電位はＬからＨに反転
する。

【００５６】所定のメモリセルが誤書き込み状態（異常
な書き込み禁止状態）の時、トランジスタＭＲ１はＯＦ
Ｆなので、ラッチ部分２０おけるノードＮＲ２の電位は
Ｌのままである。

【００５７】次に、所定のメモリセルが正常な書き込み
禁止状態の時、ノードＮＲ１の電位はＬなので、トラン
ジスタＭＲ３はＯＦＦとなる。また、所定のメモリセル
が誤書き込み状態（異常な書き込み禁止状態）の時、ノ
ードＮＲ１の電位はＨなので、トランジスタＭＲ３はＯ
Ｎとなる。この時、信号ＶＥＲＩＦＹ２によりトランジ
スタＭＲ４をＯＮさせると、ベリファイ信号線ＬＳＥＮ
２がＧＮＤに接続され、Ｈにプリチャージされていたベ
リファイ信号線ＬＳＥＮ２はＬに放電する。

【００５８】以上を記載をまとめと次に様になる。誤書
き込みベリファイ動作において、所定のメモリセルの書
き込み状態が正常であるか否かにより、ビット線の電位
を変化させる。このビット線の電位の変化をデータ変換
手段２によって感知し、その結果をに応じて、ベリファ
イ信号線ＬＳＥＮ２を放電させるか否かが決定される。

【００５９】例えば、所定のメモリセルが正常な書き込
み禁止状態の時、ノードＮＲ１＝Ｌ、ノードＮＲ２＝Ｈ
になり、ベリファイ信号線ＬＳＥＮ２の電位はＨのまま
で、変化がない。

【００６０】所定のメモリセルが誤書き込み状態の時、
ノードＮＲ１＝Ｈ、ノードＮＲ２＝Ｌのままで、ベリフ
ァイ信号線ＬＳＥＮ２の電位はＨからＬに低下する。す
なわち、書き込み禁止状態となっているはずのメモリセ
ルの内一つでも誤書き込み状態にあれば、ベリファイ信
号線ＬＳＥＮ２の電位は放電し、Ｌなる。この電位の変
化により、所定のメモリセルが誤書き込み状態であるか
否かを感知する事が出来る。

【００６１】また、この誤書き込みベリファイの結果
は、ベリファイ信号線ＬＳＥＮ２により一括検知され、
この場合ベリファイ検知回路２にラッチされる。書き込
み禁止状態にあるメモリセルに対しては、上記で説明し
た誤書き込みベリファイを行い、書き込み状態にある全
てのメモリセルに対しては、通常の書き込みベリファイ
を行う。

【００６２】これらの書き込みベリファイ動作及び誤書
き込みベリファイ動作の結果は、ベリファイ信号線ＬＳ
ＥＮ１又はＬＳＥＮ２により一括感知され、ベリファイ
検知回路１又は２にラッチされる。

【００６３】そして、ベリファイ検知回路１及び２にラ
ッチされているデータを、論理ゲート３及び４により論
理積を取り、双方がパスした場合にベリファイパスを出
力し、誤書き込みベリファイ動作が終了する。

【００６４】次に、本発明の第二の実施形態を図３に示
した。図３に示されるように、上述の実施形態とは異な
り、データ変更手段及びラッチセンス回路及び入出力線
Ｉ／Ｏが両隣のメモリセルの間に配置されている。

【００６５】次に、ラッチ部分１０にラッチするデータ
と反転したデータをラッチ部分２０にラッチする際の、
反転データを発生させる為の反転データ発生回路を図４
に示した。図４にしめされる様に、反転データ発生回路
はトランスファーゲートＴＧ１〜ＴＧ４、インバータ１
〜３から構成され、ＤａｔａＬは図２のＡに、Ｄａｔａ
Ｒは図２のＢにそれぞれ接続される。

【００６６】次に、反転データ発生回路の動作を説明す
る。信号ＬｅｆｔをＨ、信号ＲｉｇｈｔをＬ、信号Ｄａ
ｔａをＨにすると、トランスファーゲートＴＧ１及び３
が導通状態に、トランスファーゲートＴＧ２及び４が非
導通状態となる。この為、ＤａｔａＬはＨに、Ｄａｔａ
ＲはＬになる。逆に、信号ＬｅｆｔをＬ、信号Ｒｉｇｈ
ｔをＨ、信号ＤａｔａをＨにすると、ＤａｔａＬはＬ
に、ＤａｔａＲはＨになる。

【００６７】また、ビット線ｍに接続されたメモリセル
に対して誤書き込みベリファイを行う場合、そのビット
線ｍとは異なるビット線ｎを使用すれば良いので、ビッ
ト線ｍとビット線ｎは隣あっている必要ない。

【００６８】また、上記の実施形態では、メモリセルア
レーはＮＡＮＤ型メモリセルについて説明したが、この
メモリセルアレーは、図５に示すＮＯＲ型、図６に示す
ＡＮＤ型、図７に示すＤＩＮＯＲ型メモリセルでも良
い。

【００６９】本発明は、メモリセル内にデータ変換手段
を設ける事により、誤書き込み状態にあるメモリセルを
検知する事が出来る。また、上記の誤書き込みベリファ
イ動作は、従来の回路に比べて、二つのトランジスタか
ら構成されるデータ変換手段を付加しただけなので、占
有面積の大幅は増大は伴わない。

【００７０】また、データ変換手段に電源電圧ＶＤＤが
必要であるが、貫通電流は流れないので、不揮発性半導
体記憶装置にデータ変換手段を付加しても消費電力の増
大もない。また、付加したデータ変換手段は、メモリセ
ルと同じＭＯＳトランジスタから構成されるので、製造
プロセスの複雑化も招かない。

【００７１】

【発明の効果】本発明は、以上の様に構成されるので、
誤書き込みベリファイが可能となり、消費電力の増大、
製造工程の複雑化、大幅は占有面積の増大を招く事は無
い。

【図面の簡単な説明】

【図１】本発明にかかる不揮発性半導体記憶装置の概略
回路図。

【図２】本発明にかかる第一の実施形態の詳細回路図。

【図３】本発明にかかる第一の実施形態の詳細回路図。

【図４】反転データ発生回路の詳細回路図。

【図５】ＮＯＲ型メモリセルアレーを示す図。

【図６】ＡＮＤ型メモリセルアレーを示す図。

【図７】ＤＩＮＯＲ型メモリセルアレーを示す図。

【図８】従来の不揮発性半導体記憶装置の概略回路図。

【図９】従来の不揮発性半導体記憶装置の詳細回路図。

【図１０】ＮＡＮＤ型メモリセルアレーを示す図。

【図１１】ＮＡＮＤ型メモリセルアレーの断面図。

【図１２】ベリファイ検知回路の詳細図。

【符号の説明】

９９２メモリセルブロックＭＬ１〜ＭＬ１０、ＭＲ１〜ＭＲ４トランジスタ１０、２０ラッチ部分３、４論理ゲートＬＳＥＮ１、ＬＳＥＮ２ベリファイ信号線Ｉ／Ｏ入出力線

Claims

【特許請求の範囲】

【請求項１】不揮発性半導体記憶装置において、浮遊ゲートを有したメモリセルを複数有するメモリセル
アレーと、前記メモリセルアレー内の第一のメモリセルに接続され
た第一のビット線と、前記メモリセルアレー内の第二のメモリセルに接続され
た第二のビット線と、前記第一のビット線の一端に接続され、前記第一のメモ
リセルに書き込むためのデータ又は前記第一のメモリセ
ルから読み出されたデータをラッチする為の第一のラッ
チ手段と、前記第一のラッチ手段と前記第二のビット線の一端の間
に接続され、前記第一のラッチ手段にラッチされたデー
タを変更させる為のデータ変更手段とを、有する事によ
り、誤書き込みを検知し、かつ、防止する事を可能にし
た不揮発性半導体記憶装置。
【請求項２】複数のメモリセルを有するメモリセルア
レーと、前記メモリセルアレー内の第一のメモリセルに
接続された第一のビット線と、前記メモリセルアレー内
の第二のメモリセルに接続された第二のビット線と、前
記第一のビット線の一端に接続され、前記第一のメモリ
セルに書き込むためのデータ又は前記第一のメモリセル
から読み出されたデータをラッチする為の第一のラッチ
手段とを有した不揮発性半導体記憶装置において、前記第一のラッチ手段と前記第二のビット線の一端の間
に接続され、前記第一のラッチ手段にラッチされたデー
タを変更させる為のデータ変更手段とを、有する事によ
り、誤書き込みを検知し、かつ、防止する事を可能にし
た不揮発性半導体記憶装置。
【請求項３】電荷蓄積層を有したメモリセルを複数有
するメモリセルアレーと、前記メモリセルに接続され、所定の前記メモリセルを選
択するための複数のワード線と、前記メモリセルアレー内の第一のメモリセルに接続さ
れ、前記メモリセルに書き込む為のデータ又は前記メモ
リセルから読み出されたデータを転送するための第一の
ビット線と、前記メモリセルアレー内の第二のメモリセルに接続さ
れ、かつ、前記第一のビット線と隣接し、前記メモリセ
ルに書き込む為のデータ又は前記メモリセルから読み出
されたデータを転送するための第二のビット線と、前記第一のビット線の一端に接続され、前記第一のメモ
リセルに書き込むためのデータ又は前記第一のメモリセ
ルから読み出されたデータをラッチする為の第一のラッ
チ手段と、前記第二のビット線の一端に接続され、前記第二のメモ
リセルに書き込むためのデータ又は前記第二のメモリセ
ルから読み出されたデータをラッチする為の第二のラッ
チ手段と、前記第一のラッチ手段と前記第二のビット線の他端の間
に接続され、前記第二のメモリセルの書き込まれたデー
タに応じて、前記第一のラッチ手段にラッチされたデー
タを変更させる為のデータ変更手段と、前記第一のラッチ手段に接続され、前記第一のメモリセ
ルに書き込まれたデータが正常であるか異常であるかを
検知する為の第一のベリファイ検知手段と、前記第二のラッチ手段に接続され、前記第二のメモリセ
ルに書き込まれたデータが正常であるか異常であるかを
検知する為の第二のベリファイ検知手段とを、有する事
を特徴とする不揮発性半導体記憶装置。
【請求項４】前記データ変更手段が、電流経路が直列
に接続された二つのＭＯＳ型トランジスタから構成され
る事を特徴とする請求項１乃至３記載の不揮発性半導体
記憶装置。
【請求項５】前記ラッチ手段が、二つのインバータを
逆並列接続されて構成されている事を特徴とする請求項
１乃至３記載の不揮発性半導体記憶装置。
【請求項６】前記メモリセルアレーが、複数のメモリ
セルアレーの電流経路が直列に接続されたＮＡＮＤ型メ
モリセルを構成している事を特徴とする請求項１乃至３
記載の不揮発性半導体記憶装置。
【請求項７】前記メモリセルアレーが、ＡＮＤ型メモ
リセルを構成している事を特徴とする請求項１乃至３記
載の不揮発性半導体記憶装置。
【請求項８】前記メモリセルアレーが、ＤＩＮＯＲ型
メモリセルを構成している事を特徴とする請求項１乃至
３記載の不揮発性半導体記憶装置。
【請求項９】第一のビット線の一端に接続された第一
のラッチ手段に、前記第一のビット線に接続されたメモ
リセルに書き込むか否かのデータを保持する為の第一の
データラッチ動作と、前記第一のラッチ手段にラッチされたデータに応じたデ
ータを、第二のビット線の一端に接続された第二のラッ
チ手段に保持する為の第二のデータラッチ動作と、前記第一のラッチ手段に保持されたデータに応じて、前
記メモリセルへデータを書き込む為のデータ書き込み動
作と、前記第一のラッチ手段に保持されたデータが、前記メモ
リセルへデータの書き込みを禁止する為の書き込み禁止
データである場合、前記第二のラッチ手段に保持された
データに応じて、前記メモリセルが正常な書き込み禁止
状態であるか、あるいは誤って書き込みが行われた誤書
き込み状態であるかを検知するための誤書き込みベリフ
ァイ動作と、を有する事を特徴とする不揮発性半導体記憶装置におけ
る誤書き込み防止方法。
【請求項１０】第一のビット線の一端に接続された第
一のラッチ手段に、前記第一のビット線に接続されたメ
モリセルに書き込むか否かのデータを保持する為の第一
のデータラッチ動作と、前記第一のラッチ手段にラッチされたデータの反転デー
タを、第二のビット線の一端に接続された第二のラッチ
手段に保持する為の第二のデータラッチ動作と、前記第一のラッチ手段に保持されたデータに応じて、前
記メモリセルへ書き込む為のデータ書き込み動作と、前記第一のラッチ手段に保持されたデータが、前記メモ
リセルへ書き込みを禁止する為の書き込み禁止データで
あるにも関わらず、前記メモリセルに書き込みが行われ
た場合、前記第二のラッチ手段に保持されたデータを反
転させ、このデータの反転を検知する事により、前記メ
モリセルが誤書き込み状態である事を検知する為の誤書
き込みベリファイ動作と、を有する事を特徴とする不揮発性半導体記憶装置におけ
る誤書き込み防止方法。