JP2010020891A - フラッシュメモリ装置及びそのプログラム方法 - Google Patents

Abstract

【課題】フラッシュメモリ装置及びそのプログラム方法を提供する。
【解決手段】メモリセルを含むフラッシュメモリ装置のプログラム方法が提供され、このプログラム方法は、ロードされたデータによって選択されたメモリセルをプログラムする段階と、前記プログラムされたメモリセルの状態を感知して前記感知された状態を一次にラッチする段階と、そして前記選択されたメモリセルが正常的にプログラムされたか否かを判別する前に、前記ロードされたデータと前記ラッチされた状態に基づき前記選択されたメモリセルのうちプログラム禁止されたメモリセルがプログラムされたか否かを判別する段階と、を含む。
【選択図】図７

Description

本発明は、半導体メモリ装置に関し、さらに具体的には、フラッシュメモリ装置及びそのプログラム方法に関する。

フラッシュメモリ装置は、一般的にデータロード区間、プログラム区間、そして検証区間を有するプログラムループを通じてプログラムされることである。一般的なフラッシュメモリ装置のプログラム手順を説明するための図１を参照すると、データロード区間の間プログラムされるデータは、外部（例えば、メモリ制御機）でフラッシュメモリ装置（例えば、ページバッファ）にロードされることである。ロードされたデータは、プログラム区間の間選択されたメモリセルにプログラムされることである。検証区間の間選択されたメモリセルがロードされたデータによってプログラムされたか否かが判別される。

フラッシュメモリ装置の場合、プログラム動作が行われる以前に、メモリセルは、消去される。一般的に、メモリセルの消去された状態は、データ「１」で定義されることである。これは、選択されたメモリセルをデータ「１」にプログラムしようとする時選択されたメモリセルは、消去された状態で維持されることを意味する。選択されたメモリセルが全てプログラムされたか否かは選択されたメモリセルからデータビットを読み出し、読み出されたデータビットが全てプログラムパスデータビット（例えば、データ「１」）であるか否かを判別することによって決定される。例えば、データ「０」が正常的に選択されたメモリセルにプログラムされる場合、図１に示すように、ロードされたデータ「０」は、検証区間の間データ「１」に変更される。データ「１」がロードされた場合、図１に示すように、データ「１」は、検証区間の間変更せず、そのまま維持される。検証区間の間読み出されたデータビットが全てデータ「１」と判別される時、プログラム動作は、状態パス（ｓｔａｔｕｓ ｐａｓｓ）（又は、プログラムパス）として終了される。

前述されたプログラム方式によれば、図２に示すように、たとえプログラム禁止されるメモリセルがデータ「０」にプログラムされても、選択されたメモリセルから読み出されたデータビットが全てプログラムパスデータビット（即ち、データ「１」）と判別される。即ち、図２に示すように、プログラム禁止される選択されたメモリセルが消去された状態で維持される時（場合１）、そしてプログラム禁止される選択されたメモリセルがプログラムされる時（場合２）全てプログラム手順は、状態パスとして終了される。これは、データがメモリセルに誤格納されることを意味する。結果的に、たとえプログラム動作が状態パスとして終了されても、読み出しエラーが誘発される。

特開平１０−０２７４８７号公報 韓国特許出願公開第２００１−００１５２９号明細書 韓国特許出願公開第２０００−００４７２１号明細書 米国特許出願公開第２００６−０１５２９８１号明細書

本発明の目的は、信頼性を向上させることができるフラッシュメモリ装置及びそのプログラム方法を提供することにある。

本発明の例示的な実施形態は、メモリセルを含むフラッシュメモリ装置のプログラム方法を提供し、このプログラム方法は、ロードされたデータによって選択されたメモリセルをプログラムする段階と、前記プログラムされたメモリセルの状態を感知し、前記感知された状態を一次にラッチする段階と、そして前記選択されたメモリセルが正常的にプログラムされたか否かを判別する前に、前記ロードされたデータと前記ラッチされた状態に基づき前記選択されたメモリセルのうちプログラム禁止されたメモリセルがプログラムされたか否かを判別する段階を含む。

本発明の他の例示的な実施形態は、行と列で配列されたメモリセルを有するメモリセルアレイと、前記メモリセルアレイに格納されるデータを臨時格納するように、そして前記臨時格納されたデータによって前記メモリセルアレイの選択されたメモリセルをプログラムするように構成された読み出し及び書き込み回路と、そして前記読み出し及び書き込み回路を制御するように構成された制御ロジックを含み、前記読み出し及び書き込み回路は、前記制御ロジックの制御によって、プログラムされたメモリセルの状態を感知し、前記感知された状態を一次にラッチして、そして前記読み出し及び書き込み回路は、前記選択されたメモリセルが正常にプログラムされたか否かを判別する前に、前記臨時格納されたデータと前記ラッチされた状態に基づき前記選択されたメモリセルのうち、プログラム禁止されたメモリセルがプログラムされたか否かを示す第１検証データを出力するフラッシュメモリ装置を提供する。

本発明の他の例示的な実施形態は、他のメモリセルを有するフラッシュメモリ装置のプログラム方法を提供し、このプログラム方法は、前記プログラム後に前記メモリセルの少なくとも一つの状態を判別する段階、そして正常プログラム状態を判別する前に、前記判別された状態によって、そしてローディングされるデータを参照して、前記メモリセルの前記少なくとも一つがプログラム禁止されたメモリセルなのかを判別する段階を含む。

本発明によると、プログラム禁止されるメモリセルがプログラムされたか否かを判別することによってフラッシュメモリ装置の信頼性を向上させることができる。

一般的なフラッシュメモリ装置のプログラム手順を説明するための図面である。 一般的なフラッシュメモリ装置のプログラム手順を説明するための図面である。 本発明の例示的な実施形態によるフラッシュメモリ装置を概略的に示すブロック図である。 本発明の例示的な実施形態による図３に示す読み出し及び書き込み回路の一部を示すブロック図である。 本発明の例示的な実施形態による図４に示すページバッファを示す回路図である。 本発明の他の例示的な実施形態による図４に示すページバッファを示す回路図である。 本発明の例示的な実施形態によるフラッシュメモリ装置のプログラム方法を説明するためのフローチャートである。 本発明によるプログラム動作の間レジスタの状態変化を示す図面である。 本発明の他の例示的な実施形態によるフラッシュメモリ装置のプログラム方法を説明するためのフローチャートである。 本発明によるフラッシュメモリ装置を含むコンピュータシステムを概略的に示すブロック図である。 本発明の他の例示的な実施形態によるメモリシステムを示すブロック図である。

前記の一般的な説明及び次の詳細な説明の全ては、例示的であることが理解されなければならないとともに、請求項の付加的な説明が提供されることと見なすべきである。

参照符号が本発明の望ましい実施形態に詳細に表示され、その例が参照図面に表示されている。できるだけ何れの場合にも、同じ参照番号が同じ、又は類似の部分を参照するために説明及び図面に使用される。

以下では、フラッシュメモリ装置が本発明の特徴及び機能を説明するための一例として使用される。しかし、当業者は、ここに記載された内容によって本発明の他の利点及び性能を容易に理解することができる。本発明は、他の実施形態を通じて、具現されるか、又は適用されることができる。さらに、詳細な説明は、本発明の範囲、技術的思想、そして他の目的から逸脱することなく、観点及び応用によって修正される、又は変更することができる。

図３は、本発明の例示的な実施形態によるフラッシュメモリ装置を概略的に示すブロック図である。

本発明によるフラッシュメモリ装置１０００は、例えば、ＮＡＮＤフラッシュメモリ装置である。しかし、本発明がＮＡＮＤフラッシュメモリ装置１０００に限定されないことは、この分野における通常の知識を有した者にとって自明である。図３に示すように、本発明によるフラッシュメモリ装置１０００は、メモリセルアレイ１００、行選択回路２００、読み出し及び書き込み回路３００、検出回路４００、そして制御ロジック５００を含む。

メモリセルアレイ１００は、行（例えば、ワードライン）と、列（例えば、ビットライン）の交差領域に各々配列されたメモリセルを含む。メモリセルは、ＮＡＮＤストリングを構成するように配列される。各メモリセルは、単一‐ビットデータ、及び／又はマルチ‐ビットデータを格納する。各メモリセルは、電荷格納層を有する素子で、又は可変抵抗性を有する素子で具現される。しかし、本発明のメモリセルがここに開示されたことに限定されないことは、この分野における通常の知識を有した者にとって自明である。メモリセルアレイ１００は、２次元構造（又は、平面構造）を有するように又は３次元構造（又は、垂直構造）を有するように具現されることができる。

行選択回路２００は、制御ロジック５００によって制御され、メモリセルアレイ１００の行を選択する。読み出し及び書き込み回路３００は、制御ロジック５００によって制御され、メモリセルアレイ１００にデータを記入し、又はメモリセルアレイ１００からデータを読み出すように構成される。検出回路４００は、制御ロジック５００によって制御され、読み出し及び書き込み回路３００を通じて読み出されたデータビットと、読み出し及び書き込み回路３００にロードされたデータビットとによってプログラム禁止されたメモリセルがプログラムされたか否かを検出する。さらに、検出回路４００は、読み出し及び書き込み回路３００を通じて読み出されたデータビットによってメモリセルが正常的にプログラムされたか否かを検出する。これは、以下にて詳細に説明される。

図４は、本発明の例示的な実施形態による図３に示す読み出し及び書き込み回路の一部を示すブロック図であり、図５は、本発明の例示的な実施形態による図４に示すページバッファを示す回路図である。説明の便宜上、図４には、一つのビットラインに対応する読み出し及び書き込み回路のページバッファ３０１が示す。

図４を参照すると、ページバッファ３０１は、ロード部３１０、第１及び第２レジスタ３２０、３３０、ダンプ部３４０、放電部３５０、そしてデータ出力部３６０を含み、制御ロジック５００の制御に応答して動作する。ロード部３１０は、感知ロードＳＮに連結され、ビットラインで感知電流を供給する。第１レジスタ３２０は、プログラムされるデータを臨時格納するように構成される。第１レジスタ３２０に格納されたデータは、ダンプ部３４０を通じて第２レジスタ３３０で伝達される。放電部３５０は、感知ロードＳＮの電圧によって第２レジスタ３３０に格納されたデータを変更する。データ出力部３６０は、検証動作時第２レジスタ３３０に格納されたデータをデータライン３０２で出力し、又は第１及び第２レジスタ３２０、３３０に格納されたデータの組み合わせをデータライン３０２で出力する。

ロード部３１０、第１及び第２レジスタ３２０、３３０、ダンプ部３４０、放電部３５０、そしてデータ出力部３６０は、図５に示すように構成される。しかし、本発明によるページバッファ３０１が図５に示すことに限定されないことは、この分野における通常の知識を有した者にとって自明である。図５に示すページバッファ３０１の動作は、以下にて詳細に説明される。

本発明の他の例示的な実施形態によると、図６に示すように、データ出力部３６０´にＮＭＯＳトランジスタＭ１６が追加されうる。この場合、ＮＭＯＳトランジスタＭ１６は、信号ライン３０２をプリチャージした後に活性化される。これは、信号ライン３０２をプリチャージの時キャパシタンスロードを均一にするためである。

図７は、本発明の例示的な実施形態によるフラッシュメモリ装置のプログラム方法を説明するためのフローチャートであり、図８は、本発明によるプログラム動作の間レジスタの状態変化を示す図面である。以下、本発明の例示的な実施形態によるフラッシュメモリ装置のプログラム方法が参照図面に基づいて詳細に説明される。説明の前に、プログラム動作は、複数のプログラムループを通じて実行される。以後説明される段階Ｓ１１０〜Ｓ１７０は、単一のプログラムループを構成する。本発明によるフラッシュメモリ装置は、プログラムループの反復時プログラム電圧が予め決められた増加量で増加されるＩＳＰＰスキームを用いる。

プログラム動作が開示されると、先ず、第２レジスタ３３０のラッチロードＬＮ３は、ハイレベルで初期化される。以後、プログラムされるデータは、読み出し及び書き込み回路３００にロードされることである（Ｓ１００）。例えば、プログラムされるデータが「１」Ｄ１である場合、制御信号ＤＩ、ＣＴＲＬ５は、ハイレベルを有し、制御信号ｎＤＩは、ローレベルを有する。これは、第１レジスタ３２０のラッチロード（Ｎ１がハイレベル（即ち、論理「１」）に設定されをことを意味する。一方、プログラムされるデータが「０」Ｄ０である場合、制御信号ＤＩは、ローレベルを有し、制御信号ｎＤＩ、ＣＴＲＬ５は、ハイレベルを有する。これは、第１レジスタ３２０のラッチロードＬＮ１がローレベル（即ち、論理「０」）に設定されることを意味する。第１レジスタ３２０にロードされたデータは、ダンプ部３４０を通じて第２レジスタ３３０で伝達される。このために、制御信号ＣＴＲＬ２、ＣＴＲＬ４がハイで活性化される。第１レジスタ３２０のラッチロードＬＮ１がハイレベルに設定された場合、ダンプ部３４０のＮＭＯＳトランジスタＭ１０は、ターンオフされる。この場合、制御信号ＣＴＲＬ２、ＣＴＲＬ６がハイで活性化されても、第２レジスタ３３０のラッチロードＬＮ３は、ハイレベルで維持される。一方、第１レジスタ３２０のラッチロードＬＮ１がローレベルに設定された場合、ダンプ部３４０のＮＭＯＳトランジスタＭ１０は、ターンオンされる。この場合、制御信号ＣＴＲＬ２、ＣＴＲＬ６がハイで活性化される時、第２レジスタ３３０のラッチロードＬＮ３は、ハイレベルでローレベルに変更される。上述した手順を通じて第１レジスタ３２０にロードされたデータは、第２レジスタ３３０でダンプされる。データローディング及びダンピング過程によるレジスタ３２０、３３０のラッチロードＬＮ１、ＬＮ３の論理状態を図８に示す。

その次に、第２レジスタ３３０に格納されたデータは、選択されたメモリセルにプログラムされる（Ｓ１１０）。第２レジスタ３３０に格納されたデータ、即ち、ラッチロードＬＲ３がハイレベル（即ち、論理「１」）に設定された場合、選択されたメモリセルは、プログラム禁止される。一方、第２レジスタ３３０に格納されたデータ、即ち、ラッチロードＬＲ３がローレベル（即ち、論理「０」）に設定された場合、選択されたメモリセルは、既知の方法（例えば、セルフブースティングスキーム）によってプログラムされる。メモリセルをプログラムすることは、この分野の通常的な知識を習得した者に既知のことであり、それに対する説明は省略する。

プログラム動作が実行された後、選択されたメモリセルが正常的にプログラムされたか否かを判別するための検証読み出し動作が実行される（Ｓ２００）。本発明のフラッシュメモリ装置によると、検証読み出し動作は、感知区間Ｓ１２０と、逆ラッチ区間（ｉｎｖｅｒｓｅ ｌａｔｃｈｉｎｇ ｐｅｒｉｏｄ）Ｓ１３０と、正常ラッチ区間（ｎｏｒｍａｌ ｌａｔｃｈｉｎｇ ｐｅｒｉｏｄ）Ｓ１４０とを含む。以下に具体的に説明する。

感知区間Ｓ１２０の間、選択されたメモリセルがプログラムされたか否かによって、ビットライン、即ち、感知ロードＳＮがハイレベルで、又はローレベルに設定される。例えば、プログラムされるデータが「０」で選択されたメモリセルが要求される閾電圧を有するようにプログラムされた場合、ビットライン、即ち、感知ロードＳＮは、感知区間の間ハイレベルに設定される。一方、プログラムされるデータが「０」で、選択されたメモリセルが要求された閾電圧を有するようにプログラムされない場合、ビットライン、即ち、感知ロードＳＮは、感知区間の間ローレベルに設定される。一方、プログラムされるデータが「１」である場合、ビットライン、即ち、感知ロードＳＮは、感知区間の間ローレベルに設定される。さらに、プログラムされるデータが「１」でも、選択されたメモリセルは、プログラムすることができる。この場合、ビットライン、即ち、感知ロードＳＮは、感知区間の間ハイレベルに設定される。

感知ロードＳＮは、ロードされたデータ（即ち、論理「１」及び論理「０」）に関係なく、選択されたメモリセルがプログラムされる時、ハイレベルに設定される。一方、感知ロードＳＮは、データ「０」に対応する選択されたメモリセルが要求される閾電圧を有するようにプログラムされない時、そして選択されたメモリセルがプログラム禁止されたメモリセルである時、ローレベルに設定される。

その次に、逆ラッチ区間Ｓ１３０の間、制御信号ＣＴＲＬ２、ＣＴＲＬ７がハイで活性化される。制御信号ＣＴＲＬ２、ＣＴＲＬ７がハイで活性化される時、制御ロードＬＮ３の論理状態は、感知ロードＳＮの電圧によって変化される。例えば、プログラムされるデータが「０」で感知ロードＳＮがハイレベルに設定された場合（即ち、メモリセルが正常的にプログラムされた場合）、ラッチロードＬＮ３は、ローレベル、即ち、論理「０」で維持される。プログラムされるデータが「０」で、感知ロードＳＮがローレベルに設定された場合（即ち、プログラムされるメモリセルが要求される閾電圧より低い閾電圧を有する場合）、ラッチロードＬＮ３は、ローレベル、即ち、論理「０」で維持される。即ち、プログラムされるデータが「０」である場合、ラッチロードＬＮ３は、逆ラッチ区間の間以前の状態で維持される。プログラムされるデータが「１」で感知ロードＳＮがローレベルに設定された場合（即ち、メモリセルが正常的にプログラム禁止された場合）、ラッチロードＬＮ３は、「１」で維持される。プログラムされるデータが「１」で感知ロードＳＮがハイレベルに設定された場合（即ち、プログラム禁止されたメモリセルがプログラムされた場合）、ラッチロードＬＮ３は、「１」から「０」に変更される。即ち、プログラムデータが「１」で感知ロードＳＮがハイレベルに設定される場合だけ、ラッチロードＬＮ３が「１」から「０」に変更される。ラッチロードＬＮ３が「１」又は「０」に設定されることによって、データライン３０２は、データ出力部３６０を通じてプリチャージ状態、即ち、ハイレベルで維持され、又はローレベルに変化される。逆ラッチ区間の間変化されるラッチロードＬＮ１、ＬＮ３の論理状態は図８に示す。

第１レジスタ３２０のラッチロードＬＮ１がローレベルを有する場合（即ち、選択されたメモリセルがプログラムされるメモリセルである場合）、データライン３０２は、第２レジスタ３３０のラッチロードＬＮ３の論理状態に関係なく、プリチャージレベルで維持される。一方、第１レジスタ３２０のラッチロードＬＮ１がハイレベルを有する場合（即ち、選択されたメモリセルがプログラム禁止されるメモリセルである場合）、データライン３０２は、第２レジスタ３３０のラッチロードＬＮ３の論理状態によって選択的に変化される。もし、第１レジスタ３２０のラッチロードＬＮ１がハイレベルを有し、第２レジスタ３３０のラッチロードＬＮ３がローレベルを有すると、データ出力部３６０のＮＭＯＳトランジスタ（Ｍ１３、Ｍ１５）がターンオンされ、その結果データライン３０２は、ハイレベルからローレベルに変化される。これは、プログラム禁止されるメモリセルがプログラムされたことを意味する。

上述から分かるように、データ「１」に対応するメモリセルがデータ「０」にプログラムされた場合、データライン３０２が逆ラッチ区間の間変化される。データライン３０２の電圧変化は、検出回路４００を通じて検出され、検出結果は、制御ロジック５００で出力される。

正常ラッチ区間Ｓ１４０の間、制御信号ＣＴＲＬ３、ＣＴＲＬ７がハイで活性化される。制御信号ＣＴＲＬ３、ＣＴＲＬ７がハイで活性化される時、ラッチロードＬＮ３の論理状態は、感知ロードＳＮの電圧によって変化される。例えば、選択されたメモリセルが要求される閾電圧を有するようにプログラムされた場合、そしてプログラム禁止された選択されたメモリセルがプログラムされた場合、感知ロードＳＮがハイレベルに設定されるために、ラッチロードＬＮ３は、「０」から「１」に変化される。選択されたメモリセルが要求される閾電圧を有するようにプログラムされない場合、感知ロードＳＮがローレベルに設定されるために、ラッチロードＬＮ３は、「０」で維持される。選択されたメモリセルがプログラム禁止されたメモリセルである場合、感知ロードＳＮがローレベルに設定されるために、ラッチロードＬＮ３は、「１」で維持される。正常ラッチ区間の間変化されるラッチロードの論理状態は、図８に示す。

以後、制御ロジック５００は、プログラム禁止されたメモリセルがプログラムされたか否かを判別する（Ｓ１５０）。これは、検出回路４００によって検出された結果、即ち、データライン３０２の電圧変化を基準に行なわれる。上述によると、プログラム禁止されたメモリセルがプログラムされた場合、データライン３０２は、ハイレベルからローレベルに変化される。従って、データライン３０２がローレベルを有することと検出されると、プログラム禁止されたメモリセルがプログラムされたと判別される。この場合、手順はＳ１９０段階に進行する。Ｓ１９０段階において制御ロジック５００は、プログラム動作を状態フェイルとして処理して、プログラム手順を終了する。

もし、プログラム禁止されたメモリセルがプログラムされないことに判別されると、手順は、Ｓ１８０段階に進行する。Ｓ１８０段階において制御ロジック５００は、選択されたメモリセルが正常にプログラムされたか否かを判別する。プログラムされるメモリセルが正常的にプログラムされた場合、ラッチロードＬＮ３は、「０」から「１」に変化される。この場合、データライン３０２は、プリチャージ状態で維持される。これは、制御ロジック５００を通じて検証パスとして判別される。一方、プログラムされるメモリセルがプログラムされない場合、ラッチロードＬＮ３は、「０」に変化される。この場合、データライン３０２は、データ出力部３６０のＮＭＯＳトランジスタ（Ｍ１３、Ｍ１４）を通じてローレベルに設定される。これは、制御ロジック５００を通じて検証フェイルと判別される。

Ｓ１６０段階において検証パスが判別される場合、手順はＳ１８０段階に進行する。Ｓ１８０段階において制御ロジック５００は、プログラム動作を状態パスで処理して、プログラム手順を終了する。Ｓ１６０段階において検証フェイルが判別される場合、手順はＳ１７０段階に進行する。Ｓ１７０段階において制御ロジック５００は、現在のプログラムループが最大ループに到達したか否かを判別する。もし、現在のプログラムループが最大ループに到達したことに判別されると、手順はＳ１９０段階に進行する。もし、現在のプログラムループが最大ループに到達しないことに判別されると、手順はＳ１１０段階に進行する。以後手順は、上述のことと同様に実行され、それに対する説明は省略する。

本発明のフラッシュメモリ装置のプログラム方法によると、プログラム禁止されたメモリセルがデータ「０」としてプログラムされたか否かを判別することが可能である。さらに、プログラム禁止されたメモリセルがデータ「０」にプログラムされたと判別される時、不必要なプログラムループの実行を中止させることによって不必要な動作を減らすことができる。

例示的な実施形態において、逆ラッチ区間の間ラッチされたデータによって変化されたデータライン３０２の電圧変化を検出する時点は多様に変更されることができる。ただし、正常ラッチ区間が始まる以前にこのような検出動作が実行されるべきである。

例示的な実施形態において、正常ラッチ動作は、データライン３０２の電圧変化を検出した結果によって選択的に実行されうる。例えば、正常ラッチ動作は、データライン３０２の電圧変化を検出した結果がプログラム禁止されたメモリセルがプログラムされたことを示すか否かを判別した後実行されうる。即ち、図７において、Ｓ１５０段階はＳ１４０段階より先ず行なわれうる。

例示的な実施形態において、逆ラッチ区間の間ラッチされたデータ状態は、プログラムされるメモリセルに対して正常ラッチ区間の間ラッチされたデータ状態に相補的である。

例示的な実施形態において、検出回路４００はこの分野でよく知られたパス／フェイル判別回路を用いて具現されることができる。さらに、検出回路４００は、制御ロジック５００に含まれるように具現されることができる。

図９は、本発明の他の例示的な実施形態によるフラッシュメモリ装置のプログラム方法を説明するためのフローチャートである。

図９を参照すると、点線で表示されたブロックＢ１００は、図７に示すＳ１１０、Ｓ１２０、Ｓ１４０、Ｓ１６０、そしてＳ１７０段階に各々対応する段階Ｓ２１０〜Ｓ２６０を含み、点線で表示されたブロックＢ２００は、図７に示すＳ１２０、Ｓ１３０、そしてＳ１５０段階に各々対応する段階Ｓ２７０〜Ｓ２９０を含む。図９に示すプログラム方法によると、プログラム禁止されたメモリセルがプログラムされたか否かＢ２００は、正常的な検証読み出し動作が完了された後に判別される。図９に示す各段階は、図７の対応する段階と同一であり、それに対する説明は省略する。

フラッシュメモリ装置は、電力が遮断されても格納されたデータを維持することができる不揮発性メモリ装置である。セルラーフォン、ＰＤＡデジタルカメラ、ポータブルゲームコンソール、そしてＭＰ３Ｐのようなモバイル装置の使用増加によって、フラッシュメモリ装置は、データストレージのみではなくコードストレージとして広く使われている。フラッシュメモリ装置は、尚、ＨＤＴＶ、ＤＶＤ、ルータ、そしてＧＰＳのようなホームアプリケーションに使用されうる。本発明によるフラッシュメモリ装置を含むコンピュータシステムが図１０に概略的に示す。本発明によるコンピュータシステムは、バス２００１に電気的に連結されたマイクロプロセッサ２１００、ユーザインタフェース２２００と、ベースバンドチップセット（ｂａｓｅｂａｎｄ ｃｈｉｐｓｅｔ）のようなモデム２３００と、メモリ制御器２４００と、フラッシュメモリ装置２５００とを含む。フラッシュメモリ装置２５００は、図１に示したものと実質的に同様に構成される。フラッシュメモリ装置２５００には、マイクロプロセッサ２１００によって処理された又は／処理されるＮ−ビットデータ（Ｎは、１又はそれより大きい正数）がメモリ制御器２４００を通じて格納される。本発明によるコンピュータシステムがモバイル装置である場合、コンピュータシステムの動作電圧を供給するためのバッテリ２６００が追加的に提供される。たとえ、図面には示さなかったが、本発明によるコンピュータシステムには、応用チップセット（ａｐｐｌｉｃａｔｉｏｎ ｃｈｉｐｓｅｔ）、カメライメージプロセッサ（ＣＩＳ：Ｃａｍｅｒａ Ｉｍａｇｅ Ｐｒｏｃｅｓｓｏｒ）、モバイルＤＲＡＭなどをさらに提供されることができるということは、この分野における通常の知識を有した者にとって自明である。メモリ制御器２４００とフラッシュメモリ装置２５００は、例えば、データを格納するのに不揮発性メモリを使用するＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ／Ｄｉｓｋ）を構成しうる。例示的なＳＳＤが、特許文献４に開示されていて、この分野のレファレンスで含まれる。又は、メモリ制御器２４００とフラッシュメモリ装置２５００は、データを格納するのに不揮発性メモリを使用するメモリカードを構成しうる。

図１１は、本発明の他の例示的な実施形態によるメモリシステムを示すブロック図である。

図１１に示すシステムは、携帯用装置４０００を示す。携帯用装置４０００は、ＭＰ３プレーヤ、ビデオプレーヤ、コンビネーションビデオ及びオーディオプレーヤなどでありうる。示すように、携帯用装置４０００は、メモリ４６４０及びメモリ制御機４６５０を含む。メモリ４６４０及びメモリ制御機４６５０は、図１０に示すことと実質的に同様であり、それに対する説明は省略する。携帯用装置４０００は、尚エンコーダ及びデコーダ４６１０と、プレゼンテーション構成要素４６２０及びインタフェース４６３０とを含みうる。

エンコーダ及びデコーダ（ＥＤＣ）４６１０によって処理されたデータ（ビデオ、オーディオ）は、メモリ制御機４６５０を通じてメモリ４６４０に入力されて、メモリ４６４０から出力される。図１１で点線によって示すように、データは、ＥＤＣ４６１０からメモリ４６４０に直接入力され、及び／又はメモリ４６４０からＥＤＣ４６１０に直接出力される。

ＥＤＣ４６１０は、メモリ４６４０に格納するためにデータをエンコーディングする。例えば、ＥＤＣ４６１０は、メモリ４６４０に格納するためにオーディオデータに対してＭＰ３エンコーディングを実行する。他の方法で、ＥＤＣ４６１０は、メモリ４６４０に格納するためにビデオデータに対してＭＰＥＧエンコーディング（例えば、ＭＰＥＧ２、ＭＰＥＧ４など）を実行する。又、ＥＤＣ４６１０は、他のデータフォーマットによって他のタイプのデータをエンコーディングするための複数のエンコーダを含むことができる。例えば、ＥＤＣ４６１０は、オーディオデータのためのＭＰ３エンコーダ及びビデオデータのためのＭＰＥＧエンコーダを含むことができる。

ＥＤＣ４６１０は、メモリ４６４０からの出力をデコーディングする。例えば、ＥＤＣ４６１０は、メモリ４６４０から出力されたオーディオデータに対してＭＰ３デコーディングを実行する。他の方法で、ＥＤＣ４６１０は、メモリ４６４０から出力されたビデオデータに対してＭＰＥＧデコーディング（例えば、ＭＰＥＧ２、ＭＰＥＧ４など）を実行する。又、ＥＤＣ４６１０は、他のデータフォーマットによって他のタイプのデータをデコーディングするための複数のデコーダを含むことができる。例えば、ＥＤＣ４６１０は、オーディオデータのためのＭＰ３デコーダ及びビデオデータのためのＭＰＥＧデコーダを含むことができる。

ＥＤＣ４６１０がデコーダのみを含むことができるということが理解されるはずである。例えば、既にエンコーディングされたデータは、ＥＤＣ４６１０によって受信されて、メモリ制御機４６５０及び／又はメモリ４６４０でパスされる。

ＥＤＣ４６１０は、インタフェース４６３０を通じてエンコーディングのためのデータを受信し、又は既にエンコーディングされたデータを受信する。インタフェース４６３０は、既知の標準（例えば、ファームウエア、ＵＳＢなど）に従う。インタフェース４６３０は、又、一つ以上のインタフェースを含むことができる。例えば、インタフェース４６３０は、ファームウエアインタフェース、ＵＳＢインタフェースなどを含むことができる。メモリ４６４０からのデータは、インタフェース４６３０を通じて出力される。

プレゼンテーション構成要素４６２０は、メモリから出力され、及び／又はＥＤＣ４６１０によってデコーディングされたデータをユーザに表示する。例えば、プレゼンテーション構成要素４６２０は、オーディオデータを出力するためのスピーカージャック、ビデオデータを出力するためのディスプレースクリーンなどを含むことができる。

本発明によるフラッシュメモリ装置、及び／又はメモリ制御機は、多様な形態のパッケージを用いて実装されうる。例えば、本発明によるフラッシュメモリ装置、及び／又はメモリ制御機は、ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）などのようなパッケージを用いて実装されうる。

本発明の範囲または技術的思想を逸脱しない範囲内で、本発明の構造の多様な修正及び変更が可能であることは、この分野における通常の知識を有した者にとって自明である。上述した内容を考慮して、もし本発明の修正及び変更が本発明の請求項及び同等物の範疇に属す場合、本発明は、その変更及び修正を含むものとして取り扱われる。

１００ ・・・ メモリセルアレイ
２００ ・・・ 行選択回路
３００ ・・・ 読み出し及び書き込み回路
３０１ ・・・ ページバッファ
３０２ ・・・ データライン
３１０ ・・・ ロード部
３２０、３３０ ・・・ レジスタ
３４０ ・・・ ダンプ部
３５０ ・・・ 放電部
３６０ ・・・ データ出力部
４００ ・・・ 検出回路
５００ ・・・ 制御ロジック
２１００ ・・・ マイクロプロセッサ
２２００ ・・・ ユーザインタフェース
２３００ ・・・ モデム
２４００ ・・・ メモリ制御器
２５００ ・・・ フラッシュメモリ
２６００ ・・・ バッテリ
４６１０ ・・・ エンコーダ及びデコーダ
４６２０ ・・・ プレゼンテーション構成要素
４６３０ ・・・ インタフェース
４６４０ ・・・ メモリ
４６５０ ・・・ メモリ制御機

Claims (16)

1. メモリセルを含むフラッシュメモリ装置のプログラム方法において、
   ロードされたデータによって選択されたメモリセルをプログラムする段階と、
   前記プログラムされたメモリセルの状態を感知し、前記感知された状態を一次にラッチする段階と、
   前記選択されたメモリセルが正常的にプログラムされたか否かを判別する前に、前記ロードされたデータと前記ラッチされた状態に基づき前記選択されたメモリセルのうちプログラム禁止されたメモリセルがプログラムされたか否かを判別する段階と、を含むプログラム方法。
2. 前記選択されたメモリセルのうちプログラム禁止されたメモリセルがプログラムされたと判別される時、状態フェイルとしてプログラム動作を終了する段階をさらに含むことを特徴とする請求項１に記載のプログラム方法。
3. 前記選択されたメモリセルのうちプログラム禁止されたメモリセルがプログラムされないことに判別される時、
   前記感知された状態を２次でラッチする段階と、
   前記１次及び２次でラッチされた状態に基づき、前記選択されたメモリセルが正常的にプログラムされたか否かを判別する段階とをさらに含み、
   前記１次ラッチされた状態は、プログラムされたメモリセルに対して前記２次ラッチされた状態と相補的なことを特徴とする請求項１に記載のプログラム方法。
4. 前記選択されたメモリセルのうちプログラム禁止されたメモリセルがプログラムされたと判別される時、前記選択されたメモリセルが正常的にプログラムされたか否かは判別されない状態で、状態フェイルとしてプログラム動作を終了する段階をさらに含むことを特徴とする請求項１に記載のプログラム方法。
5. 行と列で配列されたメモリセルを有するメモリセルアレイと、
   前記メモリセルアレイに格納されるデータを臨時格納するように、前記臨時格納されたデータによって前記メモリセルアレイの選択されたメモリセルをプログラムするように構成された読み出し及び書き込み回路と、
   前記読み出し及び書き込み回路を制御するように構成された制御ロジックとを含み、
   前記読み出し及び書き込み回路は、前記制御ロジックの制御によって、プログラムされたメモリセルの状態を感知するとともに、前記感知された状態を一次にラッチし、かつ、
   前記読み出し及び書き込み回路は、前記選択されたメモリセルが正常的にプログラムされたか否かを判別する前に、前記臨時格納されたデータと前記ラッチされた状態に基づき前記選択されたメモリセルのうちプログラム禁止されたメモリセルがプログラムされたか否かを示す第１検証データを出力するフラッシュメモリ装置。
6. 前記選択されたメモリセルのうちプログラム禁止されたメモリセルがプログラムされたことを前記第１検証データが示す時、前記制御ロジックは、状態フェイルとしてプログラム動作を終了させることを特徴とする請求項５に記載のフラッシュメモリ装置。
7. 前記選択されたメモリセルのうちプログラム禁止されたメモリセルがプログラムされないことを前記判別データが示す時、
   前記読み出し及び書き込み回路は、前記感知された状態を２次でラッチするとともに、前記１次及び２次でラッチされた状態に基づき、前記選択されたメモリセルが正常的にプログラムされたか否かを示す第２検証データを出力し、前記１次ラッチされた状態は、プログラムされたメモリセルに対して２次ラッチされた状態と相補的なことを特徴とする請求項６に記載のフラッシュメモリ装置。
8. 前記第１検証データ及び前記第２検証データは、各プログラムループで生成されることを特徴とする請求項７に記載のフラッシュメモリ装置。
9. 前記選択されたメモリセルのうちプログラム禁止されたメモリセルがプログラムされることを前記第１検出データが示す時、前記制御ロジックは、前記選択されたメモリセルが正常的にログラムされたか否かを判別しない状態で、状態フェイルとしてプログラム動作を終了させることを特徴とする請求項５に記載のフラッシュメモリ装置。
10. 前記読み出し及び書き込み回路は、前記列に各々対応する複数のページバッファを含むとともに、前記各ページバッファは、前記制御ロジックによって制御され、
    プログラムされるデータをロードするように構成された第１レジスタと、
    前記制御ロジックによって制御されるとともに、前記ロードされたデータを臨時格納するように構成された第２レジスタと、
    前記制御ロジックによって制御されるとともに、対応するビットラインの電圧レベルによって前記第２レジスタに放電経路を提供する放電回路と、
    前記第１及び第２レジスタに各々格納されたデータによって信号ラインで前記第１検証 データを出力するデータ出力回路とを含むことを特徴とする請求項５に記載のフラッシュメモリ装置。
11. 前記各ページバッファの第２レジスタは、前記対応するビットラインに連結する第１ラッチロードと前記第１ラッチロードに反転連結された第２ラッチロードを含むことを特徴とする請求項１０に記載のフラッシュメモリ装置。
12. 前記第１ラッチロードは、前記選択されたメモリセルが正常的にプログラムされたか否かを判別する前に、前記放電経路を通じて接地されるとともに、前記第２ラッチロードは、前記選択されたメモリセルが正常的にプログラムされたか否かを判別する時、前記放電経路を通じて接地されることを特徴とする請求項１１に記載のフラッシュメモリ装置。
13. 前記データ出力回路は、前記第２ラッチロードに連結されたゲートと、接地されたソースと、ドレーンとを有する第１ＮＭＯＳトランジスタと、
    前記第１ＮＭＯＳトランジスタのドレーンに連結されたソースと、前記ロードされたデータを入力されるように前記第１レジスタに連結されたゲートと、前記信号ラインに連結されたドレーンとを有する第２ＮＭＯＳトランジスタとを含むことを特徴とする請求項１２に記載のフラッシュメモリ装置。
14. 前記第２ＮＭＯＳトランジスタと前記信号ラインの間に連結されるとともに、前記制御ロジックによって制御される第３ＮＭＯＳトランジスタをさらに含むことを特徴とする請求項１３に記載のフラッシュメモリ装置。
15. メモリセルを有するフラッシュメモリ装置のプログラム方法であって、
    前記プログラム後に前記メモリセルの少なくとも一つの状態を判別する段階と、
    正常プログラム状態を判別する前に、前記判別された状態によって、ローディングされるデータを参照して、前記メモリセルの前記少なくとも一つがプログラム禁止されたメモリセルなのか判別する段階とを含むプログラム方法。
16. 前記ローディングされたデータのラッチ状態が前記メモリセルの前記少なくとも一つの 感知ロードに基盤したラッチ状態と比較されるとともに、前記メモリセルの前記少なくとも一つがプログラム禁止されたメモリセルなのか判別されることを特徴とする請求項１５に記載のプログラム方法。

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