JP2007072810A - 冗長置換方法、半導体記憶装置及び情報処理装置 - Google Patents

Abstract

【課題】 本発明は、冗長置換方法、半導体記憶装置及び情報処理装置に関し、出荷後にシステムへ組み込まれた状態であっても、チャージロス若しくはチャージゲインの兆候を検出して読み出し誤判定となる前に冗長置換を可能とすることを目的とする。
【解決手段】 電気的に書き込み及び消去が可能な半導体記憶装置において、読み出し用リファレンスセルの閾値と読み出しリファレンスセルより高い閾値を有する書き込みベリファイ用リファレンスセルの閾値との間に閾値を設定したチャージロス検出用リファレンスセル、及び／又は、読み出し用リファレンスセルの閾値と読み出し用リファレンスセルより低い閾値を有する消去ベリファイ用リファレンスセルの閾値との間に閾値を設定したチャージゲイン検出用リファレンスセルを備えるように構成する。
【選択図】 図３

Description

本発明は、冗長置換方法、半導体記憶装置及び情報処理装置に係り、特に半導体記憶装置の出荷後でシステムへ組み込まれた状態であっても、メモリセルのチャージロスとチャージゲインを検出して冗長置換可能とする冗長置換方法、そのような冗長置換方法を採用する半導体記憶装置、及びそのような構成の半導体記憶装置を有する情報処理装置に関する。

フローティングゲートに電荷を蓄積することでデータを格納する構成のフラッシュメモリ等の不揮発性半導体記憶装置に対しては、出荷前にワード線若しくはビット線に高電圧を印加する電界加速、或いは、ベーキングによる高温加速を行い、チャージロス（電荷の抜け）又はチャージゲイン（電荷の入り）を示すメモリセルをスクリーニング或いは冗長置換する試験を実施していた。つまり、電界加速或いは高温加速により、例えば不揮発性半導体記憶装置の動作保証期間を擬似した条件を作り出し、許容範囲外のチャージロス若しくはチャージゲインを示すメモリセルは、冗長メモリセルに置換していた。しかし、不揮発性半導体記憶装置の出荷後にシステムへ組み込まれた状態でチャージロス若しくはチャージゲインが発生した場合には、その修復を行うことは不可能であった。

図１は、従来の不揮発性半導体記憶装置における書き込みセルと消去セルと読み出し用リファレンスセルの閾値の関係を示す図である。図１中、縦軸はメモリセルを構成するトランジスタのドレイン・ソース電流（Ｉｄｓ）、横軸はゲート・ソース電圧（Ｖｇｓ）を、夫々任意単位で示す。又、図２は、従来の不揮発性半導体記憶装置における書き込みセルと消去セルの閾値の分布を示す図である。図２中、縦軸はメモリセル数、横軸は閾値を、夫々任意単位で示す。メモリセルの特性として、図１において矢印で示すように、経時変化により書き込みセルは閾値低めの方向(チャージロス)へ、消去セルは閾値高めの方向(チャージゲイン)へ移動する。

特許文献１には、メインメモリセルアレイ中の不良セルと代替するためのリペア回路を備えたフラッシュメモリ装置が記載されている。特許文献２には、オンチップ不揮発性メモリの高速読み出しと欠陥救済効率の向上を実現するデータプロセッサが記載されている。
特開平９−２０４７９６号公報 特開２００４−３１９０３４号公報

通常、メモリセルに対しては、経時変化を起こしても読み出し誤判定とならない閾値まで書き込み或いは消去が実行されており、正常なメモリセルであれば問題とならない。又、読み出し誤判定となるメモリセルであれば、電界加速或いは高温加速によりスクリーニングできるので、出荷前に適宜冗長メモリセルに置換できる。しかし、電界加速或いは高温加速を行ってもスクリーニングされず、何らかの理由で出荷後に図２にＸ１，Ｘ２で示す如き特性異常を示すメモリセルも存在する。このような特性異常を示すメモリセルは、書き込みセル及び消去セルの主分布を外れて読み出し誤判定領域まで閾値が変化するので、不良なメモリセルであるが、不揮発性半導体記憶装置の出荷後には冗長メモリセルに置換することができないという問題があった。

そこで、本発明は、出荷後にシステムへ組み込まれた状態であっても、チャージロス及び／又はチャージゲインの兆候を検出して読み出し誤判定となる前に冗長置換を可能とする冗長置換方法、半導体記憶装置及び情報処理装置を提供することを目的とする。

上記の課題は、電気的に書き込み及び消去が可能な半導体記憶装置内のメモリセルの冗長置換方法であって、読み出し用リファレンスセルの閾値と読み出しリファレンスセルより高い閾値を有する書き込みベリファイ用リファレンスセルの閾値との間に閾値を設定したチャージロス検出用リファレンスセルと、該読み出し用リファレンスセルの閾値と該読み出し用リファレンスセルより低い閾値を有する消去ベリファイ用リファレンスセルの閾値との間に閾値を設定したチャージゲイン検出用リファレンスセルとにより、チャージロス及び／又はチャージゲインの兆候のあるメモリセルを検出し、チャージロス及び／又はチャージゲインの兆候が検出されたメモリセルを冗長置換することを特徴とする冗長置換方法によって達成できる。

上記の課題は、電気的に書き込み及び消去が可能な半導体記憶装置であって、メモリセルと、冗長メモリセルと、読み出し用リファレンスセルと、該読み出し用リファレンスセルの閾値と読み出しリファレンスセルより高い閾値を有する書き込みベリファイ用リファレンスセルの閾値との間に閾値を設定したチャージロス検出用リファレンスセルと、該読み出し用リファレンスセルの閾値と該読み出し用リファレンスセルより低い閾値を有する消去ベリファイ用リファレンスセルの閾値との間に閾値を設定したチャージゲイン検出用リファレンスセルと、該メモリセルと、該チャージロス検出用リファレンスセル及び／又は該チャージゲイン検出用リファレンスセルの出力に基づいて、チャージロス及び／又はチャージゲインの兆候のあるメモリセルを検出する検出手段と、チャージロス及び／又はチャージゲインの兆候が検出されたメモリセルを該冗長メモリセルに冗長置換する冗長置換手段とを備えたことを特徴とする半導体記憶装置によっても達成できる。

上記の課題は、上記半導体記憶装置と、ＣＰＵとを備えたことを特徴とする情報処理装置によっても達成できる。

本発明によれば、出荷後にシステムへ組み込まれた状態であっても、チャージロス及び／又はチャージゲインの兆候を検出して読み出し誤判定となる前に冗長置換を可能とする冗長置換方法、半導体記憶装置及び情報処理装置を実現することができる。

本発明では、電気的に書き込み及び消去が可能な半導体記憶装置において、読み出し用リファレンスセルの閾値と読み出しリファレンスセルより高い閾値を有する書き込みベリファイ用リファレンスセルの閾値との間に閾値を設定したチャージロス検出用リファレンスセル、及び／又は、読み出し用リファレンスセルの閾値と読み出し用リファレンスセルより低い閾値を有する消去ベリファイ用リファレンスセルの閾値との間に閾値を設定したチャージゲイン検出用リファレンスセルを備えるように構成する。

チャージロス検出用リファレンスセルの閾値は、正常な書き込みメモリセルの閾値分布を低閾値側に外れたことを検出可能とする位置に設定され、且つ、半導体記憶装置の正常動作を保証する保証温度及び保証電圧の範囲では正常に読み出しが可能な位置に設定される。

チャージゲイン検出用リファレンスセルの閾値は、正常な消去メモリセルの閾値分布を高閾値側に外れたことを検出可能とする位置に設定され、且つ、半導体記憶装置の正常動作を保証する保証温度及び保証電圧の範囲では正常に読み出しが可能な位置に設定される。

これにより、半導体記憶装置の出荷後にシステムへ組み込まれた状態であっても、チャージロス及び／又はチャージゲインの兆候を検出して読み出し誤判定となる前に冗長置換を可能とすることができる。

以下に、本発明になる冗長置換方法、半導体記憶装置及び情報処理装置の各実施例を、図３以降と共に説明する。

本発明になる冗長置換方法の一実施例では、本発明が電気的に書き込み及び消去が可能な不揮発性半導体記憶装置に適用されている。不揮発性半導体記憶装置は、読み出し用リファレンスセル、書き込みベリファイ用リファレンスセル及び消去ベリファイ用リファレンスセルに加え、チャージロス検出用リファレンスセル及び／又はチャージゲイン検出用リファレンスセルを有する点に特徴がある。

図３は、５種類のリファレンスセルの閾値の関係を示す図である。図３中、縦軸はメモリセルを構成するトランジスタのドレイン・ソース電流（Ｉｄｓ）、横軸はゲート・ソース電圧Ｖｇｓ）を、夫々任意単位で示す。チャージロス検出用リファレンスセルの閾値を、読み出し用リファレンスセルの閾値と書き込み用リファレンスセルの閾値の間に設定し、且つ、読み出し判定は正常に実行可能な閾値に設定することにより、チャージロス検出用リファレンスセルをチャージロスの兆候を検出するために使用する。チャージゲイン検出用リファレンスセルの閾値を、読み出し用リファレンスセルの閾値と消去用リファレンスセルの閾値の間に設定し、且つ、読み出し判定は正常に実行可能な閾値に設定することにより、チャージゲイン検出用リファレンスセルをチャージゲインの兆候を検出するために使用する。

図３及び後述する図４において、Ａ１，Ａ２は、メモリセルからの読み出しデータが正しく判定される読み出し判定安全領域を示し、Ｂ１，Ｂ２は、メモリセルからの読み出しデータが現状では正しく判定されるが将来誤判定される可能性のある読み出し判定危険領域を示し、Ｃは、メモリセルからの読み出しデータが誤判定されてしまう読み出し誤判定領域を示す。

図４は、図３の５種類のリファレンスセルの閾値をメモリセルの閾値の分布に重ね合わせて示す図である。図４中、縦軸はメモリセル数、横軸は閾値を、夫々任意単位で示す。特性異常であるメモリセルは、経時劣化によりメモリセルの閾値の主分布を外れて徐々に読み出し誤判定領域まで近づく。従って、読み出し誤判定領域に入る前にその特異的なメモリセルを検出して冗長置換すれば、読み出し誤判定を未然に防止することが可能となる。

図５は、本実施例におけるチャージロスとチャージゲインの検出方法を説明するためのリファレンスセル部及びセンスアンプ部の要部を示す回路図である。図５では、リファレンスセル部内の書き込みベリファイ用リファレンスセル及び消去ベリファイ用リファレンスセルは、書き込み及び消去時に使用され、読み出し時には使用されないので、その図示は省略するが、メモリセルに対して基本的には読み出し時に用いられるリファレンスセルと同様に接続されている。センスアンプ部内の２入力である読み出し用センスアンプ２１、チャージゲイン検出用センスアンプ２２及びチャージロス検出用センスアンプ２３の一方の入力は、メモリセル１０に接続されている。読み出し用センスアンプ２１の他方の入力は、専用に設けられた読み出し用リファレンスセル１１に接続されている。チャージゲイン検出用センスアンプ２２の他方の入力は、専用に設けられたチャージゲイン検出用リファレンスセル１２に接続されている。チャージロス検出用センスアンプ２３の他方の入力は、専用に設けられたチャージロス検出用リファレンスセル１３に接続されている。メモリセル１０の読み出しデータ判定時に、チャージロス検出回路及びチャージゲイン検出回路を同時に動作させることにより、余分な時間を使用することなく、読み出しと同時にチャージロスとチャージゲインの検出が可能となる。

図６は、読み出し用センスアンプ、チャージロス検出用センスアンプ及びチャージゲイン検出用センスアンプの出力の関係を示す図である。図６中、読み出しデータ出力は図５に示すセンスアンプ２１から得られ、チャージロス検出データ出力は図５に示すセンスアンプ２３から得られ、チャージゲイン検出データ出力は図５に示すセンスアンプ２２から得られる。メモリセル１０の閾値がリファレンスセルの閾値より高い場合をデータ「０」、低い場合をデータ「１」と定義すると、データ出力の組み合わせが図６中のNo.2となった場合にチャージロスの兆候有りと判定され、No.5となった場合にチャージゲインの兆候有りと判定される。従って、本実施例では、図６中のNo.1とNo.4の場合以外には、出荷前に予め冗長置換されていないメモリセルであれば、冗長メモリセルへの置換が行われる。このように、不揮発性半導体記憶装置の出荷後にシステムへ組み込まれた状態であっても、チャージロス及び／又はチャージゲインの兆候を検出して読み出し誤判定となる前に冗長置換を可能とすることができる。

以下に、チャージロス及び／又はチャージゲインの検出と冗長メモリセルへの置換の手順について説明する。

図７は、本発明になる半導体記憶装置のハードウェア構成の第１実施例を示すブロック図である。図７は、一例として、不揮発性半導体記憶装置が情報処理装置（ＭＣＵ）の一部を構成する場合を示す。従って、半導体記憶装置の第１実施例は、本発明になる情報処理装置の第１実施例を構成する。本実施例では、半導体記憶装置がＣＰＵからの読み出し命令を実行しながらチャージロス及びチャージゲイン検出を実施する。

図７において、情報処理装置（ＭＣＵ）３１−１は、ＣＰＵ３２−１及びフラッシュメモリ等の不揮発性半導体記憶装置３３−１からなる。不揮発性半導体記憶装置３３−１は、メモリセル部４１、リファレンスセル部４２、センスアンプ部４３、例えば図６に示す関係に基づいて読み出し判定危険領域を検出するための論理回路４４、危険領域アドレス及びデータを記憶するためのレジスタ４５、冗長メモリセル部４６、チャージロス及び／又はチャージゲインが検出された場合のＣＰＵ３２−１（不揮発性半導体記憶装置３３−１外部）への通知手段としても機能可能な危険領域検出フラグ部４７及び冗長置換回路４８からなる。物理的に一体のメモリセルアレイは、メモリセル部４１のみから構成されても、メモリセル部４１に加えてリファレンスセル部４２及び／又は冗長メモリセル部４６を含む構成であっても良い。しかし、冗長メモリセル部４６は、メモリセルアレイに含まれない構成とすることが望ましい。又、リファレンスセル部４２を構成するリファレンスセルの種類は、メモリセル部４１を構成するメモリセルと異なる種類であっても良いが、各メモリセルの特性が大きく異なることは望ましくないので、冗長用不揮発性メモリセル部（以下、単に冗長メモリセル部と言う）４６を構成する冗長メモリセルの種類は、メモリセル部４１を構成するメモリセルと同じ種類であることが望ましい。

センスアンプ部４３及び論理回路４４は、メモリセル部４１及びリファレンスセル部４２の出力に基づいてチャージロス及び／又はチャージゲインの兆候のあるメモリセルを検出する検出手段として機能する。

危険領域検出フラグ部４７及び冗長置換回路４８は、チャージロス及び／又はチャージゲインの兆候が検出されたメモリセルを冗長置換する冗長置換手段として機能する。

リファレンスセル部４２は、図５に示す如き読み出し用リファレンスセル１１、チャージゲイン検出用リファレンスセル１２、チャージロス検出用リファレンスセル１３、書き込みベリファイ用リファレンスセル及び消去ベリファイ用リファレンスセルを含む。センスアンプ部４３は、読み出し用センスアンプ２１、チャージゲイン検出用センスアンプ２２及びチャージロス検出用センスアンプ２３を含む。

尚、各リファレンスセル１１〜１３は、１つのメモリセル１０に対して１個設けられていても、複数のメモリセル１０に対して共通に１個設けられていても良い。前者の場合、リファレンスセルから見た各センスアンプへの配線距離を各メモリセルに対して略同じに設定することがレイアウト上難しく、読み出し速度は最長の配線距離に合わせたものとなるために読み出し速度を高速化することが難しい反面、１個のリファレンスセルの閾値を基準に各メモリセルの読み出し判定等を行うので、特性の安定した半導体記憶装置が実現できる。他方、後者の場合、各リファレンスセルから見た各センスアンプへの配線距離を平均化できるので、前者と比べると読み出し速度の高速化が可能である反面、複数のリファレンスセル間で多少の特性のばらつきがあるために前者と比べると特性の安定した半導体記憶装置を実現することが難しい。

ステップＳ１１では、不揮発性半導体記憶装置３３−１内部のセンスアンプ部４３にて、読み出しと同時にチャージロス及び／又はチャージゲインの検出を実施し、チャージロス検出結果及び／又はチャージゲイン検出結果を、メモリセル部４１からの読み出しデータと共にＣＰＵ３２−１へ出力すると共に、チャージロス検出結果及び／又はチャージゲイン検出結果を論理回路４４に出力する。

ステップＳ１２では、論理回路４４にてチャージロス及び／又はチャージゲインの兆候（図６に示す領域Ｂ１，Ｂ２）が検出された場合、チャージロス危険領域検出フラグＣＬＦ及び／又はチャージゲイン危険領域検出フラグＣＧＦを危険領域検出フラグ部４７内で立てて、そのメモリセルのアドレスとデータをレジスタ４５に保持する。

ステップＳ１３では、ＣＰＵ３２−１から、ＣＰＵ３２−１側で決定される任意のタイミングで、不揮発性半導体記憶装置３３−１の危険領域検出フラグ部４７内のチャージロス危険領域検出フラグＣＬＦ及び／又はチャージゲイン危険領域検出フラグＣＧＦをチェックする。

ステップＳ１４では、チャージロス危険領域検出フラグＣＬＦ及び／又はチャージゲイン危険領域検出フラグＣＧＦが立っていた場合、ＣＰＵ３２−１から不揮発性半導体記憶装置３３−１内の冗長置換回路４８に対して冗長置換命令を発行する。

ステップＳ１５では、不揮発性半導体記憶装置３３−１内の冗長置換回路４８が、レジスタ４５に保持されているチャージロス及び／又はチャージゲインの兆候を示すメモリセルのアドレス及びデータを冗長メモリセル部４６に書き込む。

このようにして、ＭＣＵ３１−１がシステムに組み込まれた状態であっても、チャージロス及び／又はチャージゲインの兆候を示すメモリセルの冗長置換を、ＣＰＵ３２−１の都合の良い時に行うことができる。

図８は、本発明になる半導体記憶装置のハードウェア構成の第２実施例を示すブロック図である。図８中、図７と同一部分には同一符号を付し、その説明は省略する。半導体記憶装置の第２実施例は、本発明になる情報処理装置の第２実施例を構成する。本実施例では、半導体記憶装置がＣＰＵからの自己診断命令を受けるか、或いは、不揮発性半導体記憶装置３３−２（ＭＣＵ３１−２）の電源投入時又は不揮発性半導体記憶装置３３−２のリセット時の自動自己診断によりチャージロス及び／又はチャージゲイン検出を実施する。

図８において、情報処理装置（ＭＣＵ）３１−２は、ＣＰＵ３２−２及び不揮発性半導体記憶装置３３−２からなる。不揮発性半導体記憶装置３３−２は、定電圧検出回路５１、自己診断命令に応答してメモリセルのチャージロス及び／又はチャージゲインを自己診断を制御する自己診断制御回路５２、メモリセル部４１、リファレンスセル部４２、センスアンプ部４３、論理回路４４、レジスタ４５、冗長メモリセル部４６、危険領域検出フラグ部４７及び冗長置換回路４８からなる。

ステップＳ２１では、不揮発性半導体記憶装置３３−２（ＭＣＵ３１−２）の電源投入時又は不揮発性半導体記憶装置３３−２のリセット時に不揮発性半導体記憶装置３３−２内の定電圧検出回路５１にて電源電圧が規定値に到達したことを検出するか、或いは、不揮発性半導体記憶装置３３−２内の自己診断制御回路５２がＣＰＵ３２−２の発行した自己診断命令を検出する。

ステップＳ２２では、定電圧検出回路５１にて電源電圧が規定値に到達したことが検出されるか、或いは、自己診断制御回路５２にてＣＰＵ３２−２の発行した自己診断命令が検出されると、自己診断制御回路５２によりメモリセル部４１内の全メモリセルの読み出しを行い、不揮発性半導体記憶装置３３−１内部のセンスアンプ部４３にて、読み出しと同時にチャージロス及び／又はチャージゲインの検出を実施し、チャージロス検出結果及び／又はチャージゲイン検出結果を論理回路４４に出力する。

ステップＳ２３では、論理回路４４にてチャージロス及び／又はチャージゲインの兆候（図６に示す領域Ｂ１，Ｂ２）が検出された場合、チャージロス危険領域検出フラグＣＬＦ及び／又はチャージゲイン危険領域検出フラグＣＧＦを危険領域検出フラグ部４７内で立てて、そのメモリセルのアドレスとデータをレジスタ４５に保持する。

ステップＳ２４では、メモリセル部４１内の全メモリセルのチェック終了後、自己診断制御回路５２から危険領域検出フラグ部４７内のチャージロス危険領域検出フラグＣＬＦ及び／又はチャージゲイン危険領域検出フラグＣＧＦをチェックする。

ステップＳ２５では、チャージロス危険領域検出フラグＣＬＦ及び／又はチャージゲイン危険領域検出フラグＣＧＦが立っていた場合、自己診断制御回路５２から不揮発性半導体記憶装置３３−１内の冗長置換回路４８に対して冗長置換命令を発行する。

ステップＳ２６では、不揮発性半導体記憶装置３３−１内の冗長置換回路４８が、レジスタ４５に保持されているチャージロス及び／又はチャージゲインの兆候を示すメモリセルのアドレス及びデータを冗長メモリセル部４６に書き込む。

このようにして、ＭＣＵ３１−１がシステムに組み込まれた状態であっても、チャージロス及び／又はチャージゲインの兆候を示すメモリセルの冗長置換を、不揮発性半導体記憶装置３３−２（ＭＣＵ３１−２）の電源投入時又は不揮発性半導体記憶装置３３−２のリセット時の自動自己診断の際、又は、不揮発性半導体記憶装置３３−２がＣＰＵ３２−２からの自己診断命令を受けた際に行うことができる。

上記実施例では、チャージロス検出用リファレンスセル及びチャージゲイン検出用リファレンスセルの両方が設けられている場合について説明したが、一方のみが設けられた構成としても良いことは、言うまでもない。つまり、特にチャージロスが問題となる半導体記憶装置の場合にはチャージロス検出用リファレンスセルを設ければ良く、特にチャージゲインが問題となる半導体記憶装置の場合にはチャージゲイン検出用リファレンスセルを設ければ良い。

又、上記実施例では、不揮発性半導体記憶装置がＣＰＵを備えた情報処理装置（ＭＣＵ）の一部である場合について説明したが、本発明はこのような構成に限定されるものではない。つまり、不揮発性半導体記憶装置は、ＣＰＵとは別体であっても、ＣＰＵと一体的に設けられていても良い。不揮発性半導体記憶装置とＣＰＵとが別体の場合、不揮発性半導体記憶装置単体で１つの装置（モジュール、パッケージやチップ）を構成しても、ＣＰＵとワイヤで接続されて１つの装置（モジュール、パッケージやチップ）を構成しても良い。他方、不揮発性半導体記憶装置とＣＰＵとが一体的に設けられている場合には、不揮発性半導体記憶装置及びＣＰＵが１つの装置（モジュール、パッケージやチップ）内に混在するように集積化された構成を有する。

尚、本発明は、以下に付記する発明をも包含するものである。
（付記１） 電気的に書き込み及び消去が可能な半導体記憶装置内のメモリセルの冗長置換方法であって、
読み出し用リファレンスセルの閾値と読み出しリファレンスセルより高い閾値を有する書き込みベリファイ用リファレンスセルの閾値との間に閾値を設定したチャージロス検出用リファレンスセルと、該読み出し用リファレンスセルの閾値と該読み出し用リファレンスセルより低い閾値を有する消去ベリファイ用リファレンスセルの閾値との間に閾値を設定したチャージゲイン検出用リファレンスセルとにより、チャージロス及び／又はチャージゲインの兆候のあるメモリセルを検出し、
チャージロス及び／又はチャージゲインの兆候が検出されたメモリセルを冗長置換することを特徴とする冗長置換方法。
（付記２） 該チャージロス検出用リファレンスセルの閾値は、正常な書き込みメモリセルの閾値分布を低閾値側に外れたことを検出可能とする位置に設定され、且つ、該半導体記憶装置の正常動作を保証する保証温度及び保証電圧の範囲では正常に読み出しが可能な位置に設定されたことを特徴とする付記１記載の冗長置換方法。
（付記３） 該チャージゲイン検出用リファレンスセルの閾値は、正常な消去メモリセルの閾値分布を高閾値側に外れたことを検出可能とする位置に設定され、且つ、該半導体記憶装置の正常動作を保証する保証温度及び保証電圧の範囲では正常に読み出しが可能な位置に設定されたことを特徴とする付記１記載の冗長置換方法。
（付記４） 読み出し動作と同時にチャージロスの検出及び／又はチャージゲインの検出を行うことを特徴とする付記１〜３のいずれか１項記載の冗長置換方法。
（付記５） メモリセルのチャージロス及び／又はチャージゲインが検出された場合にフラグを立て、チャージロス及び／又はチャージゲインが検出されたメモリセルのアドレス及びデータを保持し、
該フラグをチェックした外部装置から発行された冗長置換命令に応答して、保持されたアドレス及びデータのメモリセルを冗長メモリセルへ置換することを特徴とする付記４記載の冗長置換方法。
（付記６） 該半導体記憶装置の外部からの自己診断命令に応答して全メモリセルから読み出しを行い、チャージロスの検出及び／又はチャージゲインの検出を行うことを特徴とする付記１〜３のいずれか１項記載の冗長置換方法。
（付記７） 該半導体記憶装置の電源投入時又はリセット時に全メモリセルから読み出しを行い、チャージロスの検出及び／又はチャージゲインの検出を行うことを特徴とする付記１〜３のいずれか１項記載の冗長置換方法。
（付記８） メモリセルのチャージロス及び／又はチャージゲインが検出された場合にフラグを立て、チャージロス及び／又はチャージゲインが検出されたメモリセルのアドレス及びデータを保持し、
全メモリセルからの読み出し終了後、該フラグが立っていると、保持されたアドレス及びデータのメモリセルを冗長メモリセルへ置換することを特徴とする付記６又は７記載の冗長置換方法。
（付記９） 電気的に書き込み及び消去が可能な半導体記憶装置であって、
メモリセルと、
冗長メモリセルと、
読み出し用リファレンスセルと、
該読み出し用リファレンスセルの閾値と該読み出しリファレンスセルより高い閾値を有する書き込みベリファイ用リファレンスセルの閾値との間に閾値を設定したチャージロス検出用リファレンスセルと、
該読み出し用リファレンスセルの閾値と該読み出し用リファレンスセルより低い閾値を有する消去ベリファイ用リファレンスセルの閾値との間に閾値を設定したチャージゲイン検出用リファレンスセルと、
該メモリセルと、該チャージロス検出用リファレンスセル及び／又は該チャージゲイン検出用リファレンスセルの出力に基づいて、チャージロス及び／又はチャージゲインの兆候のあるメモリセルを検出する検出手段と、
チャージロス及び／又はチャージゲインの兆候が検出されたメモリセルを該冗長メモリセルに冗長置換する冗長置換手段と
を備えたことを特徴とする半導体記憶装置。
（付記１０） 該チャージロス検出用リファレンスセルの閾値は、正常な書き込みメモリセルの閾値分布を低閾値側に外れたことを検出可能とする位置に設定され、且つ、該半導体記憶装置の正常動作を保証する保証温度及び保証電圧の範囲では正常に読み出しが可能な位置に設定されたことを特徴とする付記９記載の半導体記憶装置。
（付記１１） 該チャージゲイン検出用リファレンスセルの閾値は、正常な消去メモリセルの閾値分布を高閾値側に外れたことを検出可能とする位置に設定され、且つ、該半導体記憶装置の正常動作を保証する保証温度及び保証電圧の範囲では正常に読み出しが可能な位置に設定されたことを特徴とする付記９記載の半導体記憶装置。
（付記１２） 該検出手段は、読み出し動作と同時にチャージロスの検出及び／又はチャージゲインの検出を行うことを特徴とする付記９〜１１のいずれか１項記載の半導体記憶装置。
（付記１３） 該検出手段は、メモリセルのチャージロス及び／又はチャージゲインが検出された場合にフラグを立て、
チャージロス及び／又はチャージゲインが検出されたメモリセルのアドレス及びデータを保持するレジスタを更に備えたことを特徴とする付記１２記載の半導体記憶装置。
（付記１４） 該冗長置換手段は、該フラグをチェックした外部装置から発行された冗長置換命令出に応答して、保持されたアドレス及びデータのメモリセルを該冗長メモリセルへ置換することを特徴とする、付記１３記載の半導体記憶装置。
（付記１５） 該検出手段は、外部装置からの自己診断命令に応答して全メモリセルから読み出しを行い、チャージロスの検出及び／又はチャージゲインの検出を行うことを特徴とする、付記９〜１１のいずれか１項記載の半導体記憶装置。
（付記１６） 該検出手段は、電源投入時又はリセット時に全メモリセルから読み出しを行い、チャージロスの検出及び／又はチャージゲインの検出を行うことを特徴とする付記９〜１１のいずれか１項記載の半導体記憶装置。
（付記１７） 該検出手段は、メモリセルのチャージロス及び／又はチャージゲインが検出された場合にフラグを立て、
チャージロス及び／又はチャージゲインが検出されたメモリセルのアドレス及びデータを保持するレジスタを更に備え、
該冗長置換手段は、全メモリセルからの読み出し終了後、該フラグが立っていると、保持されたアドレス及びデータのメモリセルを冗長メモリセルへ置換することを特徴とする付記１５又は１６記載の半導体記憶装置。
（付記１８） 付記９〜１７のいずれか１項記載の半導体記憶装置と、
ＣＰＵとを備えたことを特徴とする情報処理装置。
（付記１９） 付記１４又は１５記載の半導体記憶装置と、
ＣＰＵとを備え、
該ＣＰＵは該外部装置を構成することを特徴とする情報処理装置。
（付記２０） 該半導体記憶装置と該ＣＰＵとは、一体的に設けられていることを特徴とする付記１８又は１９記載の情報処理装置。

以上、本発明を実施例により説明したが、本発明は上記実施例に限定されるものではなく、本発明の範囲内で種々の変形及び改良が可能であることは言うまでもない。

従来の不揮発性半導体記憶装置におけるメモリセルと読み出し用リファレンスセルの閾値の関係を示す図である。 従来の不揮発性半導体記憶装置における書き込みセルと消去セルの閾値の分布を示す図である。 不揮発性半導体記憶装置におけるリファレンスセルの閾値の関係を示す図である。 ５種類のリファレンスセルの閾値をメモリセルの閾値分布に重ね合わせて示す図である。 不揮発性半導体記憶装置におけるチャージロスとチャージゲイン検出方法を説明するためのリファレンスセル部及びセンスアンプ部の要部を示す回路図である。 不揮発性半導体記憶装置における読み出し用、チャージロス検出用及びチャージゲイン検出用センスアンプ出力の関係を示す図である。 本発明になる半導体記憶装置のハードウェア構成の第１実施例を示すブロック図である。 本発明になる半導体記憶装置のハードウェア構成の第２実施例を示すブロック図である。

符号の説明

１０ メモリセル
１１ 読み出し用リファレンスセル
１２ チャージゲイン検出用リファレンスセル
１３ チャージロス検出用リファレンスセル
２１，２２，２３ センスアンプ
３１−１，３１−２ ＭＣＵ
３２−１，３２−２ ＣＰＵ
３３−１，３３−２ 不揮発性半導体記憶装置
４１ メモリセル部
４２ リファレンスセル部
４３ センスアンプ部
４４ 論理回路
４５ レジスタ
４６ 冗長メモリセル部
４７ 危険領域検出フラグ部
４８ 冗長置換回路
５１ 定電圧検出回路
５２ 自己診断制御回路

Claims (10)

1. 電気的に書き込み及び消去が可能な半導体記憶装置内のメモリセルの冗長置換方法であって、
   読み出し用リファレンスセルの閾値と読み出しリファレンスセルより高い閾値を有する書き込みベリファイ用リファレンスセルの閾値との間に閾値を設定したチャージロス検出用リファレンスセルと、該読み出し用リファレンスセルの閾値と該読み出し用リファレンスセルより低い閾値を有する消去ベリファイ用リファレンスセルの閾値との間に閾値を設定したチャージゲイン検出用リファレンスセルとにより、チャージロス及び／又はチャージゲインの兆候のあるメモリセルを検出し、
   チャージロス及び／又はチャージゲインの兆候が検出されたメモリセルを冗長置換することを特徴とする冗長置換方法。
2. 読み出し動作と同時にチャージロスの検出及び／又はチャージゲインの検出を行うことを特徴とする請求項１記載の冗長置換方法。
3. 該半導体記憶装置の外部からの自己診断命令に応答して全メモリセルから読み出しを行い、チャージロスの検出及び／又はチャージゲインの検出を行うことを特徴とする請求項１記載の冗長置換方法。
4. 該半導体記憶装置の電源投入時又はリセット時に全メモリセルから読み出しを行い、チャージロスの検出及び／又はチャージゲインの検出を行うことを特徴とする請求項１記載の冗長置換方法。
5. 電気的に書き込み及び消去が可能な半導体記憶装置であって、
   メモリセルと、
   冗長メモリセルと、
   読み出し用リファレンスセルと、
   該読み出し用リファレンスセルの閾値と読み出しリファレンスセルより高い閾値を有する書き込みベリファイ用リファレンスセルの閾値との間に閾値を設定したチャージロス検出用リファレンスセルと、
   該読み出し用リファレンスセルの閾値と該読み出し用リファレンスセルより低い閾値を有する消去ベリファイ用リファレンスセルの閾値との間に閾値を設定したチャージゲイン検出用リファレンスセルと、
   該メモリセルと、該チャージロス検出用リファレンスセル及び／又は該チャージゲイン検出用リファレンスセルの出力に基づいて、チャージロス及び／又はチャージゲインの兆候のあるメモリセルを検出する検出手段と、
   チャージロス及び／又はチャージゲインの兆候が検出されたメモリセルを該冗長メモリセルに冗長置換する冗長置換手段と
   を備えたことを特徴とする半導体記憶装置。
6. 該チャージロス検出用リファレンスセルの閾値は、正常な書き込みメモリセルの閾値分布を低閾値側に外れたことを検出可能とする位置に設定され、且つ、該半導体記憶装置の正常動作を保証する保証温度及び保証電圧の範囲では正常に読み出しが可能な位置に設定されたことを特徴とする請求項５記載の半導体記憶装置。
7. 該チャージゲイン検出用リファレンスセルの閾値は、正常な消去メモリセルの閾値分布を高閾値側に外れたことを検出可能とする位置に設定され、且つ、該半導体記憶装置の正常動作を保証する保証温度及び保証電圧の範囲では正常に読み出しが可能な位置に設定されたことを特徴とする請求項５記載の半導体記憶装置。
8. 該検出手段は、読み出し動作と同時にチャージロスの検出及び／又はチャージゲインの検出を行うことを特徴とする請求項５記載の半導体記憶装置。
9. 該検出手段は、メモリセルのチャージロス及び／又はチャージゲインが検出された場合にフラグを立て、
   チャージロス及び／又はチャージゲインが検出されたメモリセルのアドレス及びデータを保持するレジスタを更に備えたことを特徴とする請求項５〜７のいずれか１項記載の半導体記憶装置。
10. 請求項５〜９のいずれか１項記載の半導体記憶装置と、
    ＣＰＵとを備えたことを特徴とする情報処理装置。

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