JPH03222196A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電気的に書換え可能な不揮発性半導体記憶装置
さらにはそれにおけるデータ記憶状態の監視を可能とす
る技術に関し、例えばＥＥＰＲＯＭ（エレクトリカリ・
イレーザブル・アンド・プログラマブル・リード・オン
リ・メモリ）に適用して有効な技術に関するものである
。

〔従来技術〕

ＥＥＦＲＯＭはそのメモリセル構造によってＭＮＯ８（
メタル・ナイトライド・オキサイド・セミコンダクタ）
型とフローティングゲート型に大別することができる。

ＭＮＯ８は、基板もしくはウェル領域から薄い酸化膜を
通して電子をトンネリングさせ、この電子を酸化膜（Ｓ
ｉｎ、膜）と窒化膜（Ｓｉ３Ｎ４膜）との界面近傍のト
ラップ領域に蓄えて書き込みを行う。この結果、ＭＮＯ
Ｓ素子のしきい値電圧（Ｖｔｈ）は例えば第５図に示さ
れるように正となる。消去を行う場合には書き込みとは
逆方向の電界を形成して上記トラップ領域に正孔を注入
する。これによりしきい電圧は例えば第５図に示される
ように負となる。一方フローティングゲート型は、同様
に薄い酸化膜を通して電子や正孔をトンネリングさせる
が、その電子や正孔は酸化膜上のフローティングゲート
に注入される。

尚、Ｅ　Ｅ　Ｐ　ＲＯＭについて記載された文献の例と
しては、「日立ＥＥＰＲＯＭ　　ＩＮＴＥＧＲＡＴＥＤ
　　ＣＩＲＣＵＩＴＳ　　ＡＰＰＬＩＣＡＴＩＯＮ　　
Ｎ０ＴＥ　（１９８６年９月）がある。

〔発明が解決しようとする課題〕

ところで、メモリセルに蓄積された電荷（電子。

正孔）は、時間の経過と共に徐々に抜けていき、これに
より、書き込み及び消去状態のしきい値電圧は両者とも
自然のレベルに近づいていくため、記憶装置を長時間（
例えば１０年以上〉放置した場合などには、メモリセル
からの読み出しによって得られた電圧レベルに対する１
、０の論理判別が困難になる。これと同様の問題はメモ
リセルの書換え回数が多い場合にも生ずる。すなわち、
書換え回数が多くなると、素子の劣化により電子又は正
孔を十分にトラップすることができなくなり、書き込み
若しくは消去状態が悪化するために上記の場合と同様に
メモリセルからの読み出しによって得られた電圧レベル
に対する１、Ｏの論理判別が困難になる。しかしながら
、従来装置においては、ある一定のデータ保持年数や書
換え回数を保持するための動作マージンが採用されてい
ても、メモリセルの書き込みや消去状態を直接監視する
ことができないため、プロセスばらつきの影響を受けた
り、システム動作上書換え時間や電圧が一定しなかった
りすると、現実に読み出されたデータの論理値が正規の
論理値に対して反転したりするおそれがあり、結局読み
出しデータの信頼性の有無を把握することができないと
いう欠点がある。

本発明の目的は、メモリセルの記憶状態の監視を可能と
することによりメモリ読み出しデータの信頼性の有無を
把握できるようにした不揮発性半導体装置を提供するこ
とにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、電気的に書換え可能な不揮発性半導体メモリ
セル、及びこのメモリセルからのデータ読み出しによっ
て得られる電圧レベルと予め設定された第１の基準電圧
とを比較して第１の論理情報を得る第１の比較手段に加
えて、上記第１の基準電圧よりも高く設定された第２の
基準電圧と上記不揮発性半導体メモリセルからのデータ
読み出しによって得られる電圧レベルとを比較して第２
の論理情報を得る第２の比較手段を設け、更に、上記第
１．第２の比較手段の出力すなわち第１゜第２の論理情
報が一致するか否かを判別して警告情報を出力する警告
情報生成手段を設けることで不揮発性半導体装置を構成
するものである。

また、上記不揮発性半導体メモリセルと第１の比較手段
との他に、上記第１の基準電圧よりも低く設定された第
３の基準電圧と上記不揮発性半導体メモリセルからのデ
ータ読み出しによって得られる電圧レベルとを比較して
第３の論理情報を得る第３の比較手段を設け、更に、上
記第１．第３の比較手段の出力すなわち第１．第３の論
理情報が一致するか否かを判別して警告情報を出力する
警告情報生成手段を設けることで不揮発性半導体記憶装
置を構成するものである。

そして、上記不揮発性半導体メモリセルと第１の比較手
段との他に、上記第２の論理情報を得る第２の比較手段
と、第１．第２の比較手段の出力が一致するか否かを判
別して警告情報を出力する第１の警告情報生成手段を設
け、更に、上記第３の論理情報を得る第３の比較手段と
、第１．第３の比較手段の出力が一致するか否かを判別
して警告情報を出力する第２の警告情報生成手段とを設
けることで不揮発性半導体記憶装置を構成するものであ
る。

ここで、過去に警告情報が生成されたか否かを確認可能
とするには、上記警告情報を保持する保持手段をも設け
、この保持情報の外部からの読み出しを行い得るように
するとよい。

〔作　用〕

上記した手段によれば、第１の論理情報と第２の論理情
報若しくは第３の論理情報との一致／不一致が判別され
ることにより、警告情報が出力され、このことが、不揮
発性半導体メモリセルの記憶状態の監視を可能とするよ
うに作用する。

〔実施例１〕 第１図には本発明に係る不揮発性半導体記憶装置の第１
の実施例であるＥＥＰＲＯＭが示されている。同図に示
されるＥＥＰＲＯＭは、特に制限されないが、公知の半
導体集積回路製造技術によって一つの半導体基板に形成
される。

第１図に示されるＥＥＰＲＯＭは、特に制限されないが
、ＮチャンネルシリコンゲートＭＮＯＳ型メモリセルを
複数個マトリクス配置して成るメモリセルアレイ１を有
する。このメモリセルアレイ１は、特に制限されないが
、１ページ当たり３２バイトのメモリセルを行方向に有
し、全体として２５６ページを含む６４にビットのメモ
リセルによって構成される。

ここで先ず上記メモリセルの一例を第２図に基づいて説
明する。

このメモリセルは、特に制限されないが、Ｎチャンネル
型ＭＮＯＳ　Ｑ　１とＮチャンネル型選択ＭＯ８ＦＥＴ
Ｑ２とを直列接続したセル構造とされる。メモリセルア
レイ１を構成する全てのメモリセルは、特に制限されな
いが、Ｎ型半導体基板に設けられたＰ型ウェル領域に形
成されていて、ＭＮＯ８ＱＩは、そのＰ型ウェル領域の
上に積層された酸化膜（Ｓ　ｉ　Ｏ２膜）、窒化膜（Ｓ
ｉ３Ｎ４膜）及びポリシリコンゲート（Ｓｉ膜）を備え
て構成される。上記選択ＭＯ８ＦＥＴＱ２のゲート電極
（以下単に選択ゲートとも記す）は代表的に示されてい
るワード線ＷＬｉに結合され、ＭＮＯ８Ｑ１のポリシリ
コンゲート（以下単にコントロールゲートとも記す）は
代表的に示されている書き換え制御線ＣＬｉに結合され
る。選択ＭＯ８ＦＥＴＱ２のドレイン電極は代表的に示
されているビット線ＢＬｉに結合され、また、上記ＭＮ
ＯＳ　Ｑ　１のソース電極は代表的に示される書き込み
阻止線ＩＮＨＬ　ｉに結合される。

特に制限されないが、本実施例のＥＥＰＲＯＭの周辺回
路は相補型ＭＯ８回路によって構成され、この相補型Ｍ
Ｏ８回路に含まれるＰチャンネル型ＭＯ８ＦＥ−Ｔの動
作に影響を与えないようにするために、データの書き換
えのための電圧条件は、半導体基板を電源電圧レベルＶ
ｄｄに維持するように設定されている。

即ち、メモリセルに対する消去動作では、特に制限され
ないが、選択された書き換え制御線ＣＬｉに負の書き換
え用高電圧ＶｐＰが印加されると共に、ウェル領域に電
源電圧Ｖｄｄが印加され、これによって得られる電界の
作用によって正孔がウェル領域から酸化膜（Ｓｉｎ２膜
）と窒化膜（Ｓｉ、Ｎ４膜）との界面近傍のトラップ領
域に注入されて、ＭＮＯ８ＱＩのしきい値が接地電位Ｖ
ｓＳよりも小さな値に設定される。

上記メモリセルに対する書き込み動作では、特に制限さ
れないが、選択的に書き換え制御線ＣＬｉに電源電圧Ｖ
ｄｄが印加されると共に、ウェル領域に負の書き変え用
高電圧ＶＰＰが印加され、これによって得られる電界の
作用によって電子がウェル領域から酸化膜（Ｓ　ｉ　Ｏ
２膜）と窒化膜（Ｓｉ、Ｎ、膜）との界面近傍のトラッ
プ領域に注入されて、ＭＮＯＳ　Ｑ　１のしきい値が接
地電位ＶｓＳよりも大きな値に設定される。このとき、
書き換え阻止線ＩＮＨＬｉに電源電圧Ｖｄｄが印加され
ている場合には、ＭＮＯ８ＱＩのチャンネル領域に拡が
る空乏層によって電子の注入が阻止されることにより、
メモリセル単位で実質的な書き込み動作が不実施とされ
る。

上記メモリセルに対する読み出し動作では、書き換え制
御線ＣＬｉ及びウェル領域さらには書き込み阻止線ＩＮ
ＨＬｉが接地電位Ｖｓｓに制御され、選択されるべきワ
ード線ＷＬｉに電源電圧Ｖｄｄが与えられることによっ
て、ＭＮＯ５ＱＩのスイッチ状態に従ったメモリセルデ
ータ「ｌ」／ｒＯＪがビット線ＢＬｉに読み出される。

第１図のメモリセルアレイ１において第２図に示される
ような各メモリセルの選択ゲート（選択ＭＯ８ＦＥＴＱ
２のゲート電極）は行毎にワード線ＷＬ、〜ＷＬｎに結
合され、また、各メモリセルのコントロールゲート（Ｍ
ＮＯ３ＱＩのポリシリコンゲート電極）は行毎に書き換
え制御線ＣＬ〜ＣＬｎに結合される。更に各メモリセル
のドレイン電極は列毎にビット線ＢＬｏ＝ＢＬｎに結合
され、又各メモリセルのソース電極は列毎に書き込み阻
止線ＩＮＨＬ、〜ＩＮＨＬｎに結合される。

上記ワード線ＷＬ、〜ＷＬｎは、ローアドレス信号Ｒａ
ｄｒが供給されるワード線選択デコーダ２によって当該
ローアドレス信号に対応する所定の１本が選択レベルに
駆動される。これにより選択された行の全てのメモリセ
ルはビット線ＢＬ。

〜ＢＬｎに導通にされる。

上記ビット線ＢＬ、”ＢＬｎは、一方において１行分の
データ即ち１ページに相当する３２バイトのデータをス
タティックにラッチするデータラッチ回路３の入力端子
に結合され、他方においてビット線選択スイッチ回路４
に結合される。このビット線選択スイッチ回路４には図
示しないカラム選択スイッチがビット線ＢＬ、〜ＢＬｎ
とｌ対１対応で含まれ、それら図示しないカラム選択ス
イッチの入出力端子は所定の順番に従って８本の共通デ
ータ線ＣＤ、〜ＣＤ、に共通接続される。ビット線選択
スイッチ回路４に含まれる夫々の図示しないカラム選択
スイッチは、カラムアドレス信号Ｃａｄｒが供給される
ビット線選択デコーダ５の出力選択信号に基づいてスイ
ッチ制御され、当該カラムアドレス信号に対応して８個
を１単位としてオン動作される。これにより選択的にオ
ン動作される８個の図示しないカラム選択スイッチに結
合されている８本のビット線は夫々共通データ線ＣＤ、
〜ＣＤ７に導通にされる。

上記共通データ線ＣＤ、〜ＣＤ７は、メモリセルの書き
込み状態の監視機能を備えた８個のセンスアンプ５Ａｏ
−８Ａ、を含む監視機能付センスアンプアレイ６に接続
され、更にこのセンスアンプＳＤ０〜ＳＤ、の出力デー
タ線ＳＤ、〜ＳＤ、は、データ出力バッファ７Ａに結合
され、外部に対して８ビツトのデータＤ０〜Ｄ７を並列
的に出力可能とされている。また、共通データ線ＣＤ０
〜ＣＤ７はデータ人力バッファ７Ｂにも接続されており
、このデータ人力バッファ７Ｂを介して外部からのデー
タＤ。−Ｄ７を並列的に入力可能とされている。尚、上
記センスアンプＳＡ０〜ＳＡ７については後に詳述する
。

上記書き換え制御線ＣＬ、＝ＣＬｎは書き換え制御線選
択デコーダ８の出力端子に結合される。

この書き換え制御線選択デコーダ８は、書き換え制御線
ＣＬ０〜ＣＬｎの中からローアドレス信号Ｒａｄｒに応
じた所定の１本を選択し、この選択された１本の書き換
え制御線に、第２図に基づいて説明したような電圧条件
として、消去／書き込みに応じて負の書き換え用高電圧
Ｖｐ　ｐ／電源電圧Ｖｄｄを与える。

書き込み阻止線ＩＮＨＬ、〜ＩＮＨＬｎは書き込み阻止
回路９の出力端子に結合される。この書き込み阻止回路
９は、データラッチ回路３に保持されている３２バイト
のデータを取り込み、取り込んだデータと消去動作によ
って得られるメモリセルデータ例えばデータｒＯＪとの
一致を判別し、第２図に基づいて説明したようなデータ
の書き換え電圧条件として、一致／不一致に応じて電源
電圧Ｖｄ　ｄ／負の書き換え用高電圧ＶＰＰを、対応す
る書き込み阻止線ＩＮＴＬｏ〜ＩＮＴＬｎに与える。

メモリセルアレイ１のウェル領域に対する第２図に基づ
いて説明したような電圧条件は、ウェルコントローラ１
０によって与えられる。

上記書き換え制御線選択デコーダ８、書き込み阻止回路
９、及びウェルコントローラ１０に与えられる負の書き
換え用高電圧ＶＰＰは高電圧発生回路１１から供給され
、各部に供給された負の書き換え用高電圧ＶＰＰによる
消去／書き込みのための電圧条件の設定は書き換え制御
回路１２から書き換え制御線選択デコーダ８、書き込み
阻止回路９、及びウェルコントローラ１０に出力される
制御信号に基づいて制御される。

上記高電圧発生回路１１による書き換え用高電圧ＶＰＰ
の昇圧形成動作時間、及び書き換え制御回路１２による
消去／書き込みのための電圧条件設定制御動作時間は、
タイマ１３から出力される書き換え制御パルスφｐの幅
によって規定され、この書き換え制御パルスφｐの幅が
消去／書き込み動作時間を決定する。

タイマ１３は、リングオシレータのような発振回路とこ
の発振出力を分周する分周回路を含み。

発振動作を開始して所定パルス幅の書き換え制御パルス
φｐを出力した後、その発振動作を停止するようになっ
ている。

書、き換え制御回路１２は、ＥＥＰＲＯＭ全体の制御を
司るタイミング制御回路１４から出力される消去指示信
号φＷのパルス状変化に基づいて、上記書き換え制御線
選択デコーダ８、書き込み阻止回路９、及びウェルコン
トローラ１０を、消去動作可能な電圧条件を採り得る状
態に制御すると共に、書き換え制御信号φＣをローレベ
ルに変化させる。この書き換え制御信号φＣがローレ・
ベルに変化されると、これに同期してタイマ１３は発振
動作を開始し、その発振周波数及び分局比に従ったロー
レベルの書き換え制御パルスφｐの出力を開始し、且つ
高電圧発生回路１１は書き換え制御用高電圧ＶＰＰの形
成を開始する。タイマ１３から出力される書き換え制御
パルスφｐは書き換え制御回路１２に与えられ、この書
き換え制御パルスφｐがハイレベルに変化されると、当
該書き換え制御回路１２は書き換え制御信号φＣをハイ
レベルに変化させ、これに同期して書き換え制御用高電
圧ＶＰＰの発生が停止される。これにより、書き換え制
御パルスφｐの幅に呼応する時間だけ書き換え制御用高
電圧ＶＰＰが形成され、この書き換え制御用高電圧ＶＰ
ｐによって消去動作が行われる。書き換え制御用高電圧
ＶＰＰの発生が停止されると、引き続き書き換え制御回
路１２は上記書き換え制御線選択デコーダ８、書き込み
阻止回路９、及びウェルコントローラ１０を、書き込み
動作可能な電圧条件を採り得る状態に制御すると共に、
再び書き換え制御信号φＣをローレベルに変化させ、上
記同様タイマ１３を起動して、その出力書き換え制御パ
ルスφｐの幅に従った時間で書き換え用高電圧ＶＰＰを
形成して書き込み動作を実行させる。

このように、消去／書き込み時間は、タイマ１３によっ
て形成される書き換え制御パルスφｐの幅に呼応した書
き換え用高電圧ＶＰＰの形成時間として規定される。

上記消去／書き込みサイクルを起動する指示信号φＷは
ＥＥＰＲＯＭ全体の制御を司るタイミング制御回路１４
から出力されるが、このタイミング制御回路１４は、特
に制限されないが、外部制御信号してチップイネーブル
信号ＣＥ、ライトイネーブル信号ＷＥ、アウトプットイ
ネーブル信号ＯＥが供給され、それら信号レベルに応じ
て決定される動作モードに従って所定の内部制御動作を
行う。

例えば、チップイネーブル信号ＧＥがローレベルにされ
てＥＥＰＲＯＭがチップ選択状態にされるとき、ライト
イネーブル信号ＷＥがハイレベルにされ、且つ、アウト
プットイネーブル信号ＯＥがローレベルにされると、メ
モリセルデータの読み出し動作モードとされる。

また、ＥＥＰＲＯＭがチップ選択状態にされるとき、ラ
イトイネーブル信号ＷＥがローレベルにされ、且つ、ア
ウトプットイネーブル信号ＯＥがハイレベルにされると
、メモリセルデータの書き換え動作モードとされる。

特に制限されないが、メモリセルデータの書き換え動作
モードにおいてライトイネーブル信号ＷＥがパルス状に
変化されるとき、タイミング制御回路１４はライトイネ
ーブル信号ＷＥの各パルスにつきそのハイレベル期間を
図示しないカウンタによって計数し、その計数値が所定
値を超えたときに上記書き換え制御信号φＷをパルス状
に変化させて自動的にメモリセルに対するデータの消去
・書き込みサイクルに入るようになっている。

メモリセルに対するデータの消去・書き込みサイクルに
入る前にライトイネーブル信号ＷＥが所定のパルス幅を
もってクロックされるときには、ライトイネーブル信号
ＷＥのローレベルへの変化に同期してアドレス信号が取
り込まれ、また、ライトイネーブル信号ＷＥのハイレベ
ルへの変化に同期してバイト単位でデータＤ。−Ｄ７が
取り込まれる。

例えば行アドレス単位でデータの書き換えを行うページ
書き換え動作を行う場合には、上記したメモリセルに対
するデータの消去・書き込みサイクルに入る前にライト
イネーブル信号ＷＥが所定のパルス幅をもって最大３２
サイクルクロツクされるが、その最初のサイクルでロー
アドレス信号Ｒａｄｒ及びカラムアドレス信号Ｃａ　ｄ
　ｒが内部に取り込まれ、当該ローアドレス信号Ｒａｄ
ｒに対応するワード線のメモリセルデータがデータラッ
チ回路３に内部転送されると共に、カラムアドレス信号
Ｃａｄｒに基づいて選択される８本のビット線に１バイ
トのデータＤ０〜Ｄ７が取り込まれ、その８本のビット
線に結合されているデータラッチ回路３の１バイトの内
容がそのデータＤ０〜Ｄ７によって書き換えられる。以
下書き換えの必要に応じて所定のカラムアドレス信号Ｃ
ａｄｒ及びデータＤ０〜Ｄ７がライトイネーブル信号Ｗ
Ｅの変化に同期して順次取り込まれることにより、デー
タラッチ回路３の保持データが最大３２バイトの範囲で
選択的に書き換えられる。

この後に、タイミング制御回路１４に内蔵される上記図
示しないカウンタによってライトイネーブル信号ＷＥの
ハイレベル期間が所定の計数値を超えたことが判別され
ると、上記指示信号φＷがパルス状に変化され、これに
を受ける書き換え制御回路１２によってデータの消去／
書き込みサイクルが起動される。

すなわち、書き換え制御回路１２は、先ず最初に書き換
え制御線選択デコーダ８及びウェルコントローラ１０な
どに消去動作のための電圧条件を採り得る回路状態を設
定してから、書き換え制御信号φＣをローレベルに変化
させて高電圧発生回路１１及びタイマ１３を起動させる
。書き換え制御線選択デコーダ８は、上記データラッチ
回路３にメモリセルデータを内部転送するときに用いた
ローアドレス信号Ｒａｄｒに基づいてこれに対応する書
き換え制御線を選択し、この選択された書き換え制御線
に、高電圧発生回路１１から供給される負の書き換え用
高電圧ＶＰＰを与える。また、ウェルコントローラ１０
は、メモリセルアレイ１のウェル領域を電源電圧Ｖｄｄ
レベルに制御する。

これにより、選択されたローアドレスの内容は、書き換
え制御パルスφｐのローレベル期間に呼応して発生され
る書き換え用高電圧ＶＰＰ−を用いて全て消去され、当
該ローアドレスの全てのメモリセルデータは、特に制限
されないが、データｒＯＪとされる。

書き換え制御信号φＣがハイレベルに変化されることに
より高電圧発生回路１１及びタイマ１３の動作が停止さ
れて消去動作が終了されると、次いで、書き換え制御回
路１２は書き換え制御線選択デコーダ８、ウェルコント
ローラ１０、及び書き込み阻止回路９に書き込みのため
の電圧条件を採り得る回路状態を設定し、その後に書き
換え制御信号φＣを再びローレベルに変化させて高電圧
発生回路１１及びタイマ１３を起動する。書き換え制御
線選択デコーダ８は、消去動作で選択した書き換え制御
線に電源電圧Ｖｄｄを与え、また、ウェルコントローラ
１０は、メモリセルアレイ１のウェル領域を負の書き換
え用高電圧ＶＰＰに制御する。このとき、書き込み阻止
回路９は、データラッチ回路３に保持されている３２バ
イトのデータを取り込み、取り込んだデータと消去動作
によって得られるメモリセルデータｒＯＪとの一致を判
別し、その一致／不一致に応じて電源電圧Ｖｄｄ／負の
書き換え用高電圧ＶＰＰを夫々の書き込み阻止線ＩＮＨ
Ｌ０〜ＩＮＨＬｎに与える。これにより、書き換え制御
線に電源電圧Ｖｄｄが与えられているメモリセルのうち
書き込み阻止線に負の書き換え用高電圧ＶＰＰが与えら
れているものに対して書き込み動作が行われる。この書
き込み動作期間も消去動作同様に書き換え制御パルスφ
ｐの幅に呼応した期間とされる。

このように、データラッチ回路３へのデータの転送サイ
クルと、書き換え制御パルスφｐに従って実行される消
去・書き込みサイクルにより、ページ書え換え対象とさ
れるローアドレスのメモリセルは、データラッチ回路３
に保持されている３２バイトのデータに呼応して一括で
書え換えられる。

次に、上記監視機能付センスアンプＳＡ、〜ＳＡ７につ
いて詳述する。このセンスアンプＳＡ、〜ＳＡ７は全て
同一の構成とされており、従って以下の説明ではセンス
アンプＳＡ、についてのみ詳述し、ＳＡ１〜ＳＡ７につ
いてはその詳細な説明を省略する。

第３図には上記監視機能付センスアンプＳＡ。

の構成ブロックが示される。

上記ビット線選択スイッチ回路４（第１図参照）に接続
された共通データ線ＣＤ、〜ＣＤ、のうちの一つＣＤ、
の他端は電流検出回路２１に接続され、この電流検出回
路２１において、データ線ＣＤ０に流れる電流が電圧に
変換されて後段の比較回路２４〜２６の一方の入力端子
に伝達されるようになっている。上記データ線ＣＤ、に
流れる電流は、第１図に示されるメモリセルアレイ１か
らのデータ読み出しにおいて選択されたメモリセルデー
タに呼応する。そしてこのデータ線ＣＤ０に流れる電流
に応じて電流検出回路２１より出力された電圧レベルＶ
ｃと、第１の基準電圧発生部２０より出力された第１の
基準電圧Ｖｒ工とが第１の比較器２４により比較される
。この比較においてＶｃ）Ｖｒ、の場合に第１の比較回
路２４の出力状態はローレベル（ロジック信号のＯに相
当）となり、これとは逆にＶｃ（Ｖｒ、の場合に上記出
力状態はハイレベル（ロジック信号の１に相当）となる
。

このような比較結果３０が出力データ線ＳＤ、を介して
データ出カバソファ７Ａ（第１図参照）に伝達される。

ここでこの第１の比較回路２４が、本発明における第１
の比較手段の一例であり、またこの第１の比較回路２４
の比較出力３０が本発明における第１の論理情報に相当
する。

更に本実施例では、上記第１の基準電圧Ｖｒ。

よりも微少電圧ΔＶだけ高く設定された第２の基準電圧
ｖｒ２を出力する第２の基準電圧発生回路２２と、この
第２の基準電圧Ｖｒ、と上記電流検出回路２１より出力
された電圧レベルＶｃとを比較して第２の論理情報を得
る比較回゛路２５と、上記第１の基準電圧Ｖｒ□よりも
微少電圧Δ■だけ低く設定された第３の基準電圧Ｖｒ３
を出力する第３の基準電圧発生回路２３と、この第３の
基準電圧Ｖｒ、と上記電流検出回路２１より出力された
電圧レベルＶｃとを比較して第３の論理情報を得る第３
の比較回路２６とを有する。ここで、上記第２の比較回
路２５が本発明における第２の比較手段の一例であり、
また上記第３の比較回路２６が本発明における第３の比
較手段の一例である。

上記第１の比較回路２４の論理出力と第２の比較回路２
５の論理出力とは判定回路２７に伝達され、ここで両輪
理の一致／不一致が判別される。

この判別において両輪理が一致すれば、判定回路２７の
出力状態２７はローレベルとなり、それはメモリセルの
消去状態が正常であることを示し、また、上記判別にお
いて両輪理が不一致であれば判定回路２７の出力状態２
７はハイレベルとなり、それはメモリセルの消去状態が
悪化していることを示している。これは以下の理由によ
る。

メモリセルのしきい値電圧は消去状態において負電位と
なっているが、この値が素子劣化等により高くなると、
当該メモリセルの読み出し時の電流が減少し、これに伴
い電流検出回路２１の出力電圧Ｖｃも減少する。従って
第２の比較回路２５において、第１の基準電圧Ｖｒ、よ
りもΔＶだけ高く設定された第２の基準電圧Ｖｒ２と上
記Ｖｃとを比較すれば、メモリセルの素子劣化等により
Ｖｃが低下しＶｃ＝Ｖｒ工となる前に第２の比較回路２
５の出力状態が反転されるので、この状態反転を判定回
路２７で判別することにより、メモリセルの消去状態の
悪化が判別可能となる。このように本実施例では、比較
回路２４．２５の出力状態が一致するか否かを判定回路
２７において判定することでメモリセルの消去状態の監
視を可能としている。

また上記と同様に、第１の比較回路２４の論理出力と第
３の比較回路２６の論理出力とが判定回路２８に伝達さ
れ、ここで両輪理の一致／不一致が判別される。この判
別において両輪理が一致すれば、判定回路２８の出力状
態３４はローレベルとなり、それはメモリセールの書き
込み状態が正常であることを示し、これに対して上記論
理が不一致であれば判定回路２８の出力状態３４はハイ
レベルとなり、それはメモリセルの書き込み状態が悪化
していることを示している。これは次の理由による。

メモリセルのしきい値電圧は書き込み状態において正電
位となっているが、この値が素子の劣化等により低くな
ると、当該メモリセルの読み出し時の相互コンダクタン
スが減少し、これによって電流検出回路２１の出力電圧
Ｖｃが高くなる。従って第３の比較器２８において、第
１の基準電圧Ｖｒ１よりもΔＶだけ低く設定された第２
の基準電圧Ｖｒ２と上記Ｖｃとを比較すれば、メモリセ
ルの素子劣化等によりＶｃが高くなり、Ｖｃ＝Ｖｒ３と
なる前に第３の比較器２６が反転されるので、この状態
反転を判定回路２８で判別することにより、メモリセル
の書き込み状態の悪化が判別可能となる。このように本
実施例では、比較器２４．２６の出力状態が一致するか
否かを判定回路２８において判定することでメモリセル
の書き込み状態の監視をも可能としている。

そして上記判定回路２７．２８の判定出力は特に制限さ
れないが、オアゲート２９を介してこのセンスアンプＳ
Ａ０の外部に伝達され、メモリセルの書き込み若しくは
消去状態の悪化を示す警告の発生に供される。

次に、上記第１．第２．第３の基準電圧発生回路２０，
２２．２３の詳細について説明する。

第１の基準発生回路２０は、第１の基準電圧生成のため
に所定のしきい値電圧が設定されたりファレスＭＯ５Ｆ
ＥＴ２０Ａと、このリファレスＭＯ８ＦＥＴ２ＯＡに流
れる電流を電圧に変換する電流検出回路２０Ｂとを有し
て戊る。また、第２゜第３の基準電圧発生回路２２．２
３は、それぞれ第２．第３の基準電圧生成のために所定
のしきい値電圧が設定されたダミーＭＯ８ＦＥＴ２２Ａ
。

２３Ａと、このダミーＭＯ３ＦＥＴ２２Ａ、２３Ａに流
れる電流を電圧に変換する電流検出回路２２Ｂ、２３Ｂ
とを有して戊る。ここで、上記リファレンスＭＯ８ＦＥ
Ｔ２０Ａのしきい値電圧Ｖｔｈｒｅｆは、例えば第６図
に示されるように、メモリセルの書き込み後のしきい値
電圧と消去後のしきい値電圧とのほぼ中間の値に設定さ
れている。

また、ダミーＭＯ３ＦＥＴ２２Ａのしきい値電圧は上記
ＶｔｈｒｅｆよりもΔｖｔｈだけ低く、すなわちＶｔｈ
ｒｅｆ−Δｖｔｈに設定され、更に上記ダミーＭＯ５Ｆ
ＥＴ２３Ａのしきい値電圧は上記ＶｔｈｒｅｆよりもΔ
ｖｔｈだけ高く、すなわちＶｔｈｒｅｆ十Δｖｔｈに設
定される。このようなしきい値電圧は、ＭＯＳＦＥＴの
ゲート電極などへのイオンの打込み量を異ならせること
により、あるいはＭＯＳＦＥＴのサイズを異ならせるこ
とによって設定される。そして上記ΔＶｔｈは、メモリ
セルの書き込み及び消去におけるしきい値電圧の変動を
考慮し、メモリセルからのデータ読み出しによって得ら
れる電圧レベルの論理情報設定において所定のマージン
が確保されるように決定される。

尚、上記のしきい値電圧設定の結果、リファレンスＭＯ
８ＦＥＴ２０Ａ及びダミーＭＯ８ＦＥＴ２２Ａ、２３Ａ
におけるゲート電圧とドレイン電流との関係は、第５図
に示されるようになる。

このようにしきい値電圧を設定し、各ＭＯ８ＦＥＴ２Ｏ
Ａ、２２Ａ、２３Ａに流れる電流をそれぞれ電流検出回
路２０Ｂ、２２Ｂ、２３Ｂによって電圧に変換すること
で、上記の第１．第２．第３の基準電圧Ｖ　ｒｌｌ　Ｖ
　ｒ２．Ｖ　ｒａが形成される。

以上監視機能付センスアンプＳＡａについて説明したが
、他のセンスアンプＳＡ□〜ＳＡ７についても同様であ
り、第１図のビット線選択スイッチ回路４を介してメモ
リセルからの読み出しデータが取込まれる毎に各センス
アンプＳＡ、−３Ａ、において上記の記憶状態監視が行
われる。

本実施例番こよれば以下の作用効果を得ることができる
。

（１）メモリセルからのデータ読み出しによって得られ
る電圧レベルＶｃと予め設定された第１の基準電圧Ｖｒ
□とを比較することによってメモリ読み出し情報として
の第１の論理情報３０を得る第１の比較回路の他に、上
記第１の基準電圧Ｖｒ、よりも高く設定された第２の基
準電圧Ｖｒ、とメモリセルからのデータ読み出しによっ
て得られる電圧レベルとを比較して第２の論理情報３１
を得る第２の比較回路２５と、この第１．第２の論理情
報の一致／不一致を判別して警告情報を出力する判定回
路２７とを有しているので、上記メモリセルの素子劣化
あるいは長期間放置によってメモリセルの消去後のしき
い値電圧が高くなり上記第１の論理情報の信頼性が低下
した際に判定回路２７の出力状態３３が反転し、これに
よって当該第１の論理情報（ハイレベル）の信頼性の有
無の把握が可能となる。

（２）また、上記第１の基準電圧Ｖｒ□よりも低く設定
された第３の基準電圧Ｖｒ３とメモリセルからのデータ
読み出しによって得られる電圧レベルとを比較して第３
の論理情報を得る第３の比較回路２８と、この第１．第
２の論理情報の一致／不一致を判別して警告情報を出力
する判定回路２８とを有しているので、上記メモリセル
の素子劣化あるいは長期間放置によってメモリセルの書
き込み後のしきい値電圧が低くなり上記第１の論理情報
の信頼性が低下した際に判定回路２８の出力状態が反転
し、これによって書き込み後の当該第１の論理情報（ロ
ーレベル）の信頼性の有無の把握が可能となる。

（３）上記（１）、（２）の効果より、メモリ読み出し
データの信頼性の有無を適確に把握することができる。

〔実　施　例２〕 第４図には本実施例に係る不揮発性半導体記憶装置の第
２の実施例であるＥ　Ｅ　Ｐ　ＲＯＭの主要部が示され
ている。このＥＥＰＲＯＭも上記第１の実施例と同様に
、特に制限されないが、公知の半導体集積回路製造技術
によって一つの半導体基板に形成される。

第４図に示されるラッチ回路３５は、本発明における警
告情報保持手段の一例であり、特に制限されないが、Ｒ
ＳＳフリップフロラ回路によって形成されており、この
回路のセット端子Ｓにはオアゲート２９の出力が伝達さ
れるようになっている。すなわち、メモリセルの素子劣
化によりあるいは記憶装置の長期間放置によって消去又
は書き込み後の電荷が減少し、判定回路２７又は２８の
状態がハイレベルとなった際にこのハイレベル状態がラ
ッチ回路３５に保持されるようになっている。そしてこ
のラッチ回路３５の記憶内容は、このＥ　Ｅ　Ｐ　ＲＯ
Ｍの外部においであるいは内部のタイミング制御回路１
４（第１図参照）によって生成されたリセット信号３６
によってリセットされない限り保持される。従って必要
に応じであるいは所定の周期でこのラッチ回路３５の保
持内容をチエツクすることにより、過去における警告情
報発生の有無を把握できる。

尚、このラッチ回路３５は、監視機能付センスアンプ５
Ａｏ−５Ａ７毎に設けられ、各センスアンプ毎に警告情
報の保持が行われるようになっている。

本実施例によれば以下の作用効果を得ることができる。

（１）第２の比較回路２５９判定回路２７．第３の比較
回路２６．及び判定回路２８を有しているので、上記第
１の実施例と同様に、メモリ読み出しデータの信頼性の
有無の把握が可能となる。

（２）また、オアゲート２９の出力（判定回路２７．２
８の出力）を保持するラッチ回路３５を備えているので
、このラッチ回路３５の保持内容をチエツクすることに
より、過去における警告情報発生の有無を把握できる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明は上記実施例に限定されず
、その要旨を逸脱しない範囲において種々変更可能であ
る。

例えば上記実施例では、第２の比較回路２５゜判定回路
２７．第３の比較回路２６．及び判定回路２８を有し、
メモリセルの消去後及び書き込み後のしきい値電圧変化
に起因する第１の論理情報３０の信頼性の有無の把握を
可能としたものについて説明したが、メモリセルの素子
劣化あるいは記憶装置の長期間放置による電荷放出がメ
モリセルの書き込み後及び消去後の双方において生ずる
ことから、判定回路２７又は２８の出力状態のみを得る
ようにしても第１の論理情報３０の信頼性の有無の把握
が可能である。この場合第３図及び第４図において、第
２の基準電圧発生回路２２゜第２の比較回路２５．及び
判定回路２７より成る第２の比較判別系、又は第３の基
準電圧発生回路２２、第３の比較回路２６．及び判定回
路２８より成る第３の比較判別系並びにオアゲート２９
を省略することができる。

また、上記第２の実施例では警告情報保持手段としての
ラッチ回路３５により各センスアンプ５Ａｏ−３Ａ、単
位で警告情報を保持するようにしたが、このセンスアン
プＳＡ、〜ＳＡ７とは別に、第１図に示されるメモリセ
ルアレイ１と同等のアドレス空間を有する記憶部を設け
、この記憶部内にメモリセル毎の警告情報を格納するよ
うにしてもよい。尚、この記憶部の書き込みアドレス制
御はメモリセルアレイ１の読み出しアドレス制御データ
に基づいて行われる。また、上記第１の実施例。

第２の実施例において、警告情報を監視機能付センスア
ンプＳＡ、〜ＳＡ７毎に、発生及び保持するとして説明
したが、アドレス毎に個々の警告情報をまとめて１つの
警告情報を発生及び保持するようにしてもよい。例えば
、あるアドレスのデータの読み出し時に、監視機能付セ
ンスアンプＳＡ。

〜ＳＡ、のいづれか１つでも警告情報を発生した場合に
、外部に対して又はラッチ回路に対して１つの警告情報
を発生させる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＭＮＯＳ型のＥ　Ｅ
　Ｐ　ＲＯＭに適用した場合について説明したが、本発
明はそれに限定されず、フローティングゲート型などの
その他回路形式のＥＥＰＲＯＭさらにはＥＥＰＲＯＭを
含む各種半導体集積回路に広く適用することができる。

本発明は、少なくともメモリセルの記憶状態の監視を可
能とすることにより読み出しデータの信頼性の有無を把
握できる条件のものに適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、第１の論理情報と第２の論理情報若しくは第
３の論理情報との一致／不一致が判別されることにより
警告情報が出力されるので、この警告情報により、不揮
発性半導体メモリセルの記憶状態の監視が可能となり、
メモリ読み出しデータの信頼性の有無の把握が可能とな
る。

また、第１の論理情報と第２の論理情報との一致／不一
致の判別、及び第１の論理情報と第３の論理情報との一
致／不一致の判別を行うようにすることで、上記メモリ
読み出しデータの信頼性の有無の把握がより確実となる
。

更に、上記警告情報を保持する保持手段をも設けた場合
には、この保持手段の保持内容をチエツクすることによ
り、過去における警告情報発生の有無を把握できる。

【図面の簡単な説明】

第１図は本発明に係る不揮発性半導体記憶装置の一例で
あるＥＥＰＲＯＭを示すブロック図、第２図はＥＥＰＲ
ＯＭに含まれるメモリセルの一例を示す回路図。 第３図及び第４図はＥＥＰＲＯＭに含まれる監視機能付
センスアンプの詳細なブロック図、第５図はメモリセル
に対する書き込み消去などの特性図。 第６図はメモリセルのしきい値電圧の経時的変化の特性
図である。 １・・・メモリセルアレイ、６・・・監視機能付センス
アンプアレイ、２０・・・第１の基準電圧発生回路、２
２・・・第２の基準電圧発生回路、２３・・・第３の基
準電圧発生回路、２４・・・第１の比較回路、２５・・
・第２の比較回路、２６・・・第３の比較回路、２７゜
２８・・・判定回路、３０・・・第１の論理情報、３１
・・・第２の論理情報、３２・・・第３の論理情報、３
５・・・ラッチ回路。 Ｖｒ□・・・第１の基準電圧、 Ｖｒ、・・・第 ２の基準電圧、 Ｖｒ、・・・第３の基準電圧。 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 １、電気的に書換え可能な不揮発性半導体メモリセルと
   、このメモリセルからのデータ読み出しによって得られ
   る電圧レベルと予め設定された第１の基準電圧とを比較
   して第１の論理情報を得る第１の比較手段とを有し、こ
   の第１の比較手段の論理出力に基づいてメモリ読み出し
   情報を得る不揮発性半導体記憶装置において、上記第１
   の基準電圧よりも高く設定された第２の基準電圧と上記
   不揮発性半導体メモリセルからのデータ読み出しによっ
   て得られる電圧レベルとを比較して第２の論理情報を得
   る第２の比較手段と、上記第１、第２の論理情報が一致
   するか否かを判別して警告情報を出力する警告情報生成
   手段とを具備することを特徴とする不揮発性半導体記憶
   装置。 ２、電気的に書換え可能な不揮発性半導体メモリセルと
   、このメモリセルからのデータ読み出しによって得られ
   る電圧レベルと予め設定された第１の基準電圧とを比較
   して第１の論理情報を得る第１の比較手段とを有し、こ
   の第１の比較手段の論理出力に基づいてメモリ読み出し
   情報を得る不揮発性半導体記憶装置において、上記第１
   の基準電圧よりも低く設定された第３の基準電圧と上記
   不揮発性半導体メモリセルからのデータ読み出しによっ
   て得られる電圧レベルとを比較して第２の論理情報を得
   る第３の比較手段と、上記第１、第３の論理情報が一致
   するか否かを判別して警告情報を出力する警告情報生成
   手段とを具備することを特徴とする不揮発性半導体記憶
   装置。 ２、電気的に書換え可能な不揮発性半導体メモリセルと
   、このメモリセルからのデータ読み出しによって得られ
   る電圧レベルと予め設定された第１の基準電圧とを比較
   して第１の論理情報を得る第１の比較手段とを有し、こ
   の第１の比較手段の論理出力に基づいてメモリ読み出し
   情報を得る不揮発性半導体記憶装置において、上記第１
   の基準電圧よりも高く設定された第２の基準電圧と上記
   不揮発性半導体メモリセルからのデータ読み出しによっ
   て得られる電圧レベルとを比較して第２の論理情報を得
   る第２の比較手段と、上記第１、第２の論理情報が一致
   するか否かを判別して警告情報を出力する第１の警告情
   報生成手段と、上記第１の基準電圧レベルよりも低く設
   定された第３の基準電圧と上記不揮発性半導体メモリセ
   ルからのデータ読み出しによって得られる電圧レベルと
   を比較して第３の論理情報を得る第３の比較手段と、上
   記第１、第３の論理情報が一致するか否かを判別して警
   告情報を出力する第２の警告情報生成手段とを具備する
   ことを特徴とする不揮発性半導体記憶装置。 ４、上記警告情報を保持する警告情報保持手段を設け、
   この保持情報の外部からの読み出しを可能とした請求項
   １、２又は３記載の不揮発性半導体記憶装置。