JPH08235887A - 電気的にプログラム可能なメモリ及びメモリへのデータ書き込み方法 - Google Patents
電気的にプログラム可能なメモリ及びメモリへのデータ書き込み方法Info
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- JPH08235887A JPH08235887A JP35454995A JP35454995A JPH08235887A JP H08235887 A JPH08235887 A JP H08235887A JP 35454995 A JP35454995 A JP 35454995A JP 35454995 A JP35454995 A JP 35454995A JP H08235887 A JPH08235887 A JP H08235887A
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
- G11C16/3431—Circuits or methods to detect disturbed nonvolatile memory cells, e.g. which still read as programmed but with threshold less than the program verify threshold or read as erased but with threshold greater than the erase verify threshold, and to reverse the disturbance via a refreshing programming or erasing step
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
Abstract
(57)【要約】
【解決手段】本発明は、電気的にプログラム可能なメモ
リ及びこのメモリ内に書き込みを行うための方法に関す
る。本発明は、同一行に属する他のセルの多数回書き込
みサイクルの後のメモリセルの情報の劣化を防止するた
めに、ある行内のワードの各書き込みサイクルの前に実
行されるシーケンスを含む。３つの異なる読み出し基準
電位を用いたある行の全ワードのシステマティックな読
み出しが、３回の読み出しサイクルのうちいずれか２つ
の間の結果に不適合性があるセルを検出するために、実
行される。その行のワードはレジスタに記憶される。そ
の行における情報の劣化を示す不適合結果が検出された
場合には、その行の全ワードにシステマティックな再書
き込みが行われる。
リ及びこのメモリ内に書き込みを行うための方法に関す
る。本発明は、同一行に属する他のセルの多数回書き込
みサイクルの後のメモリセルの情報の劣化を防止するた
めに、ある行内のワードの各書き込みサイクルの前に実
行されるシーケンスを含む。３つの異なる読み出し基準
電位を用いたある行の全ワードのシステマティックな読
み出しが、３回の読み出しサイクルのうちいずれか２つ
の間の結果に不適合性があるセルを検出するために、実
行される。その行のワードはレジスタに記憶される。そ
の行における情報の劣化を示す不適合結果が検出された
場合には、その行の全ワードにシステマティックな再書
き込みが行われる。
Description
【０００１】
【発明の属する技術分野】本発明は、電気的にプログラ
ムおよび消去が可能な不揮発性メモリに関する。本発明
は、特に、ＥＥＰＲＯＭタイプのメモリに関するもので
ある。しかしながら、本発明は、類似の問題が提示され
ている各種の技術において実現されるメモリにも適用す
ることができる。
ムおよび消去が可能な不揮発性メモリに関する。本発明
は、特に、ＥＥＰＲＯＭタイプのメモリに関するもので
ある。しかしながら、本発明は、類似の問題が提示され
ている各種の技術において実現されるメモリにも適用す
ることができる。
【０００２】
【従来の技術】データを保存する、つまりデータを記憶
するために、ＥＥＰＲＯＭメモリはトランジスタのフロ
ーティングゲート上に電荷を蓄積する。フローティング
ゲートトランジスタは、また、関連する制御ゲートを有
する。フローティングゲートトランジスタは制御ゲート
に読み出し電圧が印加されることによって導通状態とす
ることができる。フローティングゲート上に蓄積されて
いる電荷の量に応じて、トランジスタの導通閾値が変化
する。この閾値電圧の違いによってトランジスタが消去
されているかプログラムされているかを決定することが
できる。
するために、ＥＥＰＲＯＭメモリはトランジスタのフロ
ーティングゲート上に電荷を蓄積する。フローティング
ゲートトランジスタは、また、関連する制御ゲートを有
する。フローティングゲートトランジスタは制御ゲート
に読み出し電圧が印加されることによって導通状態とす
ることができる。フローティングゲート上に蓄積されて
いる電荷の量に応じて、トランジスタの導通閾値が変化
する。この閾値電圧の違いによってトランジスタが消去
されているかプログラムされているかを決定することが
できる。
【０００３】結果的に、データの読み出しは制御ゲート
に所定の基準電位を印加することによって行われる。こ
の基準電位は、プログラムされたトランジスタの導通閾
値電圧と消去されたトランジスタの導通閾値電圧の中間
となるように慎重に選択される。従って、トランジスタ
がプログラムされている場合には、そのフローティング
ゲートに基準電位が印加されることによってトランジス
タが導通状態にされ、トランジスタが消去されている場
合には、トランジスタは導通状態にはされない。
に所定の基準電位を印加することによって行われる。こ
の基準電位は、プログラムされたトランジスタの導通閾
値電圧と消去されたトランジスタの導通閾値電圧の中間
となるように慎重に選択される。従って、トランジスタ
がプログラムされている場合には、そのフローティング
ゲートに基準電位が印加されることによってトランジス
タが導通状態にされ、トランジスタが消去されている場
合には、トランジスタは導通状態にはされない。
【０００４】しかしながら、フローティングゲートに蓄
積される電荷の量を制御することは難しい。加えて、電
荷がフローティングゲートに蓄積されていられる時間を
制御することも困難である。さらに、プログラムおよび
消去を行うための導通閾値電圧は時間の関数として変化
する。これらの導通閾値電圧は、特に、メモリによって
実行される書き込み、つまりプログラミング、または消
去のサイクル数の関数として変化する。
積される電荷の量を制御することは難しい。加えて、電
荷がフローティングゲートに蓄積されていられる時間を
制御することも困難である。さらに、プログラムおよび
消去を行うための導通閾値電圧は時間の関数として変化
する。これらの導通閾値電圧は、特に、メモリによって
実行される書き込み、つまりプログラミング、または消
去のサイクル数の関数として変化する。
【０００５】メモリセルに含まれる情報、つまり電荷に
は老化が生じるので、このような情報は、メモリセルが
消去されているかあるいはプログラムされているかを読
み出し回路（基準電位を用いる）では十分な確実性を持
って決定することができなくなるようなものになるとい
う事態が起こり得る。この情報老化の原因として考えら
れる要因については、以下本明細書でさらに議論され
る。
は老化が生じるので、このような情報は、メモリセルが
消去されているかあるいはプログラムされているかを読
み出し回路（基準電位を用いる）では十分な確実性を持
って決定することができなくなるようなものになるとい
う事態が起こり得る。この情報老化の原因として考えら
れる要因については、以下本明細書でさらに議論され
る。
【０００６】
【発明の概要】本発明の図示された実施例は、メモリセ
ルに記憶された情報が過度に劣化する危険を防ぐための
解決方法を提案するものである。この解決方法には、メ
モリにワードを書き込むステップ期間に独特な動作のシ
ーケンスが含まれる。
ルに記憶された情報が過度に劣化する危険を防ぐための
解決方法を提案するものである。この解決方法には、メ
モリにワードを書き込むステップ期間に独特な動作のシ
ーケンスが含まれる。
【０００７】このシーケンスは、メモリのある行に含ま
れているワードを書き込む時にこの行の他のワードに含
まれる情報をシステマティックに確認すること、及び、
情報劣化が現れた場合にはこの行のワードをシステマテ
ィックに再書き込みすることから成る。１ワードのうち
少なくとも１つのメモリセルが異常に高いエラーの危険
を伴う情報を供給する場合、情報の劣化があると見なさ
れる。全ワードをその行に再書き込みすることも可能で
あるが、欠陥を有する１ワードまたは複数ワードのみを
再書き込みするのが好ましい。さらに、メモリがバイト
で構成されている場合、保存された構造での（in a ret
ained architecture）１ワードが数バイトを構成してい
るときは、ワード全体よりも１つのバイトに対して作用
させるのが好ましい。
れているワードを書き込む時にこの行の他のワードに含
まれる情報をシステマティックに確認すること、及び、
情報劣化が現れた場合にはこの行のワードをシステマテ
ィックに再書き込みすることから成る。１ワードのうち
少なくとも１つのメモリセルが異常に高いエラーの危険
を伴う情報を供給する場合、情報の劣化があると見なさ
れる。全ワードをその行に再書き込みすることも可能で
あるが、欠陥を有する１ワードまたは複数ワードのみを
再書き込みするのが好ましい。さらに、メモリがバイト
で構成されている場合、保存された構造での（in a ret
ained architecture）１ワードが数バイトを構成してい
るときは、ワード全体よりも１つのバイトに対して作用
させるのが好ましい。
【０００８】本発明の実施例によれば、電気的にプログ
ラム可能なメモリにデータを書き込むための方法は、ワ
ードをｎ個のメモリセルのグループ（ｎは１以上であ
る）に書き込むために、異なる読み出し基準値を用いて
その行のメモリセルの状態を読み出すステップ、同セル
に対して種々の基準値を用いて行われた読み出し結果の
適合性（compatibility ）を確認するステップ、及び、
読み出されたワードのうち少なくとも１つのセルに適合
性がないことが判明した場合には、この行のこのセルに
再書き込みするステップを含む。また、必要なワード
は、選択されたセルのグループに書き込まれる。
ラム可能なメモリにデータを書き込むための方法は、ワ
ードをｎ個のメモリセルのグループ（ｎは１以上であ
る）に書き込むために、異なる読み出し基準値を用いて
その行のメモリセルの状態を読み出すステップ、同セル
に対して種々の基準値を用いて行われた読み出し結果の
適合性（compatibility ）を確認するステップ、及び、
読み出されたワードのうち少なくとも１つのセルに適合
性がないことが判明した場合には、この行のこのセルに
再書き込みするステップを含む。また、必要なワード
は、選択されたセルのグループに書き込まれる。
【０００９】基準値は３つであるのが好ましい。しか
し、特に、１つのタイプの劣化が別のタイプの劣化より
も大きいことが見出された場合には、読み出しを２回の
みとすることも可能である。これは、特に、中央値を用
いて読み出された場合、及び、読み出された状態によっ
て、一方向のみに劣化が発生された可能性があると分か
った場合である。
し、特に、１つのタイプの劣化が別のタイプの劣化より
も大きいことが見出された場合には、読み出しを２回の
みとすることも可能である。これは、特に、中央値を用
いて読み出された場合、及び、読み出された状態によっ
て、一方向のみに劣化が発生された可能性があると分か
った場合である。
【００１０】換言するならば、書き込みサイクル（より
一般的にいうと、消去サイクル、より特定すれば１ワー
ドでのセルプログラミングが後続する消去サイクルを含
むセルの変更である）では、行の他のセルの状態を確認
するステップが先行する。情報劣化に関連する問題がな
い場合（つまり、３つの読み出しの結果の適合性によっ
てその行のセルの状態に過度の劣化が存在しないことが
示された場合）には、１ワードの書き込みステップが実
行される。これに対してもし情報劣化という問題がある
場合には、異なる基準電位での３重の読み出しサイクル
によりこのような問題、その性質および劣化箇所（つま
り、消去またはプログラムされているセルの情報が失わ
れる危険性）の検出を許可することになる。従って、欠
陥を有するセルが再書き込みされる。よって、欠陥セル
に関連する１つのバイト内の全てのセルが再書き込みさ
れる。さらに、セルの再書き込みと同時にワードの書き
込みを行うのが好ましい。
一般的にいうと、消去サイクル、より特定すれば１ワー
ドでのセルプログラミングが後続する消去サイクルを含
むセルの変更である）では、行の他のセルの状態を確認
するステップが先行する。情報劣化に関連する問題がな
い場合（つまり、３つの読み出しの結果の適合性によっ
てその行のセルの状態に過度の劣化が存在しないことが
示された場合）には、１ワードの書き込みステップが実
行される。これに対してもし情報劣化という問題がある
場合には、異なる基準電位での３重の読み出しサイクル
によりこのような問題、その性質および劣化箇所（つま
り、消去またはプログラムされているセルの情報が失わ
れる危険性）の検出を許可することになる。従って、欠
陥を有するセルが再書き込みされる。よって、欠陥セル
に関連する１つのバイト内の全てのセルが再書き込みさ
れる。さらに、セルの再書き込みと同時にワードの書き
込みを行うのが好ましい。
【００１１】全ての書き込みサイクルの前にシステマテ
ィックな確認を行うこのような解決方法によって、情報
喪失、特に、同一行に属する他のセルの書き込みサイク
ルにるセル劣化に起因する情報喪失の危険を検出し評価
することが可能になる。
ィックな確認を行うこのような解決方法によって、情報
喪失、特に、同一行に属する他のセルの書き込みサイク
ルにるセル劣化に起因する情報喪失の危険を検出し評価
することが可能になる。
【００１２】フローティングゲートを備えたトランジス
タを有するメモリの場合、読み出し基準値はこれらフロ
ーティングゲートトランジスタの制御ゲートに印加され
る電位とすることができる。つまり、フローティングゲ
ートトランジスタの読み出しは、これらの印加電位と消
去またはプログラムされているフローティングゲートト
ランジスタの導通閾値電圧との間の一種の比較であると
見なすことができる。しかしながら、これらの基準値は
他の電圧または電流であってもよく、メモリを実現する
のに用いられる特定の技術および／または回路に応じて
選択されることを理解すべきである。特に、セルのフロ
ーティングゲートトランジスタのドレイン端子とソース
端子とに異なる基準電圧値を印加することができる。
タを有するメモリの場合、読み出し基準値はこれらフロ
ーティングゲートトランジスタの制御ゲートに印加され
る電位とすることができる。つまり、フローティングゲ
ートトランジスタの読み出しは、これらの印加電位と消
去またはプログラムされているフローティングゲートト
ランジスタの導通閾値電圧との間の一種の比較であると
見なすことができる。しかしながら、これらの基準値は
他の電圧または電流であってもよく、メモリを実現する
のに用いられる特定の技術および／または回路に応じて
選択されることを理解すべきである。特に、セルのフロ
ーティングゲートトランジスタのドレイン端子とソース
端子とに異なる基準電圧値を印加することができる。
【００１３】レジスタに、及び、必要なワードをこの行
内のワード位置に書き込む動作、並びに、 − ３つの基準値を用いて同一セルの読み出し結果を比
較するための手段であって、３つの結果の不適合性が検
出された場合システマティックなセルの再書き込みコマ
ンドを出力するためのシーケンサに接続された手段。一
旦不適合性が検出されると、行の全ワードを３つの基準
値を用いて読み出す必要はないことを理解すべきであ
る。その後のワードは１つの基準電位（つまり標準読み
出し電位）を用いて読み出してもよい。本発明の他の特
徴および利点は、以下、図面を参照して行う詳細な説明
により明らかになる。
内のワード位置に書き込む動作、並びに、 − ３つの基準値を用いて同一セルの読み出し結果を比
較するための手段であって、３つの結果の不適合性が検
出された場合システマティックなセルの再書き込みコマ
ンドを出力するためのシーケンサに接続された手段。一
旦不適合性が検出されると、行の全ワードを３つの基準
値を用いて読み出す必要はないことを理解すべきであ
る。その後のワードは１つの基準電位（つまり標準読み
出し電位）を用いて読み出してもよい。本発明の他の特
徴および利点は、以下、図面を参照して行う詳細な説明
により明らかになる。
【００１４】
【詳細な説明】メモリセルにおける情報の喪失の原因の
１つをさらに詳細に説明する。情報喪失の危険は、書き
込みに用いられる電位の選択原理に由来する。読み出し
サイクルについては、中央基準値、中央基準値よりも小
さい低補助基準値、及び、中央基準値よりも高い高補助
基準値が使用される。中央基準電位は、セルの消去およ
びプログラムが行われる導通閾値のほぼ中間の値に相当
するのが好ましい。補助基準値は、以下、より詳細に説
明するように、情報劣化の所定量を検出するような値に
選択される。上記方法に加えて、本発明の１実施例で
は、さらに、ある行（その行の一部または全部）のセル
の読み出しを順次３回行うための手段を備えた電気的に
プログラム可能なメモリを対象としている。この行にワ
ードを書き込むたびに、３つの異なる基準電位を用いて
３回の読み出しサイクルが実行される。このメモリは、
少なくとも１ビットより成るワードの行に構成され、よ
り精確には次のものから成っている： − 異なる３つの基準値を用いてメモリのワードを読み
出すことが可能な読み出し回路、 − メモリの行で読み出されたワードを記憶するための
レジスタ、 − メモリ行内で指定された位置を占めるワードに対す
る書き込みコマンドを受けたときに次の動作を実行する
ことが可能な書き込みシーケンサ：３つの異なる読み出
し基準値を用いてメモリ行のセルの状態を読み出す動
作、必要に応じて、記憶されているメモリの行の欠陥を
有するセルにシステマティックに再書き込みを行う動
作、およびマトリクス状に配列されたメモリのメモリセ
ルの消去特に、この考えは、セルが行列状に配列され
て、少なくとも、同一行に属するフローティングゲート
付きトランジスタの制御ゲートは全て互いに接続され、
これらのフローティングゲート付きトランジスタのソー
スは全て全て互いに接続されているという事実に関係し
ている。しかしながら、プログラムまたは消去すべきト
ランジスタに印加される電位は、同一行または同一列に
属する他のトランジスタをプログラムまたは消去させな
いような値に選択されなければならない。
１つをさらに詳細に説明する。情報喪失の危険は、書き
込みに用いられる電位の選択原理に由来する。読み出し
サイクルについては、中央基準値、中央基準値よりも小
さい低補助基準値、及び、中央基準値よりも高い高補助
基準値が使用される。中央基準電位は、セルの消去およ
びプログラムが行われる導通閾値のほぼ中間の値に相当
するのが好ましい。補助基準値は、以下、より詳細に説
明するように、情報劣化の所定量を検出するような値に
選択される。上記方法に加えて、本発明の１実施例で
は、さらに、ある行（その行の一部または全部）のセル
の読み出しを順次３回行うための手段を備えた電気的に
プログラム可能なメモリを対象としている。この行にワ
ードを書き込むたびに、３つの異なる基準電位を用いて
３回の読み出しサイクルが実行される。このメモリは、
少なくとも１ビットより成るワードの行に構成され、よ
り精確には次のものから成っている： − 異なる３つの基準値を用いてメモリのワードを読み
出すことが可能な読み出し回路、 − メモリの行で読み出されたワードを記憶するための
レジスタ、 − メモリ行内で指定された位置を占めるワードに対す
る書き込みコマンドを受けたときに次の動作を実行する
ことが可能な書き込みシーケンサ：３つの異なる読み出
し基準値を用いてメモリ行のセルの状態を読み出す動
作、必要に応じて、記憶されているメモリの行の欠陥を
有するセルにシステマティックに再書き込みを行う動
作、およびマトリクス状に配列されたメモリのメモリセ
ルの消去特に、この考えは、セルが行列状に配列され
て、少なくとも、同一行に属するフローティングゲート
付きトランジスタの制御ゲートは全て互いに接続され、
これらのフローティングゲート付きトランジスタのソー
スは全て全て互いに接続されているという事実に関係し
ている。しかしながら、プログラムまたは消去すべきト
ランジスタに印加される電位は、同一行または同一列に
属する他のトランジスタをプログラムまたは消去させな
いような値に選択されなければならない。
【００１５】ＥＥＰＲＯＭメモリ内のセルのネットワー
クの古典的な構成を図１に示す。各セルはフローティン
グゲートを有するトランジスタＴＧＦと制御トランジス
タＴＣとを備えている。フローティングゲートトランジ
スタは、全ネットワーク全体に共通であるソースライン
ＬＳにソースが接続され、関係する制御トランジスタの
ソースにドレインが接続され、同一行に属する全てのト
ランジスタに共通であるラインＧＣに制御ゲートが接続
される。制御トランジスタＴＣのドレインはビットライ
ンＬＢに接続されており、このビットラインＬＢは同一
列に属する全ての制御トランジスタに共通である。そし
て最後に、制御トランジスタの制御ゲートは選択ライン
ＬＣに接続されており、この選択ラインＬＣは同一行に
属する全ての制御トランジスタに共通である。本発明の
実施例では、同一バイトに属するセルのソースラインは
共通のバイトソースラインＬＳＯに接続されている。図
１には２つのバイトが示されている。バイトソースライ
ンＬＳＯはデコーダ（図示せず）によって互いに独立に
制御することができるようになっている。
クの古典的な構成を図１に示す。各セルはフローティン
グゲートを有するトランジスタＴＧＦと制御トランジス
タＴＣとを備えている。フローティングゲートトランジ
スタは、全ネットワーク全体に共通であるソースライン
ＬＳにソースが接続され、関係する制御トランジスタの
ソースにドレインが接続され、同一行に属する全てのト
ランジスタに共通であるラインＧＣに制御ゲートが接続
される。制御トランジスタＴＣのドレインはビットライ
ンＬＢに接続されており、このビットラインＬＢは同一
列に属する全ての制御トランジスタに共通である。そし
て最後に、制御トランジスタの制御ゲートは選択ライン
ＬＣに接続されており、この選択ラインＬＣは同一行に
属する全ての制御トランジスタに共通である。本発明の
実施例では、同一バイトに属するセルのソースラインは
共通のバイトソースラインＬＳＯに接続されている。図
１には２つのバイトが示されている。バイトソースライ
ンＬＳＯはデコーダ（図示せず）によって互いに独立に
制御することができるようになっている。
【００１６】所定の行と列とが交わる位置にあるセルを
消去するには、消去すべきセルが置かれているラインＧ
Ｃに約15Ｖの消去電圧が印加される。これと同時に、消
去すべきセルに対応するソースラインＬＳに０Ｖが印加
され、その他のセルのソースラインには約５Ｖが印加さ
れる。実際には、１つのバイトに属するセルが全て同時
に消去または保存されるように、１つのバイトの共通の
ソースラインＬＳＯは全て同一電圧に供される。セルの
消去は、選択されたフローティングゲートトランジスタ
のソース端子とゲート端子との間の大きな電位差（15
Ｖ）によって生じる。消去すべきフローティングゲート
トランジスタと同一の行に属するが、異なる列または異
なるバイトに対応するフローティングゲートトランジス
タは、それらのソース端子とゲート端子との間の電圧差
は15Ｖよりも小さく（約10Ｖ）、セルを消去するには不
十分である。
消去するには、消去すべきセルが置かれているラインＧ
Ｃに約15Ｖの消去電圧が印加される。これと同時に、消
去すべきセルに対応するソースラインＬＳに０Ｖが印加
され、その他のセルのソースラインには約５Ｖが印加さ
れる。実際には、１つのバイトに属するセルが全て同時
に消去または保存されるように、１つのバイトの共通の
ソースラインＬＳＯは全て同一電圧に供される。セルの
消去は、選択されたフローティングゲートトランジスタ
のソース端子とゲート端子との間の大きな電位差（15
Ｖ）によって生じる。消去すべきフローティングゲート
トランジスタと同一の行に属するが、異なる列または異
なるバイトに対応するフローティングゲートトランジス
タは、それらのソース端子とゲート端子との間の電圧差
は15Ｖよりも小さく（約10Ｖ）、セルを消去するには不
十分である。
【００１７】同様に、所定の行と列とが交わる位置にあ
るセルのプログラミングは、ラインＧＣに（つまりフロ
ーティングゲートを有するトランジスタのゲートに）約
−８Ｖの電圧を印加し、＋５Ｖまたは０Ｖを適切なビッ
トラインＬＢに印加して制御トランジスタＴＣを作動す
ることにより、＋５Ｖまたは０Ｖをフローティングゲー
トＴＧＦのドレインに印加することによって、達成され
る。選択されたトランジスタがプログラムされるべきで
あるか否かによって＋５Ｖまたは０Ｖの値が印加され
る。結果として得られるゲートとドレインとの間の電位
差は、選択されたセルについては13Ｖ（書き込みを行う
のに十分）となり、また、選択されなかったその他のセ
ルについては８Ｖ（書き込みを行うには不十分）とな
る。数個のビットより成るワードの（あらかじめ消去さ
れた）セル群への書き込みは、該ワードの各ビットの値
に従って、グループ内のそれぞれのセルのビットライン
に０Ｖまたは５Ｖを印加することによって行われる。従
来技術のデコーダでは、すでに、１ワードの全ビットラ
インに適切な電圧を印加することにより、１グループに
属するそれぞれのセルに同時書き込みを行うことができ
るようになっている。
るセルのプログラミングは、ラインＧＣに（つまりフロ
ーティングゲートを有するトランジスタのゲートに）約
−８Ｖの電圧を印加し、＋５Ｖまたは０Ｖを適切なビッ
トラインＬＢに印加して制御トランジスタＴＣを作動す
ることにより、＋５Ｖまたは０Ｖをフローティングゲー
トＴＧＦのドレインに印加することによって、達成され
る。選択されたトランジスタがプログラムされるべきで
あるか否かによって＋５Ｖまたは０Ｖの値が印加され
る。結果として得られるゲートとドレインとの間の電位
差は、選択されたセルについては13Ｖ（書き込みを行う
のに十分）となり、また、選択されなかったその他のセ
ルについては８Ｖ（書き込みを行うには不十分）とな
る。数個のビットより成るワードの（あらかじめ消去さ
れた）セル群への書き込みは、該ワードの各ビットの値
に従って、グループ内のそれぞれのセルのビットライン
に０Ｖまたは５Ｖを印加することによって行われる。従
来技術のデコーダでは、すでに、１ワードの全ビットラ
インに適切な電圧を印加することにより、１グループに
属するそれぞれのセルに同時書き込みを行うことができ
るようになっている。
【００１８】しかしながら、消去またはプログラムされ
てはならないトランジスタには、別のトランジスタが消
去またはプログラムされている間、適切な保護電圧が印
加されるものの、これらの保護電圧は、これを受けるト
ランジスタのプログラミング状態に影響を与えるもので
あることに注意すへきである。
てはならないトランジスタには、別のトランジスタが消
去またはプログラムされている間、適切な保護電圧が印
加されるものの、これらの保護電圧は、これを受けるト
ランジスタのプログラミング状態に影響を与えるもので
あることに注意すへきである。
【００１９】換言すれば、あるトランジスタの消去また
はプログラミングによって、同じ行に属するその他のト
ランジスタのフローティングゲートの荷電状態がわずか
に変更される。
はプログラミングによって、同じ行に属するその他のト
ランジスタのフローティングゲートの荷電状態がわずか
に変更される。
【００２０】これは、消去またはプログラムされている
トランジスタの導通閾値電圧が、他のセル、つまり、原
則的には同じ行に属する別のセルをプログラムまたは消
去している間に、少しずつ変化する理由の１つであるこ
とに注意すへきである。
トランジスタの導通閾値電圧が、他のセル、つまり、原
則的には同じ行に属する別のセルをプログラムまたは消
去している間に、少しずつ変化する理由の１つであるこ
とに注意すへきである。
【００２１】図２のグラフはＥＥＰＲＯＭメモリのフロ
ーティングゲートトランジスタの導通閾値電圧の典型的
な変化を表している。閾値電圧ＶＴeff （消去されてい
るトランジスタ）および閾値電圧ＶＴprg （プログラム
されているトランジスタ）の変化が、メモリにおいて実
行された書き込みサイクル数の関数として表されてい
る。基準電圧Ｖref は、標準の読み出し動作を実行する
ためにフローティングゲートトランジスタの制御ゲート
に印加されるものである。これらの閾値電圧には、書き
込みサイクル数の関数として互いに接近する傾向がある
ことが理解される。従って、これらの閾値電圧が基準電
圧に近接しすぎて、セルに保持されている情報の劣化が
起こってしまう結果を招くことがない状態を確保するの
が次第に難しくなる。
ーティングゲートトランジスタの導通閾値電圧の典型的
な変化を表している。閾値電圧ＶＴeff （消去されてい
るトランジスタ）および閾値電圧ＶＴprg （プログラム
されているトランジスタ）の変化が、メモリにおいて実
行された書き込みサイクル数の関数として表されてい
る。基準電圧Ｖref は、標準の読み出し動作を実行する
ためにフローティングゲートトランジスタの制御ゲート
に印加されるものである。これらの閾値電圧には、書き
込みサイクル数の関数として互いに接近する傾向がある
ことが理解される。従って、これらの閾値電圧が基準電
圧に近接しすぎて、セルに保持されている情報の劣化が
起こってしまう結果を招くことがない状態を確保するの
が次第に難しくなる。
【００２２】そのため、本発明の１実施例によれば、異
なる基準電位に関して３回の読み出しサイクルを行なっ
てシステマティックな情報確認を行い、３回の読み出し
サイクルの結果がセルのフローティングゲートに保持さ
れた電荷が劣化していることを示した場合には、情報の
再書き込みを行うようになっている。この確認は、所定
の行について、このメモリ行にワードを書き込むときに
行われる。これは、ある行にあるワードを書き込むサイ
クルが、他のワードに含まれる情報を劣化させる傾向を
有するためである。結果的に、行に書き込みが行われる
たびにその行が確認されるという利点がある。めったに
書き込みが行われない行、特に、書き込み中でないセル
には、該システマティックな確認を行う必要がほとんど
あるいは全くない。
なる基準電位に関して３回の読み出しサイクルを行なっ
てシステマティックな情報確認を行い、３回の読み出し
サイクルの結果がセルのフローティングゲートに保持さ
れた電荷が劣化していることを示した場合には、情報の
再書き込みを行うようになっている。この確認は、所定
の行について、このメモリ行にワードを書き込むときに
行われる。これは、ある行にあるワードを書き込むサイ
クルが、他のワードに含まれる情報を劣化させる傾向を
有するためである。結果的に、行に書き込みが行われる
たびにその行が確認されるという利点がある。めったに
書き込みが行われない行、特に、書き込み中でないセル
には、該システマティックな確認を行う必要がほとんど
あるいは全くない。
【００２３】確認は行全体に対して行ってもよい。ま
た、再書き込みも、必要があれば、行全体に対して行わ
れる。３回の読み出しサイクルは、次の電位に関して行
われる： − 好ましくは、フローティングゲートトランジスタの
プログラミング閾値電圧ＶＴprg とフローティングゲー
トトランジスタの消去閾値電圧ＶＴeff との中間の値で
ある中央基準電位Ｖref 、 − Ｖref よりも大きくＶＴeff よりも小さい高補助基
準電位ＶＲＨ、および、 − Ｖref よりも小さくＶＴprg よりも大きい低補助基
準電位ＶＲＢ。
た、再書き込みも、必要があれば、行全体に対して行わ
れる。３回の読み出しサイクルは、次の電位に関して行
われる： − 好ましくは、フローティングゲートトランジスタの
プログラミング閾値電圧ＶＴprg とフローティングゲー
トトランジスタの消去閾値電圧ＶＴeff との中間の値で
ある中央基準電位Ｖref 、 − Ｖref よりも大きくＶＴeff よりも小さい高補助基
準電位ＶＲＨ、および、 − Ｖref よりも小さくＶＴprg よりも大きい低補助基
準電位ＶＲＢ。
【００２４】図２から分かるように、メモリ内の他のセ
ルに対して行われた多数の書き込みサイクルによって劣
化しなかったプログラム化セルの読み出しでは、印加さ
れる読み出し電位がＶref であっても、ＶＲＨであって
も、あるいはＶＲＢであっても、読み出し時に同じ結果
が得られる。
ルに対して行われた多数の書き込みサイクルによって劣
化しなかったプログラム化セルの読み出しでは、印加さ
れる読み出し電位がＶref であっても、ＶＲＨであって
も、あるいはＶＲＢであっても、読み出し時に同じ結果
が得られる。
【００２５】トランジスタは、これらの読み出し電圧が
すべて閾値電圧ＶＴprg よりも大きいとき、常に導通状
態にある。同様に、消去されているセルについては、３
回の読み出しサイクルによってトランジスタが導通状態
になることはなく、各場合に消去状態であることが示さ
れる。
すべて閾値電圧ＶＴprg よりも大きいとき、常に導通状
態にある。同様に、消去されているセルについては、３
回の読み出しサイクルによってトランジスタが導通状態
になることはなく、各場合に消去状態であることが示さ
れる。
【００２６】しかしながら、メモリ内の同じ行に属する
その他のセルに何度も書き込みサイクルが行われた後で
は、問題となるセルは、消去されている場合には閾値電
圧が低くなり、また、プログラムされている場合には閾
値電圧が高くなるという現象が見られるようになる。
その他のセルに何度も書き込みサイクルが行われた後で
は、問題となるセルは、消去されている場合には閾値電
圧が低くなり、また、プログラムされている場合には閾
値電圧が高くなるという現象が見られるようになる。
【００２７】第１のケースとして、３回の読み出しサイ
クルの結果が互いに一致する、つまり、３回の読み出し
が同一であり、閾値電圧がＶＲＨよりも高いことが示さ
れる場合を検討すると、この場合には、セルは消去され
ておらず、その情報はまだ劣化していないという結論が
導かれる。
クルの結果が互いに一致する、つまり、３回の読み出し
が同一であり、閾値電圧がＶＲＨよりも高いことが示さ
れる場合を検討すると、この場合には、セルは消去され
ておらず、その情報はまだ劣化していないという結論が
導かれる。
【００２８】第２のケースとして、３回の読み出しサイ
クルの結果が互いに一致しない、つまり、３回の読み出
しが同じでなく、閾値電圧がＶref とＶＲＨとの間にあ
ることが示される場合を検討すると、この場合には、セ
ルは消去されているが、その情報は劣化し始めていると
いう結論が導かれる。
クルの結果が互いに一致しない、つまり、３回の読み出
しが同じでなく、閾値電圧がＶref とＶＲＨとの間にあ
ることが示される場合を検討すると、この場合には、セ
ルは消去されているが、その情報は劣化し始めていると
いう結論が導かれる。
【００２９】第３のケースとして、３回の読み出しサイ
クルの結果が互いに一致し、閾値電圧がＶＲＢよりも低
いことが示される場合を検討してみる。この場合は、セ
ルはプログラムされており、その情報は劣化していない
という結論が導かれる。
クルの結果が互いに一致し、閾値電圧がＶＲＢよりも低
いことが示される場合を検討してみる。この場合は、セ
ルはプログラムされており、その情報は劣化していない
という結論が導かれる。
【００３０】第４のケースとして、３回の読み出しサイ
クルの結果は互いに一致せず、閾値電圧がＶＲＢとＶre
f との間にあることが示される場合を検討してみる。こ
の場合は、セルは情報の劣化を伴ってプログラムされて
いるという結論が導かれる。
クルの結果は互いに一致せず、閾値電圧がＶＲＢとＶre
f との間にあることが示される場合を検討してみる。こ
の場合は、セルは情報の劣化を伴ってプログラムされて
いるという結論が導かれる。
【００３１】１実施例において、メモリ行のｎ個のセル
より成るグループにｎビットのワードを（ここで、ｎは
１以上または１に等しい）書き込む動作は、次のステッ
プから成る： − メモリ行の全ワードを、少なくとも最初から、３つ
の基準電位Ｖref 、ＶＲＨ、ＶＲＢを用いて、順次シス
テマティックに読み出しを行うステップであって、電位
Ｖref に関する読み出しでは記憶されている情報が示さ
れ、他の基準電位ＶＲＨおよびＶＲＢに関する読み出し
では、最初の読み出しとの比較によって情報の劣化（前
記第２および第４のケース）または非劣化（前記第１と
第３のケース）が示されるようになっているステップ、 − 欠陥を有するワードを全てレジスタに記憶するステ
ップ、 − １ワードのうち少なくとも１つのセルが劣化した情
報を有する場合には、レジスタの内容を用いてこのワー
ドの全てのセルにシステマティックな再書き込みを行う
ステップ、及び、 − 所望のｎビットワードの書き込みを行うステップ。
より成るグループにｎビットのワードを（ここで、ｎは
１以上または１に等しい）書き込む動作は、次のステッ
プから成る： − メモリ行の全ワードを、少なくとも最初から、３つ
の基準電位Ｖref 、ＶＲＨ、ＶＲＢを用いて、順次シス
テマティックに読み出しを行うステップであって、電位
Ｖref に関する読み出しでは記憶されている情報が示さ
れ、他の基準電位ＶＲＨおよびＶＲＢに関する読み出し
では、最初の読み出しとの比較によって情報の劣化（前
記第２および第４のケース）または非劣化（前記第１と
第３のケース）が示されるようになっているステップ、 − 欠陥を有するワードを全てレジスタに記憶するステ
ップ、 − １ワードのうち少なくとも１つのセルが劣化した情
報を有する場合には、レジスタの内容を用いてこのワー
ドの全てのセルにシステマティックな再書き込みを行う
ステップ、及び、 − 所望のｎビットワードの書き込みを行うステップ。
【００３２】所望のワードの書き込みは、再書き込みす
べき１ワードまたは複数ワードの再書き込みと同時に行
われるのが好ましい。ＥＥＰＲＯＭ型メモリ内へのデー
タの書き込みはトンネル効果によって、つまり、高電圧
印加によって行われるので、電流消費がないため、必要
数のラインにこの高電圧を供することには、困難または
不利益がほとんどあるいは全くない。
べき１ワードまたは複数ワードの再書き込みと同時に行
われるのが好ましい。ＥＥＰＲＯＭ型メモリ内へのデー
タの書き込みはトンネル効果によって、つまり、高電圧
印加によって行われるので、電流消費がないため、必要
数のラインにこの高電圧を供することには、困難または
不利益がほとんどあるいは全くない。
【００３３】本発明の１実施例によるメモリを図３に示
す。このメモリは、例えば、行デコーダＤＬと列デコー
ダＤＣを備え、行と列より成るセルのネットワークまた
はアレイＭＭを有する。行デコーダＤＬおよび列デコー
ダＤＣは、それぞれ、選択された行について行アドレス
ＡＬおよびワードアドレスＡＣを受ける。この列デコー
ダはビットラインと接続ＬＳＯを制御する。
す。このメモリは、例えば、行デコーダＤＬと列デコー
ダＤＣを備え、行と列より成るセルのネットワークまた
はアレイＭＭを有する。行デコーダＤＬおよび列デコー
ダＤＣは、それぞれ、選択された行について行アドレス
ＡＬおよびワードアドレスＡＣを受ける。この列デコー
ダはビットラインと接続ＬＳＯを制御する。
【００３４】読み出し回路ＣＬによって、３つの異なる
基準電位Ｖref 、ＶＲＨ、ＶＲＢを用いてワードを読み
出すことできる。図１のメモリ構成においては、基準電
位はラインＧＣに印加される。
基準電位Ｖref 、ＶＲＨ、ＶＲＢを用いてワードを読み
出すことできる。図１のメモリ構成においては、基準電
位はラインＧＣに印加される。
【００３５】読み出し回路の出力の比較器ＣＭＰは、連
続する３回の読み出しサイクルの結果を記憶することが
でき、この３回の読み出しサイクルの結果の両立性また
は非両立性に関する情報を提供する。
続する３回の読み出しサイクルの結果を記憶することが
でき、この３回の読み出しサイクルの結果の両立性また
は非両立性に関する情報を提供する。
【００３６】レジスタＲＥＧは読み出し回路の出力に接
続されて、中央基準電位Ｖref によって読み出された行
のワードを、全てではないにしても、少なくとも欠陥を
有するものを記憶するようになっている。
続されて、中央基準電位Ｖref によって読み出された行
のワードを、全てではないにしても、少なくとも欠陥を
有するものを記憶するようになっている。
【００３７】このレジスタは、必要と判断された場合に
はこれらのワードをメモリに返還してシステマティック
な再書き込みを行うようになっていてもよい。そして最
後に、自動書き込み器またはシーケンサＳＥＱが、書き
込みコマンドＷＲが与えられた時に必要な一連の動作を
実行し、先の読み出しサイクル、確認および条件次第で
は再書き込みが、書き込むべきワードのアドレスに相当
する行で自動的に行われるようになっている。
はこれらのワードをメモリに返還してシステマティック
な再書き込みを行うようになっていてもよい。そして最
後に、自動書き込み器またはシーケンサＳＥＱが、書き
込みコマンドＷＲが与えられた時に必要な一連の動作を
実行し、先の読み出しサイクル、確認および条件次第で
は再書き込みが、書き込むべきワードのアドレスに相当
する行で自動的に行われるようになっている。
【００３８】図３には、また、読み出し回路の出力とメ
モリの入出力Ｉ／Ｏとの間に配置されたバッファ回路Ｂ
Ｆが示されており、本発明によるシステマティックな確
認の操作の進行中にメモリに書き込むべきワードを記憶
するようになっている。
モリの入出力Ｉ／Ｏとの間に配置されたバッファ回路Ｂ
Ｆが示されており、本発明によるシステマティックな確
認の操作の進行中にメモリに書き込むべきワードを記憶
するようになっている。
【００３９】図３では、図示のメモリ内に書き込み回路
が示されていないことに注意すべきである。書き込み回
路は、当業者には周知のものであり、部分的に読み出し
回路ＣＬに組み込まれてもよいものと見ることができ
る。この読み出し回路ＣＬは、入出力Ｉ／Ｏからまたは
レジスタＲＥＧから送られて来るワードを書き込む時に
は、トランスペアレントであると見なければならない。
が示されていないことに注意すべきである。書き込み回
路は、当業者には周知のものであり、部分的に読み出し
回路ＣＬに組み込まれてもよいものと見ることができ
る。この読み出し回路ＣＬは、入出力Ｉ／Ｏからまたは
レジスタＲＥＧから送られて来るワードを書き込む時に
は、トランスペアレントであると見なければならない。
【００４０】全行のシステマティックな読み出しを伴う
書き込み動作のシーケンスにおいて、Ｖref を用いた通
常の読み出しとＶＲＨとＶＲＢを用いた他の２つの読み
出しとの比較が、各ワードの読み出し時に即時に行われ
てよいこと、そして、これがメモリー行のワード全てに
対して行われることが予想される。少なくとも１つの読
み出しから劣化の存在が検出され、この情報がシーケン
サに送られる。同じセルについて行われた２回の読み出
しが両立しない時には、このセルに対して、あるいはむ
しろそのバイトに対して３回目の読み出しを行わないこ
とによって時間を節約することができる。あるワード内
の１つのセルが劣化した情報を有する場合には、３回の
読み出しサイクルを同一ワード行の他のワード又はバイ
トについて行ない、手順の最後に、欠陥を有するワード
の再書き込みを行うようにすることが好ましい。ワード
を書き込む必要がある場合には、それらの書き込みが３
回の読み出し手順によって正当化されれば、このワード
の元の内容の読み出しは、その内容がいずれにしても変
更されるので、回避することができる。これにより、読
み出しに必要な時間を節約することができる。
書き込み動作のシーケンスにおいて、Ｖref を用いた通
常の読み出しとＶＲＨとＶＲＢを用いた他の２つの読み
出しとの比較が、各ワードの読み出し時に即時に行われ
てよいこと、そして、これがメモリー行のワード全てに
対して行われることが予想される。少なくとも１つの読
み出しから劣化の存在が検出され、この情報がシーケン
サに送られる。同じセルについて行われた２回の読み出
しが両立しない時には、このセルに対して、あるいはむ
しろそのバイトに対して３回目の読み出しを行わないこ
とによって時間を節約することができる。あるワード内
の１つのセルが劣化した情報を有する場合には、３回の
読み出しサイクルを同一ワード行の他のワード又はバイ
トについて行ない、手順の最後に、欠陥を有するワード
の再書き込みを行うようにすることが好ましい。ワード
を書き込む必要がある場合には、それらの書き込みが３
回の読み出し手順によって正当化されれば、このワード
の元の内容の読み出しは、その内容がいずれにしても変
更されるので、回避することができる。これにより、読
み出しに必要な時間を節約することができる。
【００４１】さらに別の状況を提供することも可能であ
る。例えば、劣化した情報が検出されるやいなや、この
劣化した情報を記憶させ、その行の全ワードをレジスタ
に記憶させるために、その行のそれ以降のワードの読み
出しをＶref のみを用いて行う。つまり、劣化した情報
が発見されたときは、シーケンサに対して行全体にシス
テマティックな書き込みを行うコマンドが与えられよう
としている場合には、その行内で他の劣化した情報を検
出する必要はない。１実施例では、再書き込みコマンド
の実行には全ワードを読み出してレジスタＲＥＧに記憶
することが必要である。
る。例えば、劣化した情報が検出されるやいなや、この
劣化した情報を記憶させ、その行の全ワードをレジスタ
に記憶させるために、その行のそれ以降のワードの読み
出しをＶref のみを用いて行う。つまり、劣化した情報
が発見されたときは、シーケンサに対して行全体にシス
テマティックな書き込みを行うコマンドが与えられよう
としている場合には、その行内で他の劣化した情報を検
出する必要はない。１実施例では、再書き込みコマンド
の実行には全ワードを読み出してレジスタＲＥＧに記憶
することが必要である。
【００４２】値ＶＲＨ，ＶＲＢの選択に関しては、セル
の消去またはプログラムに関係する代表的な閾値電圧曲
線を参照することができる。値ＶＲＨは、劣化が即座に
検出されるようにＶＴeff に十分近い値とすることがで
きる。ＶＲＢとＶＴprg についても同様のことが言え
る。しかしながら、ＶＲＨの値は、完全に消去されるセ
ルの閾値電圧ＶＴeff よりも大きくなるという危険がな
いかまたは最小になる）ように、ＶＴeff から十分に離
れていてもよい（セル特性の許容誤差をみておく。
の消去またはプログラムに関係する代表的な閾値電圧曲
線を参照することができる。値ＶＲＨは、劣化が即座に
検出されるようにＶＴeff に十分近い値とすることがで
きる。ＶＲＢとＶＴprg についても同様のことが言え
る。しかしながら、ＶＲＨの値は、完全に消去されるセ
ルの閾値電圧ＶＴeff よりも大きくなるという危険がな
いかまたは最小になる）ように、ＶＴeff から十分に離
れていてもよい（セル特性の許容誤差をみておく。
【００４３】ＶＲＢおよびＶＴprg についても同じこと
が言える。例として、８個ずつで構成された５１２個の
セルより成る行は、６４バイトを有する。これらの６４
のバイトを順次３回読み出す操作は、約３２マイクロ秒
の間持続する（各バイトの読み出しに１５０ナノ秒を費
やす）。この時間は、約２ミリ秒を要するセルの書き込
みサイクル（先行する消去と本来の書き込みという定型
ステップを含む）の時間を短縮する。本発明の方法の時
間の点から見たコストは、書き込みサイクルと同時に行
った場合には無視することのできる程度のものである。
が言える。例として、８個ずつで構成された５１２個の
セルより成る行は、６４バイトを有する。これらの６４
のバイトを順次３回読み出す操作は、約３２マイクロ秒
の間持続する（各バイトの読み出しに１５０ナノ秒を費
やす）。この時間は、約２ミリ秒を要するセルの書き込
みサイクル（先行する消去と本来の書き込みという定型
ステップを含む）の時間を短縮する。本発明の方法の時
間の点から見たコストは、書き込みサイクルと同時に行
った場合には無視することのできる程度のものである。
【００４４】以上、本発明の実施例を少なくとも１つ説
明してきたが、当業者には各種の変形、変更および改良
が容易に可能であろう。そのような変形、変更および改
良は本発明の範囲に含まれるものとする。従って、上記
の説明は単に例示のためのものであって、なんら限定的
なものではない。本発明は以下の請求項およびその同等
物によってのみ限定される。
明してきたが、当業者には各種の変形、変更および改良
が容易に可能であろう。そのような変形、変更および改
良は本発明の範囲に含まれるものとする。従って、上記
の説明は単に例示のためのものであって、なんら限定的
なものではない。本発明は以下の請求項およびその同等
物によってのみ限定される。
【図１】 ＥＥＰＲＯＭメモリのセルの配列を示す。
【図２】 消去されたセルおよびプログラムされたセル
の導通閾値電圧の代表的変化を行の他のセルのプログラ
ムサイクル数の関数として表したグラフを示す。
の導通閾値電圧の代表的変化を行の他のセルのプログラ
ムサイクル数の関数として表したグラフを示す。
【図３】 本発明の１実施例によるメモリの一般構造を
表す。
表す。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年３月２７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 電気的にプログラム可能なメモリ及び
メモリへのデータ書き込み方法
メモリへのデータ書き込み方法
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電気的にプログラ
ムおよび消去が可能な不揮発性メモリに関する。本発明
は、特に、ＥＥＰＲＯＭタイプのメモリに関するもので
ある。しかしながら、本発明は、類似の問題が提示され
ている各種の技術において実現されるメモリにも適用す
ることができる。
ムおよび消去が可能な不揮発性メモリに関する。本発明
は、特に、ＥＥＰＲＯＭタイプのメモリに関するもので
ある。しかしながら、本発明は、類似の問題が提示され
ている各種の技術において実現されるメモリにも適用す
ることができる。
【０００２】
【従来の技術】データを保存する、つまりデータを記憶
するために、ＥＥＰＲＯＭメモリはトランジスタのフロ
ーティングゲート上に電荷を蓄積する。フローティング
ゲートトランジスタは、また、関連する制御ゲートを有
する。フローティングゲートトランジスタは制御ゲート
に読み出し電圧が印加されることによって導通状態とす
ることができる。フローティングゲート上に蓄積されて
いる電荷の量に応じて、トランジスタの導通閾値が変化
する。この閾値電圧の違いによってトランジスタが消去
されているかプログラムされているかを決定することが
できる。
するために、ＥＥＰＲＯＭメモリはトランジスタのフロ
ーティングゲート上に電荷を蓄積する。フローティング
ゲートトランジスタは、また、関連する制御ゲートを有
する。フローティングゲートトランジスタは制御ゲート
に読み出し電圧が印加されることによって導通状態とす
ることができる。フローティングゲート上に蓄積されて
いる電荷の量に応じて、トランジスタの導通閾値が変化
する。この閾値電圧の違いによってトランジスタが消去
されているかプログラムされているかを決定することが
できる。
【０００３】結果的に、データの読み出しは制御ゲート
に所定の基準電位を印加することによって行われる。こ
の基準電位は、プログラムされたトランジスタの導通閾
値電圧と消去されたトランジスタの導通閾値電圧の中間
となるように慎重に選択される。従って、トランジスタ
がプログラムされている場合には、そのフローティング
ゲートに基準電位が印加されることによってトランジス
タが導通状態にされ、トランジスタが消去されている場
合には、トランジスタは導通状態にはされない。
に所定の基準電位を印加することによって行われる。こ
の基準電位は、プログラムされたトランジスタの導通閾
値電圧と消去されたトランジスタの導通閾値電圧の中間
となるように慎重に選択される。従って、トランジスタ
がプログラムされている場合には、そのフローティング
ゲートに基準電位が印加されることによってトランジス
タが導通状態にされ、トランジスタが消去されている場
合には、トランジスタは導通状態にはされない。
【０００４】しかしながら、フローティングゲートに蓄
積される電荷の量を制御することは難しい。加えて、電
荷がフローティングゲートに蓄積されていられる時間を
制御することも困難である。さらに、プログラムおよび
消去を行うための導通閾値電圧は時間の関数として変化
する。これらの導通閾値電圧は、特に、メモリによって
実行される書き込み、つまりプログラミング、または消
去のサイクル数の関数として変化する。
積される電荷の量を制御することは難しい。加えて、電
荷がフローティングゲートに蓄積されていられる時間を
制御することも困難である。さらに、プログラムおよび
消去を行うための導通閾値電圧は時間の関数として変化
する。これらの導通閾値電圧は、特に、メモリによって
実行される書き込み、つまりプログラミング、または消
去のサイクル数の関数として変化する。
【０００５】メモリセルに含まれる情報、つまり電荷に
は老化が生じるので、このような情報は、メモリセルが
消去されているかあるいはプログラムされているかを読
み出し回路（基準電位を用いる）では十分な確実性を持
って決定することができなくなるようなものになるとい
う事態が起こり得る。この情報老化の原因として考えら
れる要因については、以下本明細書でさらに議論され
る。
は老化が生じるので、このような情報は、メモリセルが
消去されているかあるいはプログラムされているかを読
み出し回路（基準電位を用いる）では十分な確実性を持
って決定することができなくなるようなものになるとい
う事態が起こり得る。この情報老化の原因として考えら
れる要因については、以下本明細書でさらに議論され
る。
【０００６】
【発明が解決しようとする課題】本発明の図示された実
施例は、メモリセルに記憶された情報が過度に劣化する
危険を防ぐための解決方法を提案するものである。この
解決方法には、メモリにワードを書き込むステップ期間
に独特な動作のシーケンスが含まれる。
施例は、メモリセルに記憶された情報が過度に劣化する
危険を防ぐための解決方法を提案するものである。この
解決方法には、メモリにワードを書き込むステップ期間
に独特な動作のシーケンスが含まれる。
【０００７】このシーケンスは、メモリのある行に含ま
れているワードを書き込む時にこの行の他のワードに含
まれる情報をシステマティックに確認すること、及び、
情報劣化が現れた場合にはこの行のワードをシステマテ
ィックに再書き込みすることから成る。１ワードのうち
少なくとも１つのメモリセルが異常に高いエラーの危険
を伴う情報を供給する場合、情報の劣化があると見なさ
れる。全ワードをその行に再書き込みすることも可能で
あるが、欠陥を有する１ワードまたは複数ワードのみを
再書き込みするのが好ましい。さらに、メモリがバイト
で構成されている場合、保存された構造での（in a ret
ained architecture）１ワードが数バイトを構成してい
るときは、ワード全体よりも１つのバイトに対して作用
させるのが好ましい。
れているワードを書き込む時にこの行の他のワードに含
まれる情報をシステマティックに確認すること、及び、
情報劣化が現れた場合にはこの行のワードをシステマテ
ィックに再書き込みすることから成る。１ワードのうち
少なくとも１つのメモリセルが異常に高いエラーの危険
を伴う情報を供給する場合、情報の劣化があると見なさ
れる。全ワードをその行に再書き込みすることも可能で
あるが、欠陥を有する１ワードまたは複数ワードのみを
再書き込みするのが好ましい。さらに、メモリがバイト
で構成されている場合、保存された構造での（in a ret
ained architecture）１ワードが数バイトを構成してい
るときは、ワード全体よりも１つのバイトに対して作用
させるのが好ましい。
【０００８】
【課題を解決するための手段】本発明の実施例によれ
ば、電気的にプログラム可能なメモリにデータを書き込
むための方法は、ワードをｎ個のメモリセルのグループ
（ｎは１以上である）に書き込むために、異なる読み出
し基準値を用いてその行のメモリセルの状態を読み出す
ステップ、同セルに対して種々の基準値を用いて行われ
た読み出し結果の適合性（compatibility ）を確認する
ステップ、及び、読み出されたワードのうち少なくとも
１つのセルに適合性がないことが判明した場合には、こ
の行のこのセルに再書き込みするステップを含む。ま
た、必要なワードは、選択されたセルのグループに書き
込まれる。
ば、電気的にプログラム可能なメモリにデータを書き込
むための方法は、ワードをｎ個のメモリセルのグループ
（ｎは１以上である）に書き込むために、異なる読み出
し基準値を用いてその行のメモリセルの状態を読み出す
ステップ、同セルに対して種々の基準値を用いて行われ
た読み出し結果の適合性（compatibility ）を確認する
ステップ、及び、読み出されたワードのうち少なくとも
１つのセルに適合性がないことが判明した場合には、こ
の行のこのセルに再書き込みするステップを含む。ま
た、必要なワードは、選択されたセルのグループに書き
込まれる。
【０００９】基準値は３つであるのが好ましい。しか
し、特に、１つのタイプの劣化が別のタイプの劣化より
も大きいことが見出された場合には、読み出しを２回の
みとすることも可能である。これは、特に、中央値を用
いて読み出された場合、及び、読み出された状態によっ
て、一方向のみに劣化が発生された可能性があると分か
った場合である。
し、特に、１つのタイプの劣化が別のタイプの劣化より
も大きいことが見出された場合には、読み出しを２回の
みとすることも可能である。これは、特に、中央値を用
いて読み出された場合、及び、読み出された状態によっ
て、一方向のみに劣化が発生された可能性があると分か
った場合である。
【００１０】換言するならば、書き込みサイクル（より
一般的にいうと、消去サイクル、より特定すれば１ワー
ドでのセルプログラミングが後続する消去サイクルを含
むセルの変更である）では、行の他のセルの状態を確認
するステップが先行する。情報劣化に関連する問題がな
い場合（つまり、３つの読み出しの結果の適合性によっ
てその行のセルの状態に過度の劣化が存在しないことが
示された場合）には、１ワードの書き込みステップが実
行される。これに対してもし情報劣化という問題がある
場合には、異なる基準電位での３重の読み出しサイクル
によりこのような問題、その性質および劣化箇所（つま
り、消去またはプログラムされているセルの情報が失わ
れる危険性）の検出を許可することになる。従って、欠
陥を有するセルが再書き込みされる。よって、欠陥セル
に関連する１つのバイト内の全てのセルが再書き込みさ
れる。さらに、セルの再書き込みと同時にワードの書き
込みを行うのが好ましい。
一般的にいうと、消去サイクル、より特定すれば１ワー
ドでのセルプログラミングが後続する消去サイクルを含
むセルの変更である）では、行の他のセルの状態を確認
するステップが先行する。情報劣化に関連する問題がな
い場合（つまり、３つの読み出しの結果の適合性によっ
てその行のセルの状態に過度の劣化が存在しないことが
示された場合）には、１ワードの書き込みステップが実
行される。これに対してもし情報劣化という問題がある
場合には、異なる基準電位での３重の読み出しサイクル
によりこのような問題、その性質および劣化箇所（つま
り、消去またはプログラムされているセルの情報が失わ
れる危険性）の検出を許可することになる。従って、欠
陥を有するセルが再書き込みされる。よって、欠陥セル
に関連する１つのバイト内の全てのセルが再書き込みさ
れる。さらに、セルの再書き込みと同時にワードの書き
込みを行うのが好ましい。
【００１１】全ての書き込みサイクルの前にシステマテ
ィックな確認を行うこのような解決方法によって、情報
喪失、特に、同一行に属する他のセルの書き込みサイク
ルにるセル劣化に起因する情報喪失の危険を検出し評価
することが可能になる。
ィックな確認を行うこのような解決方法によって、情報
喪失、特に、同一行に属する他のセルの書き込みサイク
ルにるセル劣化に起因する情報喪失の危険を検出し評価
することが可能になる。
【００１２】フローティングゲートを備えたトランジス
タを有するメモリの場合、読み出し基準値はこれらフロ
ーティングゲートトランジスタの制御ゲートに印加され
る電位とすることができる。つまり、フローティングゲ
ートトランジスタの読み出しは、これらの印加電位と消
去またはプログラムされているフローティングゲートト
ランジスタの導通閾値電圧との間の一種の比較であると
見なすことができる。しかしながら、これらの基準値は
他の電圧または電流であってもよく、メモリを実現する
のに用いられる特定の技術および／または回路に応じて
選択されることを理解すべきである。特に、セルのフロ
ーティングゲートトランジスタのドレイン端子とソース
端子とに異なる基準電圧値を印加することができる。
タを有するメモリの場合、読み出し基準値はこれらフロ
ーティングゲートトランジスタの制御ゲートに印加され
る電位とすることができる。つまり、フローティングゲ
ートトランジスタの読み出しは、これらの印加電位と消
去またはプログラムされているフローティングゲートト
ランジスタの導通閾値電圧との間の一種の比較であると
見なすことができる。しかしながら、これらの基準値は
他の電圧または電流であってもよく、メモリを実現する
のに用いられる特定の技術および／または回路に応じて
選択されることを理解すべきである。特に、セルのフロ
ーティングゲートトランジスタのドレイン端子とソース
端子とに異なる基準電圧値を印加することができる。
【００１３】読み出しサイクルについては、中央基準
値、中央基準値よりも小さい低補助基準値、及び、中央
基準値よりも高い高補助基準値が使用される。中央基準
電位は、セルの消去およびプログラムが行われる導通閾
値のほぼ中間の値に相当するのが好ましい。補助基準値
は、以下、より詳細に説明するように、情報劣化の所定
量を検出するような値に選択される。
値、中央基準値よりも小さい低補助基準値、及び、中央
基準値よりも高い高補助基準値が使用される。中央基準
電位は、セルの消去およびプログラムが行われる導通閾
値のほぼ中間の値に相当するのが好ましい。補助基準値
は、以下、より詳細に説明するように、情報劣化の所定
量を検出するような値に選択される。
【００１４】上記方法に加えて、本発明の１実施例で
は、さらに、ある行（その行の一部または全部）のセル
の読み出しを順次３回行うための手段を備えた電気的に
プログラム可能なメモリを対象としている。この行にワ
ードを書き込むたびに、３つの異なる基準電位を用いて
３回の読み出しサイクルが実行される。
は、さらに、ある行（その行の一部または全部）のセル
の読み出しを順次３回行うための手段を備えた電気的に
プログラム可能なメモリを対象としている。この行にワ
ードを書き込むたびに、３つの異なる基準電位を用いて
３回の読み出しサイクルが実行される。
【００１５】このメモリは、少なくとも１ビットより成
るワードの行に構成され、より精確には次のものから成
っている： − 異なる３つの基準値を用いてメモリのワードを読み
出すことが可能な読み出し回路、 − メモリの行で読み出されたワードを記憶するための
レジスタ、 − メモリ行内で指定された位置を占めるワードに対す
る書き込みコマンドを受けたときに次の動作を実行する
ことが可能な書き込みシーケンサ：３つの異なる読み出
し基準値を用いてメモリ行のセルの状態を読み出す動
作、レジスタに記憶されているメモリの行の欠陥を有す
るセルを、必要に応じて、システマティックに再書き込
みを行う動作、及び、必要なワードをこの行内のワード
位置に書き込む動作、並びに、 − ３つの基準値を用いて同一セルの読み出し結果を比
較するための手段であって、３つの結果の不適合性が検
出された場合にシステマティックなセルの再書き込みコ
マンドを出力するために、シーケンサに接続された手
段。
るワードの行に構成され、より精確には次のものから成
っている： − 異なる３つの基準値を用いてメモリのワードを読み
出すことが可能な読み出し回路、 − メモリの行で読み出されたワードを記憶するための
レジスタ、 − メモリ行内で指定された位置を占めるワードに対す
る書き込みコマンドを受けたときに次の動作を実行する
ことが可能な書き込みシーケンサ：３つの異なる読み出
し基準値を用いてメモリ行のセルの状態を読み出す動
作、レジスタに記憶されているメモリの行の欠陥を有す
るセルを、必要に応じて、システマティックに再書き込
みを行う動作、及び、必要なワードをこの行内のワード
位置に書き込む動作、並びに、 − ３つの基準値を用いて同一セルの読み出し結果を比
較するための手段であって、３つの結果の不適合性が検
出された場合にシステマティックなセルの再書き込みコ
マンドを出力するために、シーケンサに接続された手
段。
【００１６】一旦不適合性が検出されると、行の全ワー
ドを３つの基準値を用いて読み出す必要はないことを理
解すべきである。その後のワードは１つの基準電位（つ
まり標準読み出し電位）を用いて読み出してもよい。 本
発明の他の特徴および利点は、以下、図面を参照して行
う詳細な説明により明らかになる。
ドを３つの基準値を用いて読み出す必要はないことを理
解すべきである。その後のワードは１つの基準電位（つ
まり標準読み出し電位）を用いて読み出してもよい。 本
発明の他の特徴および利点は、以下、図面を参照して行
う詳細な説明により明らかになる。
【００１７】
【発明の実施の形態】メモリセルにおける情報の喪失の
原因の１つをさらに詳細に説明する。情報喪失の危険
は、マトリクス状に配列されたメモリのメモリセルの書
込及び消去に用いられる電位の選択原理に由来する。特
に、この考えは、セルが行列状に配列されて、少なくと
も、同一行に属するフローティングゲート付きトランジ
スタの制御ゲートは全て互いに接続され、これらのフロ
ーティングゲート付きトランジスタのソースは全て全て
互いに接続されているという事実に関係している。しか
しながら、プログラムまたは消去すべきトランジスタに
印加される電位は、同一行または同一列に属する他のト
ランジスタをプログラムまたは消去させないような値に
選択されなければならない。
原因の１つをさらに詳細に説明する。情報喪失の危険
は、マトリクス状に配列されたメモリのメモリセルの書
込及び消去に用いられる電位の選択原理に由来する。特
に、この考えは、セルが行列状に配列されて、少なくと
も、同一行に属するフローティングゲート付きトランジ
スタの制御ゲートは全て互いに接続され、これらのフロ
ーティングゲート付きトランジスタのソースは全て全て
互いに接続されているという事実に関係している。しか
しながら、プログラムまたは消去すべきトランジスタに
印加される電位は、同一行または同一列に属する他のト
ランジスタをプログラムまたは消去させないような値に
選択されなければならない。
【００１８】ＥＥＰＲＯＭメモリ内のセルのネットワー
クの古典的な構成を図１に示す。各セルはフローティン
グゲートを有するトランジスタＴＧＦと制御トランジス
タＴＣとを備えている。フローティングゲートトランジ
スタは、全ネットワーク全体に共通であるソースライン
ＬＳにソースが接続され、関係する制御トランジスタの
ソースにドレインが接続され、同一行に属する全てのト
ランジスタに共通であるラインＧＣに制御ゲートが接続
される。制御トランジスタＴＣのドレインはビットライ
ンＬＢに接続されており、このビットラインＬＢは同一
列に属する全ての制御トランジスタに共通である。そし
て最後に、制御トランジスタの制御ゲートは選択ライン
ＬＣに接続されており、この選択ラインＬＣは同一行に
属する全ての制御トランジスタに共通である。本発明の
実施例では、同一バイトに属するセルのソースラインは
共通のバイトソースラインＬＳＯに接続されている。図
１には２つのバイトが示されている。バイトソースライ
ンＬＳＯはデコーダ（図示せず）によって互いに独立に
制御することができるようになっている。
クの古典的な構成を図１に示す。各セルはフローティン
グゲートを有するトランジスタＴＧＦと制御トランジス
タＴＣとを備えている。フローティングゲートトランジ
スタは、全ネットワーク全体に共通であるソースライン
ＬＳにソースが接続され、関係する制御トランジスタの
ソースにドレインが接続され、同一行に属する全てのト
ランジスタに共通であるラインＧＣに制御ゲートが接続
される。制御トランジスタＴＣのドレインはビットライ
ンＬＢに接続されており、このビットラインＬＢは同一
列に属する全ての制御トランジスタに共通である。そし
て最後に、制御トランジスタの制御ゲートは選択ライン
ＬＣに接続されており、この選択ラインＬＣは同一行に
属する全ての制御トランジスタに共通である。本発明の
実施例では、同一バイトに属するセルのソースラインは
共通のバイトソースラインＬＳＯに接続されている。図
１には２つのバイトが示されている。バイトソースライ
ンＬＳＯはデコーダ（図示せず）によって互いに独立に
制御することができるようになっている。
【００１９】所定の行と列とが交わる位置にあるセルを
消去するには、消去すべきセルが置かれているラインＧ
Ｃに約15Ｖの消去電圧が印加される。これと同時に、消
去すべきセルに対応するソースラインＬＳに０Ｖが印加
され、その他のセルのソースラインには約５Ｖが印加さ
れる。実際には、１つのバイトに属するセルが全て同時
に消去または保存されるように、１つのバイトの共通の
ソースラインＬＳＯは全て同一電圧に供される。セルの
消去は、選択されたフローティングゲートトランジスタ
のソース端子とゲート端子との間の大きな電位差（15
Ｖ）によって生じる。消去すべきフローティングゲート
トランジスタと同一の行に属するが、異なる列または異
なるバイトに対応するフローティングゲートトランジス
タは、それらのソース端子とゲート端子との間の電圧差
は15Ｖよりも小さく（約10Ｖ）、セルを消去するには不
十分である。
消去するには、消去すべきセルが置かれているラインＧ
Ｃに約15Ｖの消去電圧が印加される。これと同時に、消
去すべきセルに対応するソースラインＬＳに０Ｖが印加
され、その他のセルのソースラインには約５Ｖが印加さ
れる。実際には、１つのバイトに属するセルが全て同時
に消去または保存されるように、１つのバイトの共通の
ソースラインＬＳＯは全て同一電圧に供される。セルの
消去は、選択されたフローティングゲートトランジスタ
のソース端子とゲート端子との間の大きな電位差（15
Ｖ）によって生じる。消去すべきフローティングゲート
トランジスタと同一の行に属するが、異なる列または異
なるバイトに対応するフローティングゲートトランジス
タは、それらのソース端子とゲート端子との間の電圧差
は15Ｖよりも小さく（約10Ｖ）、セルを消去するには不
十分である。
【００２０】同様に、所定の行と列とが交わる位置にあ
るセルのプログラミングは、ラインＧＣに（つまりフロ
ーティングゲートを有するトランジスタのゲートに）約
−８Ｖの電圧を印加し、＋５Ｖまたは０Ｖを適切なビッ
トラインＬＢに印加して制御トランジスタＴＣを作動す
ることにより、＋５Ｖまたは０Ｖをフローティングゲー
トＴＧＦのドレインに印加することによって、達成され
る。選択されたトランジスタがプログラムされるべきで
あるか否かによって＋５Ｖまたは０Ｖの値が印加され
る。結果として得られるゲートとドレインとの間の電位
差は、選択されたセルについては13Ｖ（書き込みを行う
のに十分）となり、また、選択されなかったその他のセ
ルについては８Ｖ（書き込みを行うには不十分）とな
る。数個のビットより成るワードの（あらかじめ消去さ
れた）セル群への書き込みは、該ワードの各ビットの値
に従って、グループ内のそれぞれのセルのビットライン
に０Ｖまたは５Ｖを印加することによって行われる。従
来技術のデコーダでは、すでに、１ワードの全ビットラ
インに適切な電圧を印加することにより、１グループに
属するそれぞれのセルに同時書き込みを行うことができ
るようになっている。
るセルのプログラミングは、ラインＧＣに（つまりフロ
ーティングゲートを有するトランジスタのゲートに）約
−８Ｖの電圧を印加し、＋５Ｖまたは０Ｖを適切なビッ
トラインＬＢに印加して制御トランジスタＴＣを作動す
ることにより、＋５Ｖまたは０Ｖをフローティングゲー
トＴＧＦのドレインに印加することによって、達成され
る。選択されたトランジスタがプログラムされるべきで
あるか否かによって＋５Ｖまたは０Ｖの値が印加され
る。結果として得られるゲートとドレインとの間の電位
差は、選択されたセルについては13Ｖ（書き込みを行う
のに十分）となり、また、選択されなかったその他のセ
ルについては８Ｖ（書き込みを行うには不十分）とな
る。数個のビットより成るワードの（あらかじめ消去さ
れた）セル群への書き込みは、該ワードの各ビットの値
に従って、グループ内のそれぞれのセルのビットライン
に０Ｖまたは５Ｖを印加することによって行われる。従
来技術のデコーダでは、すでに、１ワードの全ビットラ
インに適切な電圧を印加することにより、１グループに
属するそれぞれのセルに同時書き込みを行うことができ
るようになっている。
【００２１】しかしながら、消去またはプログラムされ
てはならないトランジスタには、別のトランジスタが消
去またはプログラムされている間、適切な保護電圧が印
加されるものの、これらの保護電圧は、これを受けるト
ランジスタのプログラミング状態に影響を与えるもので
あることに注意すへきである。
てはならないトランジスタには、別のトランジスタが消
去またはプログラムされている間、適切な保護電圧が印
加されるものの、これらの保護電圧は、これを受けるト
ランジスタのプログラミング状態に影響を与えるもので
あることに注意すへきである。
【００２２】換言すれば、あるトランジスタの消去また
はプログラミングによって、同じ行に属するその他のト
ランジスタのフローティングゲートの荷電状態がわずか
に変更される。
はプログラミングによって、同じ行に属するその他のト
ランジスタのフローティングゲートの荷電状態がわずか
に変更される。
【００２３】これは、消去またはプログラムされている
トランジスタの導通閾値電圧が、他のセル、つまり、原
則的には同じ行に属する別のセルをプログラムまたは消
去している間に、少しずつ変化する理由の１つであるこ
とに注意すへきである。
トランジスタの導通閾値電圧が、他のセル、つまり、原
則的には同じ行に属する別のセルをプログラムまたは消
去している間に、少しずつ変化する理由の１つであるこ
とに注意すへきである。
【００２４】図２のグラフはＥＥＰＲＯＭメモリのフロ
ーティングゲートトランジスタの導通閾値電圧の典型的
な変化を表している。閾値電圧ＶＴeff （消去されてい
るトランジスタ）および閾値電圧ＶＴprg （プログラム
されているトランジスタ）の変化が、メモリにおいて実
行された書き込みサイクル数の関数として表されてい
る。基準電圧Ｖref は、標準の読み出し動作を実行する
ためにフローティングゲートトランジスタの制御ゲート
に印加されるものである。これらの閾値電圧には、書き
込みサイクル数の関数として互いに接近する傾向がある
ことが理解される。従って、これらの閾値電圧が基準電
圧に近接しすぎて、セルに保持されている情報の劣化が
起こってしまう結果を招くことがない状態を確保するの
が次第に難しくなる。
ーティングゲートトランジスタの導通閾値電圧の典型的
な変化を表している。閾値電圧ＶＴeff （消去されてい
るトランジスタ）および閾値電圧ＶＴprg （プログラム
されているトランジスタ）の変化が、メモリにおいて実
行された書き込みサイクル数の関数として表されてい
る。基準電圧Ｖref は、標準の読み出し動作を実行する
ためにフローティングゲートトランジスタの制御ゲート
に印加されるものである。これらの閾値電圧には、書き
込みサイクル数の関数として互いに接近する傾向がある
ことが理解される。従って、これらの閾値電圧が基準電
圧に近接しすぎて、セルに保持されている情報の劣化が
起こってしまう結果を招くことがない状態を確保するの
が次第に難しくなる。
【００２５】そのため、本発明の１実施例によれば、異
なる基準電位に関して３回の読み出しサイクルを行なっ
てシステマティックな情報確認を行い、３回の読み出し
サイクルの結果がセルのフローティングゲートに保持さ
れた電荷が劣化していることを示した場合には、情報の
再書き込みを行うようになっている。この確認は、所定
の行について、このメモリ行にワードを書き込むときに
行われる。これは、ある行にあるワードを書き込むサイ
クルが、他のワードに含まれる情報を劣化させる傾向を
有するためである。結果的に、行に書き込みが行われる
たびにその行が確認されるという利点がある。めったに
書き込みが行われない行、特に、書き込み中でないセル
には、該システマティックな確認を行う必要がほとんど
あるいは全くない。
なる基準電位に関して３回の読み出しサイクルを行なっ
てシステマティックな情報確認を行い、３回の読み出し
サイクルの結果がセルのフローティングゲートに保持さ
れた電荷が劣化していることを示した場合には、情報の
再書き込みを行うようになっている。この確認は、所定
の行について、このメモリ行にワードを書き込むときに
行われる。これは、ある行にあるワードを書き込むサイ
クルが、他のワードに含まれる情報を劣化させる傾向を
有するためである。結果的に、行に書き込みが行われる
たびにその行が確認されるという利点がある。めったに
書き込みが行われない行、特に、書き込み中でないセル
には、該システマティックな確認を行う必要がほとんど
あるいは全くない。
【００２６】確認は行全体に対して行ってもよい。ま
た、再書き込みも、必要があれば、行全体に対して行わ
れる。３回の読み出しサイクルは、次の電位に関して行
われる： − 好ましくは、フローティングゲートトランジスタの
プログラミング閾値電圧ＶＴprg とフローティングゲー
トトランジスタの消去閾値電圧ＶＴeff との中間の値で
ある中央基準電位Ｖref 、 − Ｖref よりも大きくＶＴeff よりも小さい高補助基
準電位ＶＲＨ、および、 − Ｖref よりも小さくＶＴprg よりも大きい低補助基
準電位ＶＲＢ。
た、再書き込みも、必要があれば、行全体に対して行わ
れる。３回の読み出しサイクルは、次の電位に関して行
われる： − 好ましくは、フローティングゲートトランジスタの
プログラミング閾値電圧ＶＴprg とフローティングゲー
トトランジスタの消去閾値電圧ＶＴeff との中間の値で
ある中央基準電位Ｖref 、 − Ｖref よりも大きくＶＴeff よりも小さい高補助基
準電位ＶＲＨ、および、 − Ｖref よりも小さくＶＴprg よりも大きい低補助基
準電位ＶＲＢ。
【００２７】図２から分かるように、メモリ内の他のセ
ルに対して行われた多数の書き込みサイクルによって劣
化しなかったプログラム化セルの読み出しでは、印加さ
れる読み出し電位がＶref であっても、ＶＲＨであって
も、あるいはＶＲＢであっても、読み出し時に同じ結果
が得られる。
ルに対して行われた多数の書き込みサイクルによって劣
化しなかったプログラム化セルの読み出しでは、印加さ
れる読み出し電位がＶref であっても、ＶＲＨであって
も、あるいはＶＲＢであっても、読み出し時に同じ結果
が得られる。
【００２８】トランジスタは、これらの読み出し電圧が
すべて閾値電圧ＶＴprg よりも大きいとき、常に導通状
態にある。同様に、消去されているセルについては、３
回の読み出しサイクルによってトランジスタが導通状態
になることはなく、各場合に消去状態であることが示さ
れる。
すべて閾値電圧ＶＴprg よりも大きいとき、常に導通状
態にある。同様に、消去されているセルについては、３
回の読み出しサイクルによってトランジスタが導通状態
になることはなく、各場合に消去状態であることが示さ
れる。
【００２９】しかしながら、メモリ内の同じ行に属する
その他のセルに何度も書き込みサイクルが行われた後で
は、問題となるセルは、消去されている場合には閾値電
圧が低くなり、また、プログラムされている場合には閾
値電圧が高くなるという現象が見られるようになる。
その他のセルに何度も書き込みサイクルが行われた後で
は、問題となるセルは、消去されている場合には閾値電
圧が低くなり、また、プログラムされている場合には閾
値電圧が高くなるという現象が見られるようになる。
【００３０】第１のケースとして、３回の読み出しサイ
クルの結果が互いに一致する、つまり、３回の読み出し
が同一であり、閾値電圧がＶＲＨよりも高いことが示さ
れる場合を検討すると、この場合には、セルは消去され
ておらず、その情報はまだ劣化していないという結論が
導かれる。
クルの結果が互いに一致する、つまり、３回の読み出し
が同一であり、閾値電圧がＶＲＨよりも高いことが示さ
れる場合を検討すると、この場合には、セルは消去され
ておらず、その情報はまだ劣化していないという結論が
導かれる。
【００３１】第２のケースとして、３回の読み出しサイ
クルの結果が互いに一致しない、つまり、３回の読み出
しが同じでなく、閾値電圧がＶref とＶＲＨとの間にあ
ることが示される場合を検討すると、この場合には、セ
ルは消去されているが、その情報は劣化し始めていると
いう結論が導かれる。
クルの結果が互いに一致しない、つまり、３回の読み出
しが同じでなく、閾値電圧がＶref とＶＲＨとの間にあ
ることが示される場合を検討すると、この場合には、セ
ルは消去されているが、その情報は劣化し始めていると
いう結論が導かれる。
【００３２】第３のケースとして、３回の読み出しサイ
クルの結果が互いに一致し、閾値電圧がＶＲＢよりも低
いことが示される場合を検討してみる。この場合は、セ
ルはプログラムされており、その情報は劣化していない
という結論が導かれる。
クルの結果が互いに一致し、閾値電圧がＶＲＢよりも低
いことが示される場合を検討してみる。この場合は、セ
ルはプログラムされており、その情報は劣化していない
という結論が導かれる。
【００３３】第４のケースとして、３回の読み出しサイ
クルの結果は互いに一致せず、閾値電圧がＶＲＢとＶre
f との間にあることが示される場合を検討してみる。こ
の場合は、セルは情報の劣化を伴ってプログラムされて
いるという結論が導かれる。
クルの結果は互いに一致せず、閾値電圧がＶＲＢとＶre
f との間にあることが示される場合を検討してみる。こ
の場合は、セルは情報の劣化を伴ってプログラムされて
いるという結論が導かれる。
【００３４】１実施例において、メモリ行のｎ個のセル
より成るグループにｎビットのワードを（ここで、ｎは
１以上または１に等しい）書き込む動作は、次のステッ
プから成る： − メモリ行の全ワードを、少なくとも最初から、３つ
の基準電位Ｖref 、ＶＲＨ、ＶＲＢを用いて、順次シス
テマティックに読み出しを行うステップであって、電位
Ｖref に関する読み出しでは記憶されている情報が示さ
れ、他の基準電位ＶＲＨおよびＶＲＢに関する読み出し
では、最初の読み出しとの比較によって情報の劣化（前
記第２および第４のケース）または非劣化（前記第１と
第３のケース）が示されるようになっているステップ、 − 欠陥を有するワードを全てレジスタに記憶するステ
ップ、 − １ワードのうち少なくとも１つのセルが劣化した情
報を有する場合には、レジスタの内容を用いてこのワー
ドの全てのセルにシステマティックな再書き込みを行う
ステップ、及び、 − 所望のｎビットワードの書き込みを行うステップ。
より成るグループにｎビットのワードを（ここで、ｎは
１以上または１に等しい）書き込む動作は、次のステッ
プから成る： − メモリ行の全ワードを、少なくとも最初から、３つ
の基準電位Ｖref 、ＶＲＨ、ＶＲＢを用いて、順次シス
テマティックに読み出しを行うステップであって、電位
Ｖref に関する読み出しでは記憶されている情報が示さ
れ、他の基準電位ＶＲＨおよびＶＲＢに関する読み出し
では、最初の読み出しとの比較によって情報の劣化（前
記第２および第４のケース）または非劣化（前記第１と
第３のケース）が示されるようになっているステップ、 − 欠陥を有するワードを全てレジスタに記憶するステ
ップ、 − １ワードのうち少なくとも１つのセルが劣化した情
報を有する場合には、レジスタの内容を用いてこのワー
ドの全てのセルにシステマティックな再書き込みを行う
ステップ、及び、 − 所望のｎビットワードの書き込みを行うステップ。
【００３５】所望のワードの書き込みは、再書き込みす
べき１ワードまたは複数ワードの再書き込みと同時に行
われるのが好ましい。ＥＥＰＲＯＭ型メモリ内へのデー
タの書き込みはトンネル効果によって、つまり、高電圧
印加によって行われるので、電流消費がないため、必要
数のラインにこの高電圧を供することには、困難または
不利益がほとんどあるいは全くない。
べき１ワードまたは複数ワードの再書き込みと同時に行
われるのが好ましい。ＥＥＰＲＯＭ型メモリ内へのデー
タの書き込みはトンネル効果によって、つまり、高電圧
印加によって行われるので、電流消費がないため、必要
数のラインにこの高電圧を供することには、困難または
不利益がほとんどあるいは全くない。
【００３６】本発明の１実施例によるメモリを図３に示
す。このメモリは、例えば、行デコーダＤＬと列デコー
ダＤＣを備え、行と列より成るセルのネットワークまた
はアレイＭＭを有する。行デコーダＤＬおよび列デコー
ダＤＣは、それぞれ、選択された行について行アドレス
ＡＬおよびワードアドレスＡＣを受ける。この列デコー
ダはビットラインと接続ＬＳＯを制御する。
す。このメモリは、例えば、行デコーダＤＬと列デコー
ダＤＣを備え、行と列より成るセルのネットワークまた
はアレイＭＭを有する。行デコーダＤＬおよび列デコー
ダＤＣは、それぞれ、選択された行について行アドレス
ＡＬおよびワードアドレスＡＣを受ける。この列デコー
ダはビットラインと接続ＬＳＯを制御する。
【００３７】読み出し回路ＣＬによって、３つの異なる
基準電位Ｖref 、ＶＲＨ、ＶＲＢを用いてワードを読み
出すことできる。図１のメモリ構成においては、基準電
位はラインＧＣに印加される。
基準電位Ｖref 、ＶＲＨ、ＶＲＢを用いてワードを読み
出すことできる。図１のメモリ構成においては、基準電
位はラインＧＣに印加される。
【００３８】読み出し回路の出力の比較器ＣＭＰは、連
続する３回の読み出しサイクルの結果を記憶することが
でき、この３回の読み出しサイクルの結果の両立性また
は非両立性に関する情報を提供する。
続する３回の読み出しサイクルの結果を記憶することが
でき、この３回の読み出しサイクルの結果の両立性また
は非両立性に関する情報を提供する。
【００３９】レジスタＲＥＧは読み出し回路の出力に接
続されて、中央基準電位Ｖref によって読み出された行
のワードを、全てではないにしても、少なくとも欠陥を
有するものを記憶するようになっている。
続されて、中央基準電位Ｖref によって読み出された行
のワードを、全てではないにしても、少なくとも欠陥を
有するものを記憶するようになっている。
【００４０】このレジスタは、必要と判断された場合に
はこれらのワードをメモリに返還してシステマティック
な再書き込みを行うようになっていてもよい。そして最
後に、自動書き込み器またはシーケンサＳＥＱが、書き
込みコマンドＷＲが与えられた時に必要な一連の動作を
実行し、先の読み出しサイクル、確認および条件次第で
は再書き込みが、書き込むべきワードのアドレスに相当
する行で自動的に行われるようになっている。
はこれらのワードをメモリに返還してシステマティック
な再書き込みを行うようになっていてもよい。そして最
後に、自動書き込み器またはシーケンサＳＥＱが、書き
込みコマンドＷＲが与えられた時に必要な一連の動作を
実行し、先の読み出しサイクル、確認および条件次第で
は再書き込みが、書き込むべきワードのアドレスに相当
する行で自動的に行われるようになっている。
【００４１】図３には、また、読み出し回路の出力とメ
モリの入出力Ｉ／Ｏとの間に配置されたバッファ回路Ｂ
Ｆが示されており、本発明によるシステマティックな確
認の操作の進行中にメモリに書き込むべきワードを記憶
するようになっている。
モリの入出力Ｉ／Ｏとの間に配置されたバッファ回路Ｂ
Ｆが示されており、本発明によるシステマティックな確
認の操作の進行中にメモリに書き込むべきワードを記憶
するようになっている。
【００４２】図３では、図示のメモリ内に書き込み回路
が示されていないことに注意すべきである。書き込み回
路は、当業者には周知のものであり、部分的に読み出し
回路ＣＬに組み込まれてもよいものと見ることができ
る。この読み出し回路ＣＬは、入出力Ｉ／Ｏからまたは
レジスタＲＥＧから送られて来るワードを書き込む時に
は、トランスペアレントであると見なければならない。
が示されていないことに注意すべきである。書き込み回
路は、当業者には周知のものであり、部分的に読み出し
回路ＣＬに組み込まれてもよいものと見ることができ
る。この読み出し回路ＣＬは、入出力Ｉ／Ｏからまたは
レジスタＲＥＧから送られて来るワードを書き込む時に
は、トランスペアレントであると見なければならない。
【００４３】全行のシステマティックな読み出しを伴う
書き込み動作のシーケンスにおいて、Ｖref を用いた通
常の読み出しとＶＲＨとＶＲＢを用いた他の２つの読み
出しとの比較が、各ワードの読み出し時に即時に行われ
てよいこと、そして、これがメモリー行のワード全てに
対して行われることが予想される。少なくとも１つの読
み出しから劣化の存在が検出され、この情報がシーケン
サに送られる。同じセルについて行われた２回の読み出
しが両立しない時には、このセルに対して、あるいはむ
しろそのバイトに対して３回目の読み出しを行わないこ
とによって時間を節約することができる。あるワード内
の１つのセルが劣化した情報を有する場合には、３回の
読み出しサイクルを同一ワード行の他のワード又はバイ
トについて行ない、手順の最後に、欠陥を有するワード
の再書き込みを行うようにすることが好ましい。ワード
を書き込む必要がある場合には、それらの書き込みが３
回の読み出し手順によって正当化されれば、このワード
の元の内容の読み出しは、その内容がいずれにしても変
更されるので、回避することができる。これにより、読
み出しに必要な時間を節約することができる。
書き込み動作のシーケンスにおいて、Ｖref を用いた通
常の読み出しとＶＲＨとＶＲＢを用いた他の２つの読み
出しとの比較が、各ワードの読み出し時に即時に行われ
てよいこと、そして、これがメモリー行のワード全てに
対して行われることが予想される。少なくとも１つの読
み出しから劣化の存在が検出され、この情報がシーケン
サに送られる。同じセルについて行われた２回の読み出
しが両立しない時には、このセルに対して、あるいはむ
しろそのバイトに対して３回目の読み出しを行わないこ
とによって時間を節約することができる。あるワード内
の１つのセルが劣化した情報を有する場合には、３回の
読み出しサイクルを同一ワード行の他のワード又はバイ
トについて行ない、手順の最後に、欠陥を有するワード
の再書き込みを行うようにすることが好ましい。ワード
を書き込む必要がある場合には、それらの書き込みが３
回の読み出し手順によって正当化されれば、このワード
の元の内容の読み出しは、その内容がいずれにしても変
更されるので、回避することができる。これにより、読
み出しに必要な時間を節約することができる。
【００４４】さらに別の状況を提供することも可能であ
る。例えば、劣化した情報が検出されるやいなや、この
劣化した情報を記憶させ、その行の全ワードをレジスタ
に記憶させるために、その行のそれ以降のワードの読み
出しをＶref のみを用いて行う。つまり、劣化した情報
が発見されたときは、シーケンサに対して行全体にシス
テマティックな書き込みを行うコマンドが与えられよう
としている場合には、その行内で他の劣化した情報を検
出する必要はない。１実施例では、再書き込みコマンド
の実行には全ワードを読み出してレジスタＲＥＧに記憶
することが必要である。
る。例えば、劣化した情報が検出されるやいなや、この
劣化した情報を記憶させ、その行の全ワードをレジスタ
に記憶させるために、その行のそれ以降のワードの読み
出しをＶref のみを用いて行う。つまり、劣化した情報
が発見されたときは、シーケンサに対して行全体にシス
テマティックな書き込みを行うコマンドが与えられよう
としている場合には、その行内で他の劣化した情報を検
出する必要はない。１実施例では、再書き込みコマンド
の実行には全ワードを読み出してレジスタＲＥＧに記憶
することが必要である。
【００４５】値ＶＲＨ，ＶＲＢの選択に関しては、セル
の消去またはプログラムに関係する代表的な閾値電圧曲
線を参照することができる。値ＶＲＨは、劣化が即座に
検出されるようにＶＴeff に十分近い値とすることがで
きる。ＶＲＢとＶＴprg についても同様のことが言え
る。しかしながら、ＶＲＨの値は、完全に消去されるセ
ルの閾値電圧ＶＴeff よりも大きくなるという危険がな
いかまたは最小になる）ように、ＶＴeff から十分に離
れていてもよい（セル特性の許容誤差をみておく。
の消去またはプログラムに関係する代表的な閾値電圧曲
線を参照することができる。値ＶＲＨは、劣化が即座に
検出されるようにＶＴeff に十分近い値とすることがで
きる。ＶＲＢとＶＴprg についても同様のことが言え
る。しかしながら、ＶＲＨの値は、完全に消去されるセ
ルの閾値電圧ＶＴeff よりも大きくなるという危険がな
いかまたは最小になる）ように、ＶＴeff から十分に離
れていてもよい（セル特性の許容誤差をみておく。
【００４６】ＶＲＢおよびＶＴprg についても同じこと
が言える。例として、８個ずつで構成された５１２個の
セルより成る行は、６４バイトを有する。これらの６４
のバイトを順次３回読み出す操作は、約３２マイクロ秒
の間持続する（各バイトの読み出しに１５０ナノ秒を費
やす）。この時間は、約２ミリ秒を要するセルの書き込
みサイクル（先行する消去と本来の書き込みという定型
ステップを含む）の時間を短縮する。本発明の方法の時
間の点から見たコストは、書き込みサイクルと同時に行
った場合には無視することのできる程度のものである。
が言える。例として、８個ずつで構成された５１２個の
セルより成る行は、６４バイトを有する。これらの６４
のバイトを順次３回読み出す操作は、約３２マイクロ秒
の間持続する（各バイトの読み出しに１５０ナノ秒を費
やす）。この時間は、約２ミリ秒を要するセルの書き込
みサイクル（先行する消去と本来の書き込みという定型
ステップを含む）の時間を短縮する。本発明の方法の時
間の点から見たコストは、書き込みサイクルと同時に行
った場合には無視することのできる程度のものである。
【００４７】以上、本発明の実施例を少なくとも１つ説
明してきたが、当業者には各種の変形、変更および改良
が容易に可能であろう。そのような変形、変更および改
良は本発明の範囲に含まれるものとする。従って、上記
の説明は単に例示のためのものであって、なんら限定的
なものではない。本発明は以下の請求項およびその同等
物によってのみ限定される。
明してきたが、当業者には各種の変形、変更および改良
が容易に可能であろう。そのような変形、変更および改
良は本発明の範囲に含まれるものとする。従って、上記
の説明は単に例示のためのものであって、なんら限定的
なものではない。本発明は以下の請求項およびその同等
物によってのみ限定される。
【図面の簡単な説明】
【図１】 ＥＥＰＲＯＭメモリのセルの配列を示す。
【図２】 消去されたセルおよびプログラムされたセル
の導通閾値電圧の代表的変化を行の他のセルのプログラ
ムサイクル数の関数として表したグラフを示す。
の導通閾値電圧の代表的変化を行の他のセルのプログラ
ムサイクル数の関数として表したグラフを示す。
【図３】 本発明の１実施例によるメモリの一般構造を
表す。
表す。
【符号の説明】
ＬＢ ビットライン
ＴＣ 選択ラインＬＣに制御ゲートが接続される制御ト
ランジスタ ＧＣ 基準電位が印加される行に共通のライン ＴＧＦ フローティングゲートトランジスタ ＬＳ ソースライン ＬＳＯ バイトに共通のバイトソースライン Ｖref ，ＶＲＨ，ＶＲＢ ３つの異なる読出基準電位 ＤＬ 行アドレスＡＬを受ける行デコーダ ＤＣ 列アドレスＡＣを受ける列デコーダ ＭＭ マトリクス状メモリセルネットワーク又はアレイ ＣＬ 読出回路 ＳＥＱ 書込コマンドＷＲを受ける自動書込シーケンサ ＲＥＧ レジスタ ＢＦ 入出力Ｉ／Ｏからの書込むべきワードを記憶する
バッファ回路。
ランジスタ ＧＣ 基準電位が印加される行に共通のライン ＴＧＦ フローティングゲートトランジスタ ＬＳ ソースライン ＬＳＯ バイトに共通のバイトソースライン Ｖref ，ＶＲＨ，ＶＲＢ ３つの異なる読出基準電位 ＤＬ 行アドレスＡＬを受ける行デコーダ ＤＣ 列アドレスＡＣを受ける列デコーダ ＭＭ マトリクス状メモリセルネットワーク又はアレイ ＣＬ 読出回路 ＳＥＱ 書込コマンドＷＲを受ける自動書込シーケンサ ＲＥＧ レジスタ ＢＦ 入出力Ｉ／Ｏからの書込むべきワードを記憶する
バッファ回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アレッサンドロ ブリガティ フランス国 13100 エク サン プロヴ ァンス リュ デ メヌディエール 10 (72)発明者 ニコラ ドゥマンジュ フランス国 57160 レッシィ リュ ド ゥ シャテル サン ジェルマン 23 (72)発明者 マルク グェジ フランス国 30130 ポン サン テスプ リ リュ ペー．タイヤン 14
Claims (48)
- 【請求項１】 電気的にプログラム可能なメモリのメモ
リセル行内のメモリセル群にワードを書き込むための方
法であって、 上記メモリセル行内の少なくとも１つのメモリセルにつ
いて３つの読み出し結果を発生するために、異なる読み
出し基準値を用いて上記メモリセル行内の少なくとも１
つのセルの状態を読み出すステップ、 上記少なくとも１つのメモリセルの１メモリセルについ
ての３つの読み出し結果の適合性を確認するステップ、 １メモリセルについて適合性の欠如が見出された場合に
は上記メモリセル群が属するメモリセル行を再書き込み
するステップ、及び、 メモリセル群にワードの書き込みを行うステップからな
ることを特徴とする方法。 - 【請求項２】 前記少なくとも１つのメモリセルの状態
を読み出すステップは、１つのメモリセルによって与え
られる読み出し電圧および読み出し電流のうちの一方
を、基準電圧および基準電流のうちの一方と比較し、基
準電圧および基準電流のうちの一方は、３回の読み出し
のうちの第１番目に対しては中央値であり、３回の読み
出しのうちの第２番目に対しては該中央値よりも大きい
第１補助値であり、そして、３回の読み出しのうちの第
３番目については該中央値よりも小さい第２補助値であ
ることを含むことを特徴とする請求項１に記載の方法。 - 【請求項３】 さらに、 前記中央値を用いて前記行内の各メモリセルからあらか
じめ記憶された値を読み出すステップ、 各メモリセルに前記あらかじめ記憶された値をレジスタ
に記憶するステップ、及び、 １つのメモリセルについて適合性の欠如が見出された場
合に、前記あらかじめ記憶された値を前記行の各メモリ
セルに再書き込みするするステップを具備することを特
徴とする請求項２に記載の方法。 - 【請求項４】 前記各メモリセルからあらかじめ記憶さ
れた値を読み出すステップは、１つのメモリセルについ
て適合性の欠如が見出された場合に、前記中央値のみを
用いて前記あらかじめ記憶されている値を読み出すこと
を含むことをを特徴とする請求項３に記載の方法。 - 【請求項５】 前記少なくとも１つのメモリセルの状態
を読み出すステップは、前記少なくとも１つのメモリセ
ルのうちの２番目のセルの状態の読み出しの際、該２番
目のセルの２つの異なる読み出し結果が不適合性を示し
た場合には、２つの異なる読み出し基準値のみを用いて
読み出すことを含むことを特徴とする請求項３に記載の
方法。 - 【請求項６】 前記少なくとも１つのメモリセルの状態
を読み出すステップは、上記メモリセル群全体を含まな
いメモリセル群部分の各々の状態を読み出すことを含む
ことを特徴とする請求項１に記載の方法。 - 【請求項７】 各行に配列された複数のメモリセル、 行にワードを書き込む前に、３つの読み出し結果を発生
するために３つの異なる基準電位を用いて上記行のメモ
リセルの読み出しを順次３回行うための手段、及び、 上記行のセルのうち少なくとも１つのセルについて３回
の読み出しの結果が不適合性を示した場合に上記行にワ
ードを再書き込みするための手段から成ることを特徴と
する電気的にプログラム可能なメモリ。 - 【請求項８】 複数ワードでなる行に構成されたセル
のネットワーク、 上記セルのネットワークに結合され、該セルのネットワ
ークのうちの第１のセルに３つの異なる基準値を与える
出力を有し、第１のセルの対応する３つの読み出し値を
読み出すようにするための読み出し回路、 上記読み出し回路に結合されて、対応する３種類の読み
出し値を記憶するレジスタ、 上記セルのネットワークに結合され、メモリの行内の選
択されたセルに入力ワードを書き込むための書き込みコ
マンドを受ける入力と、この行内の少なくとも１つのセ
ルに３つの異なる読み出し値を印加して該少なくとも１
つのセルから３つの読み出し結果を読み出す第１出力、
システマティックな再書き込みコマンドに応答して上記
行の欠陥セルへの再書き込みを行う第２出力と、この書
き込みセルに上記入力ワードを書き込む第３出力とを有
する書き込みシーケンサ、及び、 上記書き込みシーケンサに結合され、欠陥セルが検出さ
れるか否かを決定刷るために前記３つの読み出し結果を
比較するため、及び、欠陥セルが検出された場合に該書
き込みシーケンサにシステマティックな再書き込みコマ
ンドを与えるための手段から成ることを特徴とする電気
的にプログラム可能なメモリ。 - 【請求項９】 前記再書き込みするための手段は、あら
かじめ前記行に記憶されたワードの値を再書き込みする
ための手段を備えることを特徴とする請求項７に記載の
電気的にプログラム可能なメモリ。 - 【請求項１０】 さらに、３つの読み出し結果に基づい
てあらかじめ行に記憶されていたワードの値を決定する
ための手段を具備することを特徴とする請求項９に記載
の電気的にプログラム可能なメモリ。 - 【請求項１１】 前記３つの異なる基準電位は、メモリ
セルのプログラム用閾値電圧と消去用閾値電圧とのほぼ
中間にある中央値と、この中央値よりも大きい第１補助
値と、該中央値よりも小さい第２補助値とを含むことを
特徴とする請求項７に記載の電気的にプログラム可能な
メモリ。 - 【請求項１２】 前記読み出しを順次３回行うための手
段は、連続する第１および第２の読み出しによって不適
合の結果が得られる場合、これらの連続する第１および
第２の読み出しのみを行なうための手段を備えることを
特徴とする請求項７に記載の電気的にプログラム可能な
メモリ。 - 【請求項１３】 前記書き込みシーケンサの第２出力
は、あらかじめ記憶された再書き込み値を欠陥セルに供
給することを特徴とする請求項８に記載の電気的にプロ
グラム可能なメモリ。 - 【請求項１４】 さらに、３つの読み出し結果に基づい
てあらかじめ記憶された再書き込み値を決定するための
手段を具備することを特徴とする請求項13に記載の電気
的にプログラム可能なメモリ。 - 【請求項１５】 前記３つの異なる読み出し値は、セル
のネットワーク内のメモリセルのプログラム用閾値電圧
と消去用閾値電圧とのほぼ中間にある中央値と、この中
央値よりも大きい第１補助値と、該中央値よりも小さい
第２補助値とを含むことを特徴とする請求項８に記載の
電気的にプログラム可能なメモリ。 - 【請求項１６】 前記３つの読み出し結果を比較するた
めの手段は、前記３つの読み出し結果のうち初めの２つ
を比較して欠陥セルが検出されるか否かを決定するため
の手段を備え、そして、 前記書き込みシーケンサの第１出力は、欠陥セルが検出
された場合に３つの異なる読み出し値のうち２つだけを
供給することを特徴とする請求項８に記載の電気的にプ
ログラム可能なメモリ。 - 【請求項１７】 メモリデバイスの劣化を決定するため
の方法であって、 上記メモリ装置内のメモリセルの第１読み出し値を発生
させるためにこのメモリセルに第１電圧を印加するステ
ップ、 上記メモリセルの第２読み出し値を発生させるために該
メモリセルに上記第１電圧とは異なる第２電圧を印加す
るステップ、及び、 上記第１読み出し値を第２読み出し値と比較するステッ
プから成る方法。 - 【請求項１８】 さらに、前記メモリデバイスのメモリ
セルの第３読み出し値を発生させるために該メモリセル
に前記第１電圧とは異なる第３電圧を印加するステップ
を具備し、前記比較するステップは、この第３読み出し
値を前記第１読み出し値および第２読み出し値と比較す
ることを含むことを特徴とする請求項17に記載の方法。 - 【請求項１９】 前記第１電圧を印加するステップは、
メモリセルのプログラム用閾値電圧と消去用閾値電圧と
のほぼ中間にある中央値を印加することを含み、 前記第２電圧を印加するステップは、上記中央値よりも
小さい第２補助値を印加することを含み、そして、 前記第３電圧を印加するステップは、上記中央値よりも
大きい第３補助値を印加することを含むことを特徴とす
る請求項18に記載の方法。 - 【請求項２０】 さらに、前記メモリデバイスの劣化を
修正するための方法であって、さらに、前記比較するス
テップにおいて前記メモリセルが劣化していると決定さ
れた場合にはあらかじめ記憶された値を前記メモリセル
に再書き込みするステップを具備することを特徴とする
請求項17に記載の方法。 - 【請求項２１】 前記比較するステップは、前記あらか
じめ記憶された値を決定することを含むことを特徴とす
る請求項20に記載の方法。 - 【請求項２２】 さらに、前記再書き込みするステップ
の前に実行されるステップであって、前記あらかじめ記
憶された値を記憶するステップを具備することを特徴と
する請求項20に記載の方法。 - 【請求項２３】 前記メモリセルが前記メモリデバイス
内のメモリセル行に含まれており、さらに、あらかじめ
記憶された値をこのメモリセル行の各メモリセルに再書
き込みするステップを具備することを特徴とする請求項
20に記載の方法。 - 【請求項２４】 メモリデバイスの劣化を決定するため
の装置であって、 上記メモリデバイス内のメモリセルの第１読み出し値を
発生させるためにこのメモリセルに第１電圧を印加する
ための手段、 上記メモリデバイス内の上記メモリセルの第２読み出し
値を発生させるために該メモリセルに第１電圧とは異な
る第２電圧を印加するための手段、及び、 上記第１読み出し値を第２読み出し値と比較するための
手段から成る装置。 - 【請求項２５】 さらに、第１電圧とは異なる第３電圧
を前記メモリデバイスのメモリセルに印加して該メモリ
セルの第３読み出し値を発生させるための手段を具備
し、前記比較するための手段は、前記第３読み出し値を
第１読み出し値および第２の読み出された値と比較する
ための手段を備えることを特徴とする請求項24に記載の
装置。 - 【請求項２６】 前記第１電圧を印加するための手段
は、前記メモリセルのプログラム用閾値電圧と消去用閾
値電圧とのほぼ中間にある中央値を印加するための手段
を備え、 前記第２電圧を印加するための手段は、上記中央値より
も小さい第２補助値を印加するための手段を備え、そし
て、 前記第３電圧を印加するための手段は、上記中央値より
も小さい第３補助値を印加するための手段を備えること
を特徴とする請求項25に記載の装置。 - 【請求項２７】 さらに、メモリデバイスの劣化を修正
するための装置であって、さらに、前記比較するための
手段によって前記メモリセルが劣化していると決定され
た場合にはあらかじめ記憶された値を前記メモリセルに
再書き込みするための手段を具備することを特徴とする
請求項24に記載の装置。 - 【請求項２８】 前記比較するための手段は、前記あら
かじめ記憶された値を決定するための手段を備えること
を特徴とする請求項27に記載の装置。 - 【請求項２９】 さらに、前記あらかじめ記憶された値
を記憶するための手段を具備することを特徴とする請求
項28に記載の装置。 - 【請求項３０】 前記メモリセルは前記メモリデバイス
内のメモリセル行内にあり、さらに、あらかじめ記憶さ
れた値をこのメモリセル行内の各メモリセルに再書き込
みするための手段を具備することを特徴とする請求項24
に記載の装置。 - 【請求項３１】 前記メモリデバイスと組み合わされた
ことを特徴とする請求項24に記載の装置。 - 【請求項３２】 それぞれが読み出し電圧の印加によっ
て読み出し可能な複数のメモリセル、及び、 上記複数のメモリセルのうちの第１セルに複数の読み出
し電圧のそれぞれを印加して複数の読み出し電圧を発生
させることにより、メモリ素子が劣化した状態を有する
可能性を決定するための手段から成ることを特徴とする
メモリデバイス。 - 【請求項３３】 前記複数のメモリセルの群はセルを含
む行に配置されており、さらに、前記決定するための手
段によって前記第１セルが劣化した状態にあると決定し
た場合にはあらかじめ記憶された値を上記メモリセル群
の各セルに再書き込みするための手段を具備することを
特徴とする請求項32に記載のメモリデバイス。 - 【請求項３４】 前記複数の読み出し電圧は、前記第１
セルのプログラム用閾値電圧と消去用閾値電圧とのほぼ
中間にある中央値と、該中央値よりも大きい第１補助値
と、該中央値よりも小さい第２補助値とを含むことを特
徴とする請求項32に記載のメモリデバイス。 - 【請求項３５】 前記決定するための手段は、各読み出
し結果を互いに比較するための手段を備えることを特徴
とする請求項32に記載のメモリデバイス。 - 【請求項３６】 前記複数のメモリセルの群は前記第１
セルを含む行に配置されており、そして、 前記決定するための手段は、上記メモリセル群のいずれ
かのセルに書き込みが実行される時はいつでも前記複数
の読み出し電圧のそれぞれを印加することによって前記
可能性を決定するための手段を備えることを特徴とする
請求項32に記載のメモリデバイス。 - 【請求項３７】 前記複数のメモリセルの群は前記第１
セルを含む行に配置されており、そして、 前記決定するための手段は、上記メモリセル群のいずれ
かのセルに読み出しが実行される時はいつでも前記複数
の読み出し電圧のそれぞれを印加することによって前記
可能性を決定するための手段を備えることを特徴とする
請求項32に記載のメモリデバイス。 - 【請求項３８】 それぞれが読み出し電圧の印加によっ
て読み出し可能な複数のメモリセル、 複数の読み出し結果を発生させるために複数の読み出し
電圧のそれぞれを上記複数のメモリセルのうちの第１セ
ルに供給する出力を有する読み出し回路、及び、 上記読み出し回路から上記複数の読み出し結果を受ける
入力と、上記複数のメモリセルのうちの第１セルが劣化
した状態にあるという情報を与えるための出力とを有す
る比較回路から成ることを特徴とするメモリデバイス。 - 【請求項３９】 前記複数のメモリセルの群は前記第１
セルを含む行に配置されており、そして、 さらに、第１セルが劣化した状態にあることを前記比較
回路の出力が示した場合にはあらかじめ記憶された値を
上記メモリセル群のそれぞれに再書き込みする出力を有
する書き込み回路を備えることを特徴とする請求項38に
記載のメモリデバイス。 - 【請求項４０】 前記複数の読み出し電圧は、前記第１
セルのプログラム用閾値電圧と消去用閾値電圧とのほぼ
中間にある中央値と、該中央値よりも大きい第１補助値
と、該中央値よりも小さい第２補助値とを含むことを特
徴とする請求項38に記載のメモリデバイス。 - 【請求項４１】 前記複数のメモリセルの群は前記第１
セルを含む行に配置されており、そして、 前記読み出し回路の出力は、上記メモリセル群のいずれ
かのセルに書き込みが実行される時はいつでも前記複数
の読み出し電圧のそれぞれを前記第１セルに与えること
を特徴とする請求項38に記載のメモリデバイス。 - 【請求項４２】 前記複数のメモリセルの群は前記第１
セルを含む行に配置されており、そして、 前記読み出し回路の出力は、上記メモリセル群のいずれ
かのセルに読み出しが実行される時はいつでも前記複数
の読み出し電圧のそれぞれを前記第１セルに与えること
を特徴とする請求項38に記載のメモリデバイス。 - 【請求項４３】 メモリデバイスに記憶されたデータを
修正するための方法であって、 前記メモリデバイス内のメモリセル群のうち少なくとも
１つのメモリセルからデータを読み出すステップ、 上記少なくとも１つのメモリセルから読み出されたデー
タに基づいてメモリデバイス内で劣化が生じているか否
かを決定するステップ、及び、 劣化が起こっている場合にはあらかじめ記憶されたデー
タを上記メモリセル群のそれぞれに再書き込みするステ
ップから成ることを特徴とする方法。 - 【請求項４４】 前記メモリデバイスは、複数行に配置
された複数のメモリセルを備え、そして、 前記再書き込みするステップは、あらかじめ記憶されて
いたデータを、前記複数行のうち劣化が生じた行に配列
されたメモリセル群のそれぞれに再書き込みすることを
特徴とする請求項43に記載の方法。 - 【請求項４５】 前記読み出すステップは、前記決定す
るステップによって劣化が検出されるまで前記メモリセ
ル群の各セルを順次読み出すことを特徴とする請求項43
に記載の方法。 - 【請求項４６】 メモリデバイスに記憶されたデータを
修正するための装置であって、 前記メモリデバイスのメモリセル群のうち少なくとも１
つのメモリセルからデータを読み出すための手段、 前記少なくとも１つのメモリセルから読み出されたデー
タに基づいてメモリデバイス内で劣化が起こっているか
否かを決定するための手段、及び、 劣化が起こっている場合にはあらかじめ記憶されたデー
タを上記メモリセル群の各セルに再書き込みするための
手段から成ることを特徴とする装置。 - 【請求項４７】 前記メモリデバイスは、行に配置され
た複数のメモリセルを備え、そして、 前記メモリセル群は、前記少なくとも１つのメモリセル
を含む行に配置されていることを特徴とする請求項46に
記載の装置。 - 【請求項４８】 前記読み出すための手段は、前記決定
するための手段によって劣化が検出されるまで前記メモ
リセル群の各セルを順次読み出すための手段を備えてい
ることを特徴とする請求項46に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9415348A FR2728380A1 (fr) | 1994-12-20 | 1994-12-20 | Procede d'ecriture de donnees dans une memoire et memoire electriquement programmable correspondante |
| FR9415348 | 1994-12-20 |
Publications (2)
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